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WO2010092709A1 - 表示装置 - Google Patents

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WO2010092709A1
WO2010092709A1 PCT/JP2009/068188 JP2009068188W WO2010092709A1 WO 2010092709 A1 WO2010092709 A1 WO 2010092709A1 JP 2009068188 W JP2009068188 W JP 2009068188W WO 2010092709 A1 WO2010092709 A1 WO 2010092709A1
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WO
WIPO (PCT)
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signal
electrode
display device
wiring
light
Prior art date
Application number
PCT/JP2009/068188
Other languages
English (en)
French (fr)
Inventor
クリストファー ブラウン
田中耕平
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US13/148,610 priority Critical patent/US20120001880A1/en
Publication of WO2010092709A1 publication Critical patent/WO2010092709A1/ja

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    • G09G2360/144—Detecting light within display terminals, e.g. using a single or a plurality of photosensors the light being ambient light

Definitions

  • the present invention relates to a display device with a photosensor having a photodetection element such as a photodiode or phototransistor, and more particularly to a display device having a photosensor in a pixel region.
  • a photodetection element such as a photodiode or phototransistor
  • a display device with a photosensor that can detect the brightness of external light or capture an image of an object close to the display by providing a photodetection element such as a photodiode in the pixel.
  • a display device with an optical sensor is assumed to be used as a display device for bidirectional communication or a display device with a touch panel function.
  • FIG. 19 An example of a conventional optical sensor (Patent Documents 2 and 3) formed on an active matrix substrate is shown in FIG.
  • the conventional optical sensor shown in FIG. 19 includes a photodiode D1, a capacitor C2, and a thin film transistor M2.
  • a wiring RST for supplying a reset signal is connected to the anode of the photodiode D1.
  • One of the electrodes of the capacitor C2 and the gate of the thin film transistor M2 are connected to the cathode of the photodiode D1.
  • the drain of the thin film transistor M2 is connected to the wiring VDD, and the source is connected to the wiring OUT.
  • the other electrode of the capacitor C2 is connected to a wiring RWS for supplying a read signal.
  • the sensor output V PIX corresponding to the amount of light received by the photodiode D1 can be obtained by supplying a reset signal to the wiring RST and a read signal to the wiring RWS at predetermined timings.
  • the reset signal low level (for example, ⁇ 4 V) is V RST.L
  • the reset signal high level (for example, 0 V) is V RST.H
  • the read signal low level (for example, 0 V) is V RWS.L
  • the read signal Are expressed as V RWS.H , respectively.
  • V INT V RST.H -V F (1)
  • V F is the forward voltage of the photodiode D1. Since V INT at this time is lower than the threshold voltage of the thin film transistor M2, the thin film transistor M2 is in a non-conductive state in the reset period.
  • the photocurrent integration period (sensing period, T INT period shown in FIG. 20) starts.
  • a photocurrent proportional to the amount of light incident on the photodiode D1 flows out of the capacitor C2, and discharges the capacitor C2.
  • the potential V INT of the gate of the thin film transistor M2 at the end of the integration period is expressed by the following equation (2).
  • V INT V RST.H ⁇ V F ⁇ V RST ⁇ C PD / C T ⁇ I PHOTO ⁇ T INT / C T (2)
  • ⁇ V RST is the pulse height of the reset signal (V RST.H -V RST.L )
  • C PD is the capacitance of the photodiode D1.
  • C T is the sum of the capacitance of the capacitor C2, the capacitance C PD of the photodiode D1, a capacitor C TFT of the thin-film transistor M2.
  • I PHOTO is the photocurrent of the photodiode D1
  • T INT is the length of the integration period. Even during the integration period, since V INT is lower than the threshold voltage of the thin film transistor M2, the thin film transistor M2 is non-conductive.
  • charge injection occurs in the capacitor C2.
  • the gate potential V INT of the thin film transistor M2 is expressed by the following equation (3).
  • V INT V RST.H ⁇ V F ⁇ V RST ⁇ C PD / C T ⁇ I PHOTO ⁇ T INT / C T + ⁇ V RWS ⁇ C INT / C T (3)
  • ⁇ V RWS is the pulse height (V RWS.H ⁇ V RWS.L ) of the read signal.
  • V INT of the gate of the thin film transistor M2 becomes higher than the threshold voltage, so that the thin film transistor M2 becomes conductive, and the source follower amplifier together with the bias thin film transistor M3 provided at the end of the wiring OUT in each column.
  • the sensor output voltage V PIX from the thin film transistor M2 is proportional to the integrated value of the photocurrent of the photodiode D1 during the integration period.
  • the waveform indicated by the wavy line represents the change in the potential V INT when the light incident on the photodiode D1 is small
  • the waveform indicated by the solid line represents the case where the external light is incident on the photodiode D1. This represents a change in the potential V INT .
  • ⁇ V in FIG. 20 is a potential difference proportional to the amount of light incident on the photodiode D1.
  • the photodetection element in FIG.
  • a light shielding layer LS is provided on the back side (backlight side) of the diode D1).
  • the light shielding layer LS is generally formed of a metal thin film, a parasitic capacitance is generated between the light shielding layer LS and the diode D1.
  • a parasitic capacitance C c is generated on the cathode side of the diode D1
  • a parasitic capacitance C a is generated on the anode side. Due to these parasitic capacitances, as shown in FIG.
  • the voltage drop due to reset feedthrough is represented as V FT .
  • V FT the voltage drop due to reset feedthrough
  • the present invention provides a display device having a photosensor with a wide dynamic range by suppressing a voltage drop due to feedthrough caused by parasitic capacitance between a photodetecting element and a light shielding layer. With the goal.
  • a display device is a display device including a photosensor in a pixel region of an active matrix substrate, and the photosensor receives a light detection element; A storage node connected to the photodetecting element, the potential of which changes depending on an output current from the photodetecting element, a reset signal wiring for supplying a reset signal to the photosensor, and a read signal for supplying a read signal to the photosensor A sensing period is defined between the wiring and the supply of the readout signal after the reset signal is supplied, and the potential of the storage node that changes according to the amount of light received by the light detection element during the sensing period Sensor switching element for reading out to output wiring as output, and on the side opposite to the light receiving surface with respect to the light detection element A sensing light shielding film, and an electrode provided opposite to the light shielding film so as to form a series capacitance with respect to the parasitic capacitance of the light shielding film and the light detection element, and the start of the sensing period
  • a sensing period is defined between the wiring and the supply of the read
  • the electrode is provided so as to form a series capacitance with respect to the parasitic capacitance of the light shielding film and the light detection element, and the voltage drop of the storage node due to the potential change of the reset signal at the start of the sensing period
  • a signal for reducing the voltage to the electrode it is possible to suppress a voltage drop due to feedthrough caused by a parasitic capacitance between the light detection element and the light shielding layer.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram showing a configuration of one pixel in the display device according to the first embodiment of the present invention.
  • FIG. 3 is a plan view showing an example of a planar structure of the photosensor according to the present embodiment.
  • FIG. 4 is a schematic diagram showing the electrical connection relationship of each member in the cross section taken along the line AB shown in FIG.
  • FIG. 5 is an equivalent circuit diagram of the photosensor according to the first embodiment of the present invention.
  • FIG. 6 is an equivalent circuit diagram of the photosensor according to the first embodiment of the present invention.
  • FIG. 7 is a timing chart showing an example of various signals supplied to the photosensor of the first embodiment and potential changes at the storage node.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram showing a configuration of one pixel in the display device according
  • FIG. 8 is a timing chart showing sensing timing of the display device according to the first embodiment.
  • FIG. 9 is a circuit diagram showing an internal configuration of the sensor pixel readout circuit.
  • FIG. 10 is a waveform diagram showing the relationship among the readout signal, the sensor output, and the output of the sensor pixel readout circuit.
  • FIG. 11 is an equivalent circuit diagram showing a schematic configuration of the sensor column amplifier.
  • FIG. 12 is a timing chart showing an example of various signals supplied to the photosensor of the first embodiment and potential changes at the storage node.
  • FIG. 13 is a timing chart showing an example of various signals supplied to the photosensor of the first embodiment and potential changes at the storage node.
  • FIG. 14 is a plan view illustrating an example of a planar structure of the photosensor according to the second embodiment.
  • FIG. 15 is a schematic diagram showing the electrical connection relationship of each member in the cross section taken along the line AB shown in FIG.
  • FIG. 16 is a plan view illustrating an example of a planar structure of the photosensor according to the third embodiment.
  • FIG. 17 is a schematic diagram showing the electrical connection relationship of each member in the cross section taken along line AB shown in FIG.
  • FIG. 18 is an equivalent circuit diagram of the photosensor according to the third embodiment.
  • FIG. 19 is an equivalent circuit diagram showing an example of a conventional photosensor formed on an active matrix substrate.
  • FIG. 20 is a timing chart showing the waveform of the drive signal in the conventional optical sensor.
  • FIG. 21 is an equivalent circuit diagram of a conventional photosensor.
  • FIG. 22 is a waveform diagram showing the influence of reset feedthrough in a conventional optical sensor.
  • a display device is a display device that includes a photosensor in a pixel region of an active matrix substrate, and the photosensor includes a photodetection element that receives incident light, and a photodetection element.
  • a storage node connected and having a potential changed by an output current from the photodetecting element; a reset signal wiring for supplying a reset signal to the photosensor; a read signal wiring for supplying a read signal to the photosensor; and the reset
  • the period from when the signal is supplied to when the readout signal is supplied is defined as a sensing period, and the potential of the storage node that changes according to the amount of light received by the light detection element during the sensing period is output to the output wiring as a sensor circuit output.
  • a signal for reducing a voltage drop of the storage node due to a potential change is applied to the electrode.
  • an electrode is provided so as to form a series capacitance with respect to the parasitic capacitance of the light shielding film and the light detection element, and at the start of the sensing period, the voltage drop of the storage node accompanying the potential change of the reset signal is reduced.
  • a signal for reduction is applied to the electrode.
  • the electrode is a metal wiring provided in parallel with the reset signal wiring and the readout signal wiring (first configuration). Further, it is more preferable that the electrode is formed of the same material as the reset signal wiring and the read signal wiring in the same process. This is because the manufacturing process can be simplified.
  • a signal applied to the electrode is the same as the readout signal.
  • the same pulse as the readout signal pushes up the voltage of the storage node via the electrode and the series capacitor, so that the sensor signal can be read out efficiently.
  • the signal applied to the electrode is a signal that cancels a voltage drop of the storage node due to a potential change of the reset signal.
  • the voltage drop due to feedthrough caused by the parasitic capacitance between the light detection element and the light shielding layer can be almost completely removed, and the dynamic range can be further expanded.
  • the display device further includes a shield electrode that covers the photosensor, and the electrode is electrically connected to the shield electrode (second configuration).
  • the shield electrode is an electrode for protecting the optical sensor from interference of an external circuit, and can be formed of a transparent metal film such as ITO. In this way, by connecting an electrode for forming a series capacitance with respect to the parasitic capacitance between the light shielding film and the photodetecting element to the shield electrode, the signal applied to the shield electrode can be used to feed through. The voltage drop due to can be suppressed.
  • the signal applied to the electrode may be a constant potential signal, or the storage node according to the potential change of the reset signal. It may be a signal that cancels the voltage drop.
  • the display device preferably has a configuration in which the electrode is a part of the readout signal wiring (third configuration).
  • the readout wiring is routed through the readout wiring.
  • the voltage of the storage node is pushed up through the electrode and the series capacitance. Thereby, reading of a sensor signal can be performed efficiently.
  • the display device according to the present invention is implemented as a liquid crystal display device.
  • the display device according to the present invention is not limited to the liquid crystal display device, and is an active matrix.
  • the present invention can be applied to any display device using a substrate.
  • the display device according to the present invention includes a touch panel display device that performs an input operation by detecting an object close to the screen by using an optical sensor, and a display for bidirectional communication including a display function and an imaging function. Use as a device is assumed.
  • each drawing referred to below shows only the main members necessary for explaining the present invention in a simplified manner among the constituent members of the embodiment of the present invention for convenience of explanation. Therefore, the display device according to the present invention can include arbitrary constituent members that are not shown in the drawings referred to in this specification. Moreover, the dimension of the member in each figure does not represent the dimension of an actual structural member, the dimension ratio of each member, etc. faithfully.
  • FIG. 1 is a block diagram showing a schematic configuration of an active matrix substrate 100 provided in a liquid crystal display device according to an embodiment of the present invention.
  • an active matrix substrate 100 includes a pixel region 1, a display gate driver 2, a display source driver 3, a sensor column driver 4, a sensor row driver 5, and a buffer amplifier 6 on a glass substrate.
  • the FPC connector 7 is provided at least.
  • a signal processing circuit 8 for processing an image signal captured by a light detection element (described later) in the pixel region 1 is connected to the active matrix substrate 100 via the FPC connector 7 and the FPC 9. .
  • the above-described constituent members on the active matrix substrate 100 can be formed monolithically on the glass substrate by a semiconductor process. Or it is good also as a structure which mounted the amplifier and drivers among said structural members on the glass substrate by COG (Chip On Glass) technique etc., for example. Alternatively, it is conceivable that at least a part of the constituent members shown on the active matrix substrate 100 in FIG. 1 is mounted on the FPC 9.
  • the active matrix substrate 100 is bonded to a counter substrate (not shown) having a counter electrode formed on the entire surface, and a liquid crystal material is sealed in the gap.
  • the pixel area 1 is an area where a plurality of pixels are formed in order to display an image.
  • an optical sensor for capturing an image is provided in each pixel in the pixel region 1.
  • FIG. 2 is an equivalent circuit diagram showing the arrangement of pixels and photosensors in the pixel region 1 of the active matrix substrate 100.
  • one pixel is formed by picture elements of three colors R (red), G (green), and B (blue), and one pixel composed of these three picture elements includes 1
  • Two light sensors are provided.
  • the pixel region 1 includes pixels arranged in a matrix of M rows ⁇ N columns and photosensors arranged in a matrix of M rows ⁇ N columns. As described above, the number of picture elements is M ⁇ 3N.
  • the pixel region 1 has gate lines GL and source lines COL arranged in a matrix as wiring for the pixels.
  • the gate line GL is connected to the display gate driver 2.
  • the source line COL is connected to the display source driver 3.
  • the gate lines GL are provided in M rows in the pixel region 1.
  • three source lines COL are provided for each pixel in order to supply image data to the three picture elements in one pixel.
  • a thin film transistor (TFT) M1 is provided as a pixel switching element at the intersection of the gate line GL and the source line COL.
  • the thin film transistor M1 provided in each of the red, green, and blue picture elements is denoted as M1r, M1g, and M1b.
  • the thin film transistor M1 has a gate electrode connected to the gate line GL, a source electrode connected to the source line COL, and a drain electrode connected to a pixel electrode (not shown).
  • a liquid crystal capacitance CLC is formed between the drain electrode of the thin film transistor M1 and the counter electrode (VCOM).
  • an auxiliary capacitor C LS is formed between the drain electrode and the TFTCOM.
  • the pixel driven by the thin film transistor M1r connected to the intersection of one gate line GLi and one source line COLrj is provided with a red color filter corresponding to this pixel.
  • red image data is supplied from the display source driver 3 via the source line COLrj, it functions as a red picture element.
  • a picture element driven by the thin film transistor M1g connected to the intersection of the gate line GLi and the source line COLgj is provided with a green color filter so as to correspond to the picture element, and a display source is provided via the source line COLgj.
  • green image data is supplied from the driver 3, it functions as a green picture element.
  • the pixel driven by the thin film transistor M1b connected to the intersection of the gate line GLi and the source line COLbj is provided with a blue color filter so as to correspond to this pixel, and the display source is connected via the source line COLbj.
  • blue image data is supplied from the driver 3, it functions as a blue picture element.
  • one photosensor is provided for each pixel (three picture elements) in the pixel region 1.
  • the arrangement ratio of the pixels and the photosensors is not limited to this example and is arbitrary.
  • one photosensor may be arranged for each picture element, or one photosensor may be arranged for a plurality of pixels.
  • the optical sensor includes a photodiode D1 as a light detection element, a capacitor C1, and a thin film transistor M2.
  • the source line COLr also serves as the wiring VDD for supplying the constant voltage V DD from the sensor column driver 4 to the photosensor.
  • the source line COLg also serves as the sensor output wiring OUT.
  • a wiring RST for supplying a reset signal is connected to the anode of the photodiode D1.
  • One electrode of the capacitor C1 and the gate of the thin film transistor M2 are connected to the cathode of the photodiode D1.
  • the drain of the thin film transistor M2 is connected to the wiring VDD, and the source is connected to the wiring OUT.
  • a connection point (storage node) between the cathode of the photodiode D1, one of the electrodes of the capacitor C1, and the gate of the thin film transistor M2 is denoted as INT.
  • the other electrode of the capacitor C1 is connected to a wiring RWS for supplying a read signal.
  • the sensor row driver 5 sequentially selects a pair of wirings RSTi and RWSi shown in FIG. 2 at a predetermined time interval t row . As a result, the rows of photosensors from which signal charges are to be read out in the pixel region 1 are sequentially selected.
  • the drain of a thin film transistor M3, which is an insulated gate field effect transistor, is connected to the end of the wiring OUT.
  • the drain of the thin film transistor M3 is connected to the output wiring SOUT, and the potential V SOUT of the drain of the thin film transistor M3 is output to the sensor column driver 4 as an output signal from the photosensor.
  • the source of the thin film transistor M3 is connected to the wiring VSS.
  • the gate of the thin film transistor M3 is connected to a reference voltage power source (not shown) via the reference voltage wiring VB.
  • the optical sensor of the present embodiment includes a light shielding film LS on the back surface (backlight side) of the photodiode D1 in order to prevent light from the backlight from entering the photodiode D1.
  • the light shielding film LS is a light shielding metal thin film and is in an electrically floating state from the surroundings.
  • An electrode CTL is provided so as to face the light shielding film LS.
  • a voltage drop V FT due to reset feedthrough can be reduced by applying a voltage to the electrode CTL.
  • FIG. 3 is a plan view showing an example of a planar structure of the photosensor according to the present embodiment.
  • FIG. 4 is a schematic diagram showing the electrical connection relationship of each member in the cross section taken along the line AB shown in FIG.
  • the same material as that of the gate metal of the thin film transistor M2 is used, and at the same time as the formation of the gate metal, the wirings RST and RWS and the electrode CTL are formed.
  • the electrode CTL is arranged in parallel with the wirings RST and RWS.
  • the electrode CTL is insulated from the surroundings and is in an electrically floating state.
  • the electrode CTL forms a capacitor C SER at a portion facing the light shielding film LS.
  • the diode D1 is a PIN diode formed in the silicon film 103.
  • An n-type semiconductor region (n layer) 103n, an intrinsic semiconductor region (i layer) 103i, and a p-type semiconductor region (p layer) 103p are provided in this order along the surface direction of the silicon film 103.
  • the silicon film 103 is formed on an insulating film (not shown) that covers the light shielding film LS, and is electrically insulated from the light shielding film LS.
  • the i layer 103i of the silicon film 103 becomes a light detection region. Note that the i layer 103i may be a region that is electrically nearer neutral than the adjacent n layer 103n and p layer 103p.
  • the i layer 103i is preferably a region containing no impurities or a region having the same conduction electron density and hole density.
  • the i layer 103i may be an n ⁇ region having a lower n-type impurity diffusion concentration than the n layer 103n or a p ⁇ region having a lower p-type impurity diffusion concentration than the p layer 103p.
  • the type of silicon constituting the silicon film 103 is not particularly limited.
  • the silicon film 103 is preferably formed of continuous crystal grain boundary silicon or low-temperature polysilicon from the viewpoint of charge transfer speed.
  • the silicon film 103 is preferably formed using a formation process of the thin film transistor M2.
  • the capacitor C1 is formed between the silicon film 103 extending from the diode D1 and the extending portion 104 extending from the wiring RWS. Further, as shown in FIG. 4, a parasitic capacitance C a is provided between the light shielding film LS and the anode (n layer 103n) of the photodiode D1, and a parasitic capacitance C i is provided between the light shielding film LS and the i layer 103i. Parasitic capacitances C p exist between the LS and the cathode (p layer 103p).
  • the thin film transistor M2 is provided in the region between the source lines COLg (VDD) and COLb (OUT), and one set of the capacitor C1 and the diode D1 is provided on both sides thereof. Only one set of C1 and diode D1 may be provided.
  • the wiring RST and the anode (p layer 103p) of the diode D1 are electrically connected by a metal wiring 101 made of the same material as the source metal and a contact 102.
  • FIGS. 5 and 6 an equivalent circuit diagram of the photosensor according to the present embodiment is shown in FIGS.
  • the parasitic capacitance between the light shielding film LS and the cathode of the photodiode D1 is C c
  • the parasitic capacitance between the light shielding film LS and the anode of the photodiode D1 is C a
  • the light shielding film is C c
  • Equation (4) C FT is the capacitance of the element related to reset feedthrough
  • C TOTAL is the capacitance of the entire sensor circuit
  • ⁇ RST is the amount of change (height) of the reset pulse.
  • FIG. 7 is a timing chart showing various signals supplied to the optical sensor and changes in the potential of the storage node.
  • a constant voltage is applied to the electrode CTL.
  • V INT V RST.H -V F (6)
  • V F is the forward voltage of the photodiode D1
  • ⁇ V RST is the pulse height of the reset signal (V RST.H -V RST.L )
  • C PD is the capacitance of the photodiode D1.
  • C TOTAL is the capacity of the entire optical sensor circuit, that is, the total capacity of the connection point INT, and is the sum of the capacity C INT of the capacitor C1, the capacity C PD of the photodiode D1, and the capacity C TFT of the thin film transistor M2. . Since V INT at this time is lower than the threshold voltage of the thin film transistor M2, the thin film transistor M2 is in a non-conductive state in the reset period.
  • the photocurrent integration period (T INT ) starts.
  • the reset feed is supplied to the potential V INT at the connection point INT.
  • a voltage drop V FT due to through occurs. That is, the potential V INT at the connection point INT at time t 1 is as shown in the following equation (7).
  • V INT V RST.H ⁇ V F ⁇ V FT (7)
  • V FT V RST.H ⁇ V F ⁇ V FT (7)
  • V INT V RST.H ⁇ V FT ⁇ V F ⁇ I PHOTO ⁇ t INT / C TOTAL (8)
  • I PHOTO is the photocurrent of the photodiode D1
  • t INT is the length of the integration period. Even during the integration period, since V INT is lower than the threshold voltage of the thin film transistor M2, the thin film transistor M2 is non-conductive.
  • V INT V RST.H -V FT -V F -I PHOTO ⁇ t INT / C TOTAL + ⁇ V RWS ⁇ C INT / C T (9) ⁇ V RWS is the pulse height (V RWS.H ⁇ V RWS.L ) of the read signal.
  • V INT at the connection point INT becomes higher than the threshold voltage of the thin film transistor M2, so that the thin film transistor M2 is turned on, along with the bias thin film transistor M3 provided at the end of the wiring OUT in each column, Functions as a follower amplifier. That is, the output signal voltage from the output wiring SOUT from the drain of the thin film transistor M3 corresponds to the integrated value of the photocurrent of the photodiode D1 in the integration period.
  • the initialization by the reset pulse, the integration of the photocurrent in the integration period, and the reading of the sensor output in the reading period are periodically performed as one cycle.
  • the source lines COLr and COLg are shared as the optical sensor wirings VDD and OUT, so that the source lines COLr, COLg, and COLb are connected via the source lines COLr, COLg, and COLb as shown in FIG. It is necessary to distinguish the timing for inputting the image data signal for display from the timing for reading the sensor output.
  • the sensor output is read using the horizontal blanking period or the like. Note that HSYNC in FIG. 8 indicates a horizontal synchronization signal.
  • the sensor column driver 4 includes a sensor pixel readout circuit 41, a sensor column amplifier 42, and a sensor column scanning circuit 43.
  • An output wiring SOUT (see FIG. 2) that outputs a sensor output V SOUT from the pixel region 1 is connected to the sensor pixel readout circuit 41.
  • the sensor pixel readout circuit 41 outputs the peak hold voltage V Sj of the sensor output V SOUTj to the sensor column amplifier 42.
  • V COUT is output to the buffer amplifier 6.
  • FIG. 9 is a circuit diagram showing the internal configuration of the sensor pixel readout circuit 41.
  • FIG. 10 is a waveform diagram showing the relationship among the readout signal, the sensor output, and the output of the sensor pixel readout circuit.
  • the thin film transistor M2 is turned on to form a source follower amplifier by the thin film transistors M2 and M3, and the sensor output V SOUT is output from the sensor pixel readout circuit 41. Accumulated in the sample capacitor CSAM .
  • the output voltage V S from the sensor pixel readout circuit 41 to the sensor column amplifier 42 during the selection period (t row ) of the row is shown in FIG. As shown, it is held at a level equal to the peak value of the sensor output V SOUT .
  • each column amplifier includes thin film transistors M6 and M7.
  • the buffer amplifier 6 further amplifies V COUT output from the sensor column amplifier 42 and outputs it to the signal processing circuit 8 as a panel output (photosensor signal) V out .
  • the sensor column scanning circuit 43 may scan the optical sensor columns one by one as described above, but is not limited thereto, and may be configured to interlace scan the optical sensor columns. Further, the sensor column scanning circuit 43 may be formed as a multi-phase driving scanning circuit such as a four-phase.
  • the display device obtains a panel output V OUT corresponding to the amount of light received by the photodiode D1 formed for each pixel in the pixel region 1.
  • the panel output V OUT is sent to the signal processing circuit 8, A / D converted, and stored in a memory (not shown) as panel output data. That is, the same number of panel output data as the number of pixels (number of photosensors) in the pixel region 1 is stored in this memory.
  • the signal processing circuit 8 performs various signal processing such as image capture and touch area detection using the panel output data stored in the memory.
  • the same number of panel output data as the number of pixels (number of photosensors) in the pixel region 1 is accumulated in the memory of the signal processing circuit 8.
  • the number of pixels is not necessarily limited due to restrictions such as memory capacity. It is not necessary to store the same number of panel output data.
  • the same signal as the readout signal may be applied to the electrode CTL.
  • the voltage V RWS.H is applied to the electrode CTL in the readout period, so that the potential V INT of the storage node is not only pushed up through the capacitor C1, but also C SER and It is also influenced by push-up ( ⁇ V SER shown in FIG. 12) through the series capacitance of C a , C i , and C c . This has the effect of improving the efficiency of raising the potential V INT of the storage node.
  • a pulse signal that cancels the reset feedthrough may be applied to the electrode CTL.
  • the potential of the signal applied to the electrode CTL changes from (1) V CTL.H to V CTL.L at the start of the reset period, and (2) the end of the reset period.
  • the potential of the reset signal is at the same time that switching from V RST.H to V RST.L, changes from V CTL.L to V CTL.H.
  • first reset feed integration period A state where there is no voltage drop due to through can be realized.
  • the waveform shown by the broken line shows the transition of the potential V INT of the storage node when there is a reset feedthrough
  • the waveform shown by the solid line shows the potential V of the storage node when the reset feedthrough is canceled. Indicates INT transition. Note that the potential difference between the low potential V CTL.L and the high potential V CTL.H of the pulse applied to the electrode CTL may be appropriately determined according to the magnitude of the voltage drop V FT caused by the reset feedthrough.
  • the voltage drop V FT due to the reset feedthrough at the start of the integration period can be reduced or eliminated, so that an optical sensor with a wide dynamic range can be provided.
  • the electrode CTL is formed as a wiring using the same material as the gate metal.
  • the second embodiment is different from the first embodiment in that the electrode CTL is connected to a shield electrode provided on the upper surface of the photosensor.
  • the shield electrode is provided so as to cover the entire optical sensor in order to prevent the optical sensor from receiving interference from an external circuit, and a predetermined voltage is always applied during the operation of the optical sensor. It is a transparent electrode.
  • the shield electrode can be formed of, for example, ITO.
  • FIG. 14 is a plan view showing an example of a planar structure of the photosensor according to the second embodiment.
  • FIG. 15 is a schematic diagram showing the electrical connection relationship of each member in the cross section taken along the line AB shown in FIG.
  • the optical sensor according to the present embodiment includes a shield electrode 111 formed of a transparent metal such as ITO so as to cover the entire optical sensor.
  • the shield electrode 111 is electrically connected to the electrode CTL through the contact 114, the wiring 112, and the contact 113.
  • the contact 114 is made of the same material as the shield electrode 111.
  • the wiring 112 and the contact 113 are formed of the same material as the source metal.
  • the potential of the electrode CTL facing the light shielding film LS is also held at a constant voltage as with the shield electrode 111.
  • the voltage drop V FT due to the reset feedthrough at the start of the integration period can be reduced as described using the equations (4) and (5) and FIG. 5 in the first embodiment.
  • a pulse signal that cancels the reset feedthrough is applied to the electrode CTL through the shield electrode 111. You may make it apply. In this case, as shown in FIG. 13, there is an effect that the voltage drop V FT due to the reset feedthrough can be completely eliminated.
  • the electrode CTL opposed to the light shielding film LS is connected to the shield electrode 111, and a pulse signal that cancels a constant voltage or reset feedthrough is transmitted through the shield electrode 111 to the electrode CTL. It is the structure which supplies to. Thereby, there exists an effect that the optical sensor with a wide dynamic range can be provided.
  • the electrode CTL for forming the capacitor C SER with the light shielding film LS is formed separately from the wirings RST and RWS, but the light according to the present embodiment In the sensor, the electrode CTL is formed by the wiring RWS.
  • FIG. 16 is a plan view showing an example of a planar structure of the photosensor according to the third embodiment.
  • FIG. 17 is a schematic diagram showing the electrical connection relationship of each member in the cross section taken along line AB shown in FIG.
  • FIG. 18 is an equivalent circuit diagram of the photosensor according to the present embodiment.
  • the wiring RWS is provided so as to overlap the light shielding film LS.
  • a capacitor C SER is formed between the wiring RWS and the light shielding film LS.
  • the potential of the electrode CTL is the same as that of the wiring RWS. Therefore, the voltage applied to the electrode CTL is as shown in FIG. 12 in the first embodiment.
  • the voltage V RWS.H is applied to the electrode CTL during the readout period, so that the potential V INT of the storage node is not only pushed up via the capacitor C1, It is also influenced by the push-up ( ⁇ V SER shown in FIG. 12) through the series capacitance of C SER and C a , C i , and C c . This has the effect of improving the efficiency of raising the potential V INT of the storage node.
  • the configuration in which the wirings VDD and OUT connected to the photosensor are shared with the source line COL is exemplified.
  • this configuration there is an advantage that the pixel aperture ratio is high.
  • the optical sensor wiring VDD and OUT may be provided separately from the source line COL.
  • the optical sensor wiring can be driven separately from the source line COL, so that the sensor circuit output data is read regardless of the pixel display timing. There is an advantage that you can.
  • the sensor circuit including the capacitor C1 is illustrated as an accumulation capacitor.
  • the capacitor C1 is not essential.
  • transistors M3 to M7 formed on the active matrix substrate instead of the thin film transistors M3 to M7 formed on the active matrix substrate, for example, transistors M3 to M7 provided in the IC chip may be used.
  • the present invention is industrially applicable as a display device having an optical sensor in a pixel region of an active matrix substrate.

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Abstract

　アクティブマトリクス基板（１００）の画素領域（１）に光センサを備えた表示装置であって、フォトダイオード（Ｄ１）に対してその受光面とは反対側に設けられた遮光膜（ＬＳ）と、遮光膜（ＬＳ）とフォトダイオード（Ｄ１）との間の寄生容量（Ｃc、Ｃa）に対して直列容量（ＣSER）を形成するように遮光膜（ＬＳ）に対向して設けられた電極（ＣＴＬ）とを備える。センシング期間の開始時に、リセット信号の電位変化に伴う蓄積ノード（ＩＮＴ）の電圧降下を低減するための信号が、電極（ＣＴＬ）へ印加される。

Description

表示装置
　本発明は、フォトダイオードまたはフォトトランジスタ等の光検出素子を有する光センサ付きの表示装置に関し、特に、画素領域内に光センサを備えた表示装置に関する。
　従来、例えばフォトダイオード等の光検出素子を画素内に備えたことにより、外光の明るさを検出したり、ディスプレイに近接した物体の画像を取り込んだりすることが可能な、光センサ付き表示装置が提案されている。このような光センサ付き表示装置は、双方向通信用表示装置や、タッチパネル機能付き表示装置としての利用が想定されている。
　従来の光センサ付き表示装置では、アクティブマトリクス基板において、信号線および走査線、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）、画素電極等の周知の構成要素を半導体プロセスによって形成する際に、同時に、アクティブマトリクス基板上にフォトダイオード等を作り込む（特許文献１参照）。
　アクティブマトリクス基板上に形成される従来の光センサ（特許文献２，３）の一例を、図１９に示す。図１９に示す従来の光センサは、フォトダイオードＤ１、コンデンサＣ２、薄膜トランジスタＭ２から構成される。フォトダイオードＤ１のアノードには、リセット信号を供給するための配線ＲＳＴが接続されている。フォトダイオードＤ１のカソードには、コンデンサＣ２の電極の一方と、薄膜トランジスタＭ２のゲートが接続されている。薄膜トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。コンデンサＣ２の電極の他方は、読み出し信号を供給するための配線ＲＷＳに接続されている。
　この構成において、配線ＲＳＴへリセット信号、配線ＲＷＳへ読み出し信号を、それぞれ所定のタイミングで供給することにより、フォトダイオードＤ１で受光した光の量に応じたセンサ出力ＶPIXを得ることができる。ここで、図２０を参照し、図１９に示した従来の光センサの動作について説明する。なお、リセット信号のローレベル（例えば－４Ｖ）をＶRST.L、リセット信号のハイレベル（例えば０Ｖ）をＶRST.H、読み出し信号のローレベル（例えば０Ｖ）をＶRWS.L、読み出し信号のハイレベル（例えば８Ｖ）をＶRWS.H、とそれぞれ表す。
　まず、配線ＲＳＴへハイレベルのリセット信号ＶRST.Hが供給されると、フォトダイオードＤ１は順方向バイアスとなり、薄膜トランジスタＭ２のゲートの電位ＶINTは、下記の式（１）で表される。
　　ＶINT　＝　ＶRST.H－ＶF　　　…（１）
　式（１）において、ＶFはフォトダイオードＤ１の順方向電圧である。このときのＶINTは薄膜トランジスタＭ２の閾値電圧より低いので、薄膜トランジスタＭ２はリセット期間において非導通状態となっている。
　次に、リセット信号がローレベルＶRST.Lに戻る（図２０においてｔ＝ＲＳＴのタイミング）ことにより、光電流の積分期間（センシング期間、図２０に示すＴINTの期間）が始まる。積分期間においては、フォトダイオードＤ１への入射光量に比例した光電流がコンデンサＣ２から流れ出し、コンデンサＣ２を放電させる。これにより、積分期間の終了時における薄膜トランジスタＭ２のゲートの電位ＶINTは、下記の式（２）で表される。
　　ＶINT＝ＶRST.H－ＶF－ΔＶRST・ＣPD／ＣT－ＩPHOTO・ＴINT／ＣT　…（２）
　式（２）において、ΔＶRSTは、リセット信号のパルスの高さ（ＶRST.H－ＶRST.L）であり、ＣPDはフォトダイオードＤ１の容量である。ＣTは、コンデンサＣ２の容量、フォトダイオードＤ１の容量ＣPDと、薄膜トランジスタＭ２の容量ＣTFTとの総和である。ＩPHOTOは、フォトダイオードＤ１の光電流、ＴINTは、積分期間の長さである。積分期間においても、ＶINTが薄膜トランジスタＭ２の閾値電圧より低いので、薄膜トランジスタＭ２は非導通状態となっている。
　積分期間が終わると、図２０に示すｔ＝ＲＷＳのタイミングで読み出し信号が立ち上がることにより、読み出し期間が始まる。なお、読み出し期間は、読み出し信号がハイレベルの間、継続する。ここで、コンデンサＣ２に対して電荷注入が起こる。この結果、薄膜トランジスタＭ２のゲートの電位ＶINTは、下記の式（３）で表される。
　　ＶINT＝ＶRST.H－ＶF－ΔＶRST・ＣPD／ＣT－ＩPHOTO・ＴINT／ＣT
　　　　　　＋ΔＶRWS・ＣINT／ＣT　…（３）
　ΔＶRWSは、読み出し信号のパルスの高さ（ＶRWS.H－ＶRWS.L）である。これにより、薄膜トランジスタＭ２のゲートの電位ＶINTが閾値電圧よりも高くなるので、薄膜トランジスタＭ２は導通状態となり、各列において配線ＯＵＴの端部に設けられているバイアス用の薄膜トランジスタＭ３と共に、ソースフォロアアンプとして機能する。すなわち、薄膜トランジスタＭ２からのセンサ出力電圧ＶPIXは、積分期間におけるフォトダイオードＤ１の光電流の積分値に比例する。
　なお、図２０において、波線で示した波形は、フォトダイオードＤ１に光の入射が少ない場合の電位ＶINTの変化を表し、実線で示した波形は、フォトダイオードＤ１に外光が入射した場合の電位ＶINTの変化を表している。図２０のΔＶが、フォトダイオードＤ１へ入射した光の量に比例した電位差である。
特開２００６－３８５７号公報 国際公開第２００７／１４５３４６号パンフレット 国際公開第２００７／１４５３４７号パンフレット
　上述のような、画素内に光センサを備えた表示装置においては、画素内光センサの光検出素子にバックライト光が入射しないよう、例えば図２１に示すように、光検出素子（図２１においてはダイオードＤ１）の背面側（バックライト側）に、遮光層ＬＳが設けられていることが一般的である。しかし、この遮光層ＬＳは一般的に金属薄膜で形成されるので、遮光層ＬＳとダイオードＤ１との間に寄生容量が発生する。例えば、図２１に示す構成において、ダイオードＤ１のカソード側に寄生容量Ｃc、アノード側に寄生容量Ｃaが生じる。これらの寄生容量に起因して、図２２に示すように、リセット信号がハイレベルＶRST.HからローレベルＶRST.Lに戻った瞬間（図２２に示す積分期間ＴINTの最初）に、蓄積ノードの電位ＶINTの降下が起こる。この現象を、以下では、リセットフィードスルーと称する。
　図２２において、リセットフィードスルーによる電圧降下をＶFTと表した。このように積分期間の最初にリセットフィードスルーによる電圧降下ＶFTが生じると、光センサのダイナミックレンジが狭くなるという問題がある。
　本発明は、上記の問題を鑑み、光検出素子と遮光層との間の寄生容量に起因したフィードスルーによる電圧降下を抑制することにより、ダイナミックレンジが広い光センサを有する表示装置を提供することを目的とする。
　上記の課題を解決するために、本発明にかかる表示装置は、アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、前記光検出素子に接続され、前記光検出素子からの出力電流によって電位が変化する蓄積ノードと、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間をセンシング期間とし、センシング期間に前記光検出素子で受光された光量にしたがって変化した前記蓄積ノードの電位をセンサ回路出力として出力配線へ読み出すためのセンサスイッチング素子と、前記光検出素子に対してその受光面とは反対側に設けられた遮光膜と、前記遮光膜と前記光検出素子との寄生容量に対して直列容量を形成するように、前記遮光膜に対向して設けられた電極とを備え、前記センシング期間の開始時に、前記リセット信号の電位変化に伴う前記蓄積ノードの電圧降下を低減するための信号が前記電極へ印加される構成である。
　本発明によれば、遮光膜と前記光検出素子との寄生容量に対して直列容量を形成するように電極が設けられ、センシング期間の開始時に、リセット信号の電位変化に伴う蓄積ノードの電圧降下を低減するための信号を前記電極へ印加することにより、光検出素子と遮光層との間の寄生容量に起因したフィードスルーによる電圧降下を抑制できる。これにより、ダイナミックレンジが広い光センサを有する表示装置を提供することができる。
図１は、本発明の一実施形態にかかる表示装置の概略構成を示すブロック図である。 図２は、本発明の第１の実施形態にかかる表示装置における一画素の構成を示す等価回路図である。 図３は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。 図４は、図３に示したＡ－Ｂ線の断面における各部材の電気的な接続関係を示した模式図である。 図５は、本発明の第１の実施形態にかかる光センサの等価回路図である。 図６は、本発明の第１の実施形態にかかる光センサの等価回路図である。 図７は、第１の実施形態の光センサに供給される各種信号の一例と蓄積ノードの電位変化とを示すタイミングチャートである。 図８は、第１の実施形態にかかる表示装置の、センシングタイミングを示すタイミングチャートである。 図９は、センサ画素読み出し回路の内部構成を示す回路図である。 図１０は、読み出し信号と、センサ出力と、センサ画素読み出し回路の出力との関係を示す波形図である。 図１１は、センサカラムアンプの概略構成を示す等価回路図である。 図１２は、第１の実施形態の光センサに供給される各種信号の一例と蓄積ノードの電位変化とを示すタイミングチャートである。 図１３は、第１の実施形態の光センサに供給される各種信号の一例と蓄積ノードの電位変化とを示すタイミングチャートである。 図１４は、第２の実施形態にかかる光センサの平面構造の一例を示す平面図である。 図１５は、図１４に示したＡ－Ｂ線の断面における各部材の電気的な接続関係を示した模式図である。 図１６は、第３の実施形態にかかる光センサの平面構造の一例を示す平面図である。 図１７は、図１６に示したＡ－Ｂ線の断面における各部材の電気的な接続関係を示した模式図である。 図１８は、第３の実施形態にかかる光センサの等価回路図である。 図１９は、アクティブマトリクス基板上に形成される従来の光センサの一例を示す等価回路図である。 図２０は、従来の光センサにおける駆動信号の波形を示すタイミングチャートである。 図２１は、従来の光センサの等価回路図である。 図２２は、従来の光センサにおけるリセットフィードスルーの影響を示す波形図である。
　本発明の一実施形態にかかる表示装置は、アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、前記光検出素子に接続され、前記光検出素子からの出力電流によって電位が変化する蓄積ノードと、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間をセンシング期間とし、センシング期間に前記光検出素子で受光された光量にしたがって変化した前記蓄積ノードの電位をセンサ回路出力として出力配線へ読み出すためのセンサスイッチング素子と、前記光検出素子に対してその受光面とは反対側に設けられた遮光膜と、前記遮光膜と前記光検出素子との寄生容量に対して直列容量を形成するように、前記遮光膜に対向して設けられた電極とを備え、前記センシング期間の開始時に、前記リセット信号の電位変化に伴う前記蓄積ノードの電圧降下を低減するための信号が前記電極へ印加される構成である。
　この構成においては、遮光膜と前記光検出素子との寄生容量に対して直列容量を形成するように電極が設けられ、センシング期間の開始時に、リセット信号の電位変化に伴う蓄積ノードの電圧降下を低減するための信号が、前記電極へ印加される。これにより、光検出素子と遮光層との間の寄生容量に起因したフィードスルーによる電圧降下を抑制することができる。この結果、ダイナミックレンジが広い光センサを有する表示装置を提供することができる。
　上記の表示装置において、前記電極は、前記リセット信号配線および前記読み出し信号配線と並行に設けられた金属配線であることが好ましい（第１の構成）。また、前記電極は、前記リセット信号配線および前記読み出し信号配線と同じ材料により、同じ工程によって形成されることもさらに好ましい。製造工程を簡略化できるからである。
　前記の第１の構成において、前記電極へ印加される信号が前記読み出し信号と同じであることがさらに好ましい。この場合、読み出し期間に、読み出し信号と同じパルスが、前記電極と前記直列容量を介して蓄積ノードの電圧を突き上げるので、センサ信号の読み出しを効率的に行うことができる。
　前記の第１の構成において、前記電極へ印加される信号が、前記リセット信号の電位変化に伴う前記蓄積ノードの電圧降下を打ち消す信号であることがさらに好ましい。この場合、光検出素子と遮光層との間の寄生容量に起因したフィードスルーによる電圧降下をほぼ完全に除去することができ、ダイナミックレンジをさらに広げることができる。
　上記の表示装置は、前記光センサを覆うシールド電極をさらに備え、前記電極が、前記シールド電極に電気的に接続されている構成であることも好ましい（第２の構成）。前記のシールド電極とは、光センサを外部回路の干渉から保護するための電極であって、例えばＩＴＯ等の透明金属膜で形成することができる。このように、遮光膜と前記光検出素子との寄生容量に対して直列容量を形成するための電極を、シールド電極に接続することにより、シールド電極に印加される信号を利用して、フィードスルーによる電圧降下を抑制することができる。
　なお、この第２の構成において、前記電極へ印加される信号（すなわちシールド電極にも供給される信号）は、定電位信号であっても良いし、前記リセット信号の電位変化に伴う前記蓄積ノードの電圧降下を打ち消す信号であっても良い。
　また、上記の表示装置は、前記電極が前記読み出し信号配線の一部である構成であることも好ましい（第３の構成）。この構成によれば、遮光膜と前記光検出素子との寄生容量に対して直列容量を形成するための電極へ、読み出し信号と同じパルスが印加されるので、読み出し期間においては、読み出し配線を介してだけではなく、前記電極と前記直列容量を介しても、蓄積ノードの電圧が突き上げられる。これにより、センサ信号の読み出しを効率的に行うことができる。
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、光センサを有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
　また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　最初に、図１および図２を参照しながら、本発明の第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板の構成について説明する。
　図１は、本発明の一実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板１００の概略構成を示すブロック図である。図１に示すように、アクティブマトリクス基板１００は、ガラス基板上に、画素領域１、ディスプレイゲートドライバ２、ディスプレイソースドライバ３、センサカラム（ｃｏｌｕｍｎ）ドライバ４、センサロウ（ｒｏｗ）ドライバ５、バッファアンプ６、ＦＰＣコネクタ７を少なくとも備えている。また、画素領域１内の光検出素子（後述）で取り込まれた画像信号を処理するための信号処理回路８が、前記ＦＰＣコネクタ７とＦＰＣ９とを介して、アクティブマトリクス基板１００に接続されている。
　なお、アクティブマトリクス基板１００上の上記の構成部材は、半導体プロセスによってガラス基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのアンプやドライバ類を、例えばＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）技術等によってガラス基板上に実装した構成としても良い。あるいは、図１においてアクティブマトリクス基板１００上に示した上記の構成部材の少なくとも一部が、ＦＰＣ９上に実装されることも考えられる。アクティブマトリクス基板１００は、全面に対向電極が形成された対向基板（図示せず）と貼り合わされ、その間隙に液晶材料が封入される。
　画素領域１は、画像を表示するために、複数の画素が形成された領域である。本実施形態では、画素領域１における各画素内には、画像を取り込むための光センサが設けられている。図２は、アクティブマトリクス基板１００の画素領域１における画素と光センサとの配置を示す等価回路図である。図２の例では、１つの画素が、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の絵素によって形成され、この３絵素で構成される１つの画素内に、１つの光センサが設けられている。画素領域１は、Ｍ行×Ｎ列のマトリクス状に配置された画素と、同じくＭ行×Ｎ列のマトリクス状に配置された光センサとを有する。なお、上述のとおり、絵素数は、Ｍ×３Ｎである。
　このため、図２に示すように、画素領域１は、画素用の配線として、マトリクス状に配置されたゲート線ＧＬおよびソース線ＣＯＬを有している。ゲート線ＧＬは、ディスプレイゲートドライバ２に接続されている。ソース線ＣＯＬは、ディスプレイソースドライバ３に接続されている。なお、ゲート線ＧＬは、画素領域１内にＭ行設けられている。以下、個々のゲート線ＧＬを区別して説明する必要がある場合は、ＧＬｉ（ｉ＝１～Ｍ）のように表記する。一方、ソース線ＣＯＬは、上述のとおり、１つの画素内の３絵素にそれぞれ画像データを供給するために、１画素につき３本ずつ設けられている。ソース線ＣＯＬを個々に区別して説明する必要がある場合は、ＣＯＬｒｊ，ＣＯＬｇｊ，ＣＯＬｂｊ（ｊ＝１～Ｎ）のように表記する。
　ゲート線ＧＬとソース線ＣＯＬとの交点には、画素用のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）Ｍ１が設けられている。なお、図２では、赤色、緑色、青色のそれぞれの絵素に設けられている薄膜トランジスタＭ１を、Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂと表記している。薄膜トランジスタＭ１のゲート電極はゲート線ＧＬへ、ソース電極はソース線ＣＯＬへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、図２に示すように、薄膜トランジスタＭ１のドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＣLCが形成される。また、ドレイン電極とＴＦＴＣＯＭとの間に補助容量ＣLSが形成されている。
　図２において、１本のゲート線ＧＬｉと１本のソース線ＣＯＬｒｊとの交点に接続された薄膜トランジスタＭ１ｒによって駆動される絵素は、この絵素に対応するように赤色のカラーフィルタが設けられ、ソース線ＣＯＬｒｊを介してディスプレイソースドライバ３から赤色の画像データが供給されることにより、赤色の絵素として機能する。また、ゲート線ＧＬｉとソース線ＣＯＬｇｊとの交点に接続された薄膜トランジスタＭ１ｇによって駆動される絵素は、この絵素に対応するように緑色のカラーフィルタが設けられ、ソース線ＣＯＬｇｊを介してディスプレイソースドライバ３から緑色の画像データが供給されることにより、緑色の絵素として機能する。さらに、ゲート線ＧＬｉとソース線ＣＯＬｂｊとの交点に接続された薄膜トランジスタＭ１ｂによって駆動される絵素は、この絵素に対応するように青色のカラーフィルタが設けられ、ソース線ＣＯＬｂｊを介してディスプレイソースドライバ３から青色の画像データが供給されることにより、青色の絵素として機能する。
　なお、図２の例では、光センサは、画素領域１において、１画素（３絵素）に１つの割合で設けられている。ただし、画素と光センサの配置割合は、この例のみに限定されず、任意である。例えば、１絵素につき１つの光センサが配置されていても良いし、複数画素に対して１つの光センサが配置された構成であっても良い。
　光センサは、図２に示すように、光検出素子としてのフォトダイオードＤ１、コンデンサＣ１、薄膜トランジスタＭ２から構成される。図２の例では、ソース線ＣＯＬｒが、センサカラムドライバ４から定電圧ＶDDを光センサへ供給するための配線ＶＤＤを兼ねている。また、ソース線ＣＯＬｇが、センサ出力用の配線ＯＵＴを兼ねている。
　フォトダイオードＤ１のアノードには、リセット信号を供給するための配線ＲＳＴが接続されている。フォトダイオードＤ１のカソードには、コンデンサＣ１の電極の一方と、薄膜トランジスタＭ２のゲートが接続されている。薄膜トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。図２において、フォトダイオードＤ１のカソードと、コンデンサＣ１の電極の一方と、薄膜トランジスタＭ２のゲートとの接続点（蓄積ノード）をＩＮＴと表記した。コンデンサＣ１の電極の他方は、読み出し信号を供給するための配線ＲＷＳに接続されている。配線ＲＳＴ，ＲＷＳは、センサロウドライバ５に接続されている。これらの配線ＲＳＴ，ＲＷＳは１行毎に設けられているので、以降、各配線を区別する必要がある場合は、ＲＳＴｉ，ＲＷＳｉ（ｉ＝１～Ｍ）のように表記する。
　センサロウドライバ５は、所定の時間間隔ｔrowで、図２に示した配線ＲＳＴｉとＲＷＳｉとの組を順次選択していく。これにより、画素領域１において信号電荷を読み出すべき光センサの行（ｒｏｗ）が順次選択される。
　なお、図２に示すように、配線ＯＵＴの端部には、絶縁ゲート型電界効果トランジスタである、薄膜トランジスタＭ３のドレインが接続されている。また、この薄膜トランジスタＭ３のドレインには、出力配線ＳＯＵＴが接続され、薄膜トランジスタＭ３のドレインの電位ＶSOUTが、光センサからの出力信号としてセンサカラムドライバ４へ出力される。薄膜トランジスタＭ３のソースは、配線ＶＳＳに接続されている。薄膜トランジスタＭ３のゲートは、参照電圧配線ＶＢを介して、参照電圧電源（図示せず）に接続されている。
　本実施形態の光センサは、フォトダイオードＤ１へバックライトからの光が入射するのを防止するために、フォトダイオードＤ１の背面（バックライト側）に遮光膜ＬＳを備えている。遮光膜ＬＳは、遮光性の金属薄膜であり、周囲からは電気的に浮遊した状態にある。また、この遮光膜ＬＳに対向するように、電極ＣＴＬが設けられている。本実施形態の光センサにおいては、以下に説明するように、電極ＣＴＬへ電圧を印加することにより、リセットフィードスルーによる電圧降下ＶFTを低減することができる。
　ここで、本実施形態にかかる光センサの構造の一例について、図３および図４を参照しながら説明する。図３は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。図４は、図３に示したＡ－Ｂ線の断面における各部材の電気的な接続関係を示した模式図である。
　本実施形態の光センサにおいては、薄膜トランジスタＭ２のゲートメタルと同じ材料を用いて、ゲートメタルの形成と同時に、配線ＲＳＴ，ＲＷＳと、電極ＣＴＬとが形成されている。電極ＣＴＬは、図４に示すように、配線ＲＳＴ，ＲＷＳに並行に配置されている。また、電極ＣＴＬは、周囲からは絶縁され、電気的に浮遊した状態にある。電極ＣＴＬは、図５に示すように、遮光膜ＬＳと対向する部分において容量ＣSERを形成する。
　図４に示す例では、ダイオードＤ１は、シリコン膜１０３に形成されたＰＩＮダイオードである。シリコン膜１０３の面方向に沿って順に、ｎ型の半導体領域（ｎ層）１０３ｎ、真性半導体領域（ｉ層）１０３ｉ、およびｐ型の半導体領域（ｐ層）１０３ｐが設けられている。シリコン膜１０３は、遮光膜ＬＳを被覆する絶縁膜（図示せず）の上層に形成され、遮光膜ＬＳに対して電気的に絶縁されている。シリコン膜１０３のｉ層１０３ｉが光検出領域となる。なお、ｉ層１０３ｉは、隣接するｎ層１０３ｎおよびｐ層１０３ｐに比べて電気的に中性に近い領域であれば良い。ｉ層１０３ｉは、不純物を全く含まない領域や、伝導電子密度と正孔密度とが等しい領域であることが好ましい。ただし、ｉ層１０３ｉは、ｎ層１０３ｎよりもｎ型不純物の拡散濃度が低いｎ-領域や、ｐ層１０３ｐよりもｐ型不純物の拡散濃度が低いｐ-領域であっても良い。
　本実施形態において、シリコン膜１０３を構成するシリコンの種類は特に限定されるものではない。但し、電荷の移動速度の点から、シリコン膜１０３は、連続結晶粒界シリコンや、低温ポリシリコンによって形成されているのが好ましい。また、シリコン膜１０３は、薄膜トランジスタＭ２の形成工程を利用して形成されるのが好ましい。
　図３に示すように、コンデンサＣ１は、ダイオードＤ１から延設されたシリコン膜１０３と、配線ＲＷＳからの延設部１０４との間に形成されている。また、図４に示すように、遮光膜ＬＳとフォトダイオードＤ１のアノード（ｎ層１０３ｎ）との間に寄生容量Ｃa、遮光膜ＬＳとｉ層１０３ｉとの間に寄生容量Ｃi、遮光膜ＬＳとカソード（ｐ層１０３ｐ）との間に寄生容量Ｃpが、それぞれ存在する。
　なお、図３においては、ソース線ＣＯＬｇ（ＶＤＤ）とＣＯＬｂ（ＯＵＴ）との間の領域に薄膜トランジスタＭ２を設け、その両側に、コンデンサＣ１とダイオードＤ１の組を１つずつ設けているが、コンデンサＣ１とダイオードＤ１とが１組だけ設けられた構成であっても良い。
　図４に示すように、配線ＲＳＴとダイオードＤ１のアノード（ｐ層１０３ｐ）とは、ソースメタルと同じ材料からなる金属配線１０１とコンタクト１０２とによって、電気的に接続されている。
　ここで、本実施形態にかかる光センサの等価回路図を、図５および図６に示す。図５および図６に示すように、遮光膜ＬＳとフォトダイオードＤ１のカソードとの間の寄生容量をＣc、遮光膜ＬＳとフォトダイオードＤ１のアノードとの間の寄生容量をＣa、遮光膜ＬＳと電極ＣＴＬとの間の容量をＣSER、フォトダイオードＤ１の自己寄生容量をＣPD、蓄積ノードＩＮＴと薄膜トランジスタＭ２との間の寄生容量をＣTFTとすると、リセットフィードスルーによる電圧降下ＶFTは、下記の式（４）によって表される。なお、式（４）において、ＣFTは、リセットフィードスルーに関わる要素の容量であり、ＣTOTALは、センサ回路全体の容量、ΔＲＳＴは、リセットパルスの変化量（高さ）を表す。
Figure JPOXMLDOC01-appb-M000001
　なお、上記の式（４）において、ＣSER＝０とすると、リセットフィードスルーによる電圧降下ＶFTは、下記の式（５）に表すとおりとなる。すなわち、式（５）で表される電圧降下ＶFTは、電極ＣＴＬが存在しない従来の構成におけるリセットフィードスルーの影響を表す。
Figure JPOXMLDOC01-appb-M000002
　ここで、上記の式（４）の分子と式（５）の分子とを比較すると、式（４）の分子の方が小さい。また、式（４）の分母と式（５）の分母とを比較すると式（４）の分母の方が大きい。したがって、式（４）で示される電圧降下ＶFTの方が、式（５）で示される電圧降下ＶFTよりも小さい。以上から、本実施形態にかかる光センサにおいては、電極ＣＴＬへ電圧を印加することで直列コンデンサとしての容量ＣSERが存在することにより、従来のように直列コンデンサとしての容量ＣSERが存在しない構成と比較して、リセットフィードスルーによる電圧降下ＶFTの値が小さくなるという効果がある。これにより、従来よりも広いダイナミックレンジを獲得することができる。
　ここで、図７を参照し、画素領域１からのセンサ出力の読み出しについて説明する。図７は、光センサへ供給される各種信号と蓄積ノードの電位の変化とを表すタイミングチャートである。図７に示す例においては、電極ＣＴＬへ定電圧が印加される。
　まず、センサロウドライバ５から配線ＲＳＴへ供給されるリセット信号がローレベル（ＶRST.L）から立ち上がってハイレベル（ＶRST.H）になると（図７における時刻ｔ0）、フォトダイオードＤ１は順方向バイアスとなり、接続点ＩＮＴの電位ＶINTは、下記の式（６）で表される。
　　　ＶINT　＝　ＶRST.H－ＶF　　　　　　　　　…（６）
　式（６）において、ＶFはフォトダイオードＤ１の順方向電圧、ΔＶRSTは、リセット信号のパルスの高さ（ＶRST.H－ＶRST.L）であり、ＣPDはフォトダイオードＤ１の容量である。ＣTOTALは、光センサ回路全体の容量、すなわち、接続点ＩＮＴの総容量であり、コンデンサＣ１の容量ＣINTと、フォトダイオードＤ１の容量ＣPDと、薄膜トランジスタＭ２の容量ＣTFTとの総和である。このときのＶINTは薄膜トランジスタＭ２の閾値電圧より低いので、薄膜トランジスタＭ２はリセット期間において非導通状態となっている。
　次に、時刻ｔ1においてリセット信号がローレベルＶRST.Lに戻ると、光電流の積分期間（ＴINT）が始まるが、この時刻ｔ1において、接続点ＩＮＴの電位ＶINTに、リセットフィードスルーによる電圧降下ＶFTが生じる。すなわち、時刻ｔ1における接続点ＩＮＴの電位ＶINTは、下記の式（７）のとおりとなる。
　　　ＶINT＝ＶRST.H－ＶF－ＶFT　　　　　　…（７）
　ただし、本実施形態にかかる光センサのリセットフィードスルーによる電圧降下ＶFTは、前述において式（４），（５）を用いて説明したとおり、従来よりも小さい値となる。
　積分期間ＴINTにおいては、フォトダイオードＤ１への入射光量に比例した光電流がコンデンサＣ１から流れ出し、コンデンサＣ１を放電させる。これにより、積分期間ＴINTの終了時における接続点ＩＮＴの電位ＶINTは、下記の式（８）で表される。
　　ＶINT＝ＶRST.H－ＶFT－ＶF－ＩPHOTO・ｔINT／ＣTOTAL　　　　…（８）
　式（８）において、ＩPHOTOは、フォトダイオードＤ１の光電流、ｔINTは、積分期間の長さである。積分期間においても、ＶINTが薄膜トランジスタＭ２の閾値電圧より低いので、薄膜トランジスタＭ２は非導通状態となっている。
　積分期間が終わると、図７に示すように、時刻ｔ2において読み出し信号が立ち上がることにより、読み出し期間が始まる。ここで、コンデンサＣ１に対して電荷注入が起こる。この結果、接続点ＩＮＴの電位ＶINTは、下記の式（９）で表される。
　　ＶINT＝ＶRST.H－ＶFT－ＶF－ＩPHOTO・ｔINT／ＣTOTAL
　　　　　　＋ΔＶRWS・ＣINT／ＣT　　　　　　　　　　　…（９）
　ΔＶRWSは、読み出し信号のパルスの高さ（ＶRWS.H－ＶRWS.L）である。これにより、接続点ＩＮＴの電位ＶINTが薄膜トランジスタＭ２の閾値電圧よりも高くなるので、薄膜トランジスタＭ２は導通状態となり、各列において配線ＯＵＴの端部に設けられているバイアス用の薄膜トランジスタＭ３と共に、ソースフォロアアンプとして機能する。すなわち、薄膜トランジスタＭ３のドレインからの出力配線ＳＯＵＴからの出力信号電圧は、積分期間におけるフォトダイオードＤ１の光電流の積分値に相当する。
　以上のとおり、本実施形態においては、リセットパルスによる初期化と、積分期間における光電流の積分と、読み出し期間におけるセンサ出力の読み出しとを１サイクルとして周期的に行う。
　なお、本実施形態では、前述したように、ソース線ＣＯＬｒ，ＣＯＬｇを光センサ用の配線ＶＤＤ，ＯＵＴとして共用しているので、図８に示すように、ソース線ＣＯＬｒ，ＣＯＬｇ，ＣＯＬｂを介して表示用の画像データ信号を入力するタイミングと、センサ出力を読み出すタイミングとを区別する必要がある。図８の例では、水平走査期間において表示用画像データ信号の入力が終わった後に、水平ブランキング期間等を利用して、センサ出力の読み出しが行われる。尚、図８のＨＳＹＮＣは、水平同期信号を示している。
　センサカラムドライバ４は、図１に示したように、センサ画素読み出し回路４１と、センサカラムアンプ４２と、センサカラム走査回路４３とを含む。センサ画素読み出し回路４１には、画素領域１からセンサ出力ＶSOUTを出力する出力配線ＳＯＵＴ（図２参照）が接続されている。図１において、出力配線ＳＯＵＴｊ（ｊ＝１～Ｎ）により出力されるセンサ出力を、ＶSOUTjと表記している。センサ画素読み出し回路４１は、センサ出力ＶSOUTjのピークホールド電圧ＶSjを、センサカラムアンプ４２へ出力する。センサカラムアンプ４２は、画素領域１のＮ列の光センサにそれぞれ対応するＮ個のカラムアンプを内蔵しており、個々のカラムアンプでピークホールド電圧ＶSj（ｊ＝１～Ｎ）を増幅し、ＶCOUTとしてバッファアンプ６へ出力する。センサカラム走査回路４３は、センサカラムアンプ４２のカラムアンプをバッファアンプ６への出力へ順次接続するために、カラムセレクト信号ＣＳj（ｊ＝１～Ｎ）を、センサカラムアンプ４２へ出力する。
　ここで、図９および図１０を参照し、画素領域１からセンサ出力ＶSOUTが読み出された後のセンサカラムドライバ４およびバッファアンプ６の動作について説明する。図９は、センサ画素読み出し回路４１の内部構成を示す回路図である。図１０は、読み出し信号と、センサ出力と、センサ画素読み出し回路の出力との関係を示す波形図である。前述のように、読み出し信号がハイレベルＶRWS.Hになったとき、薄膜トランジスタＭ２が導通することにより、薄膜トランジスタＭ２，Ｍ３によりソースフォロアアンプが形成され、センサ出力ＶSOUTがセンサ画素読み出し回路４１のサンプルキャパシタＣSAMに蓄積される。これにより、読み出し信号がローレベルＶRWS.Lになった後も、その行の選択期間（ｔrow）中、センサ画素読み出し回路４１からセンサカラムアンプ４２への出力電圧ＶSは、図１０に示すように、センサ出力ＶSOUTのピーク値と等しいレベルに保持される。
　次に、センサカラムアンプ４２の動作について、図１１を参照しながら説明する。図１１に示すように、センサ画素読み出し回路４１から、各列の出力電圧ＶSj（ｊ＝１～Ｎ）が、センサカラムアンプ４２のＮ個のカラムアンプへ入力される。図１１に示すように、各カラムアンプは、薄膜トランジスタＭ６，Ｍ７から構成されている。センサカラム走査回路４３によって生成されるカラムセレクト信号ＣＳjが、１つの行の選択期間（ｔrow）中に、Ｎ列のカラムのそれぞれに対して順次ＯＮとなることにより、センサカラムアンプ４２中のＮ個のカラムアンプのうちいずれか１つのみの薄膜トランジスタＭ６がＯＮとなり、その薄膜トランジスタＭ６を介して、各列の出力電圧ＶSj（ｊ＝１～Ｎ）のいずれかのみが、センサカラムアンプ４２からの出力ＶCOUTとして出力される。バッファアンプ６は、センサカラムアンプ４２から出力されたＶCOUTをさらに増幅し、パネル出力（光センサ信号）Ｖoutとして信号処理回路８へ出力する。
　なお、センサカラム走査回路４３は、上述のように光センサの列を１列ずつ走査するようにしても良いが、これに限定されず、光センサの列をインタレース走査する構成としても良い。また、センサカラム走査回路４３が、例えば４相等の多相駆動走査回路として形成されていても良い。
　以上の構成により、本実施形態にかかる表示装置は、画素領域１において画素毎に形成されたフォトダイオードＤ１の受光量に応じたパネル出力ＶOUTを得る。パネル出力ＶOUTは、信号処理回路８に送られてＡ／Ｄ変換され、パネル出力データとしてメモリ（図示せず）に蓄積される。つまり、このメモリには、画素領域１の画素数（光センサ数）と同数のパネル出力データが蓄積されることとなる。信号処理回路８では、メモリに蓄積されたパネル出力データを用いて、画像取り込みやタッチ領域の検出等の各種信号処理を行う。なお、本実施形態では、信号処理回路８のメモリに、画素領域１の画素数（光センサ数）と同数のパネル出力データを蓄積するものとしたが、メモリ容量等の制約により、必ずしも画素数と同数のパネル出力データを蓄積することを要しない。
　なお、本実施形態にかかる光センサにおいて、図１２に示すように、電極ＣＴＬへ、読み出し信号と同じ信号を印加するようにしても良い。この場合、図１２に示すように、読み出し期間において、電極ＣＴＬへ電圧ＶRWS.Hが印加されることにより、蓄積ノードの電位ＶINTは、コンデンサＣ１を介した突き上げだけでなく、ＣSERとＣa、Ｃi、Ｃcの直列容量を介した突き上げ（図１２に示すΔＶSER）にも影響される。これにより、蓄積ノードの電位ＶINTの突き上げ効率が向上するという効果がある。
　また、本実施形態にかかる光センサにおいて、図１３に示すように、リセットフィードスルーを打ち消すようなパルス信号を電極ＣＴＬへ印加するようにしても良い。この場合、図１３に示すように、電極ＣＴＬへ印加される信号の電位は、（１）リセット期間の開始時に、ＶCTL.HからＶCTL.Lへ変化し、（２）リセット期間の終了時に、リセット信号の電位がＶRST.HからＶRST.Lへ切り替わるのと同時に、ＶCTL.LからＶCTL.Hへ変化する。これにより、リセット期間の終了時に、リセット信号の電位がＶRST.HからＶRST.Lへ切り替わる時に生じるリセットフィードスルーを打ち消すことができ、図１３に示すように、積分期間の最初にリセットフィードスルーによる電圧降下がない状態を実現することができる。図１３において、破線で示した波形が、リセットフィードスルーがある場合の蓄積ノードの電位ＶINTの遷移を示し、実線で示した波形が、リセットフィードスルーが打ち消された場合の蓄積ノードの電位ＶINTの遷移を示す。なお、電極ＣＴＬへ印加するパルスの低電位ＶCTL.Lと高電位ＶCTL.Hとの電位差は、リセットフィードスルーによる電圧降下ＶFTの大きさ等に応じて適宜決定すればよい。
　以上のように、本実施形態によれば、積分期間の開始時におけるリセットフィードスルーによる電圧降下ＶFTを低減または除去することができるので、ダイナミックレンジの広い光センサを提供できるという効果がある。
　［第２の実施形態］
　以下、本発明の第２の実施形態について説明する。第１の実施形態において説明した構成と同様の機能を有する構成については、第１の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
　第１の実施形態においては、電極ＣＴＬを、ゲートメタルと同じ材料を用いた配線として形成した。第２の実施形態は、電極ＣＴＬを、光センサの上面に設けたシールド電極に接続した点において、第１の実施形態と異なっている。なお、シールド電極とは、光センサが外部の回路からの干渉を受けることを防止するために、光センサの全体を覆うように設けられ、光センサの動作中は常に所定の電圧が印加される透明電極である。シールド電極は、例えばＩＴＯによって形成することができる。
　図１４は、第２の実施形態にかかる光センサの平面構造の一例を示す平面図である。図１５は、図１４に示したＡ－Ｂ線の断面における各部材の電気的な接続関係を示した模式図である。
　本実施形態にかかる光センサは、図１４に示すように、光センサ全体を覆うように、ＩＴＯ等の透明金属によって形成されたシールド電極１１１を備えている。シールド電極１１１は、コンタクト１１４と、配線１１２と、コンタクト１１３とを介して、電極ＣＴＬに電気的に接続されている。コンタクト１１４は、シールド電極１１１と同じ材料により形成される。配線１１２およびコンタクト１１３は、ソースメタルと同じ材料によって形成される。
　シールド電極１１１には、常に一定の電圧が供給されるので、遮光膜ＬＳに対向する電極ＣＴＬの電位も、シールド電極１１１と同様に一定電圧に保持される。これにより、第１の実施形態において式（４）および式（５）並びに図５を用いて説明したとおり、積分期間の開始時におけるリセットフィードスルーによる電圧降下ＶFTを低減することができる。
　また、この第２の実施形態にかかる構成においても、第１の実施形態において図１３を参照しながら説明したとおり、リセットフィードスルーを打ち消すようなパルス信号を、シールド電極１１１を介して電極ＣＴＬへ印加するようにしても良い。この場合、図１３に示したように、リセットフィードスルーによる電圧降下ＶFTを完全に無くすことができるという効果がある。
　以上のとおり、第２の実施形態は、遮光膜ＬＳに対向する電極ＣＴＬをシールド電極１１１に接続し、シールド電極１１１を介して、一定の電圧またはリセットフィードスルーを打ち消すようなパルス信号を電極ＣＴＬへ供給する構成である。これにより、ダイナミックレンジの広い光センサを提供できるという効果がある。
　［第３の実施形態］
　以下、本発明の第３の実施形態について説明する。前述の各実施形態において説明した構成と同様の機能を有する構成については、前述の各実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
　第１および第２の実施形態においては、遮光膜ＬＳとの間で容量ＣSERを形成するための電極ＣＴＬが、配線ＲＳＴ，ＲＷＳとは別個に形成されていたが、本実施形態にかかる光センサにおいては、電極ＣＴＬが配線ＲＷＳによって形成されている。
　図１６は、第３の実施形態にかかる光センサの平面構造の一例を示す平面図である。図１７は、図１６に示したＡ－Ｂ線の断面における各部材の電気的な接続関係を示した模式図である。図１８は、本実施形態にかかる光センサの等価回路図である。
　図１６に示すように、第３の実施形態にかかる光センサにおいては、配線ＲＷＳが、遮光膜ＬＳとオーバーラップするように設けられている。これにより、図１７に示すように、配線ＲＷＳと遮光膜ＬＳとの間に容量ＣSERが形成される。また、図１７および図１８に示すように、電極ＣＴＬの電位は、配線ＲＷＳと同電位となる。したがって、電極ＣＴＬへ印加される電圧は、第１の実施形態において図１２に示したとおりとなる。これにより、第１の実施形態において説明したとおり、読み出し期間において、電極ＣＴＬへ電圧ＶRWS.Hが印加されることにより、蓄積ノードの電位ＶINTは、コンデンサＣ１を介した突き上げだけでなく、ＣSERとＣa、Ｃi、Ｃcの直列容量を介した突き上げ（図１２に示すΔＶSER）にも影響される。これにより、蓄積ノードの電位ＶINTの突き上げ効率が向上するという効果がある。
　以上、本発明についての第１～第３の実施形態を説明したが、本発明は上述の各実施形態にのみ限定されず、発明の範囲内で種々の変更が可能である。
　例えば、上述の実施形態では、光センサに接続された配線ＶＤＤおよびＯＵＴが、ソース線ＣＯＬと共用されている構成を例示した。この構成によれば、画素開口率が高いという利点がある。しかしながら、この構成は、光センサ用の配線がソース線ＣＯＬを共用しているので、画素表示のための映像信号がソース線ＣＯＬに印加されている間は、センサ回路出力データの読み出しができない。そのため、図８に示したように、帰線期間にセンサ回路出力データの読み出し信号を印加することが必要となる。そこで、光センサ用の配線ＶＤＤおよびＯＵＴをソース線ＣＯＬとは別個に設けた構成としても良い。この構成によれば、画素開口率は低くなるが、光センサ用の配線をソース線ＣＯＬとは別個に駆動することができるので、画素表示のタイミングと関係なく、センサ回路出力データの読み出しを行うことができるという利点がある。
　また、上記の各実施形態では、蓄積用の容量としてコンデンサＣ１を備えたセンサ回路を例示したが、センサ回路内に蓄積用の容量に相当する回路素子に有していなくても、蓄積ノードに自ずと発生する寄生容量を、蓄積用の容量として用いることも可能である。したがって、コンデンサＣ１は必須ではない。
　尚、上記の説明以外に、アクティブマトリクス基板上に形成した薄膜トランジスタＭ３～Ｍ７に代えて、例えばＩＣチップ内に設けたトランジスタＭ３～Ｍ７を用いる構成でもよい。
　本発明は、アクティブマトリクス基板の画素領域内に光センサを有する表示装置として、産業上利用可能である。
　１　　　画素領域
　２　　　ディスプレイゲートドライバ
　３　　　ディスプレイソースドライバ
　４　　　センサカラム（ｃｏｌｕｍｎ）ドライバ
　４１　　センサ画素読み出し回路
　４２　　センサカラムアンプ
　４３　　センサカラム走査回路
　５　　　センサロウ（ｒｏｗ）ドライバ
　６　　　バッファアンプ
　７　　　ＦＰＣコネクタ
　８　　　信号処理回路
　９　　　ＦＰＣ
　１００　アクティブマトリクス基板

Claims (9)

  1. 　アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、
    　前記光センサが、
    　入射光を受光する光検出素子と、
    　前記光検出素子に接続され、前記光検出素子からの出力電流によって電位が変化する蓄積ノードと、
    　当該光センサへリセット信号を供給するリセット信号配線と、
    　当該光センサへ読み出し信号を供給する読み出し信号配線と、
    　前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間をセンシング期間とし、センシング期間に前記光検出素子で受光された光量にしたがって変化した前記蓄積ノードの電位をセンサ回路出力として出力配線へ読み出すためのセンサスイッチング素子と、
    　前記光検出素子に対してその受光面とは反対側に設けられた遮光膜と、
    　前記遮光膜と前記光検出素子との寄生容量に対して直列容量を形成するように、前記遮光膜に対向して設けられた電極とを備え、
    　前記センシング期間の開始時に、前記リセット信号の電位変化に伴う前記蓄積ノードの電圧降下を低減するための信号が前記電極へ印加されることを特徴とする表示装置。
  2. 　前記電極が、前記リセット信号配線および前記読み出し信号配線と並行に設けられた金属配線である、請求項１に記載の表示装置。
  3. 　前記電極へ印加される信号が前記読み出し信号と同じである、請求項２に記載の表示装置。
  4. 　前記電極へ印加される信号が、前記リセット信号の電位変化に伴う前記蓄積ノードの電圧降下を打ち消す信号である、請求項２に記載の表示装置。
  5. 　前記光センサを覆うシールド電極をさらに備え、
    　前記電極が、前記シールド電極に電気的に接続されている、請求項１に記載の表示装置。
  6. 　前記電極へ印加される信号が、定電位信号である、請求項５に記載の表示装置。
  7. 　前記電極へ印加される信号が、前記リセット信号の電位変化に伴う前記蓄積ノードの電圧降下を打ち消す信号である、請求項５に記載の表示装置。
  8. 　前記電極が前記読み出し信号配線の一部である、請求項１に記載の表示装置。
  9. 　前記アクティブマトリクス基板に対向する対向基板と、
    　前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１～８のいずれか一項に記載の表示装置。
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