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WO2010082238A1 - 半導体集積回路および電子情報機器 - Google Patents

半導体集積回路および電子情報機器 Download PDF

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WO2010082238A1
WO2010082238A1 PCT/JP2009/003326 JP2009003326W WO2010082238A1 WO 2010082238 A1 WO2010082238 A1 WO 2010082238A1 JP 2009003326 W JP2009003326 W JP 2009003326W WO 2010082238 A1 WO2010082238 A1 WO 2010082238A1
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WO
WIPO (PCT)
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semiconductor integrated
tristate
integrated circuit
circuit
failure detection
Prior art date
Application number
PCT/JP2009/003326
Other languages
English (en)
French (fr)
Inventor
西川亮太
蕪尾英之
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]

Definitions

  • This disclosure belongs to the field of semiconductor integrated circuits and the technical field related to failure detection of electronic information equipment.
  • One technique for improving the performance of semiconductor integrated circuits is to construct a circuit using a tristate gate. While using a tristate gate can speed up the circuit, there is a problem that a failure of a tristate control signal cannot be detected by a scan test.
  • Patent Document 1 As a method for detecting a control signal of a tri-state gate by a scan test, a method of detecting by connecting a circuit for detecting a stuck-at fault to the control signal has been proposed (for example, Patent Document 1). In addition, a method for detecting a stuck-at fault by providing an auxiliary circuit in an output unit driven by a tristate gate has been proposed (for example, Patent Document 2).
  • the stuck-at fault detection circuit proposed in Patent Document 1 has a problem that the circuit scale is large although it is necessary only for inspection and not necessary for normal operation.
  • the auxiliary circuit proposed in Patent Document 2 is provided at an output during normal operation, and there is a problem that an impact on speed occurs in a circuit that requires high speed.
  • the present invention has been made in view of such a point, and an object of the present invention is to provide a circuit capable of suppressing an increase in area for inspection without impeding high-speed operation of a tristate gate.
  • the present invention proposes a circuit using a tristate gate.
  • a semiconductor integrated circuit receives a control signal connected to a control terminal of a tristate gate and a test signal as inputs, and outputs an output when the signal is inverted due to a failure of the control signal.
  • the failure detection auxiliary circuit has n tristate gates for n control signals, and controls a kth (0 ⁇ k ⁇ n) tristate gate.
  • the k-th control signal is connected to the terminal
  • the (K + 1) -th control signal is connected to the data terminal of the k-th (0 ⁇ k ⁇ n ⁇ 1) tri-state gate
  • the n-th tri-state gate The data terminal is connected to the 0th control signal
  • the outputs of the n tristate gates are connected to the same node, and the same node is connected to a transistor for determining the output under a certain condition. Has been.
  • the failure detection auxiliary circuit determines the output to be either 0 or 1 when a plurality of tristate gates drive the same node.
  • the semiconductor integrated circuit is configured such that, in the failure detection auxiliary circuit, the size of the NMOS transistor that drives the same node among the transistors that constitute the tristate gate is a PMOS that drives the same node. Larger than transistor size.
  • the driving by the PMOS transistor becomes dominant when the PMOS transistor and the NMOS transistor configuring the tristate gate simultaneously drive the same node.
  • the size ratio of the PMOS transistor and the NMOS transistor is adjusted.
  • the tristate gate is configured by a tristate buffer.
  • the tristate gate is configured by a tristate inverter.
  • the semiconductor integrated circuit and an electronic component that communicates with the semiconductor integrated circuit includes a communication circuit configured by n tristate gates, The communication circuit communicates with the electronic component, the control signal of the tristate gate is connected to the failure detection auxiliary circuit, and the signal of the communication circuit is short-circuited to one outside the semiconductor integrated circuit. Connected with.
  • a tristate gate used in a semiconductor integrated circuit it is possible to detect a control signal failure without giving an impact on speed and suppressing an increase in area for inspection.
  • FIG. 1 is a diagram showing a configuration of the semiconductor integrated circuit according to the first embodiment.
  • FIG. 2 is a diagram showing a circuit configuration of the failure detection auxiliary circuit.
  • FIG. 3 is a diagram showing a failure detection pattern.
  • FIG. 4 is a diagram illustrating a configuration example of the tristate buffer.
  • FIG. 5 is a diagram illustrating a configuration example of the tristate buffer.
  • FIG. 6 is a diagram showing a circuit configuration of a failure detection auxiliary circuit according to the second embodiment.
  • FIG. 7 is a diagram showing a circuit configuration of a failure detection auxiliary circuit according to the second embodiment.
  • FIG. 8 is a diagram showing a failure detection pattern.
  • FIG. 9 is a diagram showing a circuit configuration of a failure detection auxiliary circuit according to the third embodiment.
  • FIG. 9 is a diagram showing a circuit configuration of a failure detection auxiliary circuit according to the third embodiment.
  • FIG. 10 is a diagram showing a failure detection pattern.
  • FIG. 11 is a diagram showing a conventional failure detection circuit.
  • FIG. 12 is a diagram showing a circuit configuration of a failure detection auxiliary circuit according to the fourth embodiment.
  • FIG. 13 is a diagram illustrating a configuration example of a tri-state inverter.
  • FIG. 14 is a diagram illustrating a configuration example of a tri-state inverter.
  • FIG. 15 is a diagram showing a configuration of an electronic information device according to the fifth embodiment.
  • FIG. 16 is a diagram showing a configuration of an electronic information device according to the fifth embodiment.
  • the configuration of the semiconductor integrated circuit 1000 according to the first embodiment is shown in FIG.
  • the semiconductor integrated circuit 1000 includes a selector circuit 100 and a failure detection auxiliary circuit 200.
  • the selector circuit 100 is composed of tristate gates 10, 11, and 12. Data signals D0, D1, and D2 are input to the data terminals of the tristate gates 10, 11, and 12, and control signals S0, S1, and S2 are input to the control terminals. The outputs of the tristate gates 10, 11, and 12 are short-circuited at the output terminal Y of the selector circuit 100.
  • the semiconductor integrated circuit 1000 of the present embodiment is characterized in that the failure of the control signal that cannot be normally detected can be detected by providing the failure detection auxiliary circuit 200.
  • the failure detection auxiliary circuit 200 receives the control signals S0, S1, S2 and the mode signal SCANMODE as inputs, and outputs a test signal out.
  • FIG. 2 shows a circuit configuration of the failure detection auxiliary circuit 200 according to the first embodiment.
  • the failure detection auxiliary circuit 200 includes tri-state buffers TB0, TB1, TB2, an inverter 20, and a PMOS transistor 30.
  • the control signal S0 is input to the control terminal of the tristate buffer TB0 and the data terminal of the tristate buffer TB2.
  • the control signal S1 is input to the control terminal of the tristate buffer TB1 and the data terminal of the tristate buffer TB0.
  • the control signal S2 is input to the control terminal of the tristate buffer TB2 and the data terminal of the tristate buffer TB1.
  • the output terminals of the tristate buffers TB0, TB1, and TB2 are short-circuited by the output terminal 201 of the failure detection auxiliary circuit 200.
  • the mode signal SCANMODE is set to “1” only during inspection, and is fixed to “0” during normal operation.
  • the mode signal SCANMODE is input to the input terminal of the inverter 20.
  • the output terminal of the inverter 20 is connected to the gate of the PMOS transistor 30.
  • the source of the PMOS transistor 30 is connected to the power supply terminal, and the drain is connected to the output terminal 201.
  • the PMOS transistor 30 is adjusted so that the driving capability is weaker than the transistors constituting the tristate buffers TB0, TB1, and TB2.
  • FIG. 3 is a list of detection of stuck-at faults of the control signals S0, S1, and S2 in the configuration of FIG. In the table of FIG. 3, considering the limitations of the control signals S0, S1, and S2, there are three types of test patterns 0, 1, and 2 for detecting stuck-at faults.
  • FIG. 4 and 5 show examples of the internal configuration of the tristate buffers TB0, TB1, and TB2 constituting the failure detection auxiliary circuit 200.
  • FIG. 4 and 5 show examples of the internal configuration of the tristate buffers TB0, TB1, and TB2 constituting the failure detection auxiliary circuit 200.
  • FIG. 4 and 5 show examples of the internal configuration of the tristate buffers TB0, TB1, and TB2 constituting the failure detection auxiliary circuit 200.
  • FIG. These are merely examples, and the failure detection auxiliary circuit 200 can be configured as long as the element can take three states.
  • FIG. 6 shows a configuration of a failure detection auxiliary circuit 200 according to the second embodiment.
  • the configuration of the failure detection auxiliary circuit 200 of FIG. 6 is the same as that of FIG.
  • any two of the control signals S0, S1, and S2 (here, S0 and S1) are simultaneously input to “1”, and these two control signals (here, S0 and S1) are input.
  • the driving capability of each tri-state buffer TB0, TB1, TB2 and one or both of the PMOS transistors 30 are adjusted so that the signal out becomes “1”.
  • FIG. 6 shows an example in which “1” is input to the control signals S0 and S1 and “0” is input to the control signal S2.
  • the tristate buffers TB0 and TB1 are activated, and the value of the input signal S1 to the data terminal of the tristate buffer TB0 (here "1") and the value of the input signal S2 to the data terminal of the tristate buffer TB1 ("0” here) drives the output terminal 201, and "1" and "0” collide.
  • the tristate buffer TB0 driven at “1” at this time dominates the drive of the output terminal 201, and “1” is output as the output signal out.
  • FIG. 7 shows a case where the tristate buffers TB0 and TB1 in FIG. 6 are extracted and configured by the circuit in FIG. At this time, the output terminal 201 of the failure detection auxiliary circuit 200 is driven by the inverter 40 of the tristate buffers TB0 and TB1.
  • the PMOS transistor 41 of the inverter 40 of the tristate buffer TB0 and the inverter 40 of the tristate buffer TB1 NMOS transistor 42 drives output node 201.
  • the size ratio between the PMOS transistor 41 of the inverter 40 of the tristate buffer TB0 and the NMOS transistor 42 of the inverter 40 of the tristate buffer TB1 is adjusted so that the output signal out is set to “1” at the time of a signal collision.
  • the size ratio between the PMOS transistor 41 and the NMOS transistor 42 of the inverter 40 of the tristate buffer TB0 is adjusted, and this is used for all other states. It may be used for the tristate buffers TB1 and TB2, or may be adjusted individually.
  • FIG. 8 summarizes the detection of one stuck-at fault.
  • test pattern 1 is input to detect one stuck-at fault in control signal S0.
  • “0” is output as the output signal out, which is the expected value.
  • “1” is input to the control signals S0 and S1
  • “0” is input to the control signal S2.
  • the failure detection auxiliary circuit 200 in FIG. 6 outputs “1” as the output signal “out” in such a case, a mismatch with the expected value “0” occurs, and the control signal S0 is degenerated by 1. A failure can be detected.
  • the size ratio between the PMOS transistor 41 and the NMOS transistor 42 is adjusted so that the output signal out is set to “1” at the time of signal collision is shown. It is also possible to adjust the size ratio between the PMOS transistor 41 and the NMOS transistor 42 (for example, to make the size of the NMOS transistor 42 larger than the size of the PMOS transistor 41) so as to make “0”. Also in this case, since the tristate buffers TB0, TB1, and TB2 can be configured symmetrically, the size ratio between the PMOS transistor 41 and the NMOS transistor 42 of the inverter 40 of the tristate buffer TB0 is adjusted, It may be used for all the tristate buffers TB1 and TB2, or may be adjusted individually.
  • FIG. 9 shows an internal configuration of the failure detection auxiliary circuit 200 according to the third embodiment.
  • the failure detection auxiliary circuit 200 receives (n + 1) [n is an integer of 3 or more] control signals S0 to Sn and a mode signal SCANMODE, and outputs a test signal out.
  • the failure detection auxiliary circuit 200 includes tristate buffers TB0 to TBn, an inverter 20, and a PMOS transistor 30.
  • the control signal S0 is input to the control terminal of the tristate buffer TB0 and the data terminal of the tristate buffer TBn.
  • the output terminals of the tristate buffers TB0 to TBn are short-circuited by the output terminal 201 of the failure detection auxiliary circuit 200.
  • the mode signal SCANMODE is set to “1” only during inspection, and is fixed to “0” during normal operation.
  • the mode signal SCANMODE is input to the input terminal of the inverter 20.
  • the output terminal of the inverter 20 is connected to the gate of the PMOS transistor 30.
  • the source of the PMOS transistor 30 is connected to the power supply terminal, and the drain is connected to the output terminal 201.
  • the PMOS transistor 30 is adjusted so that the driving capability is weaker than the transistors constituting the tristate buffers TB0 to TBn.
  • each tristate buffer TB0 to TBn is output so that “1” is output as the output signal out when the outputs of the tristate buffers TB0 to TBn collide with each other.
  • the size ratio (P / N ratio) between the PMOS transistor and the NMOS transistor is adjusted.
  • the table in FIG. 10 shows a list of stuck-at fault detection of the control signals S0 to Sn using such a circuit configuration. There are (n + 1) test patterns from 0 to n, and the expected value is “0” in all.
  • the tri-state buffers TBk, TB (K + 1) or the tri-state buffers TBn, TB0 are activated, and when these outputs collide, “1” is output as the output signal out. Since the expected value is “0”, there is a mismatch, and one stuck-at fault in the control signal Sk can be detected.
  • the fault detection auxiliary circuit 200 according to the first to third embodiments can be designed smaller in terms of circuit area.
  • the circuit in FIG. 11 is an example of a circuit having three inputs (see Patent Document 1).
  • the fault detection auxiliary circuit 200 in FIG. 2 uses three 8-state tristate gates (in the case of the configuration in FIG. 5) (TB0, TB1, TB2), two-transistor inverter (20), and PMOS transistor (30). A total of 27 transistors are used.
  • the circuit of FIG. 5 uses three 8-state tristate gates (in the case of the configuration in FIG. 5) (TB0, TB1, TB2), two-transistor inverter (20), and PMOS transistor (30). A total of 27 transistors are used.
  • the 3-input failure detection auxiliary circuit 200 can reduce the area by about 10% compared to the circuit proposed in [Patent Document 1].
  • the failure detection auxiliary circuit 200 in FIG. 9 has n (TB0 to TBn) 8-transistor tristate gates (in the case of the configuration in FIG. 5) and a 2-transistor inverter ( 20), PMOS transistors (30) are used, and a total of (8n + 3) transistors are used.
  • the failure detection circuit proposed in [Patent Document 1] uses (n + 1) n-input NANDs using 2n transistors and n inverters of 2 transistors, so that a total of (2n2 + 4n) It becomes a transistor. Therefore, it can be said that the effect of the small area increases as the number of inputs n increases.
  • the NAND gate is divided into 3 input NANDs. In this case, the number of transistors is further increased, and it can be easily imagined that the effect of reducing the area by the failure detection auxiliary circuit 200 of the first to third embodiments is great.
  • FIG. 12 shows an internal configuration of the failure detection auxiliary circuit 200 according to the fourth embodiment.
  • the failure detection auxiliary circuit 200 of FIG. 1 is configured by a tri-state inverter.
  • the failure detection auxiliary circuit 200 in FIG. 9 receives (n + 1) control signals S0 to Sn and a mode signal SCANMODE as inputs, and outputs a test signal out.
  • the failure detection auxiliary circuit 200 includes tristate inverters TI0 to TIn, an NMOS transistor 60, and an inverter.
  • the control signal S0 is input to the control terminal of the tristate inverter TI0 and the data terminal of the tristate inverter TIn.
  • the outputs of the tri-state inverters TI0 to TIn are short-circuited at the output terminal 201 and input to the inverter 70.
  • the mode signal SCANMODE is set to “1” only during inspection, and is fixed to “0” during normal operation.
  • the mode signal SCANMODE is input to the gate of the NMOS transistor 60.
  • the source of the NMOS transistor 60 is connected to the ground terminal, and the drain is connected to the output terminal 201.
  • the NMOS transistor 60 is provided to fix the output terminal 201 when none of the tristate inverters TI0 to TIn drives the output terminal 201. It is assumed that the NMOS transistor 60 is adjusted to a relatively weak driving capability and does not affect the output data of the tri-state inverters TI0 to TIn.
  • an inverter may be provided in the output unit to adjust the logic.
  • the stuck-at faults of the control signals S0 to Sn can be detected in the same manner as the table shown in FIG.
  • FIG. These are merely examples, and the failure detection auxiliary circuit 200 can be configured as long as it is an element that can take three states and whose output is inverted with respect to the input.
  • FIG. 15 shows the configuration of an electronic information device according to the fifth embodiment.
  • This electronic information device includes a semiconductor integrated circuit 1000 and electronic components A, B, and C.
  • the semiconductor integrated circuit 1000 includes the failure detection auxiliary circuit 200 of the first to fourth embodiments.
  • the semiconductor integrated circuit 1000 communicates with the electronic components A, B, and C, and executes necessary processing.
  • FIG. 16 shows a detailed configuration of a connection portion between the semiconductor integrated circuit 1000 and the electronic component A.
  • the semiconductor integrated circuit 1000 and the electronic component A exchange signals, and as an example, consider the configuration of a bus signal using a tristate gate.
  • the semiconductor integrated circuit 1000 outputs the internally processed signals to the outside through the tristate gates 10, 11 and 12 as a plurality of signals D0, D1 and D2.
  • the control signals S0, S1, and S2 of the tristate bus are controlled such that any one of the tristate gates drives the output.
  • a plurality of signals D0, D1, and D2 output from the semiconductor integrated circuit 1000 are short-circuited on the substrate 300 of the electronic information device and connected to the input terminal of the electronic component A. This increases the flexibility in designing the electronic device on the board, and also enables high-speed transmission between the electronic components.
  • the semiconductor integrated circuit 1000 with the failure detection auxiliary circuit 200 of the first to fourth embodiments, the control signals S0, S1 of the tristate gates 10, 11, 12 constituting the output bus of the semiconductor integrated circuit 1000 Therefore, the failure detection of S2 becomes possible.
  • the semiconductor integrated circuit and the electronic information device according to the present invention have a technology for achieving both high-speed operation and high quality, and are useful as components constituting digital home appliances. In addition to digital home appliances, it is useful for a wide range of products that require high-performance semiconductor integrated circuits, such as mobile phones and car navigation systems.

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Abstract

　トライステートゲートを用いた故障検出補助回路を設けることにより、従来技術より小面積でかつ通常動作の速度を劣化させずに、トライステートゲートの制御信号の故障検出ができる半導体集積回路および電子情報機器を提供する。

Description

半導体集積回路および電子情報機器
　本開示は、半導体集積回路分野および電子情報機器の故障検出に関する技術分野に属する。
　近年、電子情報機器は高性能化が著しく、それに使用される半導体集積回路装置も高性能化が要求されている。半導体集積回路を高性能化する技術の一つとして、トライステートゲートを用いて回路を構成する手法がある。トライステートゲートを使用することにより回路の高速化が図れる一方で、トライステートの制御信号の故障がスキャンテストで検出できないという課題がある。
　従来技術において、トライステートゲートの制御信号をスキャンテストで検出するための方法として、制御信号に縮退故障検出用の回路を接続し検出する手法が提案されている(例えば、特許文献１)。また、トライステートゲートが駆動する出力部に補助回路を設けて縮退故障を検出する手法が提案されている(例えば、特許文献２)。
実開平01-010677号公報(第188頁、第1図) 特開平11-052019号公報(図1)
　しかしながら、特許文献１で提案されている縮退故障検出回路は、検査のためだけに必要でかつ通常動作には不要であるにもかかわらず、回路規模が大きいという課題がある。また、特許文献２で提案されている補助回路は、通常動作時の出力に設けられており、高速化が求められる回路において速度へのインパクトが発生するという課題がある。
　本発明はかかる点に鑑みてなされたものであり、その目的は、トライステートゲートの高速動作を妨げることなく、検査のための面積増加を抑制できる回路を提供することにある。
　前記課題を解決するために、本発明ではトライステートゲートを用いた回路を提案する。
　具体的に、ある実施形態によれば半導体集積回路は、トライステートゲートの制御端子に接続される制御信号および検査用の信号を入力とし、前記制御信号の故障により信号が反転する場合に出力の値が反転することを特徴とする故障検出補助回路を有する半導体集積回路であって、前記故障検出補助回路はトライステートゲートを用いて構成されている。
　ある実施形態によれば半導体集積回路は、前記故障検出補助回路は、n個の制御信号に対しn個のトライステートゲートを有し、k番目(0≦k≦n)のトライステートゲートの制御端子にはk番目の制御信号が接続され、k番目(0≦k≦n－1)のトライステートゲートのデータ端子には(K＋1)番目の制御信号が接続され、n番目のトライステートゲートのデータ端子には0番目の制御信号が接続され、前記n個のトライステートゲートの出力は同一のノードに接続され、前記同一のノードには、一定の条件において出力を確定させるためのトランジスタが接続されている。
　ある実施形態によれば半導体集積回路は、前記故障検出補助回路は、前記同一のノードを複数のトライステートゲートが駆動する場合に、出力を０または１のどちらかに確定させる。
　ある実施形態によれば半導体集積回路は、前記故障検出補助回路において、前記トライステートゲートを構成するトランジスタの中で前記同一のノードを駆動するNMOSトランジスタのサイズが、前記同一のノードを駆動するPMOSトランジスタのサイズより大きい。
　ある実施形態によれば半導体集積回路は、前記故障検出補助回路において、前記トライステートゲートを構成するPMOSトランジスタとNMOSトランジスタが前記同一のノードを同時に駆動する場合にPMOSトランジスタによる駆動が支配的になるように、PMOSトランジスタとNMOSトランジスタのサイズ比が調整されている。
　ある実施形態によれば半導体集積回路は、前記トライステートゲートは、トライステートバッファで構成される。
　ある実施形態によれば半導体集積回路は、前記トライステートゲートは、トライステートインバータで構成される。
　ある実施形態によれば前記半導体集積回路と、前記半導体集積回路と通信を行う電子部品とを有し、前記半導体集積回路は、n個のトライステートゲートで構成された通信回路を有し、前記通信回路は、前記電子部品と通信を行い、前記トライステートゲートの制御信号は前記故障検出補助回路に接続され、前記通信回路の信号は前記半導体集積回路の外部で１本に短絡され前記電子部品と接続されている。
　本発明によれば、半導体集積回路で使用されるトライステートゲートにおいて、速度へのインパクトを与えず、かつ検査のための面積増加を抑制しつつ、制御信号の故障を検出することができる。
図１は第1の実施形態による半導体集積回路の構成を示す図である。 図２は故障検出補助回路の回路構成を示す図である。 図３は故障検出のパターンを示す図である。 図４はトライステートバッファの構成例を示す図である。 図５はトライステートバッファの構成例を示す図である。 図６は第2の実施形態による故障検出補助回路の回路構成を示す図である。 図７は第2の実施形態による故障検出補助回路の回路構成を示す図である。 図８は故障検出のパターンを示す図である。 図９は第3の実施形態による故障検出補助回路の回路構成を示す図である。 図10は故障検出のパターンを示す図である。 図11は従来技術の故障検出回路を示す図である。 図12は第4の実施形態による故障検出補助回路の回路構成を示す図である。 図13はトライステートインバータの構成例を示す図である。 図14はトライステートインバータの構成例を示す図である。 図15は第5の実施形態による電子情報機器の構成を示す図である。 図16は第5の実施形態による電子情報機器の構成を示す図である。
　以下、本発明のさまざまな実施形態による半導体集積回路および電子情報機器の実施の形態を図面に基づいて詳細に説明する。
　（第1の実施形態）
　第1の実施形態による半導体集積回路1000の構成を図1に示す。この半導体集積回路1000は、セレクタ回路100と、故障検出補助回路200とを備えている。
　セレクタ回路100はトライステートゲート10,11,12で構成されている。トライステートゲート10,11,12のデータ端子にはデータ信号D0,D1,D2が入力され、制御端子には制御信号S0,S1,S2が入力される。トライステートゲート10,11,12の出力はセレクタ回路100の出力端子Yで短絡されている。
　このようにトライステートゲート10,11,12を用いてセレクタ回路100を構成する場合、制御信号S0,S1,S2はいずれか1つのみが"1"となりその他は"0"にする制御が必要となる。このとき、制御信号S0,S1,S2に縮退故障が発生した場合を考える。0縮退故障が発生すると全てのトライステートゲートが出力を駆動せず、出力がフローティング状態となり出力が確定しないため故障検出ができない。一方、1縮退故障が発生した場合は、2つ以上のトライステートゲートが出力を駆動するため、入力データが同一の場合は正常動作時と同じ出力になるため故障検出ができず、入力データが異なる場合は出力値が確定しないため故障検出ができない。
　本実施形態の半導体集積回路1000では、このように通常では検出できない制御信号の故障を、故障検出補助回路200を設けることにより検出できることを特徴としている。故障検出補助回路200は、制御信号S0,S1,S2およびモード信号SCANMODEを入力とし、テスト用の信号outを出力する。
　第1の実施形態による故障検出補助回路200の回路構成を図2に示す。この故障検出補助回路200は、トライステートバッファTB0,TB1,TB2と、インバータ20と、PMOSトランジスタ30とを備えている。
　制御信号S0は、トライステートバッファTB0の制御端子およびトライステートバッファTB2のデータ端子に入力される。制御信号S1は、トライステートバッファTB1の制御端子およびトライステートバッファTB0のデータ端子に入力される。制御信号S2は、トライステートバッファTB2の制御端子およびトライステートバッファTB1のデータ端子に入力される。トライステートバッファTB0,TB1,TB2の出力端子は、故障検出補助回路200の出力端子201で短絡されている。
　モード信号SCANMODEは、検査を行うときのみ"1"になり、通常動作時は"0"に固定されている。モード信号SCANMODEはインバータ20の入力端子に入力される。インバータ20の出力端子はPMOSトランジスタ30のゲートに接続されている。PMOSトランジスタ30のソースは電源端子に接続され、ドレインは出力端子201に接続されている。PMOSトランジスタ30は、トライステートバッファTB0,TB1,TB2を構成するトランジスタと比較し、駆動能力が弱くなるように調整されている。
　図3は、図2の構成において制御信号S0,S1,S2の縮退故障の検出について一覧にしたものである。図3の表において、制御信号S0,S1,S2の制限を鑑みると、縮退故障を検出するためのテストパターンは0,1,2の3種類となる。
　制御信号S0の0縮退故障を検出するためには、テストパターン0を入力する。このとき、正常動作時は出力信号outとして"0"が出力され、これが期待値となる。
　制御信号S0に0縮退故障が発生した場合、図2の故障検出補助回路200への制御信号S0,S1,S2は全て"0"となり、トライステートバッファTB0,TB1,TB2はいずれも駆動していない状態となる。このとき、PMOSトランジスタ30が出力端子201を"1"に固定するため、出力信号outは期待値"0"とは異なる出力になる。したがって、制御信号S0に0縮退故障が発生したことが検出できる。同様に制御信号S1,S2についても0縮退故障を検出することが可能である。
　図4および図5は、故障検出補助回路200を構成するトライステートバッファTB0,TB1,TB2の内部構成例を示している。これらはあくまでも一例であり、3状態を取ることができる素子であれば故障検出補助回路200を構成することが可能である。
　(第2の実施形態)
　図6は、第2の実施形態による故障検出補助回路200の構成を示している。図6の故障検出補助回路200の構成は図2と同等である。本実施形態では、制御信号S0,S1,S2のいずれか2つ(ここでは、S0,S1)が同時に"1"になるような入力がされ、それら2つの制御信号(ここではS0,S1)が制御端子に入力されるトライステートバッファ(ここではTB0,TB1)のデータ端子への入力信号がそれぞれ"0"(TB1)と"1"(TB0)である場合に故障検出補助回路200の出力信号outが"1"となるように各トライステートバッファTB0,TB1,TB2の駆動能力およびPMOSトランジスタ30のどちらか一方もしくは両方を調整していることを特徴とする。
　図6では、制御信号S0,S1に"1"が入力され、制御信号S2に"0"が入力された場合の例を示している。このとき、トライステートバッファTB0,TB1が活性化され、トライステートバッファTB0のデータ端子への入力信号S1の値(ここでは"1")とトライステートバッファTB1のデータ端子への入力信号S2の値(ここでは"0")とで出力端子201が駆動され、"1"と"0"が衝突することになる。本実施形態の故障検出補助回路200では、このとき"1"で駆動するトライステートバッファTB0が出力端子201の駆動を支配し、出力信号outとして"1"が出力される。
　図7は、図6のトライステートバッファTB0,TB1を抜粋し、これらを図5の回路で構成したケースを示している。このとき、故障検出補助回路200の出力端子201はトライステートバッファTB0,TB1のインバータ40で駆動される。前述のように制御信号S0,S1に"1"が入力される場合、具体的には図7に示すように、トライステートバッファTB0のインバータ40のPMOSトランジスタ41とトライステートバッファTB1のインバータ40のNMOSトランジスタ42とが出力ノード201を駆動する。このとき、トライステートバッファTB0のインバータ40のPMOSトランジスタ41とトライステートバッファTB1のインバータ40のNMOSトランジスタ42とのサイズ比を調整し、信号の衝突時に出力信号outを"1"にするように設計する。なお、トライステートバッファTB0,TB1,TB2は対称的に構成が可能であるため、トライステートバッファTB0のインバータ40のPMOSトランジスタ41とNMOSトランジスタ42とのサイズ比を調整し、これを他の全てのトライステートバッファTB1,TB2に使用してもよいし、それぞれ個別に調整を行ってもよい。
　このような回路構成にすると、制御信号S0,S1,S2の1縮退故障も検出が可能となる。図8は1縮退故障の検出について一覧にまとめたものである。図8を参照すると、制御信号S0の1縮退故障の検出を行うにはテストパターン1を入力する。このとき、正常動作時は出力信号outとして"0"が出力され、これが期待値となる。1縮退故障が発生すると、制御信号S0,S1に"1"が入力され、制御信号S2には"0"が入力される。前述のように図6の故障検出補助回路200では、このような場合に出力信号outとして"1"が出力されることとなり、期待値"0"と不一致が発生し、制御信号S0の1縮退故障の検出が可能となる。
　同様に図8を参照すると、制御信号S1,S2の1縮退故障も検出可能であることがわかる。
　なお、上記の説明では、信号の衝突時に出力信号outを"1"にするように、PMOSトランジスタ41とNMOSトランジスタ42とのサイズ比を調整する場合について示したが、信号の衝突時に出力信号outを"0"にするように、PMOSトランジスタ41とNMOSトランジスタ42とのサイズ比を調整する(例えばNMOSトランジスタ42のサイズをPMOSトランジスタ41のサイズよりも大きくする)ことも可能である。この場合も、トライステートバッファTB0,TB1,TB2は対称的に構成が可能であるため、トライステートバッファTB0のインバータ40のPMOSトランジスタ41とNMOSトランジスタ42とのサイズ比を調整し、これを他の全てのトライステートバッファTB1,TB2に使用してもよいし、それぞれ個別に調整を行ってもよい。
　(第3の実施形態)
　図9は、第3の実施形態による故障検出補助回路200の内部構成を示している。この故障検出補助回路200は、(n＋1)個[nは3以上の整数]の制御信号S0～Snおよびモード信号SCANMODEを入力とし、テスト用の信号outを出力する。この故障検出補助回路200は、トライステートバッファTB0～TBnと、インバータ20と、PMOSトランジスタ30とを備えている。
　制御信号S0は、トライステートバッファTB0の制御端子およびトライステートバッファTBnのデータ端子に入力される。制御信号Sk[k＝1～n]は、トライステートバッファTBkの制御端子およびトライステートバッファTB(k－1)のデータ端子に入力される。トライステートバッファTB0～TBnの出力端子は、故障検出補助回路200の出力端子201で短絡されている。
　モード信号SCANMODEは、検査を行うときのみ"1"になり、通常動作時は"0"に固定されている。モード信号SCANMODEはインバータ20の入力端子に入力される。インバータ20の出力端子はPMOSトランジスタ30のゲートに接続されている。PMOSトランジスタ30のソースは電源端子に接続され、ドレインは出力端子201に接続されている。PMOSトランジスタ30は、トライステートバッファTB0～TBnを構成するトランジスタと比較し、駆動能力が弱くなるように調整されている。
　また、第2の実施形態で説明したのと同様、各トライステートバッファTB0～TBnの出力が衝突した場合に出力信号outとして"1"が出力されるように、各トライステートバッファTB0～TBnのPMOSトランジスタとNMOSトランジスタとのサイズ比(P/N比)が調整されている。
　このような回路構成を用いて、制御信号S0～Snの縮退故障検出を一覧にしたものが図10の表である。テストパターンは0からnまで(n＋1)個のパターンがあり、全てにおいて期待値は"0"である。
　制御信号Skの0縮退故障を検出するにはテストパターンkを入力する。正常動作時は制御信号Skのみに"1"が入力されるが、制御信号Skに0縮退故障が発生した場合は制御信号S0～Snは全て"0"となり、全てのトライステートバッファTB0～TBnが活性化せず出力端子201は駆動されなくなる。このとき、PMOSトランジスタ30により出力端子201が"1"に固定されるため、出力信号outと期待値"0"との不一致が起こり、制御信号Skの0縮退故障を検出できる。
　一方、制御信号Skの1縮退故障を検出するには、0≦k≦n－1のときテストパターン(k＋1)を、k＝nのときはテストパターン0を入力する。このとき、トライステートバッファTBk,TB(K+1)もしくはトライステートバッファTBn,TB0が活性化され、これらの出力が衝突することにより出力信号outとして"1"が出力される。期待値が"0"であるため不一致となり、制御信号Skの1縮退故障が検出できる。
　また、[特許文献1]で提案されている故障検出回路と比較した場合、回路面積の点において第1～3の実施形態による故障検出補助回路200の方が小さく設計できることがわかる。図11の回路は3つの入力を持つ回路の例である(特許文献1参照)。この回路と、図2の故障検出補助回路200のトランジスタ数を比較した場合、次のようになる。図2の故障検出補助回路200では、8トランジスタのトライステートゲート(図5の構成の場合)が3つ(TB0,TB1,TB2)，2トランジスタのインバータ(20)，PMOSトランジスタ(30)が使用されており、合計で27トランジスタを使用する。一方、図11の回路では、6トランジスタのNANDが4つ，2トランジスタのインバータが3つ使用されており、合計で30トランジスタを使用している。トランジスタ数から比較すると、3入力の故障検出補助回路200では、[特許文献1]で提案されている回路に対し約10％の小面積化が可能であるといえる。
　さらに、n入力の故障検出回路で考えると、図9の故障検出補助回路200では、8トランジスタのトライステートゲート(図5の構成の場合)がn個(TB0～TBn)，2トランジスタのインバータ(20)，PMOSトランジスタ(30)が使用されており、合計で(8n＋3)個のトランジスタを使用する。一方、[特許文献1]で提案されている故障検出回路では、2n個のトランジスタを使用するn入力のNANDを(n＋1)個，2トランジスタのインバータをn個使用するため、合計で(2n2＋4n)トランジスタとなる。したがって、入力数nが多くなればなるほど小面積の効果が大きくなるといえる。また、図11のNANDゲートは、入力数が多いゲートは現実的ではなく、一般的に6入力の場合は3入力NANDに分割され設計される。この場合、さらにトランジスタ数は多くなり、第1～3の実施形態の故障検出補助回路200による小面積化の効果が大きいことは容易に想像できる。
　(第4の実施形態)
　図12は、第4の実施形態による故障検出補助回路200の内部構成を示している。本実施形態では、図1の故障検出補助回路200をトライステートインバータで構成している。図9の故障検出補助回路200は、(n＋1)個の制御信号S0～Snおよびモード信号SCANMODEを入力とし、テスト用の信号outを出力する。この故障検出補助回路200は、トライステートインバータTI0～TInと、NMOSトランジスタ60と、インバータ70とを備えている。
　制御信号S0は、トライステートインバータTI0の制御端子およびトライステートインバータTInのデータ端子に入力される。制御信号Sk[k＝1～n]は、トライステートインバータTIkの制御端子およびトライステートインバータTI(k－1)のデータ端子に入力される。トライステートインバータTI0～TInの出力は出力端子201で短絡され、インバータ70に入力されている。
　モード信号SCANMODEは、検査を行うときのみ"1"になり、通常動作時は"0"に固定されている。モード信号SCANMODEはNMOSトランジスタ60のゲートに入力される。NMOSトランジスタ60のソースはグランド端子に接続され、ドレインは出力端子201に接続されている。NMOSトランジスタ60は、いずれのトライステートインバータTI0～TInも出力端子201を駆動しない場合に出力端子201を固定するために設けられている。NMOSトランジスタ60は比較的弱い駆動能力に調整され、トライステートインバータTI0～TInの出力データには影響を与えないものとする。さらに、必要に応じて、出力部にインバータを設け、論理の調整を行ってもよい。
　本実施形態においても、制御信号S0～Snの縮退故障は、図10に示す表と同様に検出が可能である。
　図13および図14は、故障検出補助回路200を構成するトライステートインバータTIk(k＝0～n)の内部構成例を示している。これらはあくまでも一例であり、3状態を取ることができる素子でかつ入力に対し出力が反転している素子であれば、故障検出補助回路200を構成することが可能である。
　(第5の実施形態)
　第5の実施形態による電子情報機器の構成を図15に示す。この電子情報機器は、半導体集積回路1000と電子部品A,B,Cとを備えている。半導体集積回路1000は第1～4の実施形態の故障検出補助回路200を含む。半導体集積回路1000は、電子部品A,B,Cとそれぞれ通信を行い、必要な処理を実行する。
　図16は、半導体集積回路1000と電子部品Aの接続部分について詳細な構成を示している。半導体集積回路1000と電子部品Aは信号の授受を行うが、その一例としてトライステートゲートを用いたバス信号の構成を考える。
　半導体集積回路1000は、内部で処理した信号をトライステートゲート10,11,12を通じて複数の信号D0,D1,D2で外部に出力する。このとき、トライステートバスの制御信号S0,S1,S2は、いずれかひとつのトライステートゲートが出力を駆動するように制御されている。半導体集積回路1000から出力される複数の信号D0,D1,D2は、電子情報機器の基板上300で短絡され、電子部品Aの入力端子に接続される。こうすることにより、電子機器の基板上での設計における柔軟度が上がるとともに、電子部品間の高速伝送することも可能となる。
　このとき、半導体集積回路1000に第1～4の実施形態の故障検出補助回路200を備えることにより、半導体集積回路1000の出力バスを構成するトライステートゲート10,11,12の制御信号S0,S1,S2の故障検出が可能となる。
　本発明は、上述の実施形態に限定されず、その精神又は主要な特徴から逸脱することなく他の色々な形で実施することができる。上述の実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈されるべきではない。本発明の範囲は特許請求の範囲によって規定されるべきであって、明細書に記載された詳細には限定されない。特許請求の範囲の均等範囲に属する変形や変更も全て本発明の範囲内である。
　本発明にかかる半導体集積回路および電子情報機器は、高速動作と高品質を両立させる技術を有し、デジタル家電などを構成する部品として有用である。また、デジタル家電以外にも、携帯電話，カーナビなどの、高性能な半導体集積回路を要する幅広い製品に対して有用である。
1000…半導体集積回路
200…故障検出補助回路
TB0～TBn…トライステートバッファ
20…インバータ
30…PMOSトランジスタ
TI0～TIn…トライステートインバータ
60…NMOSトランジスタ
70…インバータ

Claims (8)

  1. 　トライステートゲートの制御端子に接続される制御信号および検査用の信号を入力とし、前記制御信号の故障により信号が反転する場合に出力の値が反転することを特徴とする故障検出補助回路を有する半導体集積回路であって、
    　前記故障検出補助回路はトライステートゲートを用いて構成されている、
    半導体集積回路。
  2. 　請求項１において、
    　前記故障検出補助回路は、
    　n個の制御信号に対しn個のトライステートゲートを有し、
    　k番目(0≦k≦n)のトライステートゲートの制御端子にはk番目の制御信号が接続され、k番目(0≦k≦n－1)のトライステートゲートのデータ端子には(K＋1)番目の制御信号が接続され、n番目のトライステートゲートのデータ端子には0番目の制御信号が接続され、
    　前記n個のトライステートゲートの出力は同一のノードに接続され、
    　前記同一のノードには、一定の条件において出力を確定させるためのトランジスタが接続されている、
    半導体集積回路。
  3. 　請求項２において、
    　前記故障検出補助回路は、
    　前記同一のノードを複数のトライステートゲートが駆動する場合に、出力を０または１のどちらかに確定させる、
    半導体集積回路。
  4. 　請求項３において、
    　前記故障検出補助回路において、前記トライステートゲートを構成するトランジスタの中で前記同一のノードを駆動するNMOSトランジスタのサイズが、前記同一のノードを駆動するPMOSトランジスタのサイズより大きい、
    半導体集積回路。
  5. 　請求項３において、
    　前記故障検出補助回路において、前記トライステートゲートを構成するPMOSトランジスタとNMOSトランジスタが前記同一のノードを同時に駆動する場合にPMOSトランジスタによる駆動が支配的になるように、PMOSトランジスタとNMOSトランジスタのサイズ比が調整されている、
    半導体集積回路。
  6. 　請求項１において、
    　前記トライステートゲートは、トライステートバッファで構成される、
    半導体集積回路。
  7. 　請求項１において、
    　前記トライステートゲートは、トライステートインバータで構成される、
    半導体集積回路。
  8. 　請求項１に記載の半導体集積回路と、前記半導体集積回路と通信を行う電子部品とを有し、
    　前記半導体集積回路は、n個のトライステートゲートで構成された通信回路を有し、前記通信回路は、前記電子部品と通信を行い、前記トライステートゲートの制御信号は前記故障検出補助回路に接続され、前記通信回路の信号は前記半導体集積回路の外部で１本に短絡され前記電子部品と接続されている、
    電子情報機器。
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