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WO2010054871A1 - Verfahren zum testen von schaltungen und baugruppen mit programmierbaren logikbauteilen mittels fehlereinbringung - Google Patents

Verfahren zum testen von schaltungen und baugruppen mit programmierbaren logikbauteilen mittels fehlereinbringung Download PDF

Info

Publication number
WO2010054871A1
WO2010054871A1 PCT/EP2009/061538 EP2009061538W WO2010054871A1 WO 2010054871 A1 WO2010054871 A1 WO 2010054871A1 EP 2009061538 W EP2009061538 W EP 2009061538W WO 2010054871 A1 WO2010054871 A1 WO 2010054871A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
programmable logic
error
multiplexer
hardware description
Prior art date
Application number
PCT/EP2009/061538
Other languages
English (en)
French (fr)
Inventor
Gerhard Griessnig
Roland Mader
Original Assignee
Siemens Ag Österreich
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Ag Österreich filed Critical Siemens Ag Österreich
Publication of WO2010054871A1 publication Critical patent/WO2010054871A1/de

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/333—Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]

Definitions

  • the invention relates to a method for testing circuits and assemblies with programmable logic devices by means of fault insertion.
  • Programmable logic devices such as CPLD (Complex Programmable Logic Device) or FPGA (Field Programmable Gate Array) are used when specific circuit functions are to be achieved without the availability of standard components and implementation of the circuit functions by means of arithmetic units (microcontrollers) is not expedient .
  • the determination of the functions of programmable logic components is made by means of the creation of a so-called hardware description language model, which is translated by means of a synthesis tool into usable information from the respective logic component and loaded into the logic component.
  • the method described is used in the development process to verify that the system has been properly designed and implemented. It is not intended to test whether a mass-produced copy of the system was made correctly.
  • the invention is therefore based on the object of specifying a method for testing circuits and assemblies with programmable logic components by means of error insertion.
  • the object is achieved by a method according to claim 1 and a programmable logic component having the features of claim 2.
  • a 2-in multiplexer when creating the hardware description language model of a programmable logic component in the signal path of a signal which is to be modified for test purposes, a 2-in multiplexer is connected. An error signal is switched to the second input of this 2-in-1 multiplexer and an error selection signal is switched to the selection input. By means of this error select signal, it is possible to switch between the signal and the error signal and to pass either the signal or the error signal to the signal sink (generally another logic gate).
  • Hardware description language model led to a terminal (pin) of the programmable logic device and is thus directly adjustable from outside the programmable logic device. Thus, it can be set reversibly from outside the programmable logic component, whether the programmable logic device is to behave incorrectly or according to its intended function.
  • the error signal which is passed in response to the error selection signal instead of the intended signal to the signal sink, on the one hand directly to the respective 2inl multiplexer to a certain signal level (logic "high” or “low”) are set or formed from the output signal of another logical gate and thus represent either logical "high” or "low”.
  • the advantage can be achieved that at any point of a realized by means of a programmable logic device digital circuit, an error can be reversibly installed. It is particularly advantageous that thereby tests can be carried out during the operation of the circuit and the introduction of errors in places of the circuit (inside the circuit) can take place, which is not possible with means according to the prior art. In particular, the introduction of errors in signal paths, which do not lead directly to external terminals (pins) of the programmable logic device is easily possible with objective invention.
  • the present invention is independent of certain characteristics of the circuit, for example it is irrelevant whether the circuit is made synchronous or asynchronous, whether different clock frequencies are applied within the circuit and if parts of the circuit by interrupting the clock signal (clock gating) be temporarily suspended.
  • Another aspect of the invention lies in the universal applicability, in addition to the use in experimental setups (prototyping boards), the invention is also suitable for Use in the so-called target hardware, since no additional hardware is required, if necessary, the wiring of the error selection signal by means of a terminal of the programmable logic device must be ensured.
  • a particularly advantageous application of this invention is in the testing of safety-critical circuits and assemblies (which in addition to programmable logic components include other electronic components) in the development phase, for which evidence of their behavior in case of failure must be provided and where it is necessary faulty conditions directly in the However, these fault points (because the circuit is realized by means of a programmable logic device) are not accessible. This verification of the required properties of a circuit or module can be carried out particularly efficiently with objective invention.
  • Fig.l a hardware description language model of a programmable logic device.
  • Fig. 2 is a hardware description language model of a programmable logic device with provisions for error insertion testing.
  • FIG. 1 shows by way of example and schematically a hardware description language model of a programmable logic device.
  • a logic component L comprises a first logic unit LEI and a second logic unit LE2.
  • the first logical unit LEI transmits a signal S to the second logical unit LE2.
  • This signal S is not accessible at any of the external terminals of the logic component L, and there are no possibilities to apply this signal S for testing purposes with a specific value (logical "high” or "low”).
  • Fig. 2 shows by way of example and schematically a hardware description language model of a programmable logic device with provisions for error insertion testing.
  • Fig. 2 shows the hardware description language model of Fig.l, wherein in the Signal path of the signal S a 2inl multiplexer M is connected.
  • an input of the 2-in-multiplexer M is supplied with the outgoing signal from the first logic unit LEI signal S, the output of the 2inl multiplexer M provides a signal S2 to the second logic unit LE2.
  • Input of the 2inl multiplexer M is supplied with an error signal FS.
  • the logic signal "low” is represented as the error signal FS
  • the selection input of the 2-in-multiplexer M is supplied with an error selection signal FAS, which is fed to an external terminal of the programmable logic component L.
  • the Error selection signal FAS it is possible by means of the Error selection signal FAS at any time to switch between the transmission of the signal S to the second logic unit and the transmission of the error signal FS to the second logical skin.
  • SYNC synthesized circuit software SYNS obtains as input information to be processed the hardware description language model HDL of a logic device L to be synthesized and synthesizes the synthesized circuit SYNS, which is loaded into an integrated circuit which then has the functionality according to the hardware description language model HDL ,
  • This logic component L comprises an external terminal, which is supplied with an error selection signal FAS, by means of which is switched between error-free operation and operation with error insertion.
  • a constant list K containing so-called HDL constants is added to the SYN software for synthesizing a synthesized circuit SYNS Input information provided.
  • this constant list K the synthesis of the 2inl multiplexer M is controlled in the signal paths provided for error introduction and in the case that the respective error is not to be introduced, the synthesis of a 2-in-1 multiplexer M is omitted.

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Abstract

Verfahren zum Testen von Schaltungen mit programmierbaren Logikbauteilen (L) mittels Fehlereinbringung, wobei im Hardwarebeschreibungssprachen-Modell (HDL) des programmierbaren Logikbauteils (L) in einen Signalweg ein 2in1 Multiplexer (M) geschaltet wird und mittels eines Fehlerauswahlsignals (FAS) zwischen dem Signal (S) und einem Fehlersignal FS umgeschaltet werden kann.

Description

Beschreibung
Verfahren zum Testen von Schaltungen und Baugruppen mit programmierbaren Logikbauteilen mittels Fehlereinbringung,
Technisches Gebiet
Die Erfindung betrifft ein Verfahren zum Testen von Schaltungen und Baugruppen mit programmierbaren Logikbauteilen mittels Fehlereinbringung.
Stand der Technik
Programmierbare Logikbauteile, beispielsweise CPLD (engl. Complex Programmable Logic Device) oder FPGA (Field Programmable Gate Array) werden eingesetzt, wenn spezifische Schaltungsfunktionen erzielt werden sollen, ohne das dafür Standardbauteile erhältlich sind und eine Umsetzung der Schaltungsfunktionen mittels Rechenwerken (Mikrokontrollern) nicht zielführend ist. Die Bestimmung der Funktionen von programmierbaren Logikbauteilen wird mittels der Erstellung eines sogenannten Hardwarebeschreibungssprachen-Modells vorgenommen, welches mittels eines Synthesewerkzeugs in vom jeweiligen Logikbauteil nutzbare Information übersetzt und in das Logikbauteil geladen.
Werden solche programmierbaren Logikbauteile in sicherheitskritischen Anwendungen eingesetzt, so ist der Test dieser Logikbauteile von besonderer Bedeutung. Beispielsweise definiert die Normenfamilie IEC 61508 Anforderungen an sicherheitsbezogene programmierbare elektronische Systeme, welche nur mit dem Nachweis mittels Test durch Fehlereinbau (Fehlereinbringung) erfüllt werden können. Dabei werden gezielt Fehler in die Hardware eingebracht und das Verhalten des Systems dokumentiert und zur weiteren Verbesserung herangezogen .
Die für Mikrokontroller üblichen Verfahren zum Fehlereinbau können bei programmierbaren Logikbauteilen nicht angewandt werden, da diese prinzipbedingt keine Programme ausführen. Das für den Test von ASICs (Application Specific Integrated Circuit) übliche, sogenannte „Scan Based" Testen, ist prinzipiell auch für programmierbare Logikbauteile anwendbar, bringt jedoch eine Vielzahl an Problemen mit sich. Insbesondere erhöhen sich die Komplexität des
Hardwarebeschreibungs-Modells und die Größe der synthetisierten Schaltung. Weiters schränkt das Vorsehen von Scan Based Testen das Hardwaredesign wesentlich ein. Beispielsweise sind damit nur vollsynchrone Hardwardesigns möglich und das Abschalten des Takts einzelner Teile der Schaltung (Clock Gating) ist nicht möglich.
Verfahren zur Verifikation eines sicherheitsrelevanten PLD- basierenden Systems mittels Fehlereinbringung
Das beschriebene Verfahren wird im Entwicklungsprozess eingesetzt, um zu verifizieren, dass das System richtig entworfen und implementiert wurde. Es ist nicht dafür vorgesehen, um zu testen, ob ein in Serie produziertes Exemplar des Systems, korrekt gefertigt wurde.
Darstellung der Erfindung Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Testen von Schaltungen und Baugruppen mit programmierbaren Logikbauteilen mittels Fehlereinbringung anzugeben .
Die Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und einem programmierbaren Logikbauteil mit den Merkmalen des Anspruchs 2 gelöst.
Dem Grundgedanken der Erfindung nach wird bei der Erstellung des Hardwarebeschreibungssprachen-Modells eines programmierbaren Logikbauteil in den Signalweg eines Signals, welches für Testzwecke verändert werden soll, ein 2inl Multiplexer geschaltet. An den zweiten Eingang dieses 2inl Multiplexers wird ein Fehlersignal geschaltet und an den Auswahleingang wird ein Fehlerauswahlsignal geschaltet. Mittels dieses Fehlerauswahlsignals ist es möglich zwischen dem Signal und dem Fehlersignal umzuschalten und entweder das Signal oder das Fehlersignal an die Signalsenke (im Allgemeinen ein weiteres logisches Gatter) zu leiten.
Das Einfügen dieses 2inl Multiplexers erfolgt im jeweiligen Hardwarebeschreibungssprachen-Modell der zu testenden Schaltung. Die dabei verwendete Hardwarebeschreibungssprache ist unerheblich. Das Fehlerauswahlsignal wird im jeweiligen
Hardwarebeschreibungssprachen-Modell an einen Anschluss (Pin) des programmierbaren Logikbauteils geführt und ist somit von außerhalb des programmierbaren Logikbauteils direkt einstellbar. Somit kann von außerhalb des programmierbaren Logikbauteils reversibel eingestellt werden, ob sich der programmierbare Logikbauteil fehlerhaft oder gemäß seiner vorgesehenen Funktion verhalten soll. Das Fehlersignal, welches in Abhängigkeit vom Fehlerauswahlsignal statt dem vorgesehenen Signal an die Signalsenke geleitet wird, kann einerseits direkt am jeweiligen 2inl Multiplexer auf einen bestimmten Signalpegel (logisch „high" oder „low") gesetzt werden oder aus dem Ausgangssignal eines weiteren logischen Gatters gebildet werden und somit entweder logisch „high" oder „low" darstellen .
Damit ist der Vorteil erzielbar, dass an beliebiger Stelle einer mittels eines programmierbaren Logikbauteils realisierten digitalen Schaltung ein Fehler reversibel eingebaut werden kann. Besonders vorteilhaft ist es, dass dadurch Tests während des Betriebs der Schaltung durchgeführt werden können und die Einbringung von Fehlern an Stellen der Schaltung (im Inneren des Schaltkreises) erfolgen kann, welche mit Mitteln gemäß des Stands der Technik nicht möglich ist . Insbesondere das Einbringen von Fehlern in Signalwege, welche nicht unmittelbar an externe Anschlüsse (Pins) des programmierbaren Logikbauteils führen ist mit gegenständlicher Erfindung leicht möglich. Ebenso ist es vorteilhaft, dass gegenständliche Erfindung unabhängig von bestimmten Eigenschaften der Schaltung ist, beispielsweise ist es unerheblich ob die Schaltung synchron oder asynchron gestaltet wird, ob verschiedene Taktfrequenzen innerhalb der Schaltung angewandt werden und ob Teile der Schaltung mittels Unterbrechen des Taktsignals (Clock Gating) vorübergehend eingestellt werden können.
Ein weiterer Aspekt der Erfindung liegt in der universellen Anwendbarkeit, neben der Anwendung in Versuchsaufbauten (Prototyping Boards) eignet sich die Erfindung auch zum Einsatz in der sogenannten Zielhardware, da keine zusätzliche Hardware erforderlich ist, allenfalls die Beschaltung des Fehlerauswahlsignals mittels eines Anschlusses des programmierbaren Logikbauteils muß sichergestellt sein.
Eine besonders vorteilhafte Anwendung dieser Erfindung liegt im Testen sicherheitskritischer Schaltungen und Baugruppen (welche neben programmierbaren Logikbauteilen noch weitere elektronische Bauteile umfassen) in der Entwicklungsphase, für welche Nachweise über deren Verhalten im Fehlerfall erbracht werden müssen und wobei es erforderlich ist, fehlerhafte Zustände unmittelbar in der Schaltung einzustellen, diese Fehlerpunkte jedoch (da die Schaltung mittels eines programmierbaren Logikbauteils realisiert ist) nicht zugänglich sind. Diese Verifikation der geforderten Eigenschaften einer Schaltung, bzw. Baugruppe kann mit gegenständlicher Erfindung besonders effizient durchgeführt werden .
Eine besondere Ausführungsform der Erfindung sieht vor, für jeden Testvorgang eine Konstante im
Hardwarebeschreibungssprachen-Modell des programmierbaren Logikbauteils vorzusehen, mittels welcher bestimmte Tests jeweils unterbunden bzw. ermöglicht werden. Dadurch ist der Vorteil erzielbar, dass die synthetisierte Schaltung eines solchen Hardwarebeschreibungssprachen-Modells einen geringeren Umfang annimmt, da aktuell nicht benötigte Bauelemente (2inl Multiplexer) nicht realisiert werden, wenn die jeweilige Konstante den entsprechenden Testvorgang ausschaltet. Die Durchführung von Tests wird somit wesentlich erleichtert, da zur Auswahl eines oder mehrerer Tests ein bereits erstelltes Hardwarebeschreibungssprachen-Modell unverändert bleiben kann und nur mehr die Liste an Konstanten modifiziert werden muß.
Kurzbeschreibung der Zeichnungen
Es zeigen beispielhaft:
Fig.l ein Hardwarebeschreibungssprachen-Modell eines programmierbaren Logikbauteils. Fig.2 ein Hardwarebeschreibungssprachen-Modell eines programmierbaren Logikbauteils mit Vorkehrungen zum Testen mittels Fehlereinbringung.
Fig.3 eine Übersicht des Synthesevorgangs beim Einsatz einer
Konstantenliste zur Fehlerermöglichung.
Ausführung der Erfindung
Fig.l zeigt beispielhaft und schematisch ein Hardwarebeschreibungssprachen-Modell eines programmierbaren Logikbauteils. Ein Logikbauteil L umfasst eine erste logische Einheit LEI und eine zweite logische Einheit LE2. Die erste logische Einheit LEI übermittelt ein Signal S an die zweite logische Einheit LE2. Dieses Signal S ist an keinem der externen Anschlüsse des Logikbauteils L zugänglich, auch bestehen keine Möglichkeiten dieses Signal S für Testzwecke mit einem bestimmten Wert (logisch „high" oder „low") zu beaufschlagen .
Fig.2 zeigt beispielhaft und schematisch ein Hardwarebeschreibungssprachen-Modell eines programmierbaren Logikbauteils mit Vorkehrungen zum Testen mittels Fehlereinbringung. Fig. 2 zeigt das Hardwarebeschreibungssprachen-Modell aus Fig.l, wobei in den Signalweg des Signals S ein 2inl-Multiplexer M geschaltet ist. Dabei ist ein Eingang des 2inl-Multiplexers M mit dem von der ersten logischen Einheit LEI ausgehendem Signal S beaufschlagt, der Ausgang des 2inl-Multiplexers M liefert ein Signal S2 an die zweite logische Einheit LE2. Der zweite
Eingang des 2inl-Multiplexers M wird mit einem Fehlersignal FS beaufschlagt. In dem in Fig.2 dargestellten Beispiel ist als Fehlersignal FS logisch „low" dargestellt. Der Auswahleingang des 2inl-Multiplexers M wird mit einem Fehlerauswahlsignal FAS beaufschlagt, welches an einen externen Anschluß des programmierbaren Logikbauteils L geführt ist. Somit ist es möglich mittels des Fehlerauswahlsignal FAS jederzeit zwischen der Übermittlung des Signals S an die zweite logische Einheit und der Übermittlung des Fehlersignals FS an die zweite logische Einhaut umzuschalten.
Fig.3 zeigt beispielhaft und schematisch eine Übersicht des Synthesevorgangs beim Einsatz einer Konstantenliste zur Fehlerermöglichung . Eine Software SYN zur Erstellung einer synthetisierten Schaltung SYNS erhält als zu verarbeitende Eingangsinformation das Hardwarebeschreibungssprachen-Modell HDL eines zu synthetisierenden Logikbauteils L und erstellt die synthetisierte Schaltung SYNS, welche in einen integrierten Schaltkreis geladen wird, welcher daraufhin die Funktionalität gemäß des Hardwarebeschreibungssprachen- Modells HDL aufweist. Dieser Logikbauteil L umfasst einen externen Anschluß, welcher mit einem Fehlerauswahlsignal FAS beaufschlagt wird, mittels welchen zwischen fehlerfreiem Betrieb und Betrieb mit Fehlereinbringung umgeschaltet wird. Eine Konstantenliste K, welche sogenannte HDL-Konstanten enthält, wird der Software SYN zur Erstellung einer synthetisierten Schaltung SYNS als weitere Eingangsinformation zur Verfügung gestellt. Mittels dieser Konstantenliste K wird die Synthese der 2inl Multiplexer M in den zur Fehlereinbringung vorgesehenen Signalwegen gesteuert und im Fall, das der jeweilige Fehler nicht eingebracht werden soll unterbleibt die Synthese eines 2inl Multiplexer M.
Liste der Bezeichnungen
L Logikbauteil LEI erste logische Einheit
LE2 zweite logische Einheit
S Signal
FS Fehlersignal
FAS Fehlerauswahlsignal M 2inl Multiplexer
S2 Signal an zweite logische Einheit
SYNS Synthetisierte Schaltung
HDL Hardwarebesehreibungssprachen-Mode11
SYN Software zur Erstellung einer synthetisierten Schaltung
K Konstantenliste

Claims

Patentansprüche
1. Verfahren zum Testen von Schaltungen und Baugruppen mit programmierbaren Logikbauteilen (L) mittels
Fehlereinbringung, dadurch gekennzeichnet, dass in das
Hardwarebeschreibungssprachen-Modell (HDL) eines programmierbaren Logikbauteils (L)
- in den Signalweg eines bestimmten Signals ein 2inl- Multiplexer (M) geschaltet wird,
- dessen zweiter Eingang mit einem Fehlersignal (FS) beschaltet wird, und
- dessen Auswahleingang mit einem Fehlerauswahlsignal (FAS) beschaltet wird, und - dieses Hardwarebeschreibungssprachen-Modell (HDL) zur Synthese des programmierbaren Logikbauteils (L) herangezogen wird.
2. Programmierbarer Logikbauteil (L), dessen Funktionalität mittels Synthese aus einem Hardwarebeschreibungssprachen-Modell (HDL) festgelegt wird, dadurch gekennzeichnet, dass zum Testen mittels Fehlereinbringung ein 2inl-Multiplexer (M) in den Signalweg eines bestimmten Signals (S) geschaltet ist und der zweite Eingang dieses 2inl-Multiplexers (M) mit einem Fehlersignal (FS) beschaltet ist und der Auswahleingang dieses 2inl-Multiplexers (M) mit einem Fehlerauswahlsignal (FAS) beschaltet ist.
PCT/EP2009/061538 2008-11-12 2009-09-07 Verfahren zum testen von schaltungen und baugruppen mit programmierbaren logikbauteilen mittels fehlereinbringung WO2010054871A1 (de)

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Application Number Priority Date Filing Date Title
ATA1758/2008 2008-11-12
AT17582008 2008-11-12

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020049578A1 (en) * 2000-10-20 2002-04-25 Quickturn Design Systems, Inc. Hardware-assisted disign verification system using a packet-based protocol logic synthesized for efficient data loading and unloading
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