WO2010021210A1

WO2010021210A1 - アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機

Info

Publication number: WO2010021210A1
Application number: PCT/JP2009/062541
Authority: WO
Inventors: 俊英津幡
Original assignee: シャープ株式会社
Priority date: 2008-08-18
Filing date: 2009-07-09
Publication date: 2010-02-25
Also published as: US8471972B2; US20110128455A1

Abstract

　データ信号線（１５ｘ）と、保持容量配線（１８ｘ）と、走査信号線（１６ａ・１６ｂ）と、データ信号線（１５ｘ）および走査信号線（１６ａ）に接続されたトランジスタ（１２ａ）と、保持容量配線（１８ｘ）および走査信号線（１６ｂ）に接続されたトランジスタ（１２ｂ）と、画素（１０１）領域内に形成された画素電極（１７ａ・１７ｂ）とを備える。画素電極（１７ａ）は、トランジスタ（１２ａ）を介してデータ信号線（１５ｘ）に接続され、画素電極（１７ｂ）は、容量（Ｃ１０１）を介して画素電極（１７ａ）に接続されるとともに、トランジスタ（１２ｂ）を介して保持容量配線（１８ｘ）に接続されている。

Description

アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機

　本発明は、１画素領域に複数の画素電極を設けるアクティブマトリクス基板およびこれを用いた液晶表示装置（画素分割方式）に関する。

　液晶表示装置のγ特性の視野角依存性を向上させる（例えば、画面の白浮き等を抑制する）ため、１画素に設けた複数の副画素を異なる輝度に制御し、これら副画素の面積階調によって中間調を表示する液晶表示装置（画素分割方式、例えば特許文献１参照）が提案されている。

　特許文献１に記載のアクティブマトリクス基板では、図５５に示すように、隣り合う２本のゲートバスライン１１２の間に画素領域が設けられ、画素領域の上端（ゲートバスラインに隣接する部分）に画素電極１２１ａが配され、中段に画素電極１２１ｂが配され、画素領域の下端（隣のゲートバスラインに隣接する部分）に画素電極１２１ｃが配され、画素電極１２１ａおよび画素電極１２１ｃが、トランジスタ１１６のソース電極１１６ｓから引き出されたソース引き出し配線１１９に接続され、ソース引き出し配線１１９に接続する制御電極１１８が絶縁層を介して画素電極１２１ｂと重なっており、中段の画素電極１２１ｂは、画素電極１２１ａ・１２１ｃそれぞれに対して容量結合されている（容量結合型画素分割方式）。このアクティブマトリクス基板を用いた液晶表示装置では、画素電極１２１ａ・１２１ｃに対応する副画素それぞれを明副画素、画素電極１２１ｂに対応する副画素を暗副画素とすることができ、これら明副画素（２個）・暗副画素（１個）の面積階調によって中間調を表示することができる。なお、画素電極１２１ｂのように、正規の画素データが書き込まれる画素電極（ここでは、画素電極１２１ａ・１２１ｃ）に容量を介して接続（容量結合）され、正規の書き込み時にフローティング状態となる画素電極を、本明細書中では「フローティング状態の画素電極」あるいは「容量結合電極」ともいう。

　このような容量結合型画素分割方式の液晶表示装置では、容量結合される画素電極１２１ｂに蓄積する電荷の影響により、画素電極１２１ｂを含む副画素において、焼き付きが生じることが知られている。この焼き付きは、特に、画素電極１２１ｂがフローティング状態で配されている場合に顕著となる。

　具体的には、図５６に示すように、トランジスタ５６を介してソースライン５５に直接接続される画素電極６１ｂでは、１フレームごとにトランジスタ５６がオンになることにより、画素電極６１ｂとデータバスライン５５とが電気的に接続されるため、画素電極６１ｂではトランジスタ５６がオフの期間に蓄積された電荷がオンの期間にソースライン５５に流れる。そのため、画素電極６１ｂには直流電圧成分はほとんど残留せず、焼き付きが生じ難い。一方、画素電極６１ｂに容量結合される画素電極６１ａでは、トランジスタ５６がオンになっても、画素電極６１ａに蓄積された電荷がそのまま保持される。そのため、画素電極６１ａには直流電圧成分が残留し、これに起因して画素電極６１ａを含む副画素が焼き付くことになる。

　この焼き付きの問題を解決する方法の一例として、特許文献１には、容量結合されるフローティング状態の画素電極に、前段のゲートラインに接続されたトランジスタを介して、Ｃｓ電位を供給するアクティブマトリクス基板の構成が開示されている。具体的には、図５７に示すように、画素電極１２１ａに容量結合されるフローティング状態の画素電極１２１ｂが、前段のゲートライン１１２（ｎ－１）に接続されたトランジスタ４２１を介して、補助容量バスライン１１３に接続されている。この構成によれば、トランジスタ１１６を介して副画素電極１２１ａ，１２１ｃおよび制御電極１１８に表示電圧が印加される前に、トランジスタ４２１，４２２がオンになって、画素電極１２１ｂ、およびトランジスタ１１６に接続された画素電極１２１ａ，１２１ｃの電位が補助容量バスライン１１３の電位と同じになる。これにより、画素電極１２１ｂに蓄積された電荷が、補助容量バスライン１１３に流れる。よって、フローティング状態の画素電極への電荷の蓄積を抑えることができ、この画素電極を含む副画素の焼き付きの発生を抑えることができる。

日本国公開特許公報「特開２００６－３９２９０号公報（２００６年２月９日公開）」

　ところが、特許文献１の構成では、各ゲートラインを、画素電極への正規の書き込み用、および容量結合した画素電極における電荷の放電（リフレッシュ）用として共用しているため、ゲートラインにおける負荷が大きくなるという問題が生じる。そのため、このような構成を、近年の大型高精細や倍速駆動に対応した液晶表示装置へ適用した場合、書き込み動作に悪影響を及ぼし、結果として表示品位の低下を招くおそれがある。

　本発明では、容量結合型画素分割方式の液晶表示装置であって、大型高精細や倍速駆動などにも対応可能な液晶表示装置における副画素の焼き付きの発生を低減することができる構成を提案する。

　本アクティブマトリクス基板は、データ信号線と、保持容量配線と、第１および第２の走査信号線と、上記データ信号線および上記第１の走査信号線に接続された第１のトランジスタと、上記保持容量配線および上記第２の走査信号線に接続された第２のトランジスタと、１つの画素領域内に形成された第１および第２の画素電極とを備え、上記第１の画素電極は、上記第１のトランジスタを介して上記データ信号線に接続され、上記第２の画素電極は、容量を介して上記第１の画素電極に接続されるとともに、上記第２のトランジスタを介して上記保持容量配線に接続されていることを特徴とする。

　本アクティブマトリクス基板を用いた液晶表示装置では、１つの画素領域内の各画素電極それぞれが、異なる走査信号線に接続されたそれぞれのトランジスタを介して、データ信号線および保持容量配線のそれぞれに接続されるため、信号電位を供給するタイミングを画素電極ごとに異ならせることができる。そのため、例えば、一方の画素電極（第１の画素電極）へ正規の書き込み用の信号電位を供給する前に、この画素電極に容量結合される他方の画素電極（第２の画素電極）へ、トランジスタを介して保持容量配線に電気的に接続して、Ｃｓ電位（例えば、Ｖｃｏｍ）を供給することができる。

　このように、正規の書き込みが行われる前に、トランジスタを介してデータ信号線に接続される画素電極に容量結合される画素電極（容量結合電極）に対して、容量を介することなく保持容量配線からＣｓ電位を供給することができるため、データ信号線に容量結合される画素電極に蓄積された電荷を放電（リフレッシュ）させることができる。そのため、この画素電極を含む副画素の焼き付きの発生を抑えることができる。また、従来のように、走査信号線を、画素電極への正規の書き込み用および容量結合した画素電極における電荷の放電（リフレッシュ）用として共用せず、画素電極ごとに独立して走査信号線を設けているため、走査信号線における負荷を低減することができ、大型高精細や倍速駆動に対応した液晶表示装置へ適用することが可能となる。

　本アクティブマトリクス基板では、上記画素領域内に形成された第３の画素電極をさらに備え、上記第３の画素電極は、上記第１の画素電極と電気的に接続されている構成とすることもできる。

　本アクティブマトリクス基板では、上記画素領域内に形成された第３の画素電極をさらに備え、上記第３の画素電極は、上記第１の画素電極に容量を介して接続されるとともに、上記第２の画素電極と電気的に接続されている構成とすることもできる。

　本アクティブマトリクス基板では、上記第２の走査信号線に接続された第３のトランジスタをさらに備え、上記第２の画素電極は、さらに、上記第３のトランジスタを介して上記保持容量配線に接続されている構成とすることもできる。

　本アクティブマトリクス基板では、上記第２の走査信号線に接続された第３のトランジスタをさらに備え、上記第３の画素電極は、さらに、上記第３のトランジスタを介して上記保持容量配線に接続されている構成とすることもできる。

　本アクティブマトリクス基板では、上記第２の走査信号線に接続された第３のトランジスタをさらに備え、上記第１の画素電極は、さらに、上記第３のトランジスタを介して上記保持容量配線に接続されている構成とすることもできる。

　本アクティブマトリクス基板では、上記第２のトランジスタは、それぞれの導通電極が上記第２の走査信号線に重ならないように形成されている構成とすることもできる。

　本アクティブマトリクス基板では、上記第２および第３のトランジスタは、それぞれの導通電極が上記第２の走査信号線に重ならないように形成されている構成とすることもできる。

　本アクティブマトリクス基板では、上記保持容量配線が上記第１の画素電極と保持容量を形成している構成とすることもできる。

　本アクティブマトリクス基板では、上記保持容量配線は、さらに、上記第２の画素電極と保持容量を形成している構成とすることもできる。

　本アクティブマトリクス基板では、上記第１および第２のトランジスタの導通電極と同層に形成された保持容量電極を備え、該保持容量電極が、上記第１の画素電極と電気的に接続されているとともに、ゲート絶縁膜を介して上記保持容量配線と重なっている構成とすることもできる。

　本アクティブマトリクス基板では、上記第１および第２のトランジスタの導通電極と同層に形成された結合容量電極を備え、該結合容量電極が、上記第１の画素電極と電気的に接続されているとともに、層間絶縁膜を介して上記第２の画素電極と重なり、かつ、ゲート絶縁膜を介して上記保持容量配線と重なっている構成とすることもできる。

　本アクティブマトリクス基板では、上記画素領域は、これを横切る上記保持容量配線によって２つの部分に分けられ、その一方に上記第１の画素電極が配され、他方に上記第３の画素電極が配されるとともに、上記第１および第３の画素電極の間に上記第２の画素電極が配されている構成とすることもできる。

　本アクティブマトリクス基板では、上記画素領域は、これを横切る上記保持容量配線によって２つの部分に分けられ、その一方に上記第２の画素電極が配され、他方に上記第３の画素電極が配されるとともに、上記第２および第３の画素電極の間に上記第１の画素電極が配されている構成とすることもできる。

　本アクティブマトリクス基板では、上記第１～第３の画素電極は、上記第１の画素電極の少なくとも一部が、上記第１の走査信号線に近接し、上記第３の画素電極の少なくとも一部が、上記第２の走査信号線に近接し、上記第２の画素電極の一方の端部が上記第１の走査信号線に近接するとともに、他方の端部が上記第２の走査信号線に近接するように、配されている構成とすることもできる。

　本アクティブマトリクス基板では、上記第１～第３の画素電極は、上記第２の画素電極の少なくとも一部が、上記第１の走査信号線に近接し、上記第３の画素電極の少なくとも一部が、上記第２の走査信号線に近接し、上記第１の画素電極の一方の端部が上記第１の走査信号線に近接するとともに、他方の端部が上記第２の走査信号線に近接するように、配されている構成とすることもできる。

　本アクティブマトリクス基板では、層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と上記結合容量電極とが同層で接続されているとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続されている構成とすることもできる。

　本アクティブマトリクス基板では、層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と上記結合容量電極とが同層で接続されているとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続され、上記結合容量電極に接続された結合容量電極延伸部と上記第３の画素電極とがコンタクトホールを介して接続されている構成とすることもできる。

　本アクティブマトリクス基板では、層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と上記結合容量電極とが同層で接続されているとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続されるとともに、該第３の引き出し配線と上記第３の画素電極とがコンタクトホールを介して接続されている構成とすることもできる。

　本アクティブマトリクス基板では、層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と上記結合容量電極とが同層で接続されているとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続され、上記第３のトランジスタの導通電極から引き出された第４の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続されている構成とすることもできる。

　本アクティブマトリクス基板では、層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と、上記第３のトランジスタの導通電極から引き出された第４の引き出し配線と、上記結合容量電極とが同層で接続されるとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、上記第４の引き出し配線と上記第３の画素電極とがコンタクトホールを介して接続され、上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続されている構成とすることもできる。

　本アクティブマトリクス基板では、層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と上記結合容量電極とが同層で接続されているとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続されるとともに、該第３の引き出し配線と上記第３の画素電極とがコンタクトホールを介して接続され、上記第３のトランジスタの導通電極から引き出された第４の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続されている構成とすることもできる。

　本アクティブマトリクス基板では、上記第２の引き出し配線は、層間絶縁膜を介して上記第２の画素電極と重なっており、該層間絶縁膜の少なくとも一部が薄くなっている構成とすることもできる。

　本アクティブマトリクス基板では、上記層間絶縁膜は、上記結合容量電極と重なる部分の少なくとも一部が薄くなっている構成とすることもできる。

　本アクティブマトリクス基板では、上記ゲート絶縁膜は、上記保持容量電極と重なる部分の少なくとも一部が薄くなっている構成とすることもできる。

　本アクティブマトリクス基板では、上記層間絶縁膜は、無機絶縁膜と有機絶縁膜とからなり、上記結合容量電極と重なる部分の少なくとも一部については、有機絶縁膜が除去されている構成とすることもできる。

　本アクティブマトリクス基板では、上記ゲート絶縁膜は、無機絶縁膜と有機絶縁膜とからなり、上記保持容量電極と重なる部分の少なくとも一部については、有機絶縁膜が除去されている構成とすることもできる。

　本アクティブマトリクス基板では、上記有機絶縁膜には、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、ノボラック樹脂、およびシロキサン樹脂の少なくとも１つが含まれている構成とすることもできる。

　本アクティブマトリクス基板では、液晶表示装置に適用された場合に、上記第１の画素電極を含む副画素が明副画素となり、上記第２の画素電極を含む副画素が暗副画素となる構成とすることもできる。

　本アクティブマトリクス基板では、液晶表示装置に適用された場合に、上記第１および第３の画素電極を含む副画素が明副画素となり、上記第２の画素電極を含む副画素が暗副画素となる構成とすることもできる。

　本アクティブマトリクス基板では、液晶表示装置に適用された場合に、上記第１の画素電極を含む副画素が明副画素となり、上記第２および第３の画素電極を含む副画素が暗副画素となる構成とすることもできる。

　本アクティブマトリクス基板では、前記保持容量配線は、該保持容量配線から枝分かれした保持容量配線延伸部を備え、上記保持容量配線延伸部は、平面的に視て、上記第２の画素電極のエッジの一部と重なるか、あるいは、その外側を通るように延伸して設けられている構成とすることもできる。

　本アクティブマトリクス基板では、前記保持容量配線は、該保持容量配線から枝分かれした保持容量配線延伸部を備え、上記保持容量配線延伸部は、平面的に視て、上記第２および第３の画素電極のエッジの一部と重なるか、あるいは、その外側を通るように延伸して設けられている構成とすることもできる。

　本アクティブマトリクス基板では、上記保持容量配線延伸部は、上記保持容量配線と同層に形成される第１の延伸部と、上記第１の延伸部にコンタクトホールを介して接続されるとともに、上記第２のトランジスタの一方の導通電極から引き出された引き出し配線に接続される第２の延伸部と、により形成されている構成とすることもできる。

　本アクティブマトリクス基板では、自段の画素領域に設けられた上記第１および第２の画素電極の少なくとも一方と、前段の画素領域に対応する第１および第２の走査信号線の少なくとも一方との間に保持容量が形成されている構成とすることもできる。

　本アクティブマトリクス基板では、走査信号線の延伸方向を行方向とすれば、２本の走査信号線は行方向に並ぶ２つの画素領域に対応し、各画素領域には２つの画素電極が列方向に並べられ、行方向に隣接する２つの画素電極の一方に接続されるトランジスタが上記２本の走査信号線の一方に接続され、上記２つの画素電極の他方に接続されるトランジスタが上記２本の走査信号線の他方に接続されている構成とすることもできる。

　本液晶表示装置は、上記いずれかに記載のアクティブマトリクス基板を備え、表示中に上記第２の走査信号線が少なくとも１回選択されることを特徴とする。

　本液晶表示装置では、上記第２のトランジスタがオフするときに、上記保持容量配線に共通電極電位が供給されている構成とすることもできる。

　本液晶表示装置では、上記第２のトランジスタがオフするときに上記第１のトランジスタがオン状態であるか、あるいは、上記第２のトランジスタがオフするときに上記第１のトランジスタが同時にオフする構成とすることもできる。

　本液晶表示装置では、上記第２のトランジスタがオフするときに、第１および第２の画素電極の電位を実質的に共通電極電位にする構成とすることもできる。

　本液晶表示装置では、上記第１の走査信号線に供給される第１のゲートオンパルス信号と、上記第２の走査信号線に供給される第２のゲートオンパルス信号とは、同一の水平走査期間内でアクティブになるとともに、上記第２のゲートオンパルス信号は、そのパルス幅が上記第１のゲートオンパルス信号のパルス幅未満であり、かつ、上記第１のゲートオンパルス信号が非アクティブになる前に非アクティブになる構成とすることもできる。

　本液晶表示装置では、上記第１の走査信号線に供給される第１のゲートオンパルス信号、および、上記第２の走査信号線に供給される第２のゲートオンパルス信号は、表示すべきデータ信号の信号電位が上記第１の画素電極へ供給される期間よりも一水平走査期間前にアクティブになるとともに、上記第２のゲートオンパルス信号は、上記第１のゲートオンパルス信号がアクティブの間に非アクティブになる構成とすることもできる。

　本液晶表示装置では、上記第２の走査信号線に供給される第２のゲートオンパルス信号は、表示すべきデータ信号の信号電位が上記第１の画素電極へ供給される期間よりも２水平走査期間以上前にアクティブになるとともに、上記第２のゲートオンパルス信号は、上記第１の走査信号線に供給される第１のゲートオンパルス信号がアクティブの間に非アクティブである構成とすることもできる。

　本液晶表示装置では、上記第２の走査信号線に供給される第２のゲートオンパルス信号は、表示すべきデータ信号の信号電位が上記第１の画素電極へ供給される期間よりも２水平走査期間以上前にアクティブになるとともに、上記第２のゲートオンパルス信号は、上記第１の走査信号線に供給される第１のゲートオンパルス信号がアクティブになるときに非アクティブである構成とすることもできる。

　本液晶表示装置では、各フレームにおいて、１画素領域内の全ての画素電極へ、少なくとも２回、共通電極電位を供給する構成とすることもできる。

　本液晶表示装置では、各フレームにおいて、表示すべきデータ信号の信号電位が上記第１の画素電極へ供給されてから、２／３フレーム期間経過後に、１画素領域内の全ての画素電極へ、少なくとも２回、共通電極電位を供給する構成とすることもできる。

　本液晶表示装置では、各データ信号線に供給されるデータ信号の信号電位の極性は、一水平走査期間ごとに反転し、上記データ信号の信号電位の極性が反転するときに、所定期間だけ各データ信号線へのデータ信号の供給が遮断されるとともに、各データ信号線が互いに短絡され、上記第１および第２のトランジスタは、上記所定期間内でオン状態である構成とすることもできる。

　本液晶表示装置では、各走査信号線を駆動する走査信号線駆動回路を備え、上記第１および第２の走査信号線それぞれに供給される第１および第２のゲートオンパルス信号は、上記走査信号線駆動回路が有する１つのシフトレジスタの同一段からの出力を用いて生成されている構成とすることもできる。

　本液晶表示装置では、上記走査信号線駆動回路は、上記シフトレジスタと、列方向に並ぶ複数の論理回路と、出力回路とを備え、上記論理回路に入力される、上記シフトレジスタの出力と上記走査信号線駆動回路の出力を制御する出力制御信号とに基づいて、上記出力回路から出力される上記第１および第２のゲートオンパルス信号のパルス幅が決定される構成とすることもできる。

　本液晶表示装置では、上記第１の画素電極に供給される信号電位の極性は、１フレーム単位で反転する構成とすることもできる。

　本液晶表示装置では、第１のデータ信号線に供給される信号電位の極性が一水平走査期間ごとに反転する構成とすることもできる。

　本液晶表示装置では、同一水平走査期間においては、第１のデータ信号線およびこれに隣接するデータ信号線それぞれに、逆極性の信号電位が供給される構成とすることもできる。

　本液晶パネルは、上記アクティブマトリクス基板を備えることを特徴とする。本液晶表示ユニットは、上記液晶パネルとドライバとを備えることを特徴とする。本液晶表示装置は、上記液晶表示ユニットと光源装置とを備えることを特徴とする。本テレビジョン受像機は、上記液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とする。

　以上のように、本アクティブマトリクス基板を用いた液晶表示装置では、トランジスタを介してデータ信号線に接続される画素電極に容量結合される画素電極に蓄積された電荷を放電（リフレッシュ）させることができるため、この画素電極を含む副画素の焼き付きの発生を抑えることができる。よって、大型高精細や倍速駆動などに対応可能な液晶表示装置においても、副画素の焼き付きの発生を低減することが可能となる。

液晶パネル５ａの構成を示す回路図である。液晶パネル５ａの構成（具体例１－１）を示す平面図である。液晶パネル５ａの他の構成を示す平面図である。図２のＡ－Ｂ断面の具体例を示す断面図である。図２のＡ－Ｂ断面の他の具体例を示す断面図である。液晶パネル５ａの他の構成（変形例１）を示す平面図である。液晶パネル５ａの他の構成（変形例２）を示す平面図である。液晶パネル５ａの他の構成（具体例１－２）を示す回路図である。液晶パネル５ａの他の構成（具体例１－２）を示す平面図である。図９に示す液晶パネル５ａの他の構成を示す平面図である。図９に示す液晶パネル５ａの他の構成を示す平面図である。図９に示す液晶パネル５ａの他の構成を示す平面図である。液晶パネル５ａの他の構成（具体例１－３）を示す回路図である。液晶パネル５ａの他の構成（具体例１－３）を示す平面図である。図１３に示す液晶パネル５ａの他の構成を示す平面図である。液晶パネル５ａの他の構成（具体例１－４）を示す平面図である。図１６のＡ－Ｂ断面の具体例を示す断面図である。液晶パネル５ａ・５ｂを備えた液晶表示装置の駆動方法（駆動方法－１）を示すタイミングチャートである。液晶パネル５ａ・５ｂを駆動するゲートドライバの構成を示す回路図である。図１７のゲートドライバの駆動方法を示すタイミングチャートである。液晶パネル５ａ・５ｂを備えた液晶表示装置の他の駆動方法（駆動方法－２）を示すタイミングチャートである。液晶パネル５ａ・５ｂを駆動するゲートドライバ他の構成を示す回路図である。図２２のゲートドライバの駆動方法を示すタイミングチャートである。液晶パネル５ａ・５ｂを備えた液晶表示装置の他の駆動方法（駆動方法－３）を示すタイミングチャートである。液晶パネル５ａ・５ｂを駆動するゲートドライバ他の構成を示す回路図である。図２５のゲートドライバの駆動方法を示すタイミングチャートである。液晶パネル５ａ・５ｂを備えた液晶表示装置の他の駆動方法（駆動方法－４）を示すタイミングチャートである。図１８に示す駆動方法の他の駆動方法を示すタイミングチャートである。液晶パネル５ｂの構成を示す回路図である。液晶パネル５ｂの構成（具体例２－１）を示す平面図である。図３０に示す液晶パネル５ｂの他の構成を示す平面図である。図３１に示す液晶パネル５ｂの他の構成を示す平面図である。液晶パネル５ｂの他の構成（具体例２－２）を示す回路図である。液晶パネル５ｂの他の構成（具体例２－２）を示す平面図である。図３４に示す液晶パネル５ｂの他の構成を示す平面図である。液晶パネル５ｂの他の構成（具体例２－３）を示す回路図である。液晶パネル５ｂの他の構成（具体例２－３）を示す平面図である。図３７に示す液晶パネル５ｂの他の構成を示す平面図である。図１８に示す駆動方法－１の他の駆動方法を示すタイミングチャートである。図２１および図２４に示す駆動方法－２および駆動方法－３の他の駆動方法を示すタイミングチャートである。図２７に示す駆動方法－４の他の駆動方法を示すタイミングチャートである。図３９に示す駆動方法の他の駆動方法を示すタイミングチャートである。図４０に示す駆動方法の他の駆動方法を示すタイミングチャートである。図４１に示す駆動方法の他の駆動方法を示すタイミングチャートである。図４０に示す駆動方法の他の駆動方法を示すタイミングチャートである。ＭＶＡ構造の液晶パネル５ａの構成を示す平面図である。図４５の液晶パネル５ａの一部を拡大した平面図である。（ａ）は本液晶表示ユニットの構成を示す模式図であり、（ｂ）は本液晶表示装置の構成を示す模式図である。（ａ）（ｂ）はソースドライバの他の構成を示す回路図である。ソースドライバのさらに他の構成を示す回路図である。本液晶表示装置の全体構成を説明するブロック図である。本液晶表示装置の機能を説明するブロック図である。本テレビジョン受像機の機能を説明するブロック図である。本テレビジョン受像機の構成を示す分解斜視図である。従来の液晶パネルの構成を示す平面図である。従来の液晶パネルの構成を示す平面図である。従来の液晶パネルの構成を示す平面図である。液晶パネル５ａの他の構成を示す平面図である。液晶パネル５ａの他の構成（具体例１－５）を示す平面図である。（ａ）（ｂ）は図５９の液晶パネル５ａにおいて図１８の駆動方法を用いた場合の各フレームの表示状態を示す模式図である。

　本発明にかかる実施の形態の例を、図面を用いて説明すれば、以下のとおりである。なお、説明の便宜のため、以下では走査信号線の延伸方向を行方向とする。ただし、本液晶表示装置（あるいはこれに用いられる液晶パネルやアクティブマトリクス基板）の利用（視聴）状態において、その走査信号線が横方向に延伸していても縦方向に延伸していてもよいことはいうまでもない。また、本実施の形態で示すトランジスタのチャネル特性（ｎ型・ｐ型）は特に限定されるものではない。

　ここで、本発明の液晶パネルは、主として、容量結合される画素電極を含んで構成される画素ごとに、正規の画素データ書き込み用の走査信号線と、これとは独立した電荷放電用の走査信号線とを備えるとともに、各走査信号線に対応して個別にトランジスタが設けられている構成である。以下では、本液晶パネルの構成例として、１画素領域内にトランジスタが２つ形成されている形態を実施の形態１とし、トランジスタが３つ形成されている形態を実施の形態２として説明する。なお、説明の便宜上、各実施の形態において同一の機能を有する部材には同一の符号を付し、また、実施の形態１において定義した用語については、特に断らない限り実施の形態２においてもその定義に則って用いるものとする。

　〔実施の形態１〕
　図１は本実施の形態１における本液晶パネルの一部を示す等価回路図である。図１に示すように、液晶パネル５ａは、列方向（図中上下方向）に延伸するデータ信号線（１５ｘ・１５Ｘ）、行方向（図中左右方向）に延伸する走査信号線（１６ａ～１６ｆ）、行および列方向に並べられた画素（１００～１０５）、保持容量配線（１８ｘ～１８ｚ）、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一の構成である。なお、画素１００～１０２が含まれる画素列と、画素１０３～１０５が含まれる画素列とが隣接している。

　液晶パネル５ａでは、１つの画素に対応して１本のデータ信号線と２本の走査信号線とが設けられており、画素１００に設けられた２つの画素電極１７ｃ・１７ｄ、画素１０１に設けられた２つの画素電極１７ａ・１７ｂ、および画素１０２に設けられた２つの画素電極１７ｅ・１７ｆが一列に配されるともに、画素１０３に設けられた２つの画素電極１７Ｃ・１７Ｄ、画素１０４に設けられた２つの画素電極１７Ａ・１７Ｂ、および画素１０５に設けられた２つの画素電極１７Ｅ・１７Ｆが一列に配され、画素電極１７ｃと１７Ｃ、画素電極１７ｄと１７Ｄ、画素電極１７ａと１７Ａ、画素電極１７ｂと１７Ｂ、および画素電極１７ｅと１７Ｅ、画素電極１７ｆと１７Ｆがそれぞれ行方向に隣接している。

　各画素の構造は同一であるため、以下では、主に画素１０１を例に挙げて説明する。

　画素１０１では、画素電極１７ａおよび１７ｂ（第１および第２の画素電極）が結合容量Ｃ１０１を介して接続され、画素電極１７ａが、走査信号線１６ａ（第１の走査信号線）に接続されたトランジスタ１２ａ（第１のトランジスタ）を介してデータ信号線１５ｘに接続され、画素電極１７ｂが、走査信号線１６ｂ（第２の走査信号線）に接続されたトランジスタ１２ｂ（第２のトランジスタ）を介して保持容量配線１８ｘに接続され、画素電極１７ａおよび保持容量配線１８ｘ間に保持容量Ｃｈａが形成され、画素電極１７ｂおよび保持容量配線１８ｘ間に保持容量Ｃｈｂが形成され、画素電極１７ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極１７ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。

　上記の構成によれば、画素電極１７ｂは、正規の信号電位が書き込まれる画素電極１７ａに容量結合されるため、それぞれの容量値を、Ｃｌａ＝Ｃｌｂ＝Ｃｌ，Ｃｈａ＝Ｃｈｂ＝Ｃｈ，Ｃｏ＝Ｃｌ＋Ｃｈ，Ｃ１０１の容量値をＣα，トランジスタ１２ａがＯＦＦした後の画素電極１７ａの電位をＶａとすると、トランジスタ１２ａがＯＦＦした後の画素電極１７ｂの電位は、Ｖａ×（Ｃα／（Ｃα＋Ｃｏ））となり、画素電極１７ａを含む副画素は明副画素（以下、「明」）、画素電極１７ｂを含む副画素は暗副画素（以下、「暗」）となる。これにより、画素分割方式の液晶表示装置を実現できる。

　また、上記液晶パネル５ａを備えた画素分割方式の液晶表示装置では、１つの画素１０１領域内の画素電極１７ａ・１７ｂそれぞれが、異なる走査信号線１６ａ・１６ｂに接続されたトランジスタ１２ａ・１２ｂそれぞれを介して、データ信号線１５ｘおよび保持容量配線１８ｘにそれぞれ接続されている。そのため、それぞれの画素電極１７ａ・１７ｂに対して、同一または異なる信号電位を、トランジスタ１２ａ・１２ｂを介して直接供給することができる。すなわち、トランジスタ１２ａを介してデータ信号線１５ｘに接続される画素電極１７ａに容量結合される画素電極１７ｂ（以下、「容量結合電極」ともいう）に対して、容量を介することなく保持容量配線１８ｘから信号電位を供給することができる。また、画素電極１７ａ・１７ｂそれぞれに接続されるトランジスタ１２ａ・１２ｂそれぞれは、互いに異なる走査信号線１６ａ・１６ｂに接続されているため、各画素電極１７ａ・１７ｂに供給する信号電位の供給タイミングを任意に設定することもできる。

　このように、本発明の構成によれば、トランジスタ１２ｂをオンすることにより、容量結合電極（画素電極１７ｂ）を保持容量配線１８ｘに電気的に接続することが可能となる。そのため、画素電極１７ｂへ、トランジスタ１２ｂを介して保持容量配線１８ｘから信号電位を供給することが可能となる。

　ここで、例えば、画素電極１７ａに正規の信号電位を書き込む場合、この書き込み前に、トランジスタ１２ｂを介して保持容量配線１８ｘから画素電極１７ｂへ信号電位（例えば、Ｖｃｏｍ信号）を供給する。これにより、容量結合される画素電極１７ｂに信号電位（Ｖｃｏｍ）が書き込まれるため、画素電極に蓄積された電荷を放電（リフレッシュ）させることができる。そのため、この画素電極を含む副画素の焼き付きの発生を抑えることができる。

　本発明の液晶表示装置は、主として、上述の構成およびそれによる特有の効果を奏するものである。以下では、本実施形態の液晶表示装置を構成する液晶パネル５ａの具体例およびその駆動方法について説明する。

　（液晶パネルの具体例１－１）
　液晶パネル５ａの具体例１－１を図２に示す。図２の液晶パネル５ａでは、画素１００および画素１０１に沿うようにデータ信号線１５ｘが設けられ、画素１０３および画素１０４に沿うようにデータ信号線１５Ｘが設けられ、保持容量配線１８ｙが画素１００・１０３それぞれを横切り、保持容量配線１８ｘが画素１０１・１０４それぞれを横切っている。

　ここで、走査信号線１６ｃは画素１００の一方の端部側に配され、走査信号線１６ｄは他方の端部側に配され、平面的に視て、走査信号線１６ｃおよび１６ｄ間に画素電極１７ｃ・１７ｄが列方向に並べられている。同様に、走査信号線１６ｃは画素１０３の一方の端部側に配され、走査信号線１６ｄは他方の端部側に配され、平面的に視て、走査信号線１６ｃおよび１６ｄ間に画素電極１７Ｃ・１７Ｄが列方向に並べられている。

　また、走査信号線１６ａは画素１０１の一方の端部側に配され、走査信号線１６ｂは他方の端部側に配され、平面的に視て、走査信号線１６ａおよび１６ｂ間に画素電極１７ａ・１７ｂが列方向に並べられている。同様に、走査信号線１６ａは画素１０４の一方の端部側に配され、走査信号線１６ｂは他方の端部側に配され、平面的に視て、走査信号線１６ａおよび１６ｂ間に画素電極１７Ａ・１７Ｂが列方向に並べられている。

　画素１０１では、走査信号線１６ａ上に、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、走査信号線１６ｂ上に、トランジスタ１２ｂのソース電極８ｂおよびドレイン電極９ｂが形成されている。ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａはコンタクト電極７７ａおよび結合容量電極３７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続されるとともに、結合容量電極３７ａは層間絶縁膜を介して画素電極１７ｂと重なっており、これによって画素電極１７ａ・１７ｂ間の結合容量Ｃ１０１（図１参照）が形成される。

　また、トランジスタ１２ｂのソース電極８ｂはソース引き出し配線２８ｂに接続され、ソース引き出し配線２８ｂは、コンタクトホール２８ａを介して保持容量配線１８ｘに接続される。ドレイン電極９ｂはドレイン引き出し配線２７ｂに接続され、ドレイン引き出し配線２７ｂはコンタクト電極７７ｂに接続され、コンタクト電極７７ｂはコンタクトホール１１ｂを介して画素電極１７ｂに接続される。

　また、結合容量電極３７ａがゲート絶縁膜を介して保持容量配線１８ｘと重なっており、これによって、保持容量Ｃｈａ（図１参照）が形成され、画素電極１７ｂと保持容量配線１８ｘとの間で保持容量Ｃｈｂ（図１参照）が形成される。なお、このように保持容量電極を設けることなく保持容量Ｃｈｂを形成する構成の場合には、結合容量電極３７ａと保持容量電極とが短絡するという問題が生じることはない。そのため、画素電極１７ａ・１７ｂが互いに短絡する可能性を低減することができるという効果も得られる。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。

　この構成によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。

　なお、上記保持容量Ｃｈｂは、図３に示す構成により形成されていてもよい。すなわち、図３に示すように、結合容量電極３７ａと同層に形成された保持容量電極６７ｂが、コンタクトホール１１ｂ′を介して画素電極１７ｂに接続されることによって、保持容量Ｃｈｂが形成される。この構成の場合には、図２のように画素電極１７ｂと保持容量配線１８ｘとの間で保持容量Ｃｈｂを形成する場合に比べて、それらの間に存在する絶縁膜を少なく（薄く）できるので、保持容量値を稼ぐことができる。この保持容量値は信頼性の観点で大きい方が好ましい。また、保持容量を形成する絶縁膜を薄くできるため、保持容量値の大きさを変えずに保持容量配線１８ｘの幅を狭くすることもでき、信頼性を低下させることなく開口率の向上が図れるという効果も得られる。

　また、上記保持容量ＣｈａおよびＣｈｂは、図５８に示す構成により形成されていてもよい。すなわち、図５８に示すように、結合容量電極３７ａと同層に形成された保持容量電極３８ａが、ドレイン引き出し配線２７ａに接続されるとともに、ゲート絶縁膜を介して走査信号線１６ｄと重なっており、これによって、保持容量Ｃｈａが形成される。また、保持容量電極３８ａと同層に形成された保持容量電極３９ｂが、ゲート絶縁膜を介して走査信号線１６ｄと重なるとともに、引き出し配線２９ｂに接続され、ドレイン引き出し配線２９ｂがコンタクト電極７９ｂに接続され、コンタクト電極７９ｂがコンタクトホール１２ｂを介して画素電極１７ｂに接続される。これによって、保持容量Ｃｈｂが形成される。

　このように、図５８の液晶パネル５ａでは、保持容量Ｃｈａは、保持容量電極３７ａと保持容量配線１８ｘとが重なり合う部分に形成される保持容量と、保持容量電極３８ａと走査信号線１６ｄとが重なり合う部分に形成される保持容量との和になるため、図２の液晶パネルにおける保持容量Ｃｈａと比較して保持容量値を大きくすることができる。また、保持容量Ｃｈｂは、保持容量配線１８ｘと画素電極１７ｂとが重なり合う部分に形成される保持容量と、保持容量電極３９ｂと走査信号線１６ｄとが重なり合う部分に形成される保持容量との和になるため、図２の液晶パネルにおける保持容量Ｃｈｂと比較して保持容量値を大きくすることができる。さらに、本液晶パネル５ａでは、保持容量電極３８ａ・３９ｂにおける保持容量Ｃｈａ・Ｃｈｂは、走査が終了した前段の画素（図５８では画素１００）領域に対応して設けられた電荷放電用の走査信号線１６ｄとの間で形成されているため、保持容量の値の変動を抑えることができるという効果も得られる。これにより、表示品位の向上を図ることができる。なお、本液晶パネル５ａでは、保持容量電極３８ａ・３９ｂと、正規の画素データ書き込み用の走査信号線１６ｃとが重なり、これによって保持容量Ｃｈａ・Ｃｈｂが形成される構成であってもよい。

　図５８に示した保持容量の形成方法は、後述する各液晶パネル５ａ・５ｂに適用可能なことは言うまでもない。

　図４は図２のＡ－Ｂ断面図である。同図に示すように、液晶パネル５ａは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板３・３０間に配される液晶層４０とを備えている。

　アクティブマトリクス基板３では、ガラス基板３１上に走査信号線１６ａ・１６ｂおよび保持容量配線１８ｘが形成され、これらを覆うように無機ゲート絶縁膜２２が形成されている。無機ゲート絶縁膜２２上には、半導体層２４（ｉ層およびｎ＋層）、ｎ＋層に接するソース電極８ａ・８ｂ、ドレイン電極９ａ・９ｂ、ドレイン引き出し配線２７ａ・２７ｂ、ソース引き出し配線２８ｂ、コンタクト電極７７ａ・７７ｂ（図２参照）および結合容量電極３７ａが形成され、これらを覆うように無機層間絶縁膜２５が形成されている。なお、ソース電極８ａ・８ｂおよびドレイン電極９ａ・９ｂと重ならない半導体層２４（典型的にはトランジスタのチャネル部）は、ｎ＋層がエッチング等により除去され、i層のみとなっている。無機層間絶縁膜２５上には画素電極１７ａ・１７ｂが形成され、さらに、これら（画素電極１７ａ・１７ｂ）を覆うように配向膜（図示せず）が形成されている。ここで、コンタクトホール１１ａ・１１ｂ（図２参照）では、それぞれ、無機層間絶縁膜２５が刳り貫かれており、これによって、画素電極１７ａとコンタクト電極７７ａとが接続され、画素電極１７ｂとコンタクト電極７７ｂとが接続される。また、ドレイン引き出し配線２７ａに繋がる結合容量電極３７ａは無機層間絶縁膜２５を介して画素電極１７ｂと重なっており、これによって、結合容量Ｃ１０１（図１参照）が形成される。また、結合容量電極３７ａは無機ゲート絶縁膜２２を介して保持容量配線１８ｘと重なっており、これによって、保持容量Ｃｈａ（図１参照）が形成され、画素電極１７ｂと保持容量配線１８ｘとの間で保持容量Ｃｈｂ（図１参照）が形成される。

　また、保持容量配線１８ｘ上のコンタクトホール２８ａでは、無機ゲート絶縁膜２２が刳り貫かれており、これによって、ソース引き出し配線２８ｂと保持容量配線１８ｘとが接続される。

　一方、カラーフィルタ基板３０では、ガラス基板３２上にブラックマトリクス１３および着色層１４が形成され、その上層に共通電極（ｃｏｍ）２８が形成され、さらにこれを覆うように配向膜（図示せず）が形成されている。

　ここで、本アクティブマトリクス基板３の製造方法の一例を説明する。

　まず、ガラス、プラスチック等の透明絶縁性基板（図４ではガラス基板３１）上に、例えばチタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜あるいはそれらの合金膜またはそれらの積層膜を１０００Å～３０００Åの膜厚でスパッタリング法等の方法にて成膜し、これをフォトエッチング法にて必要な形状にパターニングすることによって、（各トランジスタのゲート電極として機能する）走査信号線、保持容量配線等を形成する。

　ついで、ゲート絶縁膜となる窒化シリコン膜（ＳｉＮｘ）、アモルファスシリコンやポリシリコン等からなる高抵抗半導体層、およびｎ＋アモルファスシリコン等の低抵抗半導体層を、プラズマＣＶＤ（化学的気相成長）法等により連続して成膜し、フォトエッチング法により低抵抗半導体層、高抵抗半導体層、およびゲート絶縁膜をパターニングする。このとき、コンタクトホール２８aにおけるゲート絶縁膜の刳り抜きも形成される。なお、ゲート絶縁膜としての窒化シリコン膜は、例えば３０００Å～５０００Å程度の膜厚とし、高抵抗半導体層としてのアモルファスシリコン膜は、例えば１０００Å～３０００Å程度の膜厚とし、低抵抗半導体層としてのｎ＋アモルファスシリコン膜は、例えば４００Å～７００Å程度の膜厚とする。

　次いで、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜あるいはそれらの合金膜、またはそれらの積層膜を１０００Å～３０００Åの膜厚でスパッタリング法等の方法にて形成し、フォトエッチング法等にて必要な形状にパターニングすることによって、データ信号線、ソース電極、およびドレイン電極等を形成する。

　次いで、アモルファスシリコン膜等の高抵抗半導体層（ｉ層）、ｎ＋アモルファスシリコン膜等の低抵抗半導体層（ｎ＋層）に対して、データ信号線、ソース電極、およびドレイン電極等のパターンをマスクにし、ドライエッチングにてチャネルエッチングを行う。このプロセスにてｉ層の膜厚が最適化され、各トランジスタ（チャネル領域）が形成される。ここでは、マスクで覆われていない半導体層がエッチング除去され、各トランジスタの能力に必要なｉ層膜厚が残される。

　ついで、層間絶縁膜として、窒化シリコンや酸化シリコン等の無機絶縁膜を、データ信号線、ソース電極、およびドレイン電極等を覆うように形成する。ここでは、プラズマＣＶＤ法等によって２０００Å～５０００Å程度の膜厚の窒化シリコン膜（パッシベーション膜）を形成している。

　ついで、コンタクトホールの位置に基づいて、層間絶縁膜をエッチングしてホールを形成する。ここでは、例えば、感光性レジストをフォトリソグラフィー法（露光および現像）によりパターニングし、エッチングを行う。

　ついで、層間絶縁膜上に、例えば、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ、酸化亜鉛、酸化スズ等の透明性を有する導電膜を、スパッタリング法等により１０００Å～２０００Å程度の膜厚で成膜し、これをフォトエッチング法等にて必要な形状にパターニングすることによって各画素領域に第１および第２の画素電極を形成する。

　ついで、各画素電極を覆うように、インクジェット法等により配向膜を塗布する。

　上述したアクティブマトリクス基板の製造方法は、後述する各液晶パネルにおいても適用可能である。以下では、説明の便宜上、その説明を省略する。

　ところで、図４のＡ－Ｂ断面を図５のように構成することもできる。すなわち、ガラス基板３１上に厚い有機ゲート絶縁膜２１と薄い無機ゲート絶縁膜２２とを形成し、画素電極の下層に薄い無機層間絶縁膜２５と厚い有機層間絶縁膜２６とを形成する。こうすれば、各種寄生容量の低減や配線同士の短絡防止の効果が得られる。なおこの場合には、図５に示すように、有機ゲート絶縁膜２１については結合容量電極３７ａ下に位置する部分を刳り貫いておき、有機層間絶縁膜２６については結合容量電極３７ａ上に位置する部分を刳り貫いておくことが好ましい。こうすれば、結合容量Ｃ１０１の容量値および保持容量Ｃｈａ・Ｃｈｂの容量値を大きくすることができる。

　また、保持容量Ｃｈｂの容量値をさらに大きくするために、画素電極１７ｂとソース引き出し配線２８ｂとの間に介在する層間絶縁膜を薄くすることが好ましい。例えば、図５に示すように、保持容量配線１８ｘ上において、有機層間絶縁膜２６を刳り貫き、画素電極１７ｂとソース引き出し配線２８ｂとが、無機層間絶縁膜２５を介して重なるように構成することが好ましい。なお、この画素電極１７ｂとソース引き出し配線２８ｂとの間の薄膜領域は、保持容量配線１８ｘ上でなくてもよい。また、この構成では、保持容量電極６７ｂ（図３参照）を別途形成する必要がなくなるため、上記保持容量Ｃｈｂの容量値の増大効果に加えて、保持容量電極６７ｂに起因する不良、例えば保持容量電極６７ｂと結合容量電極３７aとの短絡による明暗画素同士の短絡や、保持容量配線１８ｘと保持容量電極６７ｂとの短絡といった欠陥が発生する可能性を抑えることができるという効果が得られる。

　図５の無機層間絶縁膜２５、有機層間絶縁膜２６およびコンタクトホール１１ａ・１１ｂは例えば、以下のようにして形成することができる。すなわち、トランジスタ（ＴＦＴ）を形成した後、ＳｉＨ_４ガスとＮＨ_３ガスとＮ_２ガスとの混合ガスを用い、基板全面を覆うように、厚さ約３０００ÅのＳｉＮｘからなる無機層間絶縁膜２５（パッシベーション膜）をＣＶＤにて形成する。その後、厚さ約３μｍのポジ型感光性アクリル樹脂からなる有機層間絶縁膜２６をスピンコートやダイコートにて形成する。続いて、フォトリソグラフィーを行って有機層間絶縁膜２６の刳り貫き部分および各種のコンタクト用パターンを形成し、さらに、パターニングされた有機層間絶縁膜２６をマスクとし、ＣＦ_４ガスとＯ_２ガスとの混合ガスを用いて、無機層間絶縁膜２５をドライエッチングする。具体的には、例えば、有機層間絶縁膜の刳り貫き部分についてはフォトリソグラフィー工程でハーフ露光とすることで現像完了時に有機層間絶縁膜が薄く残膜するようにしておく一方、コンタクトホール部分については上記フォトリソグラフィー工程でフル露光することで現像完了時に有機層間絶縁膜が残らないようにしておく。ここで、ＣＦ_４ガスとＯ_２ガスとの混合ガスでドライエッチングを行えば、有機層間絶縁膜の刳り貫き部分については（有機層間絶縁膜の）残膜が除去され、コンタクトホール部分については有機層間絶縁膜下の無機層間絶縁膜が除去されることになる。なお、有機ゲート絶縁膜２１や有機層間絶縁膜２６は、例えば、ＳＯＧ（スピンオンガラス）材料からなる絶縁膜であってもよく、また、有機ゲート絶縁膜２１や有機層間絶縁膜２６に、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、ノボラック樹脂、およびシロキサン樹脂の少なくとも１つが含まれていてもよい。

　ここで、図２に示す具体例１－１の液晶パネル５ａを、以下のように構成してもよい。すなわち、図６に示す変形例１としての液晶パネル５ａでは、トランジスタ１２ａのドレイン電極９ａに接続されるドレイン引き出し配線２７ａが、結合容量電極３７ａまで延伸しておらず、コンタクト電極７７ｂにのみ接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。結合容量電極３７ａは層間絶縁膜を介して画素電極１７ｂと重なるとともに、結合容量電極３７ａに接続された結合容量電極延伸部２７ａ′がコンタクト電極７７ａ′に接続され、コンタクト電極７７ａ′はコンタクトホール１１ａ′を介して画素電極１７ａに接続される。これにより、図２の構成と比較して、画素電極１７ａと重なるドレイン引き出し配線２７ａの面積を減らすことができるため、開口率の向上が図れる。

　また、図７に示す変形例２としての液晶パネル５ａでは、走査信号線１６ｂを枝状に形成（ゲート枝構造）するとともに、その枝部においてトランジスタ１２ｂのドレイン電極およびソース電極を形成する。これにより、走査信号線１６ｂの線幅を細くすることができるとともに、トランジスタ１２ｂのソース電極８ｂおよびドレイン電極９ｂと走査信号線１６ｂとの間に形成される寄生容量などを小さくすることができる。

　なお、これら変形例１・２は、後述する液晶パネル５ａ・５ｂの各具体例において、同様に適用することが可能である。

　（液晶パネルの具体例１－２）
　液晶パネル５ａの具体例１－２に対応する等価回路図を図８に示し、液晶パネル５ａの具体例１－２を図９に示す。

　図８に示すとおり、各画素の構造は同一であり、１つの画素に対応して１本のデータ信号線と２本の走査信号線とが設けられており、画素１００に設けられた３つの画素電極１７ｃ・１７ｄ・１７ｃ′（図８では、画素電極１７ｃ・ｃ′が互いに電気的に接続されている様子を示す）、画素１０１に設けられた３つの画素電極１７ａ・１７ｂ・１７ａ′、および画素１０２に設けられた３つの画素電極１７ｅ・１７ｆ・１７ｅ′が配されるともに、画素１０３に設けられた３つの画素電極１７Ｃ・１７Ｄ・１７Ｃ′、画素１０４に設けられた３つの画素電極１７Ａ・１７Ｂ・１７Ａ′、および画素１０５に設けられた３つの画素電極１７Ｅ・１７Ｆ・１７Ｅ′が配され、画素電極１７ｃと１７Ｃ、画素電極１７ｃ′と１７Ｃ′、画素電極１７ｄと１７Ｄ、画素電極１７ａと１７Ａ、画素電極１７ａ′と１７Ａ′、画素電極１７ｂと１７Ｂ、および画素電極１７ｅと１７Ｅ、画素電極１７ｅ′と１７Ｅ′、画素電極１７ｆと１７Ｆがそれぞれ行方向に隣接している。

　画素１０１を例に挙げると、画素１０１では、画素電極１７ａおよび１７ｂが結合容量Ｃ１０１を介して接続され、画素電極１７ａが、走査信号線１６ａに接続されたトランジスタ１２ａを介してデータ信号線１５ｘに接続され、画素電極１７ｂが、走査信号線１６ｂに接続されたトランジスタ１２ｂを介して保持容量配線１８ｘに接続され、画素電極１７ａと電気的に接続される画素電極１７ａ′が、トランジスタ１２ａを介してデータ信号線１５ｘに接続される。画素電極１７ａ・１７ａ′および保持容量配線１８ｘ間に保持容量Ｃｈａが形成され、画素電極１７ｂおよび保持容量配線１８ｘ間に保持容量Ｃｈｂが形成され、画素電極１７ａ・１７ａ′および共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極１７ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。

　図９の液晶パネル５ａでは、図２の液晶パネルと同様、画素１００および画素１０１に沿うようにデータ信号線１５ｘが設けられ、画素１０３および画素１０４に沿うようにデータ信号線１５Ｘが設けられ、保持容量配線１８ｙが画素１００・１０３それぞれを横切り、保持容量配線１８ｘが画素１０１・１０４それぞれを横切っている。

　ここで、走査信号線１６ｃは画素１００の一方の端部側に配され、走査信号線１６ｄは他方の端部側に配され、平面的に視て、走査信号線１６ｃおよび１６ｄ間に画素電極１７ｃ・１７ｄ・１７ｃ′が列方向に並べられている。同様に、走査信号線１６ｃは画素１０３の一方の端部側に配され、走査信号線１６ｄは他方の端部側に配され、平面的に視て、走査信号線１６ｃおよび１６ｄ間に画素電極１７Ｃ・１７Ｄ・１７Ｃ′が列方向に並べられている。

　また、走査信号線１６ａは画素１０１の一方の端部側に配され、走査信号線１６ｂは他方の端部側に配され、平面的に視て、走査信号線１６ａおよび１６ｂ間に画素電極１７ａ・１７ｂ・１７ａ′が列方向に並べられている。同様に、走査信号線１６ａは画素１０４の一方の端部側に配され、走査信号線１６ｂは他方の端部側に配され、平面的に視て、走査信号線１６ａおよび１６ｂ間に画素電極１７Ａ・１７Ｂ・１７Ａ′が列方向に並べられている。

　画素１０１では、走査信号線１６ａ上に、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、走査信号線１６ｂ上に、トランジスタ１２ｂのソース電極８ｂおよびドレイン電極９ｂが形成されている。ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクト電極７７ａおよび結合容量電極３７ａに接続され、コンタクト電極７７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。結合容量電極３７ａは、層間絶縁膜を介して画素電極１７ｂと重なっており、これによって画素電極１７ａ・１７ｂ間の結合容量Ｃ１０１（図８参照）が形成される。

　また、結合容量電極３７ａがゲート絶縁膜を介して保持容量配線１８ｘと重なっており、これによって、保持容量Ｃｈａ（図８参照）が形成され、画素電極１７ｂと保持容量配線１８ｘとの間で保持容量Ｃｈｂ（図８参照）が形成される。さらに、結合容量電極３７ａに接続された結合容量電極延伸部２７ａ′がコンタクト電極７７ａ′に接続され、コンタクト電極７７ａ′はコンタクトホール１１ａ′を介して画素電極１７ａ′（第３の画素電極）に接続される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。

　この構成によれば、画素電極１７ａ・１７ａ′を含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。よって、走査信号線から、フローティング状態の画素電極１７ｂへの電荷の飛び込みを抑制することができるという効果も得られる。

　ここで、図５に示すように、画素電極の下層に、薄い無機層間絶縁膜２５と厚い有機層間絶縁膜２６とを形成する構成の場合には、液晶パネル５ａを図１０に示すような構成とすることもできる。すなわち、画素電極１７ａ′が、無機層間絶縁膜２５と厚い有機層間絶縁膜２６とを介して走査信号線１６ｂと重なるように形成する。これにより、画素電極１７ａ′と走査信号線１６ｂとの間の寄生容量を低減することができるため、特に、走査信号線１６ｂの負荷の増加を抑制しつつ、開口率を向上させることができる。

　また、図１１に示すように、結合容量電極３７ａの幅を大きくして、結合容量電極３７ａと保持容量配線１８ｘとが重なる部分の面積を増大させる構成とすることもできる。これによって、保持容量Ｃｈａ（図８参照）の容量値を大きくすることができる。

　また、本具体例１－２で示した液晶パネル５ａを、図１２に示すように構成してもよい。すなわち、図１２に示す液晶パネル５ａでは、画素電極の形状が、図９～１１に示す液晶パネル５ａの画素電極の形状とは異なっており、具体的には、画素１０１を例に挙げると、画素電極１７ａ・１７ｂ・１７ａ′は、それぞれ、画素電極１７ａの一部が走査信号線１６ａに近接し、画素電極１７ａ′の一部が、走査信号線１６ｂに近接し、画素電極１７ｂの一方の端部が走査信号線１６ａに近接するとともに、他方の端部が走査信号線１６ｂに近接するように配されている。換言すると、画素電極１７ａ・１７ａ′それぞれの少なくとも一部が、走査信号線１６ａ・１６ｂのそれぞれに近接して配されるとともに、画素電極１７ｂは、走査信号線１６ａ・１６ｂ同士を繋ぐように、列方向に延びて配されている。なお、図１２において図９～１１に示す符号と同一の符号を付した部材は、同一の機能を有するものであるため、ここではその説明を省略する。

　この構成によれば、画素電極１７ａ・１７ａ′を含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。そして、この構成によれば、トランジスタ１２ａ・１２ｂからの各引き出し配線を、図９～図１１に示す構成よりも削減することができる。また、画素電極１７ａ・１７ａ′を、互いに近接した位置で結合容量電極３７ａを介して接続できるため、同様に、結合容量電極３７ａにおける各引き出し配線を図９～図１１に示す構成よりも削減することができる。よって、画素電極１７ｂを含む副画素の焼き付きの発生を抑えることができるという効果に加えて、引き出し線の断線の可能性を低減できるとともに、開口率を高めることができるという効果も得られる。

　これら図１０～１２に示す構成についても、液晶パネル５ａ・５ｂの各具体例において、同様に適用することが可能である。

　（液晶パネルの具体例１－３）
　液晶パネル５ａの具体例１－３に対応する等価回路図を図１３に示し、液晶パネル５ａの具体例１－３を図１４に示す。

　図１３に示すとおり、各画素の構造は同一であり、１つの画素に対応して１本のデータ信号線と２本の走査信号線とが設けられており、画素１００に設けられた３つの画素電極１７ｄ・１７ｃ・１７ｄ′（図１３では、画素電極１７ｄ・ｄ′が互いに電気的に接続されている様子を示す）、画素１０１に設けられた３つの画素電極１７ｂ・１７ａ・１７ｂ′、および画素１０２に設けられた３つの画素電極１７ｆ・１７ｅ・１７ｆ′が配されるともに、画素１０３に設けられた３つの画素電極１７Ｄ・１７Ｃ・１７Ｄ′、画素１０４に設けられた３つの画素電極１７Ｂ・１７Ａ・１７Ｂ′、および画素１０５に設けられた３つの画素電極１７Ｆ・１７Ｅ・１７Ｆ′が配され、画素電極１７ｄと１７Ｄ、画素電極１７ｃと１７Ｃ、画素電極１７ｄ′と１７Ｄ′、画素電極１７ｂと１７Ｂ、画素電極１７ａと１７Ａ、画素電極１７ｂ′と１７Ｂ′、および画素電極１７ｆと１７Ｆ、画素電極１７ｅと１７Ｅ、画素電極１７ｆ′と１７Ｆ′がそれぞれ行方向に隣接している。

　画素１０１を例に挙げると、画素１０１では、画素電極１７ａおよび１７ｂが結合容量Ｃ１０１を介して接続され、画素電極１７ａが、走査信号線１６ａに接続されたトランジスタ１２ａを介してデータ信号線１５ｘに接続され、互いに電気的に接続された画素電極１７ｂ・１７ｂ′が、画素電極１７ａに容量結合されるとともに走査信号線１６ｂに接続されたトランジスタ１２ｂを介して保持容量配線１８ｘに接続され、画素電極１７ａおよび保持容量配線１８ｘ間に保持容量Ｃｈａが形成され、画素電極１７ｂ・１７ｂ′および保持容量配線１８ｘ間に保持容量Ｃｈｂが形成され、画素電極１７ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極１７ｂ・１７ｂ′および共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。

　図１４の液晶パネル５ａでは、図２の液晶パネルと同様、画素１００および画素１０１に沿うようにデータ信号線１５ｘが設けられ、画素１０３および画素１０４に沿うようにデータ信号線１５Ｘが設けられ、保持容量配線１８ｙが画素１００・１０３それぞれを横切り、保持容量配線１８ｘが画素１０１・１０４それぞれを横切っている。

　ここで、走査信号線１６ｃは画素１００の一方の端部側に配され、走査信号線１６ｄは他方の端部側に配され、平面的に視て、走査信号線１６ｃおよび１６ｄ間に画素電極１７ｄ′・１７ｃ・１７ｄが列方向に並べられている。同様に、走査信号線１６ｃは画素１０３の一方の端部側に配され、走査信号線１６ｄは他方の端部側に配され、平面的に視て、走査信号線１６ｃおよび１６ｄ間に画素電極１７Ｄ′・１７Ｃ・１７Ｄが列方向に並べられている。

　また、走査信号線１６ａは画素１０１の一方の端部側に配され、走査信号線１６ｂは他方の端部側に配され、平面的に視て、走査信号線１６ａおよび１６ｂ間に画素電極１７ｂ′・１７ａ・１７ｂが列方向に並べられている。同様に、走査信号線１６ａは画素１０４の一方の端部側に配され、走査信号線１６ｂは他方の端部側に配され、平面的に視て、走査信号線１６ａおよび１６ｂ間に画素電極１７Ｂ′・１７Ａ・１７Ｂが列方向に並べられている。

　画素１０１では、走査信号線１６ａ上に、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、走査信号線１６ｂ上に、トランジスタ１２ｂのソース電極８ｂおよびドレイン電極９ｂが形成されている。ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、結合容量電極３７ａおよびコンタクト電極７７ａに接続され、コンタクト電極７７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。結合容量電極３７ａは、層間絶縁膜を介して画素電極１７ｂと重なっており、これによって画素電極１７ａ・１７ｂ間の結合容量Ｃ１０１（図１３参照）が形成される。

　また、トランジスタ１２ｂのソース電極８ｂはソース引き出し配線２８ｂに接続され、ソース引き出し配線２８ｂは、コンタクトホール２８ａを介して保持容量配線１８ｘに接続される。ドレイン電極９ｂはドレイン引き出し配線２７ｂに接続され、ドレイン引き出し配線２７ｂはコンタクト電極７７ｂに接続され、コンタクト電極７７ｂはコンタクトホール１１ｂを介して画素電極１７ｂに接続される。ドレイン引き出し配線２７ｂは、さらにコンタクト電極７７ｂ′に接続され、コンタクト電極７７ｂ′はコンタクトホール１１ｂ′を介して画素電極１７ｂ′に接続される。また、結合容量電極３７ａがゲート絶縁膜を介して保持容量配線１８ｘと重なっており、これによって、保持容量Ｃｈａ（図１３参照）が形成され、画素電極１７ｂと保持容量配線１８ｘとの間で保持容量Ｃｈｂ（図１３参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。

　この構成によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂ・１７ｂ′を含む副画素は「暗」となる。よって、異なる画素に属する明副画素同士が隣接しないため、異なる画素に属する明副画素同士が隣接する場合に比べて自然な表示が可能になるという効果も得られる。

　また、本具体例１－３で示した液晶パネル５ａを、図１５に示すように構成してもよい。すなわち、図１５に示す液晶パネル５ａでは、図１２で示した液晶パネル５ａと同様、画素電極の形状が、図１４に示す液晶パネル５ａの画素電極の形状とは異なっており、具体的には、画素１０１を例に挙げると、画素電極１７ｂ・１７ａ・１７ｂ′は、それぞれ、画素電極１７ｂの一部が走査信号線１６ａに近接し、画素電極１７ｂ′の一部が、走査信号線１６ｂに近接し、画素電極１７ａの一方の端部が走査信号線１６ａに近接するとともに、他方の端部が走査信号線１６ｂに近接するように配されている。換言すると、画素電極１７ｂ・１７ｂ′それぞれの少なくとも一部が、走査信号線１６ａ・１６ｂのそれぞれに近接して配されるとともに、画素電極１７ａは、走査信号線１６ａ・１６ｂ同士を繋ぐように、列方向に延びて配されている。なお、図１５において図１４に示す符号と同一の符号を付した部材は、同一の機能を有するものであるため、ここではその説明を省略する。

　この構成によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂ・１７ｂ′を含む副画素は「暗」となる。そして、この構成においても、図１２に示す構成と同様、引き出し線の断線の可能性を低減できるとともに、開口率を高めることができるという効果も得られる。

　（液晶パネルの具体例１－４）
　液晶パネル５ａの具体例１－４を図１６に示す。図１６の液晶パネル５ａでは、各画素領域内に画素電極が２つ形成されている。また、図１６の液晶パネル５ａでは、図２の液晶パネルと同様、画素１００および画素１０１に沿うようにデータ信号線１５ｘが設けられ、画素１０３および画素１０４に沿うようにデータ信号線１５Ｘが設けられ、保持容量配線１８ｙが画素１００・１０３それぞれを横切り、保持容量配線１８ｘが画素１０１・１０４それぞれを横切っている。

　ここで、走査信号線１６ｃは画素１００の一方の端部側に配され、走査信号線１６ｄは他方の端部側に配され、平面的に視て、走査信号線１６ｃ側に画素電極１７ｃが配され、走査信号線１６ｄと重なるように画素電極１７ｄが配され、これら画素電極１７ｃ・１７
ｄは列方向に並べられている。同様に、走査信号線１６ｃは画素１０３の一方の端部側に配され、走査信号線１６ｄは他方の端部側に配され、平面的に視て、走査信号線１６ｃ側に画素電極１７Ｃが配され、走査信号線１６ｄと重なるように画素電極１７Ｃが配され、これら画素電極１７Ｃ・１７Ｃは列方向に並べられている。

　また、走査信号線１６ａは画素１０１の一方の端部側に配され、走査信号線１６ｂは他方の端部側に配され、平面的に視て、走査信号線１６ａ側に画素電極１７ａが配され、走査信号線１６ｂと重なるように画素電極１７ｂが配され、これら画素電極１７ａ・１７ｂは列方向に並べられている。同様に、走査信号線１６ａは画素１０４の一方の端部側に配され、走査信号線１６ｂは他方の端部側に配され、平面的に視て、走査信号線１６ａ側に画素電極１７Ａが配され、走査信号線１６ｂと重なるように画素電極１７Ｂが配され、これら画素電極１７Ａ・１７Ｂは列方向に並べられている。

　画素１０１では、走査信号線１６ａ上に、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、走査信号線１６ｂ上に、トランジスタ１２ｂのソース電極８ｂおよびドレイン電極９ｂが形成されている。ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、結合容量電極３７ａおよびコンタクト電極７７ａに接続され、コンタクト電極７７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。結合容量電極３７ａは、層間絶縁膜を介して画素電極１７ｂと重なっており、これによって画素電極１７ａ・１７ｂ間の結合容量Ｃ１０１が形成される。

　保持容量配線１８ｘは、該保持容量配線１８ｘから枝分かれした保持容量配線延伸部を備え、平面的に視て、画素電極１７ａ・１７ｂのエッジの一部と重なるか、あるいは、その外側を通るように延伸して設けられている。この保持容量配線延伸部は、保持容量配線１８ｘと同層に形成される延伸部２８ｂ′（第１の延伸部）と、この延伸部２８ｂ′にコンタクトホール２８ａを介して接続される延伸部２８ｂ″（第２の延伸部）とにより形成されている。さらに、延伸部２８ｂ″は、トランジスタ１２ｂのソース電極８ｂに接続されるソース引き出し配線２８ｂに接続される。なお、延伸部２８ｂ″は、ソース引き出し配線２８ｂと同一のメタル層で形成することができる。

　トランジスタ１２ｂのドレイン電極９ｂはドレイン引き出し配線２７ｂに接続され、ドレイン引き出し配線２７ｂはコンタクト電極７７ｂに接続され、コンタクト電極７７ｂはコンタクトホール１１ｂを介して画素電極１７ｂに接続される。

　また、結合容量電極３７ａがゲート絶縁膜を介して保持容量配線１８ｘと重なっており、これによって、保持容量Ｃｈａが形成され、画素電極１７ｂと保持容量配線１８ｘとの間で保持容量Ｃｈｂが形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。

　本具体例によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。

　図１７は図１６のＡ－Ｂ断面図である。同図に示すように、液晶パネル５ａは、アクティブマトリクス基板３と、これに対向するカラーフィルタ基板３０と、両基板３・３０間に配される液晶層４０とを備えている。

　アクティブマトリクス基板３では、ガラス基板３１上に保持容量配線１８ｘから引き出された延伸部２８ｂ′が形成され、これを覆うように無機ゲート絶縁膜２２が形成されている。無機ゲート絶縁膜２２上には、トランジスタ１２ｂのソース電極８ｂから引き出されたソース引き出し配線２８ｂが形成され、これを覆うように無機層間絶縁膜２５が形成され、無機層間絶縁膜２５上には有機層間絶縁膜２６が形成されている。有機層間絶縁膜２６上には画素電極１７ｂが形成され、さらに、画素電極１７ｂを覆うように配向膜（図示せず）が形成されている。ここで、コンタクトホール２８ａでは、無機ゲート絶縁膜２２が刳り貫かれており、これによって、延伸部２８ｂ′と、延伸部２８ｂ″（図１６参照）およびソース引き出し配線２８ｂとが接続される。

　本具体例１－４の液晶パネル５ａによれば、暗画素となる画素電極１７ｂを保持容量配線でシールドすることができるため、焼き付き防止の効果を向上させることができる。また、図１６の網掛け部で示すように、走査信号線１６ｂの近傍を、ソースメタル層でシールドすることができるため、シールド電極としての延伸部２８ｂ″およびソース引き出し配線２８ｂと、走査信号線１６ｂとの短絡を抑制することができる。さらに、図１６の構成では、トランジスタ１２ｂを走査信号線１６ｂ上に形成することにより、画素電極１７ｂを走査信号線１６ｂ上に重ねることができるため、開口率の向上を図ることもできる。

　（液晶表示装置の駆動方法について）
　次に、上述した液晶パネル５ａを備えた本液晶表示装置の駆動方法について説明する。本駆動方法の特徴点としては、概略的には、以下の点が挙げられる。

　第１の特徴点は、液晶表示装置がオン状態である間（表示中）に、少なくとも１回、容量結合電極に接続されるトランジスタ１２ｂをオン状態にすることである。これにより、上述したように、容量結合電極（画素電極１７ｂ）を、保持容量配線１８ｘに電気的に接続することができるため、蓄積された電荷を放電（リフレッシュ）させることができ、この容量結合電極を含む副画素の焼き付きの発生を抑えることができる。

　第２の特徴点としては、液晶表示装置がオン状態である間に、少なくとも１回、トランジスタ１２ｂをオンして画素電極１７ｂを保持容量配線１８ｘに接続するとともに、データ信号線１５ｘにＶｃｏｍを供給している間にトランジスタ１２ｂをオフすることである。これにより、画素電極１７ｂの電位をＣｓ電位（Ｖｃｏｍ）にすることができるため、上記の放電効果に加えて、表示品位の低下を防ぐことができる。

　第３の特徴点としては、上記第１または第２の特徴点に加えて、画素電極１７ａ・１７ｂにそれぞれ、トランジスタ１２ａ・１２ｂを介して、データ信号線１５ｘ・保持容量配線１８ｘからＶｃｏｍを供給している間に、画素電極１７ｂに接続されるトランジスタ１２ｂをオフすることである。すなわち、トランジスタ１２ｂがオフする時点では、トランジスタ１２ａはオン状態であり、画素電極１７ａにＶｃｏｍが供給されている。これにより、画素電極１７ａに、正規の信号電位を書き込む前に、１画素領域内の画素電極の電位をリセットすることができる。すなわち、容量結合された画素電極１７ｂの電位をＶｃｏｍに固定することができる。これにより、画素電極１７ｂに蓄積した電荷を確実に放電できるとともに、表示品位の低下を防ぐことができる。

　以下では、上述した各特徴点を備える、具体的な駆動方法およびそれを実現するゲートドライバの構成について詳細に説明する。なお、以下の駆動方法では、チャージシェア方式を採用しているが、これに限定されるものではない。

　（駆動方法－１）
　図１８は上述した液晶パネル５ａを備えた本液晶表示装置の駆動方法を示すタイミングチャートである。なお、ＳＶおよびｓｖは、隣接する２本のデータ信号線（例えば、１５ｘ・１５Ｘ）それぞれに供給される信号電位を示し、Ｇａ～Ｇｆは走査信号線１６ａ～１６ｆに供給されるゲートオンパルス信号、Ｖｃ・Ｖｄ・Ｖａ・Ｖｂ・ＶＣ・ＶＤはそれぞれ、画素電極１７ｃ・１７ｄ・１７ａ・１７ｂ・１７Ｃ・１７Ｄの電位を示し、ｓｈはチャージシェア信号を示し、Ｃｓは保持容量配線１８ｘ～１８ｚに供給される一定の電位（Ｖｃｏｍ）信号を示している。なお、チャージシェア信号がアクティブ（「Ｈ」）の期間は、全データ信号線が互いに短絡されたり、外部から全データ信号線に同一電位が供給されたりすることによってチャージシェアが行われる。

　この駆動方法では、図１８に示されるように、データ信号線に供給する信号電位の極性を１水平走査期間（１Ｈ）ごとに反転させるとともに、各フレームにおける同一番目の水平走査期間に供給される信号電位の極性を１フレーム単位で反転させ、かつ同一水平走査期間においては隣接する２本のデータ信号線に逆極性の信号電位を供給し、各水平走査期間の冒頭においてチャージシェアを行っている。

　具体的には、連続するフレームＦ１～フレームＦ４において、Ｆ１では、１画素に対応する上下２本の走査信号線ごとに順次選択（例えば、走査信号線１６ｃ・１６ｄ→走査信号線１６ａ・１６ｂ→走査信号線１６ｅ・１６ｆ（図１参照））し、隣接する２本のデータ信号線の一方（例えば、データ信号線１５ｘ）には、１番目の水平走査期間（例えば、画素電極１７ｃ・１７ｄの書き込み期間含む）にプラス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７ａ・１７ｂの書き込み期間含む）にマイナス極性の信号電位を供給し、３番目の水平走査期間（例えば、画素電極１７ｅ・１７ｆの書き込み期間含む）にプラス極性の信号電位を供給し、上記２本のデータ信号線の他方（例えば、データ信号線１５Ｘ）には、１番目の水平走査期間（例えば、画素電極１７Ｃ・１７Ｄの書き込み期間含む）にマイナス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７Ａ・１７Ｂの書き込み期間含む）にプラス極性の信号電位を供給し、３番目の水平走査期間（例えば、画素電極１７Ｅ・１７Ｆの書き込み期間含む）にマイナス極性の信号電位を供給する。なお、各水平走査期間の冒頭では、チャージシェア電位（Ｖｃｏｍ）が供給される。

　ここで、１画素に対応する２本の走査信号線それぞれに接続される各画素電極への書き込み期間は、互いに異なるように設定されている。具体的には、図１において、走査信号線１６ｃが選択されることによって画素電極１７ｃにプラス極性の信号電位が書き込まれる期間が、走査信号線１６ｄが選択されることによって画素電極１７ｄにＣｓ電位（Ｖｃｏｍ）が書き込まれる期間よりも長くなっており、走査信号線１６ａが選択されることによって画素電極１７ａにマイナス極性の信号電位が書き込まれる期間が、走査信号線１６ｂが選択されることによって画素電極１７ｂにＣｓ電位（Ｖｃｏｍ）が書き込まれる期間よりも長くなっている。また、１画素において各画素電極への書き込み動作は、同一水平走査期間内に行われるとともに、各画素電極への書き込み動作（アクティブ期間）が終了するタイミングは、書き込み期間が短い方が、書き込み期間が長い方よりも先に終了するように設定されている。具体的には、画素電極１７ｄへの書き込み動作は、画素電極１７ｃへの書き込み動作が終了するタイミングよりも先に終了し、画素電極１７Ｄへの書き込み動作は、画素電極１７Ｃへの書き込み動作が終了するタイミングよりも先に終了し、画素電極１７ｂへの書き込み動作は、画素電極１７ａへの書き込み動作が終了するタイミングよりも先に終了する。

　このように、容量結合される画素電極に接続する走査信号線に供給されるゲートオンパルス信号（第２のゲートオンパルス信号）は、そのパルス幅が、正規の信号電位が書き込まれる画素電極に接続する走査信号線に供給されるゲートオンパルス信号（第１のゲートオンパルス信号）のパルス幅未満であり、かつ、第２のゲートオンパルス信号は、第１のゲートオンパルス信号が非アクティブになる前に非アクティブになるように、そのパルス幅が設定されている。これにより、画素電極１７ｃ（プラス極性）を含む副画素は「明」、画素電極１７ｄ（プラス極性）を含む副画素は「暗」、画素電極１７Ｃ（マイナス極性）を含む副画素は「明」、画素電極１７Ｄ（マイナス極性）を含む副画素は「暗」、画素電極１７ａ（マイナス極性）を含む副画素は「明」、画素電極１７ｂ（マイナス極性）を含む副画素は「暗」となる。

　また、Ｆ２では、Ｆ１に対して、プラス極性とマイナス極性とが反転することになる。よって、画素電極１７ｃ（マイナス極性）を含む副画素は「明」、画素電極１７ｄ（マイナス極性）を含む副画素は「暗」、画素電極１７Ｃ（プラス極性）を含む副画素は「明」、画素電極１７Ｄ（プラス極性）を含む副画素は「暗」、画素電極１７ａ（プラス極性）を含む副画素は「明」、画素電極１７ｂ（プラス極性）を含む副画素は「暗」となる。以降のフレームＦ３・Ｆ４では、Ｆ１・Ｆ２の動作が繰り返される。

　このように、本駆動方法によれば、各フレームにおいて、トランジスタ（図１および図２では、１２ｃ・１２ａ・１２Ｃ・１２Ａ）を介してデータ信号線（１５ｘ・１５Ｘ）に接続される画素電極（１７ｃ・１７ａ・１７Ｃ・１７Ａ）に容量結合される画素電極（画素電極１７ｄ・１７ｂ・１７Ｄ・１７Ｂ）に、正規の書き込みが行われる画素電極（１７ｃ・１７ａ・１７Ｃ・１７Ａ）への信号電位の供給とは異なるタイミングで個別に信号電位を供給することができるため、画素分割方式の液晶表示装置を実現できる。

　そして、本駆動方法では、各水平走査期間の冒頭でＶｃｏｍ信号を１画素領域内の全ての画素電極に供給しているため、正規の信号電位を書き込む前に、画素電極の電位をＶｃｏｍにリセットすることができる。これにより、上記容量結合される画素電極に蓄積された電荷を放電（リフレッシュ）させることができるため、容量結合される画素電極を含む副画素の焼き付きの発生を抑えることができるとともに、表示品位の低下を防ぐことができる。

　（ゲートドライバの構成－１）
　図１９は、図１８に示す駆動を実現するための、本液晶表示装置のゲートドライバの構成を示す回路図である。図１９に示されるように、ゲートドライバＧＤはシフトレジスタ４５、列方向に並ぶ複数のＡＮＤ回路（６６ａ～６６ｆ）、および出力回路４６を備える。シフトレジスタ４５には、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとが入力される。シフトレジスタ４５の各段の出力は２系統に分かれ、その一方が奇数番目のＡＮＤ回路に入力され、これと隣り合う偶数番目のＡＮＤ回路に他方が入力される。また、ゲートドライバ出力制御信号ＧＯＥは２系統の信号（ＯＥｘ・ＯＥｙ）からなり、奇数番目のＡＮＤ回路に信号ＯＥｘの反転信号が入力され、偶数番目のＡＮＤ回路に信号ＯＥｙの反転信号が入力される。そして、１つのＡＮＤ回路の出力は出力回路４６を経てゲートオンパルス信号となり、１本の走査信号線に供給される。

　例えば、シフトレジスタ４５のある段からの出力が２系統に分かれており、その一方ＱｃがＡＮＤ回路６６ｃに入力され、他方ＱｄがＡＮＤ回路６６ｄに入力される。また、ＡＮＤ回路６６ｃには信号ＯＥｘの反転信号が入力され、ＡＮＤ回路６６ｄには信号ＯＥｙの反転信号が入力される。そして、ＡＮＤ回路６６ｃの出力は出力回路４６を経てゲートオンパルス信号Ｇｃとなり、走査信号線１６ｃに供給される。また、ＡＮＤ回路６６ｄの出力は出力回路４６を経てゲートオンパルス信号Ｇｄとなり、走査信号線１６ｄに供給される。

　同様に、シフトレジスタ４５の他段からの出力が２系統に分かれており、その一方ＱａがＡＮＤ回路６６ａに入力され、他方ＱｂがＡＮＤ回路６６ｂに入力される。また、ＡＮＤ回路６６ａには信号ＯＥｘの反転信号が入力され、ＡＮＤ回路６６ｂには信号ＯＥｙの反転信号が入力される。そして、ＡＮＤ回路６６ａの出力は出力回路４６を経てゲートオンパルス信号Ｇａとなり、走査信号線１６ａに供給される。また、ＡＮＤ回路６６ｂの出力は出力回路４６を経てゲートオンパルス信号Ｇｂとなり、走査信号線１６ｂに供給される。

　図２０は図１９のゲートドライバの動作を示すタイミングチャートである。同図に示されるように、例えば、信号ＯＥｘは、各フレームで常に「Ｌ」となる一方、信号ＯＥｙは、各水平走査期間の前端部で「Ｌ」となる。なお、信号ＯＥｘは常に「Ｌ」でなくてもよく、例えばゲートオンパルスの波形の立下りが鈍り、次の水平走査期間と重なるような場合には、各水平走査期間の後端部で「Ｈ」とすればよい。これにより、ゲートオンパルス信号Ｇｃ、Ｇａ、およびＧｅを、順次「Ｈ」（アクティブ）とし、同時に、ゲートオンパルス信号Ｇｄ、Ｇｂ、およびＧｆを、順次「Ｈ」（アクティブ）とすることができる。また、ゲートオンパルス信号Ｇｃ、Ｇａ、およびＧｅと、ゲートオンパルス信号Ｇｄ、Ｇｂ、およびＧｆとのそれぞれのゲートオンパルス（書き込みパルス）の幅（「Ｈ」期間（アクティブ期間））を異ならせることができる。これにより、図１８に示すような駆動が実現される。

　なお、図１９の構成によれば、ゲートオンパルス（書き込みパルス）の幅を適宜設定できるという効果に加えて、１画素に対応する２つの走査信号線それぞれに供給するゲートオンパルス信号を１つのシフトレジスタの同一段からの出力を用いて生成することができ、ドライバ構成を簡略化することができるという効果を得ることができる。

　（駆動方法－２）
　図２１は本液晶表示装置の他の駆動方法を示すタイミングチャートである。この図に示す各記号は、図１８に示す記号と同様である。また、この駆動方法においても、図１８に示されるように、データ信号線に供給する信号電位の極性を１水平走査期間（１Ｈ）ごとに反転させるとともに、各フレームにおける同一番目の水平走査期間に供給される信号電位の極性を１フレーム単位で反転させ、かつ同一水平走査期間においては隣接する２本のデータ信号線に逆極性の信号電位を供給し、各水平走査期間の冒頭においてチャージシェアを行っている。

　本駆動方法は、正規の書き込みの１水平走査期間前に、１画素に対応する上下２本の走査信号線を同時に選択し、１画素領域内の全ての画素電極にＶｃｏｍを供給するものである。

　具体的には、連続するフレームＦ１～フレームＦ４において、Ｆ１では、１画素に対応する上下２本の走査信号線ごとに順次選択（例えば、走査信号線１６ｃ・１６ｄ→走査信号線１６ａ・１６ｂ（図１参照））し、隣接する２本のデータ信号線の一方（例えば、データ信号線１５ｘ）には、ｎ番目の水平走査期間にプラス極性の信号電位を供給するとともに、その冒頭において、Ｖｃｏｍ信号を供給し、（ｎ＋１）番目の水平走査期間（例えば、画素電極１７ｃの書き込み期間含む）にマイナス極性の信号電位を供給するとともに、その冒頭において、Ｖｃｏｍ信号を供給し、（ｎ＋２）番目の水平走査期間（例えば、画素電極１７ａの書き込み期間含む）にプラス極性の信号電位を供給するとともに、その冒頭において、Ｖｃｏｍ信号を供給する。上記２本のデータ信号線の他方（例えば、データ信号線１５Ｘ）には、ｎ番目の水平走査期間にマイナス極性の信号電位を供給するとともに、その冒頭において、Ｖｃｏｍ信号を供給し、（ｎ＋１）番目の水平走査期間（例えば、画素電極１７Ｃの書き込み期間含む）にプラス極性の信号電位を供給するとともに、その冒頭において、Ｖｃｏｍ信号を供給し、（ｎ＋２）番目の水平走査期間（例えば、画素電極１７Ａの書き込み期間含む）にマイナス極性の信号電位を供給するとともに、その冒頭において、Ｖｃｏｍ信号を供給する。

　これにより、画素電極１７ｃ（マイナス極性）を含む副画素は「明」、画素電極１７ｄ（マイナス極性）を含む副画素は「暗」、画素電極１７Ｃ（プラス極性）を含む副画素は「明」、画素電極１７Ｄ（プラス極性）を含む副画素は「暗」、画素電極１７ａ（プラス極性）を含む副画素は「明」、画素電極１７ｂ（プラス極性）を含む副画素は「暗」となる。

　ここで、画素１０１に注目すると、正規の書き込みが行われる水平走査期間（ｎ＋２）よりも１水平走査期間前（ｎ＋１）に、トランジスタ１２ａ・１２ｂがともにオン状態となり、正規の信号電位が書き込まれる画素電極１７ａと、この画素電極１７ａに容量結合される画素電極１７ｂに、それぞれ、データ信号線１５ｘ・保持容量配線１８ｘからＶｃｏｍが供給される。そして、Ｖｃｏｍが供給されている期間内に、トランジスタ１２ａ・１２ｂがともにオフ状態となる。これにより、（ｎ＋１）番目の水平走査期間においてデータ信号線１５ｘに供給されるマイナス極性の信号電位は、前段の画素電極１７ｃへ、正規の書き込み信号として供給される一方、画素１０１内の画素電極１７ａへは供給されない。次の（ｎ＋２）番目の水平走査期間では、トランジスタ１２ａのみがオン状態となり、画素電極１７ａへ、冒頭にＶｃｏｍが供給された後、正規の書き込み信号としてのプラス極性の信号電位が供給される。

　この駆動方法により、Ｆ１においては、画素電極１７ｃ（マイナス極性）を含む副画素は「明」、画素電極１７ｄ（マイナス極性）を含む副画素は「暗」、画素電極１７Ｃ（プラス極性）を含む副画素は「明」、画素電極１７Ｄ（プラス極性）を含む副画素は「暗」、画素電極１７ａ（プラス極性）を含む副画素は「明」、画素電極１７ｂ（プラス極性）を含む副画素は「暗」となる。

　また、Ｆ２では、Ｆ１に対して、プラス極性とマイナス極性とが反転することになる。よって、画素電極１７ｃ（プラス極性）を含む副画素は「明」、画素電極１７ｄ（プラス極性）を含む副画素は「暗」、画素電極１７Ｃ（マイナス極性）を含む副画素は「明」、画素電極１７Ｄ（マイナス極性）を含む副画素は「暗」、画素電極１７ａ（マイナス極性）を含む副画素は「明」、画素電極１７ｂ（マイナス極性）を含む副画素は「暗」となる。以降のフレームＦ３・Ｆ４では、Ｆ１・Ｆ２の動作が繰り返される。

　このように、本駆動方法によれば、トランジスタ１２ｂをオフする時点において、画素電極１７ａには、データ信号線１５ｘからＶｃｏｍが供給され、画素電極１７ｂには、保持容量配線１８ｘからＶｃｏｍが供給されている。すなわち、正規の信号電位が画素電極１７ａに書き込まれる時点で、画素電極１７ａ・１７ｂの電位をＶｃｏｍに固定（リセット）することができる。これにより、容量結合電極（画素電極１７ｂ）に蓄積した電荷を確実に放電できるとともに、表示品位の低下を防ぐことができる。

　なお、本駆動方法では、正規の書き込みが行われる水平走査期間の一水平走査期間（１Ｈ）前に、上記リセット動作が行われる構成であるが、このリセット動作を行うタイミングは、特に限定されるものではなく、２Ｈ前もしくはそれよりも前であってもよい。さらに、上記リセット動作の回数は、１回に限定されるものではなく、複数回であってもよい。

　（ゲートドライバの構成－２）
　図２２は、図２１に示す駆動を実現するための、本液晶表示装置のゲートドライバの構成を示す回路図である。図２２に示されるように、ゲートドライバＧＤはシフトレジスタ４５、列方向に並ぶ複数のＡＮＤ回路（６６ａ～６６ｆ）、および出力回路４６を備える。シフトレジスタ４５には、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとが入力される。シフトレジスタ４５の各段の出力は２系統に分かれ、その一方が奇数番目のＡＮＤ回路に入力され、これと隣り合う偶数番目のＡＮＤ回路に他方が入力される。また、ゲートドライバ出力制御信号ＧＯＥは４系統の信号（ＯＥｘ１・ＯＥｘ２・ＯＥｙ１・ＯＥｙ２）からなり、奇数番目のＡＮＤ回路に順に信号ＯＥｘ１・ＯＥｘ２の反転信号が入力され、偶数番目のＡＮＤ回路に順に信号ＯＥｙ１・ＯＥｙ２の反転信号が入力される。そして、１つのＡＮＤ回路の出力は出力回路４６を経てゲートオンパルス信号となり、１本の走査信号線に供給される。

　例えば、シフトレジスタ４５のある段からの出力が２系統に分かれており、その一方ＱｃがＡＮＤ回路６６ｃに入力され、他方ＱｄがＡＮＤ回路６６ｄに入力される。また、ＡＮＤ回路６６ｃには信号ＯＥｘ１の反転信号が入力され、ＡＮＤ回路６６ｄには信号ＯＥｙ１の反転信号が入力される。そして、ＡＮＤ回路６６ｃの出力は出力回路４６を経てゲートオンパルス信号Ｇｃとなり、走査信号線１６ｃに供給される。また、ＡＮＤ回路６６ｄの出力は出力回路４６を経てゲートオンパルス信号Ｇｄとなり、走査信号線１６ｄに供給される。

　同様に、シフトレジスタ４５の他段からの出力が２系統に分かれており、その一方ＱａがＡＮＤ回路６６ａに入力され、他方ＱｂがＡＮＤ回路６６ｂに入力される。また、ＡＮＤ回路６６ａには信号ＯＥｘ２の反転信号が入力され、ＡＮＤ回路６６ｂには信号ＯＥｙ２の反転信号が入力される。そして、ＡＮＤ回路６６ａの出力は出力回路４６を経てゲートオンパルス信号Ｇａとなり、走査信号線１６ａに供給される。また、ＡＮＤ回路６６ｂの出力は出力回路４６を経てゲートオンパルス信号Ｇｂとなり、走査信号線１６ｂに供給される。

　図２３は図２２のゲートドライバの動作を示すタイミングチャートである。同図に示されるように、例えば、信号ＯＥｘ１・ＯＥｘ２は、それぞれ、２水平走査期間（２Ｈ）単位で構成され、２Ｈのうちの１Ｈでは「Ｌ」となる一方、他の１Ｈでは前端部が「Ｌ」、残りの部分が「Ｈ」（アクティブ）となる。そして、信号ＯＥｘ１・ＯＥｘ２は、互いに１Ｈ分ずれている。信号ＯＥｙ１・ＯＥｙ２は、それぞれ、２水平走査期間（２Ｈ）単位で構成され、２Ｈのうちの１Ｈでは前端部が「Ｌ」、残りの部分が「Ｈ」（アクティブ）となる一方、他の１Ｈでは「Ｈ」となる。そして、信号ＯＥｙ１・ＯＥｙ２は、互いに１Ｈ分ずれている。シフトレジスタ４５の出力Ｑは、２水平走査期間分「Ｈ」となる信号が、各段から順次出力される。これにより、図２１に示すような駆動が実現される。

　（駆動方法－３）
　図２４は本液晶表示装置の他の駆動方法を示すタイミングチャートである。上記駆動方法－２では、正規の書き込みの１水平走査期間前に、画素電極１７ａ・１７ｂにＶｃｏｍを供給した後、画素電極１７ａへの正規の書き込みが行われるまで、トランジスタ１２ａ・１２ｂをともにオフ状態にしている。これに対して、本駆動方法では、正規の書き込みの１水平走査期間前に、画素電極１７ａ・１７ｂにＶｃｏｍを供給した後、トランジスタ１２ｂのみをオフ状態にし、トランジスタ１２ａはオン状態のまま、画素電極１７ａに信号電位を供給する。以下では、駆動方法－２と重複する内容については説明を省略し、相違点を中心に、画素１０１を例に挙げて具体的に説明する。

　画素１０１に注目すると、正規の書き込みが行われる水平走査期間（ｎ＋２）よりも１水平走査期間前（ｎ＋１）に、トランジスタ１２ａ・１２ｂがともにオン状態となり、正規の信号電位が書き込まれる画素電極１７ａと、この画素電極１７ａに容量結合される画素電極１７ｂに、それぞれ、データ信号線１５ｘ・保持容量配線１８ｘからＶｃｏｍが供
給される。そして、Ｖｃｏｍが供給されている期間内に、トランジスタ１２ｂのみがオフ状態となる。これにより、（ｎ＋１）番目の水平走査期間においてデータ信号線１５ｘに供給されるマイナス極性の信号電位は、前段の画素電極１７ｃへ、正規の書き込み信号として供給される一方、画素１０１内の画素電極１７ａへも、同一の信号電位が供給される。すなわち、画素電極１７ａには、正規の書き込みの１Ｈ前に、前段の画素電極１７ｃ用のデータ信号（信号電位）が書き込まれる。トランジスタ１２ａはオン状態のままであるため、次の（ｎ＋２）番目の水平走査期間では、画素電極１７ａへ、冒頭にＶｃｏｍが供給された後、正規の書き込み信号としてのプラス極性の信号電位が供給される。

　このように、本駆動方法においても、上記駆動方法－２と同様、トランジスタ１２ｂをオフする時点において、画素電極１７ａには、データ信号線１５ｘからＶｃｏｍが供給され、画素電極１７ｂには、保持容量配線１８ｘからＶｃｏｍが供給されている。すなわち、正規の信号電位が画素電極１７ａに書き込まれる時点で、画素電極１７ａ・１７ｂの電位をＶｃｏｍに固定（リセット）することができる。そのため、画素電極１７ａ・１７ｂの電位がともに一旦Ｖｃｏｍになった後に、画素電極１７ａに正規の信号電位ではない信号電位が供給されたとしても、画素電極１７ａ・１７ｂにおける各容量の総和は変化しない。これにより、容量結合電極（画素電極１７ｂ）に蓄積した電荷を確実に放電できるとともに、表示品位の低下を防ぐことができる。

　（ゲートドライバの構成－３）
　図２５は、図２４に示す駆動を実現するための、本液晶表示装置のゲートドライバの構成を示す回路図である。図２５に示されるように、ゲートドライバＧＤはシフトレジスタ４５、列方向に並ぶ複数のＡＮＤ回路（６６ａ～６６ｆ）、および出力回路４６を備える。シフトレジスタ４５には、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとが入力される。シフトレジスタ４５の各段の出力は２系統に分かれ、その一方が奇数番目のＡＮＤ回路に入力され、これと隣り合う偶数番目のＡＮＤ回路に他方が入力される。また、ゲートドライバ出力制御信号ＧＯＥは３系統の信号（ＯＥｘ・ＯＥｙ１・ＯＥｙ２）からなり、奇数番目のＡＮＤ回路に信号ＯＥｘの反転信号が入力され、偶数番目のＡＮＤ回路に順に信号ＯＥｙ１・ＯＥｙ２の反転信号が入力される。そして、１つのＡＮＤ回路の出力は出力回路４６を経てゲートオンパルス信号となり、１本の走査信号線に供給される。

　例えば、シフトレジスタ４５のある段からの出力が２系統に分かれており、その一方ＱｃがＡＮＤ回路６６ｃに入力され、他方ＱｄがＡＮＤ回路６６ｄに入力される。また、ＡＮＤ回路６６ｃには信号ＯＥｘの反転信号が入力され、ＡＮＤ回路６６ｄには信号ＯＥｙ１の反転信号が入力される。そして、ＡＮＤ回路６６ｃの出力は出力回路４６を経てゲートオンパルス信号Ｇｃとなり、走査信号線１６ｃに供給される。また、ＡＮＤ回路６６ｄの出力は出力回路４６を経てゲートオンパルス信号Ｇｄとなり、走査信号線１６ｄに供給される。

　同様に、シフトレジスタ４５の他段からの出力が２系統に分かれており、その一方ＱａがＡＮＤ回路６６ａに入力され、他方ＱｂがＡＮＤ回路６６ｂに入力される。また、ＡＮＤ回路６６ａには信号ＯＥｘの反転信号が入力され、ＡＮＤ回路６６ｂには信号ＯＥｙ２の反転信号が入力される。そして、ＡＮＤ回路６６ａの出力は出力回路４６を経てゲートオンパルス信号Ｇａとなり、走査信号線１６ａに供給される。また、ＡＮＤ回路６６ｂの出力は出力回路４６を経てゲートオンパルス信号Ｇｂとなり、走査信号線１６ｂに供給される。

　図２６は図２５のゲートドライバの動作を示すタイミングチャートである。同図に示されるように、例えば、信号ＯＥｘは、各フレームで常に「Ｌ」となる。なお、信号ＯＥｘは常に「Ｌ」でなくてもよく、例えばゲートオンパルスの波形の立下りが鈍り、次の水平走査期間と重なるような場合には、各水平走査期間の後端部で「Ｌ」とすればよい。信号ＯＥｙ１・ＯＥｙ２は、それぞれ、２水平走査期間（２Ｈ）単位で構成され、２Ｈのうちの１Ｈでは前端部が「Ｌ」、残りの部分が「Ｈ」（アクティブ）となる一方、他の１Ｈでは「Ｈ」（アクティブ）となる。そして、信号ＯＥｙ１・ＯＥｙ２は、互いに１Ｈ分ずれている。シフトレジスタ４５の出力Ｑは、２水平走査期間分「Ｈ」となる信号が、各段から順次出力される。これにより、図２４に示すような駆動が実現される。

　（駆動方法－４）
　図２７は本液晶表示装置の他の駆動方法を示すタイミングチャートである。この図に示す各記号は、図１８に示す記号と同様である。また、この駆動方法においても、図１８に示されるように、データ信号線に供給する信号電位の極性を１水平走査期間（１Ｈ）ごとに反転させるとともに、各フレームにおける同一番目の水平走査期間に供給される信号電位の極性を１フレーム単位で反転させ、かつ同一水平走査期間においては隣接する２本のデータ信号線に逆極性の信号電位を供給し、各水平走査期間の冒頭においてチャージシェアを行っている。

　本駆動方法では、概略的には、画素電極（図１の画素電極１７ａ・１７ｃ・１７ｅ・１７Ａ・１７Ｃ・１７Ｅ）に正規の信号電位の書き込みが行われてから所定期間（例えば、１垂直走査期間（１Ｖ）のほぼ３分の２（２／３Ｖ）の期間）経過後、該画素電極（１７ａ・１７ｃ・１７ｅ・１７Ａ・１７Ｃ・１７Ｅ）、および、それらに容量結合される容量結合電極（図１の画素電極１７ｂ・１７ｄ・１７ｆ・１７Ｂ・１７Ｄ・１７Ｆ）に対して、電荷放電（リフレッシュ）用の信号電位（Ｖｃｏｍ）を供給する。これにより、表示ライン毎に黒表示の期間を挿入することが可能となるため、容量結合電極における蓄積電荷の放電効果に加えて、表示のインパルス化による尾引残像の低減を図ることができるという効果が得られる。

　具体的には、Ｆ１において、２／３Ｖ期間では、１画素に対応する上下２本の走査信号線のうちの一方ごとに順次選択（例えば、走査信号線１６ｃ→走査信号線１６ａ→走査信号線１６ｅ（図１参照））し、隣接する２本のデータ信号線の一方（例えば、データ信号線１５ｘ）には、１番目の水平走査期間（例えば、画素電極１７ｃ・１７ｄの書き込み期間含む）にプラス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７ａ・１７ｂの書き込み期間含む）にマイナス極性の信号電位を供給し、３番目の水平走査期間（例えば、画素電極１７ｅ・１７ｆの書き込み期間含む）にプラス極性の信号電位を供給する。上記２本のデータ信号線の他方（例えば、データ信号線１５Ｘ）には、１番目の水平走査期間（例えば、画素電極１７Ｃ・１７Ｄの書き込み期間含む）にマイナス極性の信号電位を供給し、２番目の水平走査期間（例えば、画素電極１７Ａ・１７Ｂの書き込み期間含む）にプラス極性の信号電位を供給し、３番目の水平走査期間（例えば、画素電極１７Ｅ・１７Ｆの書き込み期間含む）にマイナス極性の信号電位を供給する。なお、各水平走査期間の冒頭では、チャージシェア電位（Ｖｃｏｍ）が供給される。

　残りの１／３Ｖ期間では、各水平走査期間の冒頭において、１画素に対応する上下２本の走査信号線ごとに順次選択（例えば、走査信号線１６ｃ・１６ｄ→走査信号線１６ａ・１６ｂ→走査信号線１６ｅ・１６ｆ（図１参照））し、対応するデータ信号線（例えば、データ信号線１５ｘ・１５Ｘ）には、Ｖｃｏｍを供給する。

　画素１０１に注目すると、例えば、画素電極１７ａでは、ゲートオンパルス信号Ｇａに含まれる画素データ書き込みパルスＰｗによってトランジスタ１２ａがオン状態である間、トランジスタ１２ａのソース端子に接続されたデータ信号線１５ｘの電位がトランジスタ１２ａを介して画素電極１７ａに供給される。これにより、データ信号線１５ｘの電圧としてのデータ信号Ｓｖが画素電極１７ａに書き込まれる。その後、画像表示期間Ｔｄｐが経過すると、トランジスタ１２ａおよびトランジスタ１２ｂのゲート端子に、それぞれ黒電圧印加パルスＰｂが供給され、これによりトランジスタ１２ａ・１２ｂがオン状態である間、画素電極１７ａはトランジスタ１２ａを介してデータ信号線１５ｘに接続され、画素電極１７ｂはトランジスタ１２ｂを介して保持容量配線１８ｘに接続される。その結果、画素電極１７ｂの画素容量の蓄積電荷が放電されるとともに、画素電極１７ａ・１７ｂの画素容量は黒電圧（Ｖｃｏｍ）を印加された状態となる。

　したがって、画素１０１では、画像表示期間Ｔｄｐの間は、トランジスタ１２ａを介して画素電極１７ａに供給されるデータ信号線１５ｘの電位に対応する電圧を画素容量に保持することで、デジタル画像信号に基づく表示画素を形成する。一方、トランジスタ１２ａ・１２ｂのゲート端子にそれぞれ与えられるゲートオンパルス信号Ｇａ・Ｇｂに、黒電圧印加パルスＰｂが現れてから、ゲートオンパルス信号Ｇａに次の画素データ書込パルスＰｗが現れるまでの期間（１フレーム（１Ｖ）期間から画像表示期間Ｔｄｐを除いた残りの期間）Ｔｂｋは、画素容量に黒電圧（Ｖｃｏｍ）を保持することで黒の画素を形成する。

　なお、黒電圧印加パルスＰｂのパルス幅は短いため、画素容量における保持電圧を確実に黒電圧にするため、各フレーム期間において１水平走査期間（１Ｈ）の間隔で、少なくとも２個、好ましくは３個以上の黒電圧印加パルスＰｂが続けて当該走査信号線に印加される。図２７では、黒電圧印加パルスＰｂは、１フレーム期間（１Ｖ）において１水平走査期間（１Ｈ）の間隔で、連続して３個現れている。

　本駆動方法によれば、表示ライン毎に黒表示の期間が挿入されることで、駆動回路等の複雑化や動作周波数の増大を抑えつつ表示がインパルス化される。これにより、電荷の放電効果に加えて、動画における尾引残像が抑制され、動画表示の性能が改善される。

　ここで、本実施の形態１に係る液晶表示装置では、図２８に示す駆動方法を採用することもできる。すなわち、図２８に示すように、電荷放電用の走査信号線（１６ｂ・１６ｄ・１６ｆ）のオン期間（ゲートオンパルス幅）を、２水平走査期間（２Ｈ）に設定している。これにより、例えば図９の液晶パネル５ａの画素１０１では、トランジスタ１２ｂを介して保持容量配線１８ｘに接続される画素電極１７ｂに対して、本書き込みの２水平走査期間（２Ｈ）前からＣｓ電位（Ｖｃｏｍ）が供給される。そして、本書き込みの水平走査期間の冒頭では、画素電極１７ｂに対してＣｓ電位（Ｖｃｏｍ）が供給されるとともに、画素電極１７ａ・１７ａ′に対してチャージシェア電位（Ｖｃｏｍ）が供給される。これにより、本書き込み前の各画素電極の電位、特にフローティング状態の画素電極（容量結合電極）を確実にＶｃｏｍに固定することができるため、この容量結合電極に蓄積した電荷を確実に放電できるとともに、表示品位の低下を防ぐことができる。なお、電荷放電用の走査信号線（１６ｂ・１６ｄ・１６ｆ）のオン期間（ゲートオンパルス幅）は、２Ｈに限定されずそれ以上であってもよく、任意に設定することができる。

　なお、上記各駆動方法の説明では、１つの画素（例えば、画素１０１）内に画素電極が２つ（例えば、画素電極１７ａ・１７ｂ）形成されている場合の液晶パネルを例に挙げたが、画素電極が３つ形成されている場合にも同様に適用可能である。例えば、図９の液晶パネルでは、画素電極１７ａ′が画素電極１７ａに電気的に接続される構成であり、画素電極１７ａ′の電位変動が、画素電極１７ａの電位変動と同一となる。そのため、１つの画素内に形成される画素電極の数量に限らず、上記駆動方法を適用することができる。

　また、各駆動方法ではチャージシェア方式を採用した構成であるが、これに限定されるものではなく、他の方法として、例えば、１フレーム期間において全てのトランジスタをオンする期間を設け、このオン期間に全てのデータ信号線にＶｃｏｍを供給する構成としてもよい。

　本駆動方法におけるチャージシェア方式を実現するソースドライバの具体的な構成については、「液晶表示ユニットおよび液晶表示装置」の構成とともに後述する。

　（液晶パネルの具体例１－５）
　ここで、図２の液晶パネル５ａを図５９に示す構成としてもよい。図５９の液晶パネル５ａでは、行方向に隣り合う２つの画素（１０１・１０４）の一方（画素１０１）ではトランジスタ（１２ａ）に近接する方の画素電極（１７ａ）を該トランジスタ（１２ａ）に接続し、他方（画素１０４）ではトランジスタ（１２Ａ）から遠い方の画素電極（１７Ｂ）を該トランジスタ（１２Ａ）に接続している。

　図５９の液晶パネル５ａを備えた液晶表示装置においてデータ信号線１５ｘ・１５Ｘを、例えば図１８のように駆動すると、フレームＦ１では、全体として図６０（ａ）のようになり、フレームＦ２では、全体として図６０（ｂ）のようになる。以降のフレームＦ３・Ｆ４では、Ｆ１・Ｆ２の動作が繰り返される。

　図５８の液晶パネルによれば、明副画素同士が行方向に並んだり、暗副画素同士が行方向に並んだりすることがなくなるため、行方向のスジムラを低減することができる。

　〔実施の形態２〕
　本実施の形態２では、冒頭で説明したとおり、１画素領域内にトランジスタが３つ形成されている形態について説明する。

　図２９は本実施の形態２における本液晶パネルの一部を模式的に示す等価回路図である。図２９に示すように、液晶パネル５ｂは、列方向（図中上下方向）に延伸するデータ信号線（１５ｘ・１５Ｘ）、行方向（図中左右方向）に延伸する走査信号線（１６ａ～１６ｆ）、行および列方向に並べられた画素（１００～１０５）、保持容量配線（１８ｘ～１８ｚ）、および共通電極（対向電極）ｃｏｍを備え、各画素の構造は同一の構成である。なお、画素１００～１０２が含まれる画素列と、画素１０３～１０５が含まれる画素列とが隣接している。

　液晶パネル５ｂでは、１つの画素に対応して１本のデータ信号線と２本の走査信号線とが設けられており、画素１００に設けられた２つの画素電極１７ｃ・１７ｄ、画素１０１に設けられた２つの画素電極１７ａ・１７ｂ、および画素１０２に設けられた２つの画素電極１７ｅ・１７ｆが一列に配されるともに、画素１０３に設けられた２つの画素電極１７Ｃ・１７Ｄ、画素１０４に設けられた２つの画素電極１７Ａ・１７Ｂ、および画素１０５に設けられた２つの画素電極１７Ｅ・１７Ｆが一列に配され、画素電極１７ｃと１７Ｃ、画素電極１７ｄと１７Ｄ、画素電極１７ａと１７Ａ、画素電極１７ｂと１７Ｂ、および画素電極１７ｅと１７Ｅ、画素電極１７ｆと１７Ｆがそれぞれ行方向に隣接している。

　図２９に示すように、画素１０１では、画素電極１７ａおよび１７ｂが結合容量Ｃ１０１を介して接続され、画素電極１７ａが、走査信号線１６ａに接続されたトランジスタ１２ａを介してデータ信号線１５ｘに接続され、画素電極１７ｂが、走査信号線１６ｂに接続されたトランジスタ１２ｂを介して保持容量配線１８ｘに接続される。画素電極１７ａは、さらに、走査信号線１６ｂに接続されたトランジスタ１２ａ′（第３のトランジスタ）を介して保持容量配線１８ｘに接続される。画素電極１７ａおよび保持容量配線１８ｘ間に保持容量Ｃｈａが形成され、画素電極１７ｂおよび保持容量配線１８ｘ間に保持容量Ｃｈｂが形成され、画素電極１７ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極１７ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。

　このような構成によれば、画素１０１を例に挙げると、走査信号線１６ｂに接続されたトランジスタ１２ｂおよびトランジスタ１２ａ′によって、保持容量配線１８ｘの信号電位（Ｖｃｏｍなど）を、１つの画素１０１を構成するすべての画素電極１７ａ・１７ｂへ容易に、また同時に印加することができる。

　（液晶パネルの具体例２－１）
　液晶パネル５ｂの具体例２－１を図３０に示す。図３０の液晶パネル５ｂでは、画素１００および画素１０１に沿うようにデータ信号線１５ｘが設けられ、画素１０３および画素１０４に沿うようにデータ信号線１５Ｘが設けられ、保持容量配線１８ｙが画素１００・１０３それぞれを横切り、保持容量配線１８ｘが画素１０１・１０４それぞれを横切っている。

　画素１０１では、走査信号線１６ａ上に、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、走査信号線１６ｂ上に、トランジスタ１２ｂのソース電極８ｂおよびドレイン電極９ｂ、トランジスタ１２ａ′のソース電極８ａ′およびドレイン電極９ａ′が形成されている。ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａはコンタクト電極７７ａおよび結合容量電極３７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続されるとともに、結合容量電極３７ａは層間絶縁膜を介して画素電極１７ｂと重なっており、これによって画素電極１７ａ・１７ｂ間の結合容量Ｃ１０１（図２９参照）が形成される。

　また、トランジスタ１２ａ′のソース電極８ａ′は、トランジスタ１２ｂのドレイン電極９ｂに接続される。ドレイン電極９ａ′は、ドレイン引き出し配線２７ａ″に接続され、ドレイン引き出し配線２７ａ″はコンタクト電極７７ａ′に接続され、コンタクト電極７７ａ′はコンタクトホール１１ａ′を介して画素電極１７ａに接続される。

　また、結合容量電極３７ａがゲート絶縁膜を介して保持容量配線１８ｘと重なっており、これによって、保持容量Ｃｈａ（図２９参照）が形成され、画素電極１７ｂと保持容量配線１８ｘとの間で保持容量Ｃｈｂ（図２９参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。

　図３１は、図３０に示す液晶パネル５ｂに、上記実施の形態１において説明した図６に示す変形例１の液晶パネル５ａの構成を適用した場合を示している。すなわち、走査信号線１６ａ上のトランジスタ１２ａのドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａはコンタクト電極７７ａに接続され、コンタクト電極７７ａはコンタクトホール１１ａを介して画素電極１７ａに接続される。

　トランジスタ１２ｂのソース電極８ｂはソース引き出し配線２８ｂに接続され、ソース引き出し配線２８ｂは、コンタクトホール２８ａを介して保持容量配線１８ｘに接続される。ドレイン電極９ｂはドレイン引き出し配線２７ｂに接続され、ドレイン引き出し配線２７ｂはコンタクト電極７７ｂに接続され、コンタクト電極７７ｂはコンタクトホール１１ｂを介して画素電極１７ｂに接続される。

　また、トランジスタ１２ａ′のソース電極８ａ′は、トランジスタ１２ｂのドレイン電極９ｂに接続される。ドレイン電極９ａ′は、ドレイン引き出し配線２７ａ″に接続され、ドレイン引き出し配線２７ａ″はコンタクト電極７７ａ′および結合容量電極３７ａに接続され、コンタクト電極７７ａ′はコンタクトホール１１ａ′を介して画素電極１７ａに接続されるとともに、結合容量電極３７ａは層間絶縁膜を介して画素電極１７ｂと重なっており、これによって画素電極１７ａ・１７ｂ間の結合容量Ｃ１０１（図２９参照）が形成される。

　なお、図３１の他の構成例として、図３２に示す構成としてよい。すなわち、図３２に示す液晶パネル５ｂでは、走査信号線１６ｂに接続されるトランジスタ１２ｂ・１２ａ′が、個別に保持容量配線１８ｘに接続されている。具体的には、保持容量配線１８ｘに接続されるソース引き出し配線２８ｂが、トランジスタ１２ｂのソース電極８ｂ、およびトランジスタ１２ａ′のソース電極８ａ′に接続されている。

　（液晶パネルの具体例２－２）
　液晶パネル５ｂの具体例２－２に対応する等価回路図を図３３に示し、液晶パネル５ｂの具体例２－２を図３４に示す。

　図３３に示すとおり、各画素の構造は同一であり、１つの画素に対応して１本のデータ信号線と２本の走査信号線とが設けられており、画素１００に設けられた３つの画素電極１７ｃ・１７ｄ・１７ｃ′（図３３では、画素電極１７ｃ・ｃ′が互いに電気的に接続されている様子を示す）、画素１０１に設けられた３つの画素電極１７ａ・１７ｂ・１７ａ′、および画素１０２に設けられた３つの画素電極１７ｅ・１７ｆ・１７ｅ′が配されるともに、画素１０３に設けられた３つの画素電極１７Ｃ・１７Ｄ・１７Ｃ′、画素１０４に設けられた３つの画素電極１７Ａ・１７Ｂ・１７Ａ′、および画素１０５に設けられた３つの画素電極１７Ｅ・１７Ｆ・１７Ｅ′が配され、画素電極１７ｃと１７Ｃ、画素電極１７ｃ′と１７Ｃ′、画素電極１７ｄと１７Ｄ、画素電極１７ａと１７Ａ、画素電極１７ａ′と１７Ａ′、画素電極１７ｂと１７Ｂ、および画素電極１７ｅと１７Ｅ、画素電極１７ｅ′と１７Ｅ′、画素電極１７ｆと１７Ｆがそれぞれ行方向に隣接している。

　画素１０１を例に挙げると、画素１０１では、画素電極１７ａおよび１７ｂが結合容量Ｃ１０１を介して接続され、画素電極１７ａが、走査信号線１６ａに接続されたトランジスタ１２ａを介してデータ信号線１５ｘに接続され、画素電極１７ｂが、走査信号線１６ｂに接続されたトランジスタ１２ｂを介して保持容量配線１８ｘに接続され、画素電極１７ａと電気的に接続される画素電極１７ａ′が、トランジスタ１２ａ′・１２ｂを介して保持容量配線１８ｘに接続される。画素電極１７ａ・１７ａ′および保持容量配線１８ｘ間に保持容量Ｃｈａが形成され、画素電極１７ｂおよび保持容量配線１８ｘ間に保持容量Ｃｈｂが形成され、画素電極１７ａ・１７ａ′および共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極１７ｂおよび共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。

　図３４の液晶パネル５ｂでは、図３０の液晶パネルと同様、画素１００および画素１０１に沿うようにデータ信号線１５ｘが設けられ、画素１０３および画素１０４に沿うようにデータ信号線１５Ｘが設けられ、保持容量配線１８ｙが画素１００・１０３それぞれを横切り、保持容量配線１８ｘが画素１０１・１０４それぞれを横切っている。

　画素１０１では、走査信号線１６ａ上に、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、走査信号線１６ｂ上に、トランジスタ１２ｂのソース電極８ｂおよびドレイン電極９ｂ、トランジスタ１２ａ′のソース電極８ａ′およびドレイン電極９ａ′が形成されている。ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、コンタクト電極７７ａおよび結合容量電極３７ａに接続され、コンタクト電極７７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。結合容量電極３７ａは、層間絶縁膜を介して画素電極１７ｂと重なっており、これによって画素電極１７ａ・１７ｂ間の結合容量Ｃ１０１（図３３参照）が形成される。

　また、トランジスタ１２ａ′のソース電極８ａ′は、トランジスタ１２ｂのドレイン電極９ｂに接続される。ドレイン電極９ａ′は、ドレイン引き出し配線２７ａ″に接続され、ドレイン引き出し配線２７ａ″はコンタクト電極７７ａ′および結合容量電極３７ａに接続され、コンタクト電極７７ａ′はコンタクトホール１１ａ′を介して画素電極１７ａ′（第３の画素電極）に接続される。

　また、結合容量電極３７ａは、ゲート絶縁膜を介して保持容量配線１８ｘと重なっており、これによって、保持容量Ｃｈａ（図３３参照）が形成され、画素電極１７ｂと保持容量配線１８ｘとの間で保持容量Ｃｈｂ（図３３参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。

　ここで、本具体例２－２で示した液晶パネル５ｂを、図３５に示すように構成してもよい。すなわち、図３５に示す液晶パネル５ｂでは、画素電極の形状が、図３４に示す液晶パネル５ｂの画素電極の形状とは異なっており、具体的には、画素１０１を例に挙げると、画素電極１７ａ・１７ｂ・１７ａ′は、それぞれ、画素電極１７ａの一部が走査信号線１６ａに近接し、画素電極１７ａ′の一部が、走査信号線１６ｂに近接し、画素電極１７ｂの一方の端部が走査信号線１６ａに近接するとともに、他方の端部が走査信号線１６ｂに近接するように配されている。換言すると、画素電極１７ａ・１７ａ′それぞれの少なくとも一部が、走査信号線１６ａ・１６ｂのそれぞれに近接して配されるとともに、画素電極１７ｂは、走査信号線１６ａ・１６ｂ同士を繋ぐように、列方向に延びて配されている。なお、図３５において図３４に示す符号と同一の符号を付した部材は、同一の機能を有するものであるため、ここではその説明を省略する。

　この構成によれば、画素電極１７ａ・１７ａ′を含む副画素は「明」、画素電極１７ｂを含む副画素は「暗」となる。そして、この構成によれば、トランジスタ１２ａ・１２ｂからの各引き出し配線を、図３４に示す構成よりも削減することができる。また、画素電極１７ａ・１７ａ′を、互いに近接した位置で結合容量電極３７ａを介して接続できるため、同様に、結合容量電極３７ａにおける各引き出し配線を図３４に示す構成よりも削減することができる。よって、画素電極１７ｂを含む副画素の焼き付きの発生を抑えることができるという効果に加えて、引き出し線の断線の可能性を低減できるとともに、開口率を高めることができるという効果が得られる。

　（液晶パネルの具体例２－３）
　液晶パネル５ｂの具体例２－３に対応する等価回路図を図３６に示し、液晶パネル５ｂの具体例２－３を図３７に示す。

　図３６に示すとおり、各画素の構造は同一であり、１つの画素に対応して１本のデータ信号線と２本の走査信号線とが設けられており、画素１００に設けられた３つの画素電極１７ｄ・１７ｃ・１７ｄ′（図３６では、画素電極１７ｄ・ｄ′が互いに電気的に接続されている様子を示す）、画素１０１に設けられた３つの画素電極１７ｂ・１７ａ・１７ｂ′、および画素１０２に設けられた３つの画素電極１７ｆ・１７ｅ・１７ｆ′が配されるともに、画素１０３に設けられた３つの画素電極１７Ｄ・１７Ｃ・１７Ｄ′、画素１０４に設けられた３つの画素電極１７Ｂ・１７Ａ・１７Ｂ′、および画素１０５に設けられた３つの画素電極１７Ｆ・１７Ｅ・１７Ｆ′が配され、画素電極１７ｄと１７Ｄ、画素電極１７ｃと１７Ｃ、画素電極１７ｄ′と１７Ｄ′、画素電極１７ｂと１７Ｂ、画素電極１７ａと１７Ａ、画素電極１７ｂ′と１７Ｂ′、および画素電極１７ｆと１７Ｆ、画素電極１７ｅと１７Ｅ、画素電極１７ｆ′と１７Ｆ′がそれぞれ行方向に隣接している。

　画素１０１を例に挙げると、画素１０１では、画素電極１７ａおよび１７ｂが結合容量Ｃ１０１を介して接続され、画素電極１７ａが、走査信号線１６ａに接続されたトランジスタ１２ａを介してデータ信号線１５ｘに接続され、互いに電気的に接続された画素電極１７ｂ・１７ｂ′が、画素電極１７ａに容量結合されるとともに走査信号線１６ｂに接続されたトランジスタ１２ｂを介して保持容量配線１８ｘに接続される。画素電極１７ａは、さらに、走査信号線１６ｂに接続されたトランジスタ１２ａ′（第３のトランジスタ）を介して保持容量配線１８ｘに接続される。画素電極１７ａおよび保持容量配線１８ｘ間に保持容量Ｃｈａが形成され、画素電極１７ｂ・１７ｂ′および保持容量配線１８ｘ間に保持容量Ｃｈｂが形成され、画素電極１７ａおよび共通電極ｃｏｍ間に液晶容量Ｃｌａが形成され、画素電極１７ｂ・１７ｂ′および共通電極ｃｏｍ間に液晶容量Ｃｌｂが形成されている。

　図３７の液晶パネル５ａでは、図３０の液晶パネルと同様、画素１００および画素１０１に沿うようにデータ信号線１５ｘが設けられ、画素１０３および画素１０４に沿うようにデータ信号線１５Ｘが設けられ、保持容量配線１８ｙが画素１００・１０３それぞれを横切り、保持容量配線１８ｘが画素１０１・１０４それぞれを横切っている。

　画素１０１では、走査信号線１６ａ上に、トランジスタ１２ａのソース電極８ａおよびドレイン電極９ａが形成され、走査信号線１６ｂ上に、トランジスタ１２ｂのソース電極８ｂおよびドレイン電極９ｂ、トランジスタ１２ａ′のソース電極８ａ′およびドレイン電極９ａ′が形成されている。ソース電極８ａはデータ信号線１５ｘに接続される。ドレイン電極９ａはドレイン引き出し配線２７ａに接続され、ドレイン引き出し配線２７ａは、結合容量電極３７ａおよびコンタクト電極７７ａに接続され、コンタクト電極７７ａは、コンタクトホール１１ａを介して画素電極１７ａに接続される。結合容量電極３７ａは、層間絶縁膜を介して画素電極１７ｂと重なっており、これによって画素電極１７ａ・１７ｂ間の結合容量Ｃ１０１（図３６参照）が形成される。

　また、トランジスタ１２ｂのソース電極８ｂはソース引き出し配線２８ｂに接続され、ソース引き出し配線２８ｂは、コンタクトホール２８ａを介して保持容量配線１８ｘに接続される。ドレイン電極９ｂはドレイン引き出し配線２７ｂに接続され、ドレイン引き出し配線２７ｂはコンタクト電極７７ｂに接続され、コンタクト電極７７ｂはコンタクトホール１１ｂを介して画素電極１７ｂに接続される。ドレイン引き出し配線２７ｂは、さらにコンタクト電極７７ｂ′に接続され、コンタクト電極７７ｂ′はコンタクトホール１１ｂ′を介して画素電極１７ｂ′に接続される。

　また、結合容量電極３７ａは、ゲート絶縁膜を介して保持容量配線１８ｘと重なっており、これによって、保持容量Ｃｈａ（図３６参照）が形成され、画素電極１７ｂと保持容量配線１８ｘとの間で保持容量Ｃｈｂ（図３６参照）が形成される。なお、他の画素の構成（各部材の形状および配置並びに接続関係）は画素１０１のそれと同じである。

　また、本具体例２－３で示した液晶パネル５ｂを、図３８に示すように構成してもよい。すなわち、図３８に示す液晶パネル５ｂでは、図３５で示した液晶パネル５ｂと同様、画素電極の形状が、図３７に示す液晶パネル５ｂの画素電極の形状とは異なっており、具体的には、画素１０１を例に挙げると、画素電極１７ｂ・１７ａ・１７ｂ′は、それぞれ、画素電極１７ｂの一部が走査信号線１６ａに近接し、画素電極１７ｂ′の一部が、走査信号線１６ｂに近接し、画素電極１７ａの一方の端部が走査信号線１６ａに近接するとともに、他方の端部が走査信号線１６ｂに近接するように配されている。換言すると、画素電極１７ｂ・１７ｂ′それぞれの少なくとも一部が、走査信号線１６ａ・１６ｂのそれぞれに近接して配されるとともに、画素電極１７ａは、走査信号線１６ａ・１６ｂ同士を繋ぐように、列方向に延びて配されている。なお、図３８において図３７に示す符号と同一の符号を付した部材は、同一の機能を有するものであるため、ここではその説明を省略する。

　この構成によれば、画素電極１７ａを含む副画素は「明」、画素電極１７ｂ・１７ｂ′を含む副画素は「暗」となる。そして、この構成においても、図３５に示す構成と同様、引き出し線の断線の可能性を低減できるとともに、開口率を高めることができるという効果も得られる。

　（液晶表示装置の駆動方法について）
　本実施の形態２に係る液晶パネル５ｂを備えた液晶表示装置における駆動方法についても、上記実施の形態１で説明した各駆動方法（駆動方法－１、駆動方法－２、駆動方法－３、駆動方法－４）を適用することができる。

　また、本実施の形態２に係る液晶パネル５ｂを備えた液晶表示装置では、１画素領域内の画素電極それぞれが、電荷放電用の走査信号線に接続されたトランジスタを介して、保持容量配線１８ｘに接続される。具体的には、図３４の液晶パネル５ｂを例に挙げると、画素１０１内の画素電極１７ａ・１７ａ′が、トランジスタ１２ａ′・１２ｂを介して保持容量配線１８ｘに接続され、画素電極１７ｂが、トランジスタ１２ｂを介して保持容量配線１８ｘに接続される。また、図３６の液晶パネル５ｂでは、画素１０１内の画素電極１７ａが、トランジスタ１２ａ′・１２ｂを介して保持容量配線１８ｘに接続され、画素電極１７ｂ・１７ｂ′が、トランジスタ１２ｂを介して保持容量配線１８ｘに接続される。このように、１画素領域内の各画素電極（１７ａ・１７ａ′・１７ｂ・１７ｂ′）は、対応するトランジスタ（１２ａ′・１２ｂ）を介して、保持容量配線１８ｘに接続される。

　そのため、本実施の形態２に係る液晶表示装置の駆動方法では、上記各駆動方法（駆動方法－１、駆動方法－２、駆動方法－３、駆動方法－４）において、電荷放電用の走査信号線（１６ｂ・１６ｄ・１６ｆ）のみを選択することにより、各画素電極にＣｓ電位（Ｖｃｏｍ）を供給する方法としてもよい。この方法を示すタイミングチャートを、図３９～図４１に示す。図３９は、図１８に示す駆動方法－１に対応し、図４０は、図２１および図２４に示す駆動方法－２および駆動方法－３に対応し、図４１は、図２７に示す駆動方法－４に対応する。これらの駆動方法によれば、１画素領域内の各画素電極の電位をリセット（Ｖｃｏｍ電位に固定）することができる。これにより、容量結合電極に蓄積した電荷を確実に放電できるとともに、表示品位の低下を防ぐことができる。

　また、図３９～図４１に示す駆動方法では、電荷放電用の走査信号線（１６ｂ・１６ｄ・１６ｆ）のみを選択することにより、各画素電極にＣｓ電位（Ｖｃｏｍ）を供給することができるため、チャージシェア方式を採用しなくてもよい。図４２～図４４は、図３９～図４１に示す駆動方法において、チャージシェア方式を採用しない場合のタイミングチャートを示している。

　さらに、本実施の形態２に係る液晶表示装置では、図４５に示す駆動方法を採用することもできる。すなわち、図４５に示すように、電荷放電用の走査信号線（１６ｂ・１６ｄ・１６ｆ）のオン期間（ゲートオンパルス幅）を、２水平走査期間（２Ｈ）に設定している。これにより、例えば図３４の液晶パネル５ｂの画素１０１では、トランジスタ１２ａ′・１２ｂを介して保持容量配線１８ｘに接続される各画素電極１７ａ・１７ｂ・１７ａ′に対して、本書き込みの２水平走査期間（２Ｈ）前にＣｓ電位（Ｖｃｏｍ）が供給される。そのため、本書き込み前の各画素電極１７ａ・１７ｂ・１７ａ′の電位を確実にＶｃｏｍに固定することができるため、容量結合電極に蓄積した電荷を確実に放電できるとともに、表示品位の低下を防ぐことができる。なお、電荷放電用の走査信号線（１６ｂ・１６ｄ・１６ｆ）のオン期間（ゲートオンパルス幅）は、２Ｈに限定されずそれ以上であってもよく、任意に設定することができる。また、この駆動方法においても、チャージシェア方式を採用しなくてもよい。

　ここで、上記実施の形態１・２に示した各液晶パネル５ａ・５ｂは、周知の構成と組み合わせることも可能であり、例えば図４６に示すようにＭＶＡ（Multidomain Vertical Alignment）構造とすることもできる。図４６では、図２に示した液晶パネル５ａをＭＶＡ構造とした場合を構成を示している。なお、本液晶パネル５ａは、アクティブマトリクス基板と液晶層とカラーフィルタ基板とを備えるが、図４６では、液晶層は図示せず、カラーフィルタ基板についてはリブのみを図示している。図４７は、図４６の一部を拡大した平面図である。以下では、画素１０１を例に挙げて説明する。

　図４７に示すように、画素１０１は、画素電極１７ａを含む副画素（以下、「第１副画素」）、および、画素電極１７ｂを含む副画素（以下、「第２副画素」）から構成される。第１副画素には、第１リブＬ１とスリット（画素電極スリット）Ｓ１～Ｓ４とからなる第１配向規制用構造物が設けられ、第２副画素には、第２リブＬ２とスリット（画素電極スリット）Ｓ５～Ｓ８とからなる第２配向規制用構造物が設けられる。

　画素１０１においては、走査信号線１６ａ側に位置する第１副画素が、走査信号線１６ａに沿う端部Ｅ１とこれと向き合う端部Ｅ２とを有し、走査信号線１６ｂ側に位置する第２副画素が、走査信号線１６ｂに沿う端部Ｅ１とこれに向き合う端部Ｅ２とを有する。ここで、カラーフィルタ基板の第１副画素に対応する部分には、行方向（図中左→右方向）に視てＶ字形状をなす第１リブＬ１が、端部Ｅ１に始端部Ｔが位置するとともに端部Ｅ２に終端部Ｍが位置するように設けられ、カラーフィルタ基板の第２副画素に対応する部分にも、行方向（図中左→右方向）に視てＶ字形状をなす第２リブＬ２が、端部Ｅ１に始端部Ｔが位置するとともに端部Ｅ２に終端部Ｍが位置するように設けられる。すなわち、第１リブＬ１の向きと第２リブＬ２の向きは同方向である。

　さらに、画素電極１７ａには第１リブＬ１に対応して複数のスリットＳ１～Ｓ４が設けられるとともに、画素電極１７ｂには第２リブＬ２に対応して複数のスリットＳ５～Ｓ８が設けられている。ここで、スリットＳ１・Ｓ３は、第１リブＬ１の始端部Ｔから屈折部Ｋまでの部分とほぼ平行となるようにその両側に設けられ、スリットＳ２・Ｓ４は第１リブＬ１の屈折部Ｋから終端部Ｍまでの部分とほぼ平行となるようにその両側に設けられ、スリットＳ６・Ｓ８は第２リブＬ２の始端部Ｔから屈折部Ｋまでの部分とほぼ平行となるようにその両側に設けられ、スリットＳ５・Ｓ７は第２リブＬ２の屈折部Ｋから終端部Ｍまでの部分とほぼ平行となるようにその両側に設けられており、スリットＳ５～Ｓ８の形状および第２リブＬ２に対する配置位置は、スリットＳ１～Ｓ４の形状および第１リブＬ１に対する配置位置と同様である。なお、第１および第２リブＬ１・Ｌ２それぞれにおいて、始端部Ｔ、屈折部Ｋ、および終端部Ｍがなす角（∠ＴＫＭ）はおよそ９０°である。

　このように、スリットＳ１、第１リブＬ１の一辺（ＴＫ部分）、およびスリットＳ３はそれぞれ平行で、かつ走査信号線１６ａに対して斜めに（約－１３５°をなして）延伸し、スリットＳ２、第１リブＬ１の一辺（ＫＭ部分）、およびスリットＳ４はそれぞれ平行で、かつ走査信号線１６ａに対して斜めに（約－４５°をなして）延伸しており、第１リブＬ１の一辺（ＴＫ部分）の一部とスリットＳ３の一部とが第１副画素の端部Ｅ１（走査信号線１６ａに沿う部分）に位置している。一方、スリットＳ６、第２リブＬ２の一辺（ＴＫ部分）、およびスリットＳ８はそれぞれ平行で、かつ走査信号線１６ｂに対して斜めに（約１３５°をなして）延伸し、スリットＳ５、第２リブＬ２の一辺（ＫＭ部分）、およびスリットＳ７はそれぞれ平行で、かつ走査信号線１６ｂに対して斜め（約４５°をなして）に延伸しており、上記第２リブＬ２の一辺（ＴＫ部分）の一部とスリットＳ８の一部とが第２副画素の端部Ｅ１（走査信号線１６ｂに沿う部分）に位置している。

　本液晶パネル５ａを用いた液晶表示装置によれば、広視野角化を実現することができるという効果を得ることができる。また、本液晶パネル５ａでは、図４６に示すように、リブＬ１・Ｌ２の向きを、列方向に隣接する２つの画素（例えば画素１０１と画素１０４）どうしで逆にしているため、特定の配向領域に偏って配向乱れの影響を受けることがなくなる。これにより、視野角特性の優れた液晶表示装置を実現することができる。

　なお、本液晶パネルではカラーフィルタ基板にリブが設けられている形態を示したがこれにかぎることはなく、カラーフィルタ基板に設けられたリブの代わりにスリットを設けてもよい。

　（液晶表示ユニット、液晶表示装置の構成）
　最後に、本発明の液晶表示ユニットおよび液晶表示装置の構成例について説明する。上記各実施の形態では、以下のようにして、本液晶表示ユニットおよび液晶表示装置を構成する。すなわち、液晶パネル（５ａ・５ｂ）の両面に、２枚の偏光板Ａ・Ｂを、偏光板Ａの偏光軸と偏光板Ｂの偏光軸とが互いに直交するように貼り付ける。なお、偏光板には必要に応じて、光学補償シート等を積層してもよい。次に、図４８（ａ）に示すように、ドライバ（ゲートドライバ２０２、ソースドライバ２０１）を接続する。ここでは、一例として、ドライバをＴＣＰ（Tape Career Package）方式による接続について説明する。まず、液晶パネルの端子部にＡＣＦ（Anisotropic Conductive Film）を仮圧着する。ついで、ドライバが乗せられたＴＣＰをキャリアテープから打ち抜き、パネル端子電極に位置合わせし、加熱、本圧着を行う。その後、ドライバＴＣＰ同士を連結するための回路基板２０９（ＰＷＢ：Printed Wiring Board）とＴＣＰの入力端子とをＡＣＦで接続する。これにより、液晶表示ユニット２００が完成する。その後、図４８（ｂ）に示すように、液晶表示ユニットの各ドライバ（２０１・２０２）に、回路基板２０３を介して表示制御回路２０９を接続し、照明装置（バックライトユニット）２０４と一体化することで、液晶表示装置２１０となる。

　図４９（ａ）に、本液晶表示装置において、リフレッシュ期間を設ける場合のソースドライバの構成を示す。図４９（ａ）に示すように、この場合のソースドライバには、各データ信号線に対応してバッファ３１と、データ出力用スイッチＳＷａと、リフレッシュ用スイッチＳＷｂとが設けられる。バッファ３１には対応するデータｄが入力され、バッファ３１の出力は、データ出力用スイッチＳＷａを介してデータ信号線への出力端に接続されている。また、隣り合う２本のデータ信号線それぞれに対応する出力端は、リフレッシュ用スイッチＳＷｂを介して互いに接続されている。すなわち、各リフレッシュ用スイッチＳＷｂは直列に接続され、その一端がリフレッシュ電位供給源３５（Ｖｃｏｍ）に接続されている。ここで、データ出力用スイッチＳＷａのゲート端子には、チャージシェア信号ｓｈがインバータ３３を介して入力され、リフレッシュ用スイッチＳＷｂのゲート端子には、チャージシェア信号ｓｈが入力される。

　なお、図４９（ａ）に示すソースドライバを図４９（ｂ）のように構成してもよい。すなわち、リフレッシュ用スイッチＳＷｃを、対応するデータ信号線とリフレッシュ電位供給源３５（Ｖｃｏｍ）にのみに接続し、各リフレッシュ用スイッチＳＷｃを直列に接続しない構成とする。こうすれば、各データ信号線に速やかにリフレッシュ電位を供給することができる。

　ここで、上記したソースドライバの構成ではリフレッシュ電位をＶｃｏｍとしているがこれに限定されない。例えば、同一データ信号線に１水平走査期間前に供給された信号電位のレベルと現水平走査期間に供給すべき信号電位とに基づいて適切なリフレッシュ電位を算出しておき、このリフレッシュ電位を該データ信号線に供給してもよい。この場合のソースドライバの構成を図５０に示す。該構成では、各データ信号線に対応して、データ出力用バッファ１１０と、リフレッシュ用バッファ１１１と、データ出力用スイッチＳＷａと、リフレッシュ用スイッチＳＷｅとが設けられる。データ出力用バッファ１１０には対応するデータｄが入力され、データ出力用バッファ１１０の出力は、データ出力用スイッチＳＷａを介してデータ信号線への出力端に接続されている。リフレッシュ用バッファ１１１には、対応する非画像データＮ（１水平走査期間前に供給された信号電位のレベルと現水平走査期間に供給すべき信号電位とに基づいて決定された最適なリフレッシュ電位に対応するデータ）が入力され、リフレッシュ用バッファ１１１の出力は、リフレッシュ用スイッチＳＷｅを介してデータ信号線への出力端に接続されている。

　本願でいう「電位の極性」とは、基準となる電位に対する高（プラス）・低（マイナス）を意味する。ここで、基準となる電位は、共通電極（対向電極）の電位であるＶｃｏｍ（コモン電位）であってもその他任意の電位であってもよい。

　図５１は、本液晶表示装置の構成を示すブロック図である。同図に示されるように、本液晶表示装置は、表示部（液晶パネル）と、ソースドライバ（ＳＤ）と、ゲートドライバ（ＧＤ）と、表示制御回路とを備えている。ソースドライバはデータ信号線を駆動し、ゲートドライバは走査信号線を駆動し、表示制御回路は、ソースドライバおよびゲートドライバを制御する。

　表示制御回路は、外部の信号源（例えばチューナー）から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取る。また、表示制御回路は、受け取ったこれらの信号Ｄｖ，ＨＳＹ，ＶＳＹ，Ｄｃに基づき、そのデジタルビデオ信号Ｄｖの表す画像を表示部に表示させるための信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、チャージシェア信号ｓｈと、表示すべき画像を表すデジタル画像信号ＤＡ（ビデオ信号Ｄｖに対応する信号）と、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号（走査信号出力制御信号）ＧＯＥとを生成し、これらを出力する。

　より詳しくは、ビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして表示制御回路から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成し、水平同期信号ＨＳＹに基づき１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートスタートパルス信号ＧＳＰを生成し、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹおよび制御信号Ｄｃに基づきチャージシェア信号ｓｈ、ならびにゲートドライバ出力制御信号ＧＯＥを生成する。

　上記のようにして表示制御回路において生成された信号のうち、デジタル画像信号ＤＡ、チャージシェア信号ｓｈ、信号電位（データ信号電位）の極性を制御する信号ＰＯＬ、データスタートパルス信号ＳＳＰ、およびデータクロック信号ＳＣＫは、ソースドライバに入力され、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとゲートドライバ出力制御信号ＧＯＥとは、ゲートドライバに入力される。

　ソースドライバは、デジタル画像信号ＤＡ、データクロック信号ＳＣＫ、チャージシェア信号ｓｈ、データスタートパルス信号ＳＳＰ、および極性反転信号ＰＯＬに基づき、デジタル画像信号ＤＡの表す画像の各走査信号線における画素値に相当するアナログ電位（信号電位）を１水平走査期間毎に順次生成し、これらのデータ信号をデータ信号線（例えば、１５ｘ・１５Ｘ）に出力する。

　ゲートドライバは、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとに基づき、ゲートオンパルス信号を生成し、これらを走査信号線に出力し、これによって走査信号線を選択的に駆動する。

　上記のようにソースドライバおよびゲートドライバにより表示部（液晶パネル）のデータ信号線および走査信号線が駆動されることで、選択された走査信号線に接続されたトランジスタ（ＴＦＴ）を介して、データ信号線から画素電極に信号電位が書き込まれる。これにより各副画素の液晶層に電圧が印加され、これによってバックライトからの光の透過量が制御され、デジタルビデオ信号Ｄｖの示す画像が各副画素に表示される。

　次に、本液晶表示装置をテレビジョン受信機に適用するときの一構成例について説明する。図５２は、テレビジョン受信機用の液晶表示装置８００の構成を示すブロック図である。液晶表示装置８００は、液晶表示ユニット８４と、Ｙ／Ｃ分離回路８０と、ビデオクロマ回路８１と、Ａ／Ｄコンバータ８２と、液晶コントローラ８３と、バックライト駆動回路８５と、バックライト８６と、マイコン（マイクロコンピュータ）８７と、階調回路８８とを備えている。なお、液晶表示ユニット８４は、液晶パネルと、これを駆動するためのソースドライバおよびゲートドライバとで構成される。

　上記構成の液晶表示装置８００では、まず、テレビジョン信号としての複合カラー映像信号Ｓｃｖが外部からＹ／Ｃ分離回路８０に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路８１にて光の３原色に対応するアナログＲＧＢ信号に変換され、さらに、このアナログＲＧＢ信号はＡ／Ｄコンバータ８２により、デジタルＲＧＢ信号に変換される。このデジタルＲＧＢ信号は液晶コントローラ８３に入力される。また、Ｙ／Ｃ分離回路８０では、外部から入力された複合カラー映像信号Ｓｃｖから水平および垂直同期信号も取り出され、これらの同期信号もマイコン８７を介して液晶コントローラ８３に入力される。

　液晶表示ユニット８４には、液晶コントローラ８３からデジタルＲＧＢ信号が、上記同期信号に基づくタイミング信号と共に所定のタイミングで入力される。また、階調回路８８では、カラー表示の３原色Ｒ，Ｇ，Ｂそれぞれの階調電位が生成され、それらの階調電位も液晶表示ユニット８４に供給される。液晶表示ユニット８４では、これらのＲＧＢ信号、タイミング信号および階調電位に基づき内部のソースドライバやゲートドライバ等により駆動用信号（データ信号＝信号電位、走査信号等）が生成され、それらの駆動用信号に基づき、内部の液晶パネルにカラー画像が表示される。なお、この液晶表示ユニット８４によって画像を表示するには、液晶表示ユニット内の液晶パネルの後方から光を照射する必要があり、この液晶表示装置８００では、マイコン８７の制御の下にバックライト駆動回路８５がバックライト８６を駆動することにより、液晶パネルの裏面に光が照射される。上記の処理を含め、システム全体の制御はマイコン８７が行う。なお、外部から入力される映像信号（複合カラー映像信号）としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号なども使用可能であり、この液晶表示装置８００では、様々な映像信号に基づいた画像表示が可能である。

　液晶表示装置８００でテレビジョン放送に基づく画像を表示する場合には、図５３に示すように、液晶表示装置８００にチューナー部９０が接続され、これによって本テレビジョン受像機６０１が構成される。このチューナー部９０は、アンテナ（不図示）で受信した受信波（高周波信号）の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換し、この中間周波信号を検波することによってテレビジョン信号としての複合カラー映像信号Ｓｃｖを取り出す。この複合カラー映像信号Ｓｃｖは、既述のように液晶表示装置８００に入力され、この複合カラー映像信号Ｓｃｖに基づく画像が該液晶表示装置８００によって表示される。

　図５４は、本テレビジョン受像機の一構成例を示す分解斜視図である。同図に示すように、本テレビジョン受像機６０１は、その構成要素として、液晶表示装置８００の他に第１筐体８０１および第２筐体８０６を有しており、液晶表示装置８００を第１筐体８０１と第２筐体８０６とで包み込むようにして挟持した構成となっている。第１筐体８０１には、液晶表示装置８００で表示される画像を透過させる開口部８０１ａが形成されている。また、第２筐体８０６は、液晶表示装置８００の背面側を覆うものであり、当該表示装置８００を操作するための操作用回路８０５が設けられると共に、下方に支持用部材８０８が取り付けられている。

　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。

　本発明の液晶パネルおよび液晶表示装置は、例えば液晶テレビに好適である。

　５ａ・５ｂ　液晶パネル
　１１ａ・１１ａ′・１１ｂ・１１ｂ′　コンタクトホール
　１２ａ～１２ｆ・１２Ａ～１２Ｆ　トランジスタ
　１５ｘ・１５Ｘ　データ信号線
　１６ａ～１６ｆ　走査信号線
　１７ａ～１７ｆ　画素電極
　１７Ａ～１７Ｆ　画素電極
　１７ａ′～１７ｆ′　画素電極
　１７Ａ′～１７Ｆ′　画素電極
　１８ｘ～１８ｚ　保持容量配線
　２１　有機ゲート絶縁膜
　２２　無機ゲート絶縁膜
　２４　半導体層
　２５　無機層間絶縁膜
　２６　有機層間絶縁膜
　２７ａ・２７ｂ・２７ａ″　ドレイン引き出し配線
　２７ａ′　結合容量電極延伸部
　２８ａ　コンタクトホール
　２８ｂ　ソース引き出し配線
　２８ｂ′　延伸部（第１の延伸部）
　２８ｂ″　延伸部（第２の延伸部）
　３７ａ　結合容量電極
　６７ｂ　保持容量電極
　１１ａ・１１ａ′・１１ｂ・１１ｂ′　コンタクトホール
　７７ａ・７７ａ′・７７ｂ・７７ｂ′　コンタクト電極
　８４　液晶表示ユニット
　１００～１０５　画素
　２００・２１０　液晶表示ユニット
　６０１　テレビジョン受像機
　８００　液晶表示装置
　Ｃ１００～Ｃ１０５　結合容量

Claims

　データ信号線と、保持容量配線と、第１および第２の走査信号線と、上記データ信号線および上記第１の走査信号線に接続された第１のトランジスタと、上記保持容量配線および上記第２の走査信号線に接続された第２のトランジスタと、１つの画素領域内に形成された第１および第２の画素電極とを備え、
　上記第１の画素電極は、上記第１のトランジスタを介して上記データ信号線に接続され、
　上記第２の画素電極は、容量を介して上記第１の画素電極に接続されるとともに、上記第２のトランジスタを介して上記保持容量配線に接続されていることを特徴とするアクティブマトリクス基板。
　上記画素領域内に形成された第３の画素電極をさらに備え、
　上記第３の画素電極は、上記第１の画素電極と電気的に接続されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
　上記画素領域内に形成された第３の画素電極をさらに備え、
　上記第３の画素電極は、上記第１の画素電極に容量を介して接続されるとともに、上記第２の画素電極と電気的に接続されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
　上記第２の走査信号線に接続された第３のトランジスタをさらに備え、
　上記第２の画素電極は、さらに、上記第３のトランジスタを介して上記保持容量配線に接続されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
　上記第２の走査信号線に接続された第３のトランジスタをさらに備え、
　上記第３の画素電極は、さらに、上記第３のトランジスタを介して上記保持容量配線に接続されていることを特徴とする請求項２に記載のアクティブマトリクス基板。
　上記第２の走査信号線に接続された第３のトランジスタをさらに備え、
　上記第１の画素電極は、さらに、上記第３のトランジスタを介して上記保持容量配線に接続されていることを特徴とする請求項３に記載のアクティブマトリクス基板。
　上記第２のトランジスタは、それぞれの導通電極が上記第２の走査信号線に重ならないように形成されていることを特徴とする請求項１～３のいずれか１項に記載のアクティブマトリクス基板。
　上記第２および第３のトランジスタは、それぞれの導通電極が上記第２の走査信号線に重ならないように形成されていることを特徴とする請求項４～６のいずれか１項に記載のアクティブマトリクス基板。
　上記保持容量配線が上記第１の画素電極と保持容量を形成していることを特徴とする請求項１～８のいずれか１項に記載のアクティブマトリクス基板。
　上記保持容量配線は、さらに、上記第２の画素電極と保持容量を形成していることを特徴とする請求項９に記載のアクティブマトリクス基板。
　上記第１および第２のトランジスタの導通電極と同層に形成された保持容量電極を備え、該保持容量電極が、上記第１の画素電極と電気的に接続されているとともに、ゲート絶縁膜を介して上記保持容量配線と重なっていることを特徴とする請求項１０に記載のアクティブマトリクス基板。
　上記第１および第２のトランジスタの導通電極と同層に形成された結合容量電極を備え、該結合容量電極が、上記第１の画素電極と電気的に接続されているとともに、層間絶縁膜を介して上記第２の画素電極と重なり、かつ、ゲート絶縁膜を介して上記保持容量配線と重なっていることを特徴とする請求項１０に記載のアクティブマトリクス基板。
　上記画素領域は、これを横切る上記保持容量配線によって２つの部分に分けられ、その一方に上記第１の画素電極が配され、他方に上記第３の画素電極が配されるとともに、上記第１および第３の画素電極の間に上記第２の画素電極が配されていることを特徴とする請求項２または５に記載のアクティブマトリクス基板。
　上記画素領域は、これを横切る上記保持容量配線によって２つの部分に分けられ、その一方に上記第２の画素電極が配され、他方に上記第３の画素電極が配されるとともに、上記第２および第３の画素電極の間に上記第１の画素電極が配されていることを特徴とする請求項３または６に記載のアクティブマトリクス基板。
　上記第１～第３の画素電極は、
　上記第１の画素電極の少なくとも一部が、上記第１の走査信号線に近接し、
　上記第３の画素電極の少なくとも一部が、上記第２の走査信号線に近接し、
　上記第２の画素電極の一方の端部が上記第１の走査信号線に近接するとともに、他方の端部が上記第２の走査信号線に近接するように、配されていることを特徴とする請求項２に記載のアクティブマトリクス基板。
　上記第１～第３の画素電極は、
　上記第２の画素電極の少なくとも一部が、上記第１の走査信号線に近接し、
　上記第３の画素電極の少なくとも一部が、上記第２の走査信号線に近接し、
　上記第１の画素電極の一方の端部が上記第１の走査信号線に近接するとともに、他方の端部が上記第２の走査信号線に近接するように、配されていることを特徴とする請求項３に記載のアクティブマトリクス基板。
　層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、
　上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と上記結合容量電極とが同層で接続されているとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、
　上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、
　上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
　層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、
　上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と上記結合容量電極とが同層で接続されているとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、
　上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、
　上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続され、
　上記結合容量電極に接続された結合容量電極延伸部と上記第３の画素電極とがコンタクトホールを介して接続されていることを特徴とする請求項２に記載のアクティブマトリクス基板。
　層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、
　上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と上記結合容量電極とが同層で接続されているとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、
　上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、
　上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続されるとともに、該第３の引き出し配線と上記第３の画素電極とがコンタクトホールを介して接続されていることを特徴とする請求項３に記載のアクティブマトリクス基板。
　層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、
　上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と上記結合容量電極とが同層で接続されているとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、
　上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、
　上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続され、
　上記第３のトランジスタの導通電極から引き出された第４の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続されていることを特徴とする請求項４に記載のアクティブマトリクス基板。
　層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、
　上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と、上記第３のトランジスタの導通電極から引き出された第４の引き出し配線と、上記結合容量電極とが同層で接続されるとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、上記第４の引き出し配線と上記第３の画素電極とがコンタクトホールを介して接続され、
　上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、
　上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続されていることを特徴とする請求項５に記載のアクティブマトリクス基板。
　層間絶縁膜を介して上記第２の画素電極と重なる結合容量電極を備え、
　上記第１のトランジスタの導通電極から引き出された第１の引き出し配線と上記結合容量電極とが同層で接続されているとともに、上記第１の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続され、
　上記第２のトランジスタの一方の導通電極から引き出された第２の引き出し配線と上記保持容量配線とがコンタクトホールを介して接続され、
　上記第２のトランジスタの他方の導通電極から引き出された第３の引き出し配線と上記第２の画素電極とがコンタクトホールを介して接続されるとともに、該第３の引き出し配線と上記第３の画素電極とがコンタクトホールを介して接続され、
　上記第３のトランジスタの導通電極から引き出された第４の引き出し配線と上記第１の画素電極とがコンタクトホールを介して接続されていることを特徴とする請求項６に記載のアクティブマトリクス基板。
　上記第２の引き出し配線は、層間絶縁膜を介して上記第２の画素電極と重なっており、
　該層間絶縁膜の少なくとも一部が薄くなっていることを特徴とする請求項１５～２２のいずれか１項に記載のアクティブマトリクス基板。
　上記層間絶縁膜は、上記結合容量電極と重なる部分の少なくとも一部が薄くなっていることを特徴とする請求項１２に記載のアクティブマトリクス基板。
　上記ゲート絶縁膜は、上記保持容量電極と重なる部分の少なくとも一部が薄くなっていることを特徴とする請求項１１に記載のアクティブマトリクス基板。
　上記層間絶縁膜は、無機絶縁膜と有機絶縁膜とからなり、上記結合容量電極と重なる部分の少なくとも一部については、有機絶縁膜が除去されていることを特徴とする請求項２３に記載のアクティブマトリクス基板。
　上記ゲート絶縁膜は、無機絶縁膜と有機絶縁膜とからなり、上記保持容量電極と重なる部分の少なくとも一部については、有機絶縁膜が除去されていることを特徴とする請求項２５に記載のアクティブマトリクス基板。
　上記有機絶縁膜には、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、ノボラック樹脂、およびシロキサン樹脂の少なくとも１つが含まれていることを特徴とする請求項２６または２７に記載のアクティブマトリクス基板。
　液晶表示装置に適用された場合に、上記第１の画素電極を含む副画素が明副画素となり、上記第２の画素電極を含む副画素が暗副画素となることを特徴とする請求項１～２８のいずれか１項に記載のアクティブマトリクス基板。
　液晶表示装置に適用された場合に、上記第１および第３の画素電極を含む副画素が明副画素となり、上記第２の画素電極を含む副画素が暗副画素となることを特徴とする請求項２，５および１３のいずれか１項に記載のアクティブマトリクス基板。
　液晶表示装置に適用された場合に、上記第１の画素電極を含む副画素が明副画素となり、上記第２および第３の画素電極を含む副画素が暗副画素となることを特徴とする請求項３，６および１４のいずれか１項に記載のアクティブマトリクス基板。
　前記保持容量配線は、該保持容量配線から枝分かれした保持容量配線延伸部を備え、
　上記保持容量配線延伸部は、平面的に視て、上記第２の画素電極のエッジの一部と重なるか、あるいは、その外側を通るように延伸して設けられていることを特徴とする請求項２９または３０に記載のアクティブマトリクス基板。
　前記保持容量配線は、該保持容量配線から枝分かれした保持容量配線延伸部を備え、
　上記保持容量配線延伸部は、平面的に視て、上記第２および第３の画素電極のエッジの一部と重なるか、あるいは、その外側を通るように延伸して設けられていることを特徴とする請求項３１に記載のアクティブマトリクス基板。
　上記保持容量配線延伸部は、
　上記保持容量配線と同層に形成される第１の延伸部と、
　上記第１の延伸部にコンタクトホールを介して接続されるとともに、上記第２のトランジスタの一方の導通電極から引き出された引き出し配線に接続される第２の延伸部と、
により形成されていることを特徴とする請求項３２または３３に記載のアクティブマトリクス基板。
　自段の画素領域に設けられた上記第１および第２の画素電極の少なくとも一方と、前段の画素領域に対応する第１および第２の走査信号線の少なくとも一方との間に保持容量が形成されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
　走査信号線の延伸方向を行方向とすれば、２本の走査信号線は行方向に並ぶ２つの画素領域に対応し、各画素領域には２つの画素電極が列方向に並べられ、
　行方向に隣接する２つの画素電極の一方に接続されるトランジスタが上記２本の走査信号線の一方に接続され、上記２つの画素電極の他方に接続されるトランジスタが上記２本の走査信号線の他方に接続されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
　請求項１～３６のいずれか１項に記載のアクティブマトリクス基板を備え、
　表示中に上記第２の走査信号線が少なくとも１回選択されることを特徴とする液晶表示装置。
　上記第２のトランジスタがオフするときに、上記保持容量配線に共通電極電位が供給されていることを特徴とする請求項３７に記載の液晶表示装置。
　上記第２のトランジスタがオフするときに上記第１のトランジスタがオン状態であるか、あるいは、上記第２のトランジスタがオフするときに上記第１のトランジスタが同時にオフすることを特徴とする請求項３８に記載の液晶表示装置。
　上記第２のトランジスタがオフするときに、第１および第２の画素電極の電位を実質的に共通電極電位にすることを特徴とする請求項３７～３９のいずれか１項に記載の液晶表示装置。
　上記第１の走査信号線に供給される第１のゲートオンパルス信号と、上記第２の走査信号線に供給される第２のゲートオンパルス信号とは、同一の水平走査期間内でアクティブになるとともに、
　上記第２のゲートオンパルス信号は、そのパルス幅が上記第１のゲートオンパルス信号のパルス幅未満であり、かつ、上記第１のゲートオンパルス信号が非アクティブになる前に非アクティブになることを特徴とする請求項３７～４０のいずれか１項に記載の液晶表示装置。
　上記第１の走査信号線に供給される第１のゲートオンパルス信号、および、上記第２の走査信号線に供給される第２のゲートオンパルス信号は、表示すべきデータ信号の信号電位が上記第１の画素電極へ供給される期間よりも一水平走査期間前にアクティブになるとともに、
　上記第２のゲートオンパルス信号は、上記第１のゲートオンパルス信号がアクティブの間に非アクティブになることを特徴とする請求項３７～４０のいずれか１項に記載の液晶表示装置。
　上記第２の走査信号線に供給される第２のゲートオンパルス信号は、表示すべきデータ信号の信号電位が上記第１の画素電極へ供給される期間よりも２水平走査期間以上前にアクティブになるとともに、
　上記第２のゲートオンパルス信号は、上記第１の走査信号線に供給される第１のゲートオンパルス信号がアクティブの間に非アクティブであることを特徴とする請求項３７～４０のいずれか１項に記載の液晶表示装置。
　上記第２の走査信号線に供給される第２のゲートオンパルス信号は、表示すべきデータ信号の信号電位が上記第１の画素電極へ供給される期間よりも２水平走査期間以上前にアクティブになるとともに、
　上記第２のゲートオンパルス信号は、上記第１の走査信号線に供給される第１のゲートオンパルス信号がアクティブになるときに非アクティブであることを特徴とする請求項３７～４０のいずれか１項に記載の液晶表示装置。
　各フレームにおいて、１画素領域内の全ての画素電極へ、少なくとも２回、共通電極電位を供給することを特徴とする請求項３７～４０のいずれか１項に記載の液晶表示装置。
　各フレームにおいて、表示すべきデータ信号の信号電位が上記第１の画素電極へ供給されてから、２／３フレーム期間経過後に、１画素領域内の全ての画素電極へ、少なくとも２回、共通電極電位を供給することを特徴とする請求項４５に記載の液晶表示装置。
　各データ信号線に供給されるデータ信号の信号電位の極性は、一水平走査期間ごとに反転し、
　上記データ信号の信号電位の極性が反転するときに、所定期間だけ各データ信号線へのデータ信号の供給が遮断されるとともに、各データ信号線が互いに短絡され、
　上記第１および第２のトランジスタは、上記所定期間内でオン状態であることを特徴とする請求項３７～４６のいずれか１項に記載の液晶表示装置。
　各走査信号線を駆動する走査信号線駆動回路を備え、上記第１および第２の走査信号線それぞれに供給される第１および第２のゲートオンパルス信号は、上記走査信号線駆動回路が有する１つのシフトレジスタの同一段からの出力を用いて生成されていることを特徴とする請求項３７に記載の液晶表示装置。
　上記走査信号線駆動回路は、上記シフトレジスタと、列方向に並ぶ複数の論理回路と、出力回路とを備え、
　上記論理回路に入力される、上記シフトレジスタの出力と上記走査信号線駆動回路の出力を制御する出力制御信号とに基づいて、上記出力回路から出力される上記第１および第２のゲートオンパルス信号のパルス幅が決定されることを特徴とする請求項４８に記載の液晶表示装置。
　上記第１の画素電極に供給される信号電位の極性は、１フレーム単位で反転することを特徴とする請求項３７～４９のいずれか１項に記載の液晶表示装置。
　第１のデータ信号線に供給される信号電位の極性が一水平走査期間ごとに反転することを特徴とする請求項３７～５０のいずれか１項に記載の液晶表示装置。
　同一水平走査期間においては、第１のデータ信号線およびこれに隣接するデータ信号線それぞれに、逆極性の信号電位が供給されることを特徴とする請求項３７～５０のいずれか１項に記載の液晶表示装置。
　請求項１～３６のいずれか１項に記載のアクティブマトリクス基板を備えることを特徴とする液晶パネル。
　請求項５３に記載の液晶パネルとドライバとを備えることを特徴とする液晶表示ユニット。
　請求項５４に記載の液晶表示ユニットと光源装置とを備えることを特徴とする液晶表示装置。
　請求項３７～５２および請求項５５のいずれか１項に記載の液晶表示装置と、テレビジョン放送を受信するチューナー部とを備えることを特徴とするテレビジョン受像機。