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WO2009116398A1 - クロック信号分周回路および方法 - Google Patents

クロック信号分周回路および方法 Download PDF

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Publication number
WO2009116398A1
WO2009116398A1 PCT/JP2009/054150 JP2009054150W WO2009116398A1 WO 2009116398 A1 WO2009116398 A1 WO 2009116398A1 JP 2009054150 W JP2009054150 W JP 2009054150W WO 2009116398 A1 WO2009116398 A1 WO 2009116398A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock
clock signal
circuit
mask
communication
Prior art date
Application number
PCT/JP2009/054150
Other languages
English (en)
French (fr)
Inventor
充文 柴山
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to US12/920,270 priority Critical patent/US8253450B2/en
Priority to JP2010503826A priority patent/JP5343966B2/ja
Publication of WO2009116398A1 publication Critical patent/WO2009116398A1/ja

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses

Definitions

  • the present invention relates to circuit technology, and more particularly to frequency divider circuit technology for dividing a clock signal by any rational number division ratio.
  • a division ratio that is, the frequency of the clock signal before division and the frequency of the clock signal after division
  • a dividing circuit (integer dividing circuit) having a frequency ratio of 1 / M (M is an integer) can be easily realized using a counter.
  • a divider circuit capable of dividing even if the dividing ratio is a rational number consisting of N / M (N is a positive integer and M is a positive integer larger than N) has been proposed (for example, 45507, JP-A 2006-148807, etc.).
  • N is a positive integer and M is a positive integer larger than N
  • the value N for setting the numerator of the division ratio is cumulatively added for each cycle of the input clock signal, and the addition result becomes larger than the value M for setting the denominator of the division ratio.
  • the operation of subtracting M from the addition result is performed, and the clock pulse of the input clock signal is appropriately masked (thinned out) with reference to the addition result to realize rational number division.
  • the clock signal divider circuit described in JP-A-2005-45507 or JP-A-2006-148807 generates an output clock signal by selectively masking and dividing a clock pulse of an input clock signal. ing.
  • the communication timing of the target circuit using this output clock signal and the counterpart circuit performing data communication is not considered. For this reason, when the target circuit performs data communication with a target circuit operating with a clock signal having a frequency different from that of the input clock signal, a special clock transfer circuit and a special timing design are required. As a result, there is a problem that communication performance is lowered, power consumption, circuit scale and design cost are increased.
  • FIG. 15 shows an example of a semiconductor integrated circuit using a clock signal divider circuit of the related art.
  • FIG. 16 is a timing chart showing the operation of the clock signal divider circuit of the related art.
  • the clock signal divider circuit generates a clock B by dividing the clock S by a rational number based on the input division ratio setting.
  • the circuit A (counterpart circuit) and the circuit B (target circuit) communicate with each other through the signals Aout and Bout.
  • the signal Aout is a signal that the circuit A outputs at the timing of the clock A and the circuit B inputs at the timing of the clock B.
  • the signal Bout is a signal that the circuit B outputs at the timing of the clock B and the circuit A inputs at the timing of the clock A.
  • FIG. 16 illustrates a clock B generated by dividing the clock S with a dividing ratio of 11/12 to 4/12.
  • the clock B can be generated by appropriately masking clock pulses of the input clock S.
  • the clock B having a division ratio of 9/12 is generated by masking three clock pulses at timings T3, T8, and T11 among 12 clock pulses at timings T0 to T11 of the clock S. doing.
  • the phase relationship between the clock A and the clock B makes one cycle in 12 cycles of the clock S.
  • the timing of 12 cycles in which this phase relationship makes a round is indicated by T0 to T11.
  • the circuits A and B communicate at timings T0, T3, T6, and T9, which are timings of all rising edges of the clock A. That is, the circuit A outputs the signal Aout and inputs the signal Bout at timings T0, T3, T6, and T9, which are timings of rising of the clock A and which are communication timings.
  • the clock pulse of the clock S is masked to generate the clock B also at this communication timing.
  • the clock pulse may be generated by masking the clock pulse of the clock S at T3, T6 and T9 among the communication timings.
  • the clock pulse is masked when the frequency division ratio is 9/12 (91), 6/12 (92), and 5/12 (93).
  • the clock pulse is masked in the case of 5/12 (94).
  • the clock pulse is masked in the case where the division ratio is 7/12 (95), 6/12 (96), and 5/12 (97).
  • the circuit A operating with the clock A when the clock pulse of the clock S is masked at the communication timing to generate the clock B, the circuit A operating with the clock A outputs the signal Aout to the circuit B operating with the clock B Will not be able to input at the expected timing. Similarly, at the timing expected by the circuit A operating with the clock A, the circuit B operating with the clock B can not output a signal to the signal Bout.
  • the present invention is intended to solve such problems, and is an output clock signal capable of performing data communication without deteriorating communication performance even with a partner circuit operating with a clock signal having a frequency different from that of the input clock signal. It is an object of the present invention to provide a clock signal divider circuit and method capable of generating
  • a clock signal divider circuit has an input based on a division ratio defined by N / M (N is a positive integer and M is a positive integer larger than N).
  • a clock signal divider circuit that generates an output clock signal obtained by dividing an input clock signal by N / M by masking M ⁇ N clock pulses among M continuous clock pulses of the clock signal.
  • a mask circuit that generates and outputs an output clock signal by masking a clock pulse of an input clock signal according to an input mask signal, and communication timing of data communication performed by a target circuit using the output clock signal Among the timings of the M consecutive clock pulses of the input clock signal, other than the communication timing, based on the communication timing information shown. Relative timing, and generates a mask signal assigned a mask timing for masking a clock pulse of M-N pieces min and a mask control circuit for outputting to the mask circuit.
  • the input clock signal is divided by N / M based on the division ratio defined by N / M (N is a positive integer and M is a positive integer larger than N).
  • a clock signal dividing method for generating an output clock signal according to the present invention wherein M continuous clock pulses of an input clock signal are generated based on communication timing information indicating communication timing of data communication performed by a target circuit using the output clock signal.
  • a mask control step of generating and outputting an output clock signal by not locking pulse mask
  • the clock pulse of the input clock signal is output as an output clock signal without being masked. For this reason, it is possible to generate an output clock signal capable of performing data communication without deteriorating communication performance even with a partner circuit operating with a clock signal different from the input clock signal.
  • no special timing design or special clock transfer circuit is required for communication with clock signals of different frequencies, and the clock signal can be rationally divided with low power, low area and low design cost. It becomes possible.
  • FIG. 1 is a block diagram showing the configuration of a clock signal divider circuit according to a first embodiment of the present invention.
  • FIG. 2 is a timing chart showing the operation of the clock signal divider circuit according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram showing the configuration of a clock signal divider circuit according to a second embodiment of the present invention.
  • FIG. 4 is a timing chart showing the operation of the clock signal divider circuit according to the second embodiment of the present invention.
  • FIG. 5 is a timing chart showing another operation of the clock signal divider circuit according to the second embodiment of the present invention.
  • FIG. 6 is a timing chart showing another operation of the clock signal divider circuit according to the second embodiment of the present invention.
  • FIG. 1 is a block diagram showing the configuration of a clock signal divider circuit according to a first embodiment of the present invention.
  • FIG. 2 is a timing chart showing the operation of the clock signal divider circuit according to the first embodiment of the present invention.
  • FIG. 3 is a block diagram
  • FIG. 7 is a timing chart showing the operation of the clock signal divider circuit according to the third embodiment of the present invention.
  • FIG. 8 is a block diagram showing the configuration of a clock signal divider circuit according to a fourth embodiment of the present invention.
  • FIG. 9 is a timing chart showing the operation of the clock signal divider circuit according to the fourth embodiment of the present invention.
  • FIG. 10 is an explanatory view showing an application example of the clock signal divider circuit according to the first embodiment of the present invention.
  • FIG. 11 is a timing chart showing the operation of the clock signal divider circuit according to the first embodiment of the present invention.
  • FIG. 12 is a timing chart showing another operation of the clock signal divider circuit according to the first embodiment of the present invention.
  • FIG. 13 is an explanatory view showing an application example of the clock signal divider circuit according to the second embodiment of the present invention.
  • FIG. 14 is a timing chart showing the operation of the clock signal divider circuit according to the second embodiment of the present invention.
  • FIG. 15 shows an example of a semiconductor integrated circuit using a clock signal divider circuit of the related art.
  • FIG. 16 is a timing chart showing the operation of the clock signal divider circuit of the related art.
  • FIG. 1 is a block diagram showing the configuration of a clock signal divider circuit according to a first embodiment of the present invention.
  • FIG. 1 shows an example of a semiconductor integrated circuit including a circuit A (opposite circuit) operating with a clock A and a circuit B (target circuit) operating with a clock B.
  • a clock signal divider circuit 100 is provided.
  • the clock signal divider circuit 100 generates the clock S (input clock signal) based on the division ratio defined by N / M (N is a positive integer and M is a positive integer larger than N) of the division ratio setting information 40. By masking M ⁇ N clock pulses among the M continuous clock pulses, a clock B (output clock signal) is generated by dividing the clock S by a rational number ratio of N / M. It is a circuit.
  • the clock signal divider circuit 100 includes a mask circuit 10 and a mask control circuit 20 as main circuits.
  • the mask circuit 10 has a function of generating and outputting the clock B by masking the clock pulse of the clock S in accordance with the input mask signal 50.
  • the mask control circuit 20 determines, based on the communication timing information 30 indicating the communication timing of data communication with the circuit A performed by the circuit B using the clock B, the data of the timings of M consecutive clock pulses of the clock S. It has a function of outputting to the mask circuit 10 a mask signal 50 to which a mask timing for masking M ⁇ N clock pulses is allocated to other timings except for the communication timing at which communication is performed.
  • the clock signal divider circuit 100 receives the communication timing information 30 indicating the communication timing in the circuit B in addition to the division ratio setting, and based on the communication timing information 30, the clock S can be divided into N / M division ratios.
  • the clock B is generated by dividing by a rational number.
  • the circuits A and B communicate with each other through the signals Aout and Bout at the timing of communication based on the communication timing information 30.
  • the circuit A drives the latch circuit A1 at the rise timing of the clock A to output the signal Aout
  • the circuit B drives the latch circuit B1 at the rise timing of the clock B to input the signal Aout
  • the circuit B drives the latch circuit B2 at the rise timing of the clock B to output the signal Bout
  • the circuit A drives the latch circuit A2 at the timing of the rise clock A to input the signal Bout.
  • the clock S, the clock A, the communication timing information 30, and the division ratio setting information 40 are supplied from an upper circuit (not shown).
  • FIG. 2 is a timing chart showing the operation of the clock signal divider circuit according to the first embodiment of the present invention.
  • a clock S, a phase signal 31, and division ratio setting information 40 indicating a division ratio N / M with respect to the clock S are input to the clock signal divider circuit 100.
  • the clock S is a signal composed of continuous clock pulses of a predetermined frequency.
  • the phase signal 31 is an example of the communication timing information 30 indicating the phase of the communication timing in the circuit B. As shown in FIG. 2, the phase signal 31 indicates “1” at the communication timing when the data communication is performed in the circuit B. You may use the signal which shows "0" in a period.
  • the division ratio setting information 40 consists of parallel data for several bits indicating the values of the division ratio denominator M and the division ratio numerator N, and the value of this division ratio setting information 40 changes unless the division ratio is changed. do not do.
  • the mask control circuit 20 of the clock signal dividing circuit 100 performs M- on the basis of the communication timing information 30 and the division ratio setting information 40 of the circuit B at timing other than the communication timing at which data communication is performed by the circuit B.
  • a mask signal 50 to which mask timing for masking N clock pulses is assigned is output to the mask circuit 10.
  • the mask control circuit 20 is assigned mask timings for masking the clock pulse of the clock S with respect to timings other than the communication timings, that is, timings when the phase signal 31 indicates "0".
  • the phase relationship between the clock A and the clock B makes one cycle in 12 cycles of the clock S.
  • timings of 12 cycles in which this phase relationship makes a round are shown by T0 to T11. Therefore, the circuits A and B perform data communication at timings T0, T3, T6, and T9 corresponding to the rising timings of the clock A, and the phase signal 31 includes the timings T0, T3, T6, and T9. It changes to "1" at the timing before and after that.
  • the mask control circuit 20 sets the rising timing of the clock pulse of the clock S in the period in which the phase signal 31 indicates "0", that is, at any one of timings T1, T2, T4, T5, T7, T8, T10, and T11.
  • a mask signal 50 to which mask timing for masking M ⁇ N clock pulses is assigned is generated.
  • the division ratio is 11/12.
  • Clock B can be generated.
  • mask timing is additionally allocated to T8, clock B with a division ratio of 10/12 can be generated, and if additional allocation is made to T5, clock B of 9/12 of the division ratio can be generated. Further, by additionally allocating to T11, it is possible to generate a clock B having a division ratio of 8/12.
  • the clock B having a division ratio of 7/12 can be generated. Furthermore, clock B with a division ratio 6/12 can be generated if additional allocation is performed for T7, and clock B with a division ratio of 5/12 can be generated if additional allocation is performed for T4. Can be generated to generate a clock B with a dividing ratio of 4/12.
  • the mask control circuit 20 generates data in the circuit A (a partner circuit) based on the communication timing information 30 indicating the communication timing of data communication performed by the circuit B (target circuit) using the clock B.
  • a mask signal 50 to which mask timing for masking M ⁇ N clock pulses is allocated is generated and output to the mask circuit 10 with respect to other timings except communication timing in which communication is performed.
  • the circuit B can receive the signal output from the circuit A to the signal Aout at an expected timing. Similarly, the circuit B can output a signal to the signal Bout at a timing expected by the circuit A.
  • clock signal dividing circuit According to the clock signal dividing circuit according to the present embodiment, data communication can be performed without lowering communication performance even with the other circuit (circuit A) operating with clock signals (clock A) of different frequencies. It is possible to generate an output clock signal (clock B). As a result, no special timing design or special clock transfer circuit is required for communication with clock signals of different frequencies, and the clock signal can be rationally divided with low power, low area and low design cost. It becomes possible.
  • clock pulses of MN in number with respect to other timings except for the communication timing at which data communication is performed in the other circuit Is assigned, so that, for example, even when the dividing ratio N / M is changed to any of 11/12 to 4/12, the communication timings T0, T3, T6, The clock S can be masked at timings other than T9. Therefore, even when the division ratio is changed, it is not necessary to change the clock A and the communication timing of the circuit A, and it is possible to cope with it extremely flexibly.
  • phase signal 31 indicating the communication timing of the target circuit (circuit B) is used as the communication timing information 30 is described as an example, but the phase signal indicating the communication timing of the other circuit (circuit A) May be used.
  • the clock B matched to the communication timing of the circuit A can be automatically generated. Therefore, even if the other circuit whose communicatable timing is not the same, it is possible to match the communication timing of the target circuit with the other circuit.
  • FIG. 3 is a block diagram showing the configuration of a clock signal divider circuit according to a second embodiment of the present invention.
  • specific examples of the mask circuit 10 and the mask control circuit 20 of the clock signal divider circuit 100 according to the first embodiment will be described.
  • the mask circuit 10 has a function of selecting either masking the pulse of the clock S or outputting it as it is to the clock B without masking with reference to the input mask signal 50. doing.
  • the mask circuit 10 is composed of a latch circuit 11 and a gate circuit 12.
  • the latch circuit 11 latches the mask signal 50 at the falling timing of the clock S to limit the transition of the mask signal 50 input to the gate circuit 12 to the timing when the value of the clock S is “0”. It has a function.
  • the gate circuit 12 has a function of masking the clock S based on the mask signal 50 latched by the latch circuit 11. When the value of the mask signal 50 is "0”, the clock S is masked. When the value of the mask signal 50 is “1”, the clock S is not masked.
  • the latch circuit 11 By providing the latch circuit 11, the occurrence of the glitch on the clock B can be suppressed. Although there is an effect that the timing design becomes easy, the latch circuit 11 may be omitted when the occurrence of the glitch is avoided by strictly performing the timing design. Further, although an AND circuit is used as the gate circuit 12 for masking the clock S in FIG. 3, the present invention is not limited to this. An OR circuit may be used, or another circuit having an equivalent function may be used.
  • the mask control circuit 20 counts clock pulses of the clock S based on the communication timing information 30 and the division ratio setting information 40, thereby indicating a relative phase of communication timing in the circuit B with respect to the clock S. , And generates and outputs a mask signal 50 to which mask timing is assigned based on the count value.
  • the mask control circuit 20 is composed of a counter 21 and a table circuit 22.
  • the communication timing information 30 is composed of a frequency signal 32 indicating the frequency of the clock A used for the communication operation in the circuit A and a phase signal 31 indicating the phase of the communication timing in the circuit A.
  • the frequency signal 32 is composed of parallel data of several bits indicating a value specifying the clock A, and the value of the frequency signal 32 does not change unless the clock A is changed.
  • the division ratio setting information 40 is composed of a division ratio denominator M and a division ratio numerator N, which is composed of parallel bit data of a plurality of bits.
  • the counter 21 counts clock pulses of the clock S, and when the count value 23 reaches the division ratio denominator M, the clock S is reset by resetting the count value in accordance with the communication timing indicated by the phase signal 31. , And has a function of outputting a count value 23 indicating the relative phase of the communication timing of the circuit A. As a result, the number of cycles in which the phase relationship between the clock A and the clock B makes a round is output from the counter 21 as the count value 23.
  • the table circuit 22 is provided for each combination 24 of the count value 23, the frequency signal 32 which is the communication timing information 30, and the division ratio denominator M (41) and the division ratio molecule N (42) which is the division ratio setting information 40. It has a function of previously holding table data 25 indicating the necessity of the mask in the form of a table, and a function of outputting table data corresponding to the combination of the inputted values as the mask signal 50. Thereby, according to the dividing ratio denominator M, the dividing ratio numerator N, the frequency signal 32, and the count value 23, the mask circuit 10 controls whether to mask the clock pulse of the clock S from the table circuit 22 or not. A signal 50 is output for each clock pulse of clock S.
  • FIG. 4 is a timing chart showing the operation of the clock signal divider circuit according to the second embodiment of the present invention.
  • the circuits A and B perform data communication at all rising timings of the clock A, and the clock A is synchronized with the clock S, and the division ratio thereof is 1/3.
  • the phase signal 31 is a signal which becomes “1” at the rising timing of the clock A and becomes “0” otherwise, and indicates the phase of the clock A, that is, the communication timing between the circuit A and the circuit B. .
  • the counter 21 resets the count value at any timing when the phase signal 31 becomes "1", and then repeats the 12 cycles in which the phase relationship between the clock A and the clock B makes a round and counts the clock pulse of the clock S Do. As a result, the count value 23 indicating the relative phase relationship between the clock A and the clock B is output from the counter 21.
  • the timing at which the count value 23 takes the value of “0” to “11” corresponds to the timing T0 to T11. That is, the count value 23 is “0" at timing T0, "1" at timing T1, and "11” at timing T11, and becomes “0” again at timing T0.
  • the table data 25 of the table circuit 22 has a pulse of the next cycle of the clock S for each combination 24 of the count value 23, the frequency signal 32, the division ratio denominator M (41), and the division ratio numerator N (42). “0” is preset when masking, and “1” is preset when not masking. Therefore, the values of the table data 25 corresponding to the combination 24 of the count value 23, the frequency signal 32, the division ratio denominator M (41), and the division ratio molecule N (42) input at each time are the mask signal Output as 50.
  • the communication timing of the data communication performed between the circuit A and the circuit B in the combination 24 corresponding to the timings T 0 to T 11 of the successive M clock pulses of the clock signal S.
  • Table data 25 in which mask timings are assigned to combinations 24 corresponding to other timings T2, T5 and T8 except the timings is set in advance.
  • non-mask timings are assigned to combinations 24 corresponding to timings T0, T1, T3, T4, T6, T7, T9, T10 and T11 other than these.
  • the mask circuit 10 refers to the mask signal 50 and masks the pulse of the clock S at timings T2, T5 and T8, and outputs the pulse to the clock B at other timings without masking the pulse.
  • the clock pulse of the clock S is not always masked but is output as the clock B and other than the communication timing.
  • Clock pulses at timings T2, T5 and T8 here are masked and not output as clock B.
  • FIG. 4 shows a generation example in the case where communication is performed at all rising timings of the clock A, with the dividing ratio of the clock B being 9/12 and the frequency of the clock A being 1/3 of the clock S.
  • the values of the division ratio denominator M, the division ratio numerator N, the frequency signal 32, the phase signal 31, etc. inputted to the mask control circuit 20 are constant, but the table circuit 22 As long as the table data 25 corresponding to the value of 25 is held in the range, it can be changed appropriately during operation.
  • FIGS. 5 and 6 are timing charts showing another operation of the clock signal divider circuit according to the second embodiment of the present invention.
  • FIG. 5 under the same conditions as FIG. 2, when the frequency of clock A is 1/3 of clock S and communication is performed at all rising timings of clock A, the division ratio of clock S is 11/11.
  • the clock B generated by dividing by 12 to 4/12.
  • the pulses at timings T1, T2, T4, T5, T7, T8, T10 and T11 which are not communication timings, pulses with timing different from the generation example of FIG. 2 are masked.
  • the clock S is divided by a division ratio 11/12 to 3/12. It is an example of generation of the clock B generated around.
  • the frequency of the clock A is different, and as a result, the communication timing is also different. It is characterized in that it is generated by masking a pulse. Therefore, the table data 25 for generating the clock B having a division ratio of 11/12 to 6/12 can be shared between the case where the frequency of the clock A is 1/3 and the case where the frequency of the clock S is 1/3. The amount of hardware of the table circuit 22 can be reduced.
  • the clock pulse of the input clock signal is counted by the counter, and the count value is reset when the count value reaches the division ratio denominator M, Since the count value indicating the relative phase of the communication timing with respect to the clock signal is generated and the mask signal to which the mask timing is allocated is generated based on the count value, the input clock can be generated with a very simple circuit configuration called a counter. The relative phase of the communication timing with respect to the signal can be derived, and mask timing can be accurately assigned from timings other than the communication timing.
  • the mask control circuit holds in advance table data indicating whether or not a mask is necessary for each combination of communication timing information, division ratio setting, and count value, and these combinations are input in advance. Since the table data output from the table circuit is output as a mask signal in accordance with the above, the relative phase of the communication timing with respect to the input clock signal from the timing other than the communication timing with a very simple circuit configuration of the table circuit. It is possible to accurately assign the desired mask timing according to.
  • the division ratio setting of the clock B input by the mask control circuit 20 is performed by the division ratio denominator M indicating the value of the denominator of the division ratio and the value of the numerator of the division ratio.
  • the specific molecule N is used, another format may be used as long as the division ratio of the clock B can be set.
  • the communication timing information input by the mask control circuit 20 is composed of the frequency signal 32 indicating the frequency of the clock A, which is the clock to be communicated, and the phase signal 31 indicating the phase of the clock A
  • the communication Other forms may be used as long as the timing can be specified.
  • signals unnecessary for setting of the division ratio and designation of communication timing may be omitted as appropriate. For example, when the frequency of the clock A is only a specific frequency, it is not necessary to provide the table data 25 for each frequency of the clock A, so the frequency signal 32 can be omitted.
  • the clock signal divider circuit 100 is constituted only by the digital logic circuit, and whether to mask the clock S or not is selected to realize rational frequency division, so power consumption and layout can be realized. There is a feature that the area is small. In addition, since no analog circuit or a circuit requiring a dedicated design is used, there is a feature that the design and verification cost is small.
  • FIG. 7 is a timing chart showing the operation of the clock signal divider circuit according to the third embodiment of the present invention.
  • the circuits A and B communicate at all rising timings of the clock A. However, the communication may be performed at some timings. In the present embodiment, a case will be described in which communication is performed at a part of timings of rising edges of clocks to be communicated.
  • the configuration of the clock signal divider circuit according to the present embodiment is the same as that of the first embodiment in the other configuration, although the input signal is different, and the detailed description thereof is omitted here.
  • the frequency of the clock A is the same as that of the clock S, and circuits A and B communicate at timings T0, T4, and T8 among the rising timings of the clock A.
  • the clock signal divider circuit 100 inputs the communication timing information 30 indicating the communication timing of the circuit A and the circuit B, and based on that, the clock pulse at the communication timing is not always masked. By dividing the clock pulse which is not at the timing of communication other than that, rational division is realized.
  • timings T0, T4 and T8 which are communication timings
  • timings T1, T2, T3, T5, T6, T7, T9, T10 and T11 which do not always mask the clock pulse and are not other communication timings are used.
  • the clock B is generated by masking the clock pulse in any of the above.
  • the clock B generated by the clock signal divider circuit is expected to be in communication with clocks of different frequencies because there are always clock pulses at the communication timing of the circuits A and B.
  • no special clock change circuit or special timing design is required.
  • communication can be performed efficiently without deterioration in communication performance even in communication with clocks of different frequencies.
  • the division ratio is changed, it is not necessary to change the timing of communication with clocks of different frequencies accordingly.
  • the communication timings T0, T4 and T8 which allows flexibility. it can.
  • FIG. 8 is a block diagram showing a configuration of a clock signal divider circuit according to a fourth embodiment of the present invention, and the same or equivalent parts as in FIG. 3 are assigned the same reference numerals.
  • the clock signal divider circuit 100 according to the present embodiment differs from the second embodiment in the configuration of the table circuit 22 of the mask control circuit 20.
  • the other configuration is the same as that of FIG. 3, and the detailed description is omitted here.
  • the table circuit 22 has a count value 23, a communication timing selection signal 33 which is communication timing information 30, and a combination 24 of a division ratio denominator M (41) and a division ratio numerator N (42) which is division ratio setting information 40. Each time, it has a function of holding in advance the table data 25 indicating the necessity of the mask in the form of a table, and a function of outputting the table data 25 corresponding to the combination of the input values as the mask signal 50. Thereby, according to the division ratio denominator M, the division ratio numerator N, the communication timing selection signal 33, and the count value 23, it is controlled whether or not the mask circuit 10 masks the clock pulse of the clock S from the table circuit 22. Mask signal 50 is output for each clock pulse of the clock S.
  • the present embodiment is different from the second embodiment in that a communication timing selection signal 33 is used instead of the frequency signal 32 as the communication timing information 30.
  • the communication timing selection signal 33 is a signal for selecting the communication timing in the circuit A from each timing of a period in which the phase relationship between the clock A used for the communication operation in the circuit A and the clock B in the circuit B makes a round. , Parallel bit data of multiple bits.
  • FIG. 9 is a timing chart showing the operation of the clock signal divider circuit according to the fourth embodiment of the present invention.
  • the circuits A and B communicate at timings T0, T3, T6, and T9, and the clock A is synchronized with the clock S, and the division ratio is 7/12.
  • the phase signal 31 is a signal that becomes “1” in any one cycle while the phase relationship between the clock A and the clock B makes a round, and becomes “0” otherwise.
  • the case of FIG. 9 is different from FIG. 4 in that the phase relationship becomes “1” only in one cycle of 12 cycles.
  • the table circuit 22 masks the values of the table data 25 corresponding to the combination 24 of the count value 23, the communication timing selection signal 33, the division ratio denominator M (41), and the division ratio molecule N (42) at each time.
  • the signal 50 is output.
  • the mask circuit 10 refers to the mask signal 50 and masks the pulse of the clock S at timings T2, T5 and T8, and outputs the pulse to the clock B at other timings without masking the pulse.
  • the clock pulse is not always masked at the timings T0, T3, T6, and T9 at which the circuit A and the circuit B communicate with each other.
  • a clock B with a division ratio of 9/12 is generated from the clock S by masking the clock pulses at timings that are not timings, here T2, T5 and T8.
  • the timings T0, T3, T6, and T9 are selected as the communication timing while the phase relationship between the clock A and the clock B makes a round by the communication timing selection signal 33
  • the communication timing selection signal 33 It is also possible to select to communicate at another timing by appropriately changing. Even in this case, by setting the value of the table data 25 appropriately for each communication timing selected by the communication timing selection signal 33, the clock pulse at the communication timing is not always masked and the other communication can be performed. Arbitrary rational division can be realized by masking clock pulses that are not in timing.
  • FIG. 10 is an explanatory view showing an application example of the clock signal divider circuit according to the first embodiment of the present invention.
  • the case where the circuit A performs the data communication operation based on the clock A at a predetermined interval has been described as an example, but the above description is also applied to the case where the data communication operation is performed based on the clock A divided by a rational number. The same applies.
  • FIG. 10 shows an example of a semiconductor integrated circuit including a circuit A operating with a clock A and a circuit B operating with a clock B.
  • the circuit A is provided with a clock signal divider circuit 100A similar to the clock signal divider circuit 100
  • the circuit B is provided with a clock signal divider circuit 100B similar to the clock signal divider circuit 100. .
  • division ratio setting information B (40B) for setting a division ratio of clock B communication timing information 30 indicating timing of communication between clock A and clock B is input to clock signal division circuit 100B.
  • the clock signal divider circuit 100 B generates the clock B by dividing the clock S by a rational number based on the division ratio setting information B (40 B) and the communication timing information 30.
  • communication timing information 30 is input to the clock signal divider circuit 100A in addition to the division ratio setting information A (40A) for setting the division ratio of the clock A.
  • the clock signal divider circuit 100A generates a clock A by dividing the clock S by a rational number based on the division ratio setting information A (40A) and the communication timing information 30.
  • the circuits A and B communicate with each other through the signals Aout and Bout at the timing of communication based on the communication timing information 30.
  • the circuit A drives the latch circuit A1 at the rise timing of the clock A to output the signal Aout
  • the circuit B drives the latch circuit B1 at the rise timing of the clock B to input the signal Aout
  • the circuit B drives the latch circuit B2 at the rise timing of the clock B to output the signal Bout
  • the circuit A drives the latch circuit A2 at the timing of the rise clock A to input the signal Bout.
  • FIG. 11 is a timing chart showing the operation of the clock signal divider circuit according to the first embodiment of the present invention.
  • a clock S is divided by dividing ratio 11/12 to 7/12 to generate clock B
  • clock S is divided by dividing ratio 7/12 to generate clock A as an example.
  • both the division ratio denominator M for the clock S of the clock A and the clock B are 12, the phase relationship between the clock A and the clock B makes a round in 12 cycles of the clock S.
  • the timing of 12 cycles in which this phase relationship makes a round is indicated by T0 to T11.
  • the circuits A and B communicate at timings T0, T3, T4, T6, T7, T9, and T10, which are all rising timings of the clock A when the division ratio is 7/12.
  • the clock signal divider circuit 100A and the clock signal divider circuit 100B input the communication timing information 30 indicating the communication timing to the mask control circuit 20, and in the mask control circuit 20, the clock pulse at the communication timing between them is always Without masking, mask clock pulses that are not at the timing of other communications.
  • the phase signal 31 which is an example of the communication timing information 30 is “1” at the communication timing before and after the timing including the timing T0, T3, T4, T6, T7, T9 and T10 which are the timing of communication. It shows.
  • the mask control circuit 20 generates a mask signal 50 in which the mask timing for masking the clock pulse of the clock S is assigned to any timing other than the communication timing, that is, the timing when the phase signal 31 indicates "0". . Therefore, M-N clock pulses are masked with respect to the rising timing of the clock pulse of the clock S in the period in which the phase signal 31 indicates "0", that is, any of the timings T1, T2, T5, T8, and T11. Mask timing is assigned.
  • FIG. 12 is a timing chart showing another operation of the clock signal divider circuit according to the first embodiment of the present invention.
  • a clock B generated by dividing the clock S by the division ratio 11/12 to 7/12 and a clock A generated by dividing the clock S by the division ratio 7/12 are illustrated.
  • Circuits A and B communicate at timings T0, T3, T6, and T9.
  • the clock signal divider circuit 100A and the clock signal divider circuit 100B receive the communication timing information 30 indicating the communication timing of the circuit A and the circuit B, and the clock pulse at the communication timing is always based on that.
  • a rational number division is realized by masking the clock pulse which is not at the other communication timing without masking. Specifically, at timings T0, T3, T6 and T9 which are communication timings, timings T1, T2, T4, T5, T7, T8, T10 and T11 which do not always mask the clock pulse and other than the communication timings are not always generated.
  • the clock A and the clock B can be generated by masking the clock pulse in any of the above.
  • this embodiment is the same as described above not only when the circuit A performs the data communication operation based on the clock A at regular intervals, but also when performing the data communication operation based on the clock A divided by a rational number. Can be applied, and the same effect as described above can be obtained. Further, although the application example of the clock signal divider circuit according to the first and third embodiments has been described in the present embodiment, the clock signal divider circuit according to the second and fourth embodiments is also embodied in the present embodiment. It is also possible to apply an example, and the same operation and effect as described above can be obtained.
  • FIG. 13 is an explanatory view showing an application example of the clock signal divider circuit according to the second embodiment of the present invention.
  • the first embodiment the case where the two circuits of the circuit A operating with the clock A and the circuit B operating with the clock B communicate with each other has been described.
  • this embodiment three or more clocks and circuits are described.
  • FIG. 13 shows an example of a semiconductor integrated circuit including three circuits of a circuit A operating with a clock A, a circuit B operating with a clock B, and a circuit C operating with a clock C.
  • the circuit A is provided with a clock signal divider circuit 100A similar to the clock signal divider circuit 100
  • the circuit B is provided with a clock signal divider circuit 100B similar to the clock signal divider circuit 100
  • C is provided with a clock signal divider circuit 100C similar to the clock signal divider circuit 100.
  • the clock signal divider circuit 100A inputs communication timing information indicating timing of communication between the clock A, the clock B, and the clock C, in addition to the division ratio setting A for setting the division ratio of the clock A, The clock A is generated by dividing the clock S by a rational number based on the above.
  • the clock signal divider circuit 100B inputs communication timing information indicating the timing of the above communication, and based on them, the clock S is divided by a rational number Clock B is generated by turning.
  • the clock signal divider circuit 100C inputs communication timing information indicating the communication timing, and based on them, the clock S is divided by a rational number To generate a clock C.
  • the circuits A, B, and C communicate with each other at the timing of communication based on the communication timing information 30.
  • the circuit A and the circuit B communicate with each other through the signals Aout0 and Bout0.
  • the circuit A drives the latch circuit A10 at the rise timing of the clock A to output the signal Aout0
  • the circuit B drives the latch circuit B10 at the rise timing of the clock B to input the signal Aout0
  • the circuit B drives the latch circuit B20 at the rise timing of the clock B to output the signal Bout0
  • the circuit A drives the latch circuit A20 at the timing of the rise clock A to input the signal Bout0.
  • circuits A and C communicate with each other through signals Aout1 and Cout0.
  • the circuit A drives the latch circuit A11 at the rise timing of the clock A to output the signal Aout1
  • the circuit C drives the latch circuit C10 at the rise timing of the clock C to input the signal Aout1.
  • the circuit C drives the latch circuit C20 at the rising timing of the clock C to output the signal Cout0
  • the circuit A drives the latch circuit A21 at the timing of the rising clock A to input the signal Cout0.
  • the circuits B and C also communicate with each other through the signals Bout1 and Cout1.
  • the circuit B drives the latch circuit B11 at the rise timing of the clock B to output the signal Bout1
  • the circuit C drives the latch circuit C11 at the rise timing of the clock C to input the signal Bout1.
  • the circuit C drives the latch circuit C21 at the rise timing of the clock C to output the signal Cout1
  • the circuit B drives the latch circuit B21 at the timing of the rise clock B to input the signal Cout1.
  • FIG. 14 is a timing chart showing the operation of the clock signal divider circuit according to the second embodiment of the present invention.
  • a clock A, a clock B, and a clock C which are generated by dividing the clock S with a division ratio of 11/12 to 4/12 are shown.
  • the circuits A, B, and C communicate at timings T0, T3, T6, and T9.
  • the clock signal divider circuit 100A, the clock signal divider circuit 100B, and the clock signal divider circuit 100 receive the communication timing information indicating the timing of the above communication, and based on that, the communication timing
  • the clock pulse in is not always masked, and by dividing the clock pulse which is not in the timing of the other communication, rational frequency division is realized.
  • timings T0, T3, T6, and T9 which are communication timings
  • timings T1, T2, T4, T5, T7, T8, and T10 which are not always masked with clock pulses and other than communication timings are used.
  • the clock A, the clock B, and the clock C are generated by masking the clock pulse in any one of T11 and T11.
  • the clock generated by the clock signal divider circuit since the clock generated by the clock signal divider circuit always has a clock pulse at the communication timing, the expected correct communication operation is realized in communication with clocks of different frequencies. Therefore, no special clock change circuit or special timing design is required. As a result, in communication with clocks of different frequencies, communication performance does not deteriorate, and efficient communication can be performed. Furthermore, even when the division ratio is changed, it is not necessary to change the timing of communication with clocks of different frequencies accordingly. For example, in the clock division example of FIG. 14, the communication timings T0, T3, T6, and T9 are changed regardless of whether the division ratio of the clock A, the clock B, or the clock C is changed to any of 11/12 to 4/12. It is not necessary to do it, but can respond flexibly.
  • the present embodiment is also applied to the clock signal divider circuit according to the second to fourth embodiments. It is also possible to obtain the same operation and effect as described above.
  • the present invention can be applied as a clock signal divider circuit that generates a clock signal for data communication in a general communication device by dividing it from a given reference clock signal, and in particular, operates with a clock signal having a frequency different from that of the input clock signal. It is most suitable for communication equipment that performs data communication with the other circuit.

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Abstract

　マスク回路(10)で、入力されたマスク信号(50)に応じてクロックＳのクロックパルスをマスクすることによりクロックＢを生成して出力し、マスク制御回路(20)で、クロックＢを用いる回路Ｂで行う回路Ａとのデータ通信の通信タイミングを示す通信タイミング情報(30)に基づいて、クロックＳの連続するＭ個のクロックパルスのタイミングのうち、当該データ通信が行われる通信タイミングを除く他のタイミングに対して、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングを割り当てたマスク信号(50)を生成してマスク回路(10)へ出力する。

Description

クロック信号分周回路および方法
　本発明は、回路技術に関し、特にクロック信号を任意の有理数分周比で分周する分周回路技術に関する。
　任意の周波数のクロック信号から、より低い周波数のクロック信号を分周して分周するクロック信号分周回路において、分周比、すなわち分周前のクロック信号の周波数と分周後のクロック信号の周波数の比が１／Ｍ (Ｍは整数）の分周回路（整数分周回路）は、カウンタを用いて容易に実現することができる。
　一方、分周比がＮ／Ｍ（Ｎは正整数，ＭはＮより大きい正整数）からなる有理数であっても分周が可能な分周回路が提案されている（例えば、特開２００５‐４５５０７号公報、特開２００６‐１４８８０７号公報など参照）。これらの関連技術によれは、分周比の分子を設定する値Ｎを、入力クロック信号のサイクルごとに累積的に加算し、その加算結果が分周比の分母を設定する値Ｍより大きくなった場合には、その加算結果からＭを引く、という動作を行い、その加算結果を参照して入力クロック信号のクロックパルスを適切にマスクする（間引く）ことにより有理数分周を実現している。
　これら特開２００５‐４５５０７号公報や特開２００６‐１４８８０７号公報に記載のクロック信号分周回路は、入力クロック信号のクロックパルスを選択的にマスクして分周することにより出力クロック信号を生成している。しかしながら、これらクロック信号分周回路では、この出力クロック信号を用いる対象回路とデータ通信を行う相手回路の通信タイミングが考慮されていない。
　このため、対象回路が、入力クロック信号とは異なる周波数のクロック信号で動作する相手回路とデータ通信を行う場合、特別なクロック乗せ換え回路や、特別なタイミング設計が必要となる。その結果、通信性能が低下し、消費電力、回路規模、さらには設計コストが増大するという問題点があった。
　図１５および図１６を参照して、上記関連技術によるクロック信号分周回路における問題の具体例を説明する。図１５は、関連技術のクロック信号分周回路を用いた半導体集積回路例である。図１６は、関連技術のクロック信号分周回路の動作を示すタイミングチャートである。
　図１５に示すように、クロック信号分周回路は、入力する分周比設定に基づいて、クロックＳを有理数分周することでクロックＢを生成する。回路Ａ（相手回路）と回路Ｂ（対象回路）は、信号ＡｏｕｔおよびＢｏｕｔを通じて互いに通信する。信号Ａｏｕｔは、回路ＡがクロックＡのタイミングで出力し、回路ＢがクロックＢのタイミングで入力する信号である。信号Ｂｏｕｔは、回路ＢがクロックＢのタイミングで出力し、回路ＡがクロックＡのタイミングで入力する信号である。
　図１６には、クロックＳを分周比１１／１２～４／１２で分周して生成したクロックＢが図示されている。クロックＢは、入力するクロックＳのクロックパルスを適切にマスクすることにより生成することができる。例えば、分周比が９／１２のクロックＢは、クロックＳのタイミングＴ０～Ｔ１１にある１２個のクロックパルスのうち、タイミングＴ３、Ｔ８、Ｔ１１にある３個のクロックパルスをマスクすることで生成している。
　ここで、クロックＡの周波数はクロックＳの１／３であるとする。すなわち、クロックＡのクロックＳに対する分周比は１／３（＝４／１２）である。このとき、クロックＡとクロックＢの位相関係は、クロックＳの１２サイクルで一巡する。この位相関係が一巡する１２サイクルのタイミングを、Ｔ０～Ｔ１１で示している。
　また、回路Ａと回路Ｂは、クロックＡのすべての立ち上がりのタイミングであるタイミングＴ０、Ｔ３、Ｔ６、Ｔ９、で通信するとする。すなわち、回路Ａは、クロックＡの立ち上がりのタイミングであり、通信のタイミングであるタイミングＴ０、Ｔ３、Ｔ６、Ｔ９で、信号Ａｏｕｔを出力し、信号Ｂｏｕｔを入力する。
　ところが、上記関連技術のクロック信号分周回路は、異なる周波数のクロックとの通信を考慮していないため、この通信のタイミングにおいても、クロックＳのクロックパルスをマスクしてクロックＢを生成してしまう場合がある。図１６ の場合、通信のタイミングのうち、Ｔ３、Ｔ６、Ｔ９において、クロックＳのクロックパルスをマスクしてクロックＢを生成している場合がある。
　具体的には、タイミングＴ３において、分周比が９／１２の場合（９１）、６／１２の場合（９２）、５／１２の場合（９３）にクロックパルスをマスクしている。同様に、タイミングＴ６において、５／１２の場合（９４）にクロックパルスをマスクしている。同様に、タイミングＴ９において、分周比が７／１２の場合（９５）、６／１２の場合（９６）、５／１２の場合（９７）にクロックパルスをマスクしている。
　上記の場合のように、通信のタイミングでクロックＳのクロックパルスをマスクしてクロックＢを生成した場合、クロックＡで動作する回路Ａが信号Ａｏｕｔに出力した信号を、クロックＢで動作する回路Ｂが期待したタイミングで入力できないことになる。同様に、クロックＡで動作する回路Ａが期待したタイミングで、クロックＢで動作する回路Ｂが信号Ｂｏｕｔに信号を出力できないことになる。
　したがって、上記関連技術のクロック信号分周回路では、異なる周波数のクロックとの通信において、期待した正しい通信動作を実現するために、特別なクロック乗せ換え回路や、特別なタイミング設計が必要となる。その結果、通信性能が低下し、消費電力、回路規模、さらには設計コストが増大するという問題点が発生する。
　本発明はこのような課題を解決するためのものであり、入力クロック信号とは異なる周波数のクロック信号で動作する相手回路との間でも、通信性能を低下させずにデータ通信を行える出力クロック信号を生成することが可能なクロック信号分周回路および方法を提供することを目的としている。
　このような目的を達成するために、本発明にかかるクロック信号分周回路は、Ｎ／Ｍ（Ｎは正整数，ＭはＮより大きい正整数）で規定された分周比に基づいて、入力クロック信号の連続するＭ個のクロックパルスのうち、Ｍ－Ｎ個分のクロックパルスをマスクすることにより、当該入力クロック信号をＮ／Ｍ分周した出力クロック信号を生成するクロック信号分周回路であって、入力されたマスク信号に応じて入力クロック信号のクロックパルスをマスクすることにより出力クロック信号を生成して出力するマスク回路と、出力クロック信号を用いる対象回路で行うデータ通信の通信タイミングを示す通信タイミング情報に基づいて、入力クロック信号の連続するＭ個のクロックパルスのタイミングのうち、当該通信タイミングを除く他のタイミングに対して、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングを割り当てたマスク信号を生成してマスク回路へ出力するマスク制御回路とを備えている。
　また、本発明にかかるクロック信号分周方法は、Ｎ／Ｍ（Ｎは正整数，ＭはＮより大きい正整数）で規定された分周比に基づいて、入力クロック信号をＮ／Ｍ分周した出力クロック信号を生成するクロック信号分周方法であって、出力クロック信号を用いる対象回路で行うデータ通信の通信タイミングを示す通信タイミング情報に基づいて、入力クロック信号の連続するＭ個のクロックパルスのタイミングのうち、当該通信タイミングを除く他のタイミングに対して、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングを割り当てたマスク信号を生成するマスク信号生成ステップと、マスク信号のマスクタイミングで入力クロック信号のクロックパルスをマスクし、マスクタイミング以外のマスクタイミングで入力クロック信号のクロックパルスをマスクしないことにより出力クロック信号を生成して出力するマスク制御ステップとを備えている。
　本発明によれば、対象回路の通信タイミングでは、入力クロック信号のクロックパルスがマスクされずに出力クロック信号として出力される。このため、入力クロック信号とは異なるクロック信号で動作する相手回路との間でも、通信性能を低下させずにデータ通信を行える出力クロック信号を生成することが可能となる。
　これにより、異なる周波数のクロック信号との通信のために、特別なタイミング設計や特別なクロック乗せ換え回路が不要となり、低電力、低面積かつ低設計コストで、クロック信号を有理数分周することが可能となる。
図１は、本発明の第１の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。 図２は、本発明の第１の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。 図３は、本発明の第２の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。 図４は、本発明の第２の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。 図５は、本発明の第２の実施形態にかかるクロック信号分周回路の他の動作を示すタイミングチャートである。 図６は、本発明の第２の実施形態にかかるクロック信号分周回路の他の動作を示すタイミングチャートである。 図７は、本発明の第３の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。 図８は、本発明の第４の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。 図９は、本発明の第４の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。 図１０は、本発明の第１の実施例にかかるクロック信号分周回路の適用例を示す説明図である。 図１１は、本発明の第１の実施例にかかるクロック信号分周回路の動作を示すタイミングチャートである。 図１２は、本発明の第１の実施例にかかるクロック信号分周回路の他の動作を示すタイミングチャートである。 図１３は、本発明の第２の実施例にかかるクロック信号分周回路の適用例を示す説明図である。 図１４は、本発明の第２の実施例にかかるクロック信号分周回路の動作を示すタイミングチャートである。 図１５は、関連技術のクロック信号分周回路を用いた半導体集積回路例である。 図１６は、関連技術のクロック信号分周回路の動作を示すタイミングチャートである。
　次に、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
　まず、図１を参照して、本発明の第１の実施形態にかかるクロック信号分周回路について説明する。図１は、本発明の第１の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。
　図１には、クロックＡで動作する回路Ａ（相手回路）と、クロックＢで動作する回路Ｂ（対象回路）とを含む半導体集積回路例が示されており、回路Ｂに本実施形態にかかるクロック信号分周回路１００が設けられている。
　クロック信号分周回路１００は、分周比設定情報４０のＮ／Ｍ（Ｎは正整数，ＭはＮより大きい正整数）で規定された分周比に基づいて、クロックＳ（入力クロック信号）の連続するＭ個のクロックパルスのうち、Ｍ－Ｎ個分のクロックパルスをマスクすることにより、クロックＳをＮ／Ｍの分周比で有理数分周したクロックＢ（出力クロック信号）を生成する回路である。
　このクロック信号分周回路１００は、主な回路として、マスク回路１０とマスク制御回路２０とを含んでいる。
　マスク回路１０は、入力されたマスク信号５０に応じてクロックＳのクロックパルスをマスクすることによりクロックＢを生成して出力する機能を有している。
　マスク制御回路２０は、クロックＢを用いる回路Ｂで行う回路Ａとのデータ通信の通信タイミングを示す通信タイミング情報３０に基づいて、クロックＳの連続するＭ個のクロックパルスのタイミングのうち、当該データ通信が行われる通信タイミングを除く他のタイミングに対して、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングを割り当てたマスク信号５０をマスク回路１０へ出力する機能を有している。
　クロック信号分周回路１００は、分周比設定に加えて、回路Ｂでの通信タイミングを示す通信タイミング情報３０を入力とし、この通信タイミング情報３０に基づいてクロックＳを、Ｎ／Ｍ分周比で有理数分周することでクロックＢを生成する。
　回路Ａと回路Ｂは、通信タイミング情報３０に基づく通信のタイミングで、信号ＡｏｕｔおよびＢｏｕｔを通じて互いに通信する。この例では、回路Ａは、クロックＡの立ち上がりタイミングでラッチ回路Ａ１を駆動して信号Ａｏｕｔを出力し、回路Ｂは、クロックＢの立ち上がりタイミングでラッチ回路Ｂ１を駆動して信号Ａｏｕｔを入力する。また、回路Ｂは、クロックＢの立ち上がりタイミングでラッチ回路Ｂ２を駆動して信号Ｂｏｕｔを出力し、回路Ａは、立ち上がりクロックＡのタイミングでラッチ回路Ａ２を駆動して信号Ｂｏｕｔを入力する。
　なお、クロックＳ、クロックＡ、通信タイミング情報３０、および分周比設定情報４０については、上位回路（図示せず）から供給されるものとする。
［第１の実施形態の動作］
　次に、図２を参照して、本発明の第１の実施形態にかかるクロック信号分周回路の動作について説明する。図２は、本発明の第１の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。ここでは、分周比分母Ｍ＝１２、分周比分子Ｎ＝１１～４とし、クロックＳを分周比１１／１２～４／１２で分周してクロックＢを生成する場合を例として説明する。
　クロック信号分周回路１００には、クロックＳ、位相信号３１、およびクロックＳに対する分周比Ｎ／Ｍを示す分周比設定情報４０が入力されている。
　クロックＳは、所定周波数の連続したクロックパルスからなる信号である。位相信号３１は、回路Ｂでの通信タイミングの位相を示す通信タイミング情報３０の一例であり、図２のように、回路Ｂでデータ通信が行われる通信タイミングにおいて「１」を示し、それ以外の期間において「０」を示す信号を用いてもよい。分周比設定情報４０は、分周比分母Ｍおよび分周比分子Ｎの値を示す数ビット分の並列データからなり、分周比が変更されない限りこの分周比設定情報４０の値は変化しない。
　クロック信号分周回路１００のマスク制御回路２０は、回路Ｂの通信タイミング情報３０および分周比設定情報４０に基づいて、回路Ｂでデータ通信が行われる通信タイミングを除く他のタイミングにおいて、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングを割り当てたマスク信号５０をマスク回路１０へ出力する。
　この際、前述のように、回路ＡにおいてクロックＡの立ち上がりタイミングでデータ通信が行われる場合、このタイミングを含むその前後のタイミングで位相信号３１が「１」を示し、このタイミングが回路Ａの通信タイミングとなる。したがって、マスク制御回路２０は、これら通信タイミング以外のタイミング、すなわち位相信号３１が「０」を示すタイミングに対して、クロックＳのクロックパルスをマスクするマスクタイミングが割り当てられる。
　図２では、クロックＡの周波数がクロックＳの１／３、すなわちクロックＡのクロックＳに対する分周比が１／３（＝４／１２）で、クロックＡがクロックＳに同期している場合が示されている。この際、クロックＡとクロックＢの位相関係は、クロックＳの１２サイクルで一巡する。図２では、この位相関係が一巡する１２サイクルのタイミングがＴ０～Ｔ１１で示されている。したがって、回路Ａ，回路Ｂは、クロックＡの立ち上がりタイミングに相当するタイミングＴ０，Ｔ３，Ｔ６，Ｔ９でデータ通信を行うことになり、位相信号３１は、これらタイミングＴ０，Ｔ３，Ｔ６，Ｔ９を含むその前後のタイミングで「１」に変化する。
　したがって、マスク制御回路２０は、この位相信号３１が「０」を示す期間におけるクロックＳのクロックパルスの立ち上がりタイミング、すなわちタイミングＴ１，Ｔ２，Ｔ４，Ｔ５，Ｔ７，Ｔ８，Ｔ１０，Ｔ１１のいずれかに対して、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングを割り当てたマスク信号５０を生成する。
　例えば、クロックＳのタイミングＴ０～Ｔ１１にある１２個のクロックパルスのうち、Ｔ０，Ｔ３，Ｔ６，Ｔ９以外のタイミング、例えばタイミングＴ２に対してマスクタイミングを割り当てれば、分周比１１／１２のクロックＢを生成できる。さらに、Ｔ８に対してマスクタイミングを追加割り当てすれば、分周比１０／１２のクロックＢを生成でき、さらにＴ５に対して追加割り当てすれば、分周比の９／１２のクロックＢを生成でき、さらにＴ１１に対して追加割り当てすれば、分周比の８／１２のクロックＢを生成できる。
　また、Ｔ０，Ｔ３，Ｔ６，Ｔ９以外のタイミングのうち、Ｔ１，Ｔ２，Ｔ５，Ｔ８，Ｔ１１に対してマスクタイミングを割り当てれば、分周比７／１２のクロックＢを生成できる。さらに、Ｔ７に対して追加割り当てすれば、分周比６／１２のクロックＢを生成でき、さらにＴ４に対して追加割り当てすれば、分周比の５／１２のクロックＢを生成でき、さらにＴ１０に対して追加割り当てすれば、分周比の４／１２のクロックＢを生成できる。
［第１の実施形態の効果］
　このように、本実施形態では、マスク制御回路２０により、クロックＢを用いる回路Ｂ（対象回路）で行うデータ通信の通信タイミングを示す通信タイミング情報３０に基づいて、回路Ａ（相手回路）でデータ通信が行われる通信タイミングを除く他のタイミングに対して、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングを割り当てたマスク信号５０を生成してマスク回路１０へ出力している。
　これにより、回路Ｂでデータ通信が行われる通信タイミングを除く他のタイミングにおいて、クロックＳからＭ－Ｎ個分のクロックパルスがマスクされてクロックＢが生成される。
　このため、回路Ｂでの通信タイミングでは、クロックＳのクロックパルスがマスクされなくなり、回路Ｂでの通信タイミングには必ずクロックＢにクロックパルスが出力される。これに応じて、回路Ｂは、回路Ａが信号Ａｏｕｔに出力した信号を、期待したタイミングで受け取ることができる。同様に、回路Ｂは、回路Ａが期待したタイミングで、信号Ｂｏｕｔに信号を出力することができる。
　したがって、本実施形態にかかるクロック信号分周回路によれば、異なる周波数のクロック信号（クロックＡ）で動作する相手回路（回路Ａ）との間でも、通信性能を低下させずにデータ通信を行える出力クロック信号（クロックＢ）を生成することが可能となる。
　これにより、異なる周波数のクロック信号との通信のために、特別なタイミング設計や特別なクロック乗せ換え回路が不要となり、低電力、低面積かつ低設計コストで、クロック信号を有理数分周することが可能となる。
　また、本実施形態では、マスク制御回路２０において、分周比設定情報４０に応じて、相手回路でデータ通信が行われる通信タイミングを除く他のタイミングに対して、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングを割り当てるようにしたので、例えば分周比Ｎ／Ｍが１１／１２～４／１２のうちのいずれかに変更される場合でも、回路Ｂの通信タイミングＴ０，Ｔ３、Ｔ６，Ｔ９以外のタイミングでクロックＳをマスクすることができる。したがって、分周比を変更する場合でも、回路ＡのクロックＡや通信タイミングを変更する必要がなくなり、極めて柔軟に対応することが可能となる。
　また、本実施形態では、通信タイミング情報３０として、対象回路（回路Ｂ）の通信タイミングを示す位相信号３１を用いる場合を例として説明したが、相手回路（回路Ａ）の通信タイミングを示す位相信号を用いてもよい。これにより、対象回路の通信タイミングに比較して相手回路の通信タイミングが少ない場合でも、回路Ａの通信タイミングに合わせたクロックＢを自動的に生成することができる。したがって、通信可能なタイミングが同一ではない相手回路であっても、対象回路の通信タイミングを相手回路に合わせることが可能となる。
［第２の実施形態］
　次に、図３を参照して、本発明の第２の実施形態にかかるクロック信号分周回路について説明する。図３は、本発明の第２の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。
　本実施形態では、第１の実施形態にかかるクロック信号分周回路１００のマスク回路１０およびマスク制御回路２０の具体例について説明する。
　図３において、マスク回路１０は、入力するマスク信号５０を参照して、クロックＳのパルスをマスクするか、あるいはマスクせずにそのままクロックＢに出力するか、のいずれかを選択する機能を有している。
　本実施形態において、このマスク回路１０は、ラッチ回路１１とゲート回路１２とから構成されている。
　ラッチ回路１１は、クロックＳの立ち下りのタイミングでマスク信号５０をラッチすることで、ゲート回路１２に入力されるマスク信号５０の遷移を、クロックＳの値が「０」であるタイミングに限定する機能を有している。
　ゲート回路１２は、ラッチ回路１１でラッチされたマスク信号５０に基づいてクロックＳをマスクする機能を有する。マスク信号５０の値が「０」の場合、クロックＳをマスクする。マスク信号５０の値が「１」の場合、クロックＳをマスクしない。
　ラッチ回路１１を設けることで、クロックＢにグリッチが発生することを抑制できる。タイミング設計が容易になるという効果があるが、タイミング設計を厳密に行うことでグリッチの発生を回避する場合には、ラッチ回路１１を省略してもよい。また、図３では、クロックＳをマスクするゲート回路１２としてＡＮＤ回路が用いられているが、これに限るものではない。ＯＲ回路を用いてもよいし、その他、同等の機能を有する回路を用いてもよい。
　マスク制御回路２０は、通信タイミング情報３０および分周比設定情報４０に基づいて、クロックＳのクロックパルスをカウントすることにより、クロックＳに対する回路Ｂでの通信タイミングの相対的な位相を示すカウント値を生成し、このカウント値に基づいてマスクタイミングを割り当てたマスク信号５０を生成して出力する機能を有している。
　本実施形態において、このマスク制御回路２０は、カウンタ２１とテーブル回路２２とから構成されている。また、通信タイミング情報３０は、回路Ａでの通信動作に用いるクロックＡの周波数を示す周波数信号３２と回路Ａでの通信タイミングの位相を示す位相信号３１とから構成されている。なお、周波数信号３２は、クロックＡを特定する値を示す数ビット分の並列データからなり、クロックＡが変更されない限りこの周波数信号３２の値は変化しない。また、分周比設定情報４０は、複数ビットの並列ビットデータからなる、分周比分母Ｍと分周比分子Ｎとから構成されている。
　カウンタ２１は、クロックＳのクロックパルスをカウントするとともに、当該カウント値２３が分周比分母Ｍに達した時点で、位相信号３１の示す通信タイミングに合わせてカウント値をリセットすることにより、クロックＳに対する回路Ａの通信タイミングの相対的な位相を示すカウント値２３を出力する機能を有している。これにより、カウンタ２１から、クロックＡとクロックＢの位相関係が一巡するサイクル数がカウント値２３として出力される。
　テーブル回路２２は、カウント値２３、通信タイミング情報３０である周波数信号３２、および分周比設定情報４０である分周比分母Ｍ（４１）と分周比分子Ｎ（４２）の組合せ２４ごとに、マスクの要否を示すテーブルデータ２５を予めテーブル形式で保持する機能と、入力されたこれら値の組合せに応じたテーブルデータをマスク信号５０として出力する機能とを有している。これにより、テーブル回路２２から、分周比分母Ｍ、分周比分子Ｎ、周波数信号３２、カウント値２３に応じて、マスク回路１０でクロックＳのクロックパルスをマスクするか否かを制御するマスク信号５０が、クロックＳのクロックパルスごとに出力される。
［第２の実施形態の動作］
　次に、図４を参照して、本発明の第２の実施形態にかかるクロック信号分周回路の動作について説明する。図４は、本発明の第２の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。
　ここでは、クロックＳから分周比９／１２のクロックＢを生成する場合について説明する。なお、回路Ａと回路Ｂは、クロックＡのすべての立ち上がりのタイミングでデータ通信を行うものとし、クロックＡがクロックＳに同期しており、その分周比が１／３であるものとする。
　位相信号３１は、クロックＡの立ち上がりのタイミングで「１」となり、それ以外で「０」となる信号であり、クロックＡの位相、すなわち回路Ａと回路Ｂとの間の通信タイミングを示している。
　カウンタ２１は、位相信号３１が「１」となるいずれかのタイミングでカウント値をリセットし、その後、クロックＡとクロックＢの位相関係が一巡する１２サイクル分を繰り返してクロックＳのクロックパルスをカウントする。これにより、クロックＡとクロックＢの相対的な位相関係を示すカウント値２３がカウンタ２１から出力される。
　図４では、カウント値２３が「０」～「１１」の値をとるタイミングとタイミングＴ０～Ｔ１１とが対応している。すなわち、カウント値２３は、タイミングＴ０で「０」、タイミングＴ１で「１」、タイミングＴ１１で「１１」となり、再びタイミングＴ０で「０」になる。
　テーブル回路２２のテーブルデータ２５は、カウント値２３、周波数信号３２、分周比分母Ｍ（４１）、および分周比分子Ｎ（４２）の組合せ２４ごとに、クロックＳの次のサイクルのパルスをマスクする場合は「０」、マスクしない場合は「１」が予め設定されている。したがって、各時刻に入力された、カウント値２３、周波数信号３２、分周比分母Ｍ（４１）、および分周比分子Ｎ（４２）の組合せ２４に応じたテーブルデータ２５の値が、マスク信号５０として出力される。
　図４の場合、テーブル回路２２には、クロック信号Ｓの連続するＭ個のクロックパルスのタイミングＴ０～Ｔ１１に対応する組合せ２４のうち、回路Ａと回路Ｂとの間で行うデータ通信の通信タイミング除く他のタイミングＴ２、Ｔ５、Ｔ８に対応する組合せ２４に対してマスクタイミングを割り当てたテーブルデータ２５が予め設定されている。また、これら以外のタイミングＴ０，Ｔ１，Ｔ３，Ｔ４，Ｔ６，Ｔ７，Ｔ９，Ｔ１０，Ｔ１１に対応する組合せ２４については、非マスクタイミングが割り当てられている。
　これにより、例えばカウント値２３が「２」、「５」、「８」の場合は、テーブルデータ２５として非マスクタイミングを示す「０」、それ以外の場合は、テーブルデータ２５としてマスクタイミングを示す「１」が、テーブル回路２２からマスク信号５０として出力される。
　マスク回路１０は、このマスク信号５０を参照して、タイミングＴ２、Ｔ５、Ｔ８において、クロックＳのパルスをマスクし、それ以外のタイミングではパルスをマスクしないで、クロックＢに出力する。
　したがって、連続するＭ個のクロックパルスのタイミングＴ０～Ｔ１１のうち、タイミングＴ０、Ｔ３、Ｔ６、Ｔ９では、常にクロックＳのクロックパルスがマスクされずクロックＢとして出力され、通信タイミングではないそれ以外のタイミング、ここではタイミングＴ２、Ｔ５、Ｔ８にあるクロックパルスがマスクされてクロックＢとして出力されない。
　図４では、クロックＢの分周比が９／１２、クロックＡの周波数がクロックＳの１／３であり、クロックＡのすべての立ち上がりのタイミングで通信を行う場合の生成例を示したが、その他の場合であっても同様である。通信タイミング情報３０、分周比設定情報４０、およびクロックＡとクロックＢの相対的な位相関係の組合せごとに、テーブルデータ２５の値を適切に設定することで、通信タイミングにあるクロックパルスは常にマスクをせずに、それ以外の通信のタイミングにないクロックパルスをマスクすることによる任意の有理数分周を実現することができる。
　また、図４では、マスク制御回路２０に入力される、分周比分母Ｍ、分周比分子Ｎ、周波数信号３２、位相信号３１、などの値は一定であったが、テーブル回路２２がそれらの値に対応するテーブルデータ２５を保持する範囲内であれば、適宜動作中に変更することもできる。
　また、クロックＳのクロックパルスをマスクするタイミングは、通信のタイミング以外であれば、いずれのタイミングであってもよい。図５および図６は、本発明の第２の実施形態にかかるクロック信号分周回路の他の動作を示すタイミングチャートである。
　例えば図５は、図２と同じ条件である、クロックＡの周波数がクロックＳの１／３であり、クロックＡのすべての立ち上がりのタイミングで通信を行う場合における、クロックＳを分周比１１／１２～４／１２で分周して生成したクロックＢの別の生成例である。通信のタイミングではないタイミングＴ１、Ｔ２、Ｔ４、Ｔ５、Ｔ７、Ｔ８、Ｔ１０、Ｔ１１にあるパルスのうち、図２の生成例とは別のタイミングのパルスをマスクしている。
　一方、図６は、クロックＡの周波数がクロックＳの１／４であり、クロックＡのすべての立ち上がりのタイミングで通信を行う場合における、クロックＳを分周比１１／１２～３／１２で分周して生成したクロックＢの生成例である。図５の生成例と図６の生成例では、クロックＡの周波数が異なり、その結果通信のタイミングも異なるが、分周比が１１／１２～６／１２の場合のクロックＢを、同じタイミングのパルスをマスクすることで生成していることを特徴としている。したがって、クロックＡの周波数がクロックＳの１／３の場合と１／４の場合とで、分周比が１１／１２～６／１２のクロックＢを生成するためのテーブルデータ２５を共有できるため、テーブル回路２２のハードウェア量を小さくできるという効果がある。
［第２の実施形態の効果］
　このように、本実施形態では、マスク制御回路において、入力クロック信号のクロックパルスをカウンタでカウントするとともに、当該カウント値が分周比分母Ｍに達した時点でカウント値をリセットすることにより、入力クロック信号に対する通信タイミングの相対的な位相を示すカウント値を生成し、このカウント値に基づいてマスクタイミングを割り当てたマスク信号を生成するようにしたので、カウンタという極めて簡単な回路構成で、入力クロック信号に対する通信タイミングの相対的な位相を導出でき、通信タイミング以外のタイミングからマスクタイミングを正確に割り当てることが可能となる。
　また、本実施形態では、マスク制御回路において、少なくとも通信タイミング情報、分周比設定、およびカウント値の組合せごとにマスクの要否を示すテーブルデータを予めテーブル回路で保持し、入力されたこれら組合せに応じてテーブル回路から出力されたテーブルデータをマスク信号として出力するようにしたので、テーブル回路という極めて簡単な回路構成で、通信タイミング以外のタイミングから、入力クロック信号に対する通信タイミングの相対的な位相に応じた所望のマスクタイミングを正確に割り当てることが可能となる。
　また、本実施形態では、マスク制御回路２０が入力するクロックＢの分周比設定は、分周比の分母の値を示す分周比分母Ｍと、分周比の分子の値を示す分周比分子Ｎから構成されるとしたが、クロックＢの分周比を設定できるものであれば、別の形式であってもよい。同様に、マスク制御回路２０が入力する通信タイミング情報は、通信対象のクロックであるクロックＡの周波数を示す周波数信号３２と、クロックＡの位相を示す位相信号３１から構成されるとしたが、通信タイミングを指定できるものであれば、別の形式であってもよい。また、分周比の設定や、通信タイミングの指定に不要の信号は適宜省略してもよい。例えば、クロックＡの周波数がある特定の周波数のみである場合には、テーブルデータ２５をクロックＡの周波数ごとに備える必要がないので、周波数信号３２を省略することができる。
　また、本実施形態によるクロック信号分周回路１００は、ディジタル論理回路のみで構成され、クロックＳをマスクするか否かのいずれかを選択して、有理数分周を実現するので、消費電力やレイアウト面積が小さいという特徴がある。また、アナログ回路や専用設計を必要とする回路を使用しないので、設計・検証コストが小さいという特徴がある。
［第３の実施形態］
　次に、図７を参照して、本発明の第３の実施形態にかかるクロック信号分周回路について説明する。図７は、本発明の第３の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。
　第１の実施形態では、回路Ａと回路ＢはクロックＡのすべての立ち上がりのタイミングで通信を行うとしたが、その限りではなく、一部のタイミングで通信を行ってもよい。本実施形態では、通信対象のクロックの立ち上がりのタイミングのうち、一部のタイミングで通信を行う場合について説明する。なお、本実施形態にかかるクロック信号分周回路の構成は、入力する信号が異なるものの、その他の構成については第１の実施形態と同様であり、ここでの詳細な説明は省略する。
　図７の例では、クロックＡの周波数はクロックＳと同じ周波数であるとし、回路Ａと回路Ｂは、クロックＡの立ち上がりのタイミングのうち、タイミングＴ０、Ｔ４、Ｔ８で通信するとする。
　この分周例においても、クロック信号分周回路１００は、回路Ａと回路Ｂの通信タイミングを示す通信タイミング情報３０を入力し、それに基づいて、通信タイミングにあるクロックパルスは常にマスクをせずに、それ以外の通信のタイミングにないクロックパルスをマスクすることで、有理数分周を実現する。具体的には、通信タイミングであるタイミングＴ０、Ｔ４、Ｔ８では、常にクロックパルスをマスクせず、それ以外の通信タイミングではないタイミングＴ１、Ｔ２、Ｔ３，Ｔ５、Ｔ６、Ｔ７、Ｔ９、Ｔ１０、Ｔ１１のいずれかにあるクロックパルスをマスクすることで、クロックＢを生成する。
［第３の実施形態の効果］
　このように、本実施形態によれば、クロック信号分周回路が生成するクロックＢは、回路Ａと回路Ｂの通信タイミングでは必ずクロックパルスが存在するので、異なる周波数のクロックとの通信において、期待した正しい通信動作を実現するために、特別なクロック乗せ換え回路や、特別なタイミング設計が不要となる。その結果、異なる周波数のクロックとの通信においても通信性能が低下せず、効率的な通信を行うことができる。さらに、分周比を変更する場合でも、それに応じて異なる周波数のクロックとの通信のタイミングを変更する必要がない。例えば、図７のクロック分周例では、クロックＢの分周比を１１／１２～３／１２のいずれに変更する場合でも、通信タイミングＴ０，Ｔ４、Ｔ８を変更する必要がなく、柔軟に対応できる。
［第４の実施形態］
　次に、図８を参照して、本発明の第４の実施形態にかかるクロック信号分周回路について説明する。図８は、本発明の第４の実施形態にかかるクロック信号分周回路の構成を示すブロック図であり、図３と同じまたは同等部分には同一符号を付してある。
　本実施形態では、第３の実施形態にかかるクロック信号分周回路１００のマスク制御回路２０の具体例について説明する。本実施形態にかかるクロック信号分周回路１００は、第２の実施形態と比較して、マスク制御回路２０のテーブル回路２２の構成が異なる。その他の構成については、図３と同様であり、ここでの詳細な説明は省略する。
　テーブル回路２２は、カウント値２３、通信タイミング情報３０である通信タイミング選択信号３３、および分周比設定情報４０である分周比分母Ｍ（４１）と分周比分子Ｎ（４２）の組合せ２４ごとに、マスクの要否を示すテーブルデータ２５を予めテーブル形式で保持する機能と、入力されたこれら値の組合せに応じたテーブルデータ２５をマスク信号５０として出力する機能とを有している。これにより、テーブル回路２２から、分周比分母Ｍ、分周比分子Ｎ、通信タイミング選択信号３３、カウント値２３に応じて、マスク回路１０でクロックＳのクロックパルスをマスクするか否かを制御するマスク信号５０が、クロックＳのクロックパルスごとに出力される。
　本実施形態では、通信タイミング情報３０として、周波数信号３２に替えて通信タイミング選択信号３３を用いる点が、第２の実施形態と異なる。通信タイミング選択信号３３は、回路Ａでの通信動作に用いるクロックＡと回路ＢのクロックＢとの位相関係が一巡する期間の各タイミングから、回路Ａでの通信タイミングを選択するための信号であり、複数ビットの並列ビットデータからなる。
［第４の実施形態の動作］
　次に、図９を参照して、本発明の第４の実施形態にかかるクロック信号分周回路の動作について説明する。図９は、本発明の第４の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。
　ここでは、クロックＳから分周比９／１２のクロックＢを生成する場合について説明する。なお、回路Ａと回路ＢはタイミングＴ０、Ｔ３、Ｔ６、Ｔ９で通信を行うものとし、クロックＡがクロックＳに同期しており、その分周比が７／１２であるものとする。
　位相信号３１は、クロックＡとクロックＢの位相関係が一巡する間の、任意の１サイクルで「１」となり、それ以外で「０」となる信号である。図９の場合、位相関係が一巡する１２サイクルのうちの１つのサイクルでのみ「１」になる点が、図４と異なる。
　テーブル回路２２は、各時刻における、カウント値２３、通信タイミング選択信号３３、分周比分母Ｍ（４１）、および分周比分子Ｎ（４２）の組合せ２４に応じたテーブルデータ２５の値をマスク信号５０として出力する。
　これにより、例えばカウント値２３が「２」、「５」、「８」の場合は「０」、それ以外の場合は「１」が、テーブル回路２２からマスク信号５０として出力される。
　マスク回路１０は、このマスク信号５０を参照して、タイミングＴ２、Ｔ５、Ｔ８において、クロックＳのパルスをマスクし、それ以外のタイミングではパルスをマスクしないで、クロックＢに出力する。
　このように、テーブルデータ２５の値を適切に設定することで、回路Ａと回路Ｂの通信のタイミングであるタイミングＴ０、Ｔ３、Ｔ６、Ｔ９では常にクロックパルスをマスクせず、それ以外の通信のタイミングではないタイミング、ここではＴ２、Ｔ５、Ｔ８にあるクロックパルスをマスクすることで、クロックＳから分周比が９／１２のクロックＢが生成されている。
　図９の例では、通信タイミング選択信号３３により、クロックＡとクロックＢの位相関係が一巡する間において、タイミングＴ０、Ｔ３、Ｔ６、Ｔ９を通信タイミングとして選択されているが、通信タイミング選択信号３３を適宜変更することにより、別のタイミングで通信することを選択することもできる。この場合でも、通信タイミング選択信号３３で選択する通信タイミングごとに、テーブルデータ２５の値を適切に設定することで、通信のタイミングにあるクロックパルスは常にマスクをせずに、それ以外の通信のタイミングにないクロックパルスをマスクすることによる任意の有理数分周を実現することができる。
［第１の実施例］
　次に、図１０を参照して、本発明の各実施形態にかかるクロック信号分周回路の第１の実施例について説明する。図１０は、本発明の第１の実施例にかかるクロック信号分周回路の適用例を示す説明図である。
　本発明の各実施形態では、回路Ａが一定間隔のクロックＡに基づきデータ通信動作を行う場合を例として説明したが、有理数分周したクロックＡに基づきデータ通信動作を行う場合にも、前述と同様にして適用できる。
　図１０には、クロックＡで動作する回路Ａと、クロックＢで動作する回路Ｂを含んだ半導体集積回路の例が示されている。このうち、回路Ａにはクロック信号分周回路１００と同様のクロック信号分周回路１００Ａが設けられ、回路Ｂにはクロック信号分周回路１００と同様のクロック信号分周回路１００Ｂが設けられている。
　クロック信号分周回路１００Ｂには、クロックＢの分周比を設定する分周比設定情報Ｂ（４０Ｂ）に加えて、クロックＡとクロックＢ間の通信のタイミングを示す通信タイミング情報３０が入力されている。クロック信号分周回路１００Ｂは、これら分周比設定情報Ｂ（４０Ｂ）と通信タイミング情報３０とに基づいてクロックＳを有理数分周することでクロックＢを生成する。
　一方、クロック信号分周回路１００Ａには、クロックＡの分周比を設定する分周比設定情報Ａ（４０Ａ）に加えて通信タイミング情報３０が入力されている。クロック信号分周回路１００Ａは、これら分周比設定情報Ａ（４０Ａ）と通信タイミング情報３０とに基づいてクロックＳを有理数分周することでクロックＡを生成する。
　回路Ａと回路Ｂは、通信タイミング情報３０に基づく通信のタイミングで、信号ＡｏｕｔおよびＢｏｕｔを通じて互いに通信する。この例では、回路Ａは、クロックＡの立ち上がりタイミングでラッチ回路Ａ１を駆動して信号Ａｏｕｔを出力し、回路Ｂは、クロックＢの立ち上がりタイミングでラッチ回路Ｂ１を駆動して信号Ａｏｕｔを入力する。また、回路Ｂは、クロックＢの立ち上がりタイミングでラッチ回路Ｂ２を駆動して信号Ｂｏｕｔを出力し、回路Ａは、立ち上がりクロックＡのタイミングでラッチ回路Ａ２を駆動して信号Ｂｏｕｔを入力する。
　まず、図１１を参照して、第１の実施形態を例として本実施例について説明する。
　図１１は、本発明の第１の実施例にかかるクロック信号分周回路の動作を示すタイミングチャートである。ここでは、クロックＳを分周比１１／１２～７／１２で分周してクロックＢを生成し、クロックＳを分周比７／１２で分周してクロックＡを生成する場合を例として説明する。
　クロックＡおよびクロックＢのクロックＳに対する分周比分母Ｍはともに１２であるので、クロックＡとクロックＢの位相関係は、クロックＳの１２サイクルで一巡する。この位相関係が一巡する１２サイクルのタイミングを、Ｔ０～Ｔ１１で示している。回路Ａと回路Ｂは、分周比が７／１２のときのクロックＡのすべての立ち上がりのタイミングであるタイミングＴ０、Ｔ３、Ｔ４，Ｔ６、Ｔ７、Ｔ９、Ｔ１０で通信するとする。
　クロック信号分周回路１００Ａおよびクロック信号分周回路１００Ｂは、上記通信タイミングを示す通信タイミング情報３０をマスク制御回路２０に入力し、マスク制御回路２０において、両者間の通信タイミングにあるクロックパルスは常にマスクをせずに、それ以外の通信のタイミングにないクロックパルスをマスクする。
　図１１の例では、通信のタイミングであるタイミングＴ０、Ｔ３、Ｔ４，Ｔ６、Ｔ７、Ｔ９、Ｔ１０を含むその前後の通信タイミングにおいて、通信タイミング情報３０の一例である位相信号３１が「１」を示している。
　マスク制御回路２０は、これら通信タイミング以外のタイミング、すなわち位相信号３１が「０」を示すタイミングのいずれかに対して、クロックＳのクロックパルスをマスクするマスクタイミングを割り当てたマスク信号５０を生成する。
　したがって、位相信号３１が「０」を示す期間におけるクロックＳのクロックパルスの立ち上がりタイミング、すなわちタイミングＴ１，Ｔ２，Ｔ５，Ｔ８，Ｔ１１のいずれかに対して、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングが割り当てられる。
　例えば、クロックＳのタイミングＴ０～Ｔ１１にある１２個のクロックパルスのうち、Ｔ０、Ｔ３、Ｔ４，Ｔ６、Ｔ７、Ｔ９、Ｔ１０以外のタイミングのうち、例えばＴ２にマスクタイミングを割り当てた場合、分周比１１／１２のクロックＢを生成でき、さらにＴ８を追加割り当てすれば、分周比１０／１２のクロックＢを生成できる。
　また、Ｔ０、Ｔ３、Ｔ４，Ｔ６、Ｔ７、Ｔ９、Ｔ１０以外のタイミングのうち、Ｔ２，Ｔ５，Ｔ８にマスクタイミングを割り当てた場合、分周比９／１２のクロックＢを生成でき、さらにＴ１１に対して追加割り当てすれば、分周比８／１２のクロックＢを生成でき、さらにＴ４に対して追加割り当てすれば、分周比の７／１２のクロックＢを生成できる。
　次に、図１２を参照して、第３の実施形態を例として本実施例について説明する。図１２は、本発明の第１の実施例にかかるクロック信号分周回路の他の動作を示すタイミングチャートである。
　ここでは、クロックＳを分周比１１／１２～７／１２で分周して生成したクロックＢと、クロックＳを分周比７／１２で分周して生成したクロックＡとを図示している。回路Ａと回路Ｂは、タイミングＴ０、Ｔ３、Ｔ６、Ｔ９で通信するとする。
　この例においても、クロック信号分周回路１００Ａおよびクロック信号分周回路１００Ｂは、回路Ａと回路Ｂの通信タイミングを示す通信タイミング情報３０を入力し、それに基づいて、通信タイミングにあるクロックパルスは常にマスクをせずに、それ以外の通信タイミングにないクロックパルスをマスクすることで、有理数分周を実現する。具体的には、通信タイミングであるタイミングＴ０、Ｔ３、Ｔ６、Ｔ９では、常にクロックパルスをマスクせず、それ以外の通信タイミングではないタイミングＴ１、Ｔ２、Ｔ４，Ｔ５、Ｔ７、Ｔ８、Ｔ１０、Ｔ１１のいずれかにあるクロックパルスをマスクすることで、クロックＡおよびクロックＢを生成できる。
　このように、本実施例は、回路Ａが一定間隔のクロックＡに基づきデータ通信動作を行う場合だけでなく、有理数分周したクロックＡに基づきデータ通信動作を行う場合にも、前述と同様にして適用でき、前述と同様の作用効果が得られる。
　また、本実施例では、第１および第３の実施形態にかかるクロック信号分周回路の適用例について説明したが、第２および第４の実施形態にかかるクロック信号分周回路についても、本実施例を適用することも可能であり、前述と同様の作用効果がえられる。
［第２の実施例］
　次に、図１３を参照して、本発明の各実施形態にかかるクロック信号分周回路の第２の実施例について説明する。図１３は、本発明の第２の実施例にかかるクロック信号分周回路の適用例を示す説明図である。
　第１の実施例では、クロックＡで動作する回路Ａと、クロックＢで動作する回路Ｂの２つの回路が互いに通信する場合について説明した。本実施例では、クロックおよび回路が３つ以上の場合について説明する。
　図１３には、クロックＡで動作する回路Ａ、クロックＢで動作する回路Ｂ、クロックＣで動作する回路Ｃの３つの回路を含んだ半導体集積回路の例が示されている。このうち、回路Ａにはクロック信号分周回路１００と同様のクロック信号分周回路１００Ａが設けられ、回路Ｂにはクロック信号分周回路１００と同様のクロック信号分周回路１００Ｂが設けられ、回路Ｃにはクロック信号分周回路１００と同様のクロック信号分周回路１００Ｃが設けられている。
　クロック信号分周回路１００Ａは、クロックＡの分周比を設定する分周比設定Ａに加えて、クロックＡ、クロックＢ、クロックＣ間の通信のタイミングを示す通信タイミング情報を入力し、それらに基づいてクロックＳを有理数分周することでクロックＡを生成する。同様にクロック信号分周回路１００Ｂは、クロックＢの分周比を設定する分周比設定Ｂに加えて、上記通信のタイミングを示す通信タイミング情報を入力し、それらに基づいてクロックＳを有理数分周することでクロックＢを生成する。同様にクロック信号分周回路１００Ｃは、クロックＣの分周比を設定する分周比設定Ｃに加えて、上記通信タイミングを示す通信タイミング情報を入力し、それらに基づいてクロックＳを有理数分周することでクロックＣを生成する。
　回路Ａ、回路Ｂ、回路Ｃは、通信タイミング情報３０に基づく通信のタイミングで、相互に通信する。このうち、回路Ａと回路Ｂは、信号Ａｏｕｔ０およびＢｏｕｔ０を通じて互いに通信する。この際、回路Ａは、クロックＡの立ち上がりタイミングでラッチ回路Ａ１０を駆動して信号Ａｏｕｔ０を出力し、回路Ｂは、クロックＢの立ち上がりタイミングでラッチ回路Ｂ１０を駆動して信号Ａｏｕｔ０を入力する。また、回路Ｂは、クロックＢの立ち上がりタイミングでラッチ回路Ｂ２０を駆動して信号Ｂｏｕｔ０を出力し、回路Ａは、立ち上がりクロックＡのタイミングでラッチ回路Ａ２０を駆動して信号Ｂｏｕｔ０を入力する。
　また、回路Ａと回路Ｃは、信号Ａｏｕｔ１およびＣｏｕｔ０を通じて互いに通信する。この際、回路Ａは、クロックＡの立ち上がりタイミングでラッチ回路Ａ１１を駆動して信号Ａｏｕｔ１を出力し、回路Ｃは、クロックＣの立ち上がりタイミングでラッチ回路Ｃ１０を駆動して信号Ａｏｕｔ１を入力する。また、回路Ｃは、クロックＣの立ち上がりタイミングでラッチ回路Ｃ２０を駆動して信号Ｃｏｕｔ０を出力し、回路Ａは、立ち上がりクロックＡのタイミングでラッチ回路Ａ２１を駆動して信号Ｃｏｕｔ０を入力する。
　また、回路Ｂと回路Ｃは、信号Ｂｏｕｔ１およびＣｏｕｔ１を通じて互いに通信する。この際、回路Ｂは、クロックＢの立ち上がりタイミングでラッチ回路Ｂ１１を駆動して信号Ｂｏｕｔ１を出力し、回路Ｃは、クロックＣの立ち上がりタイミングでラッチ回路Ｃ１１を駆動して信号Ｂｏｕｔ１を入力する。また、回路Ｃは、クロックＣの立ち上がりタイミングでラッチ回路Ｃ２１を駆動して信号Ｃｏｕｔ１を出力し、回路Ｂは、立ち上がりクロックＢのタイミングでラッチ回路Ｂ２１を駆動して信号Ｃｏｕｔ１を入力する。
　図１４は、本発明の第２の実施例にかかるクロック信号分周回路の動作を示すタイミングチャートである。この例では、クロックＳを分周比１１／１２～４／１２で分周して生成したクロックＡ、クロックＢ、クロックＣを示している。回路Ａ、回路Ｂ、回路Ｃは、タイミングＴ０、Ｔ３、Ｔ６、Ｔ９で通信するものとする。
　この例においても、本発明によるクロック信号分周回路１００Ａ、クロック信号分周回路１００Ｂ、クロック信号分周回路１００は、上記通信のタイミングを示す通信タイミング情報を入力し、それに基づいて、通信のタイミングにあるクロックパルスは常にマスクをせずに、それ以外の通信のタイミングにないクロックパルスをマスクすることで、有理数分周を実現する。具体的には、通信のタイミングであるタイミングＴ０、Ｔ３、Ｔ６、Ｔ９では、常にクロックパルスをマスクせず、それ以外の通信のタイミングではないタイミングＴ１、Ｔ２、Ｔ４，Ｔ５、Ｔ７、Ｔ８、Ｔ１０、Ｔ１１のいずれかにあるクロックパルスをマスクすることで、クロックＡ、クロックＢ、クロックＣを生成する。
　このように、本実施例においても、クロック信号分周回路が生成するクロックは、通信のタイミングでは必ずクロックパルスが存在するので、異なる周波数のクロックとの通信において、期待した正しい通信動作を実現するために、特別なクロック乗せ換え回路や、特別なタイミング設計が不要である。その結果、異なる周波数のクロックとの通信においても、通信性能が低下せず、効率的な通信を行うことができる。さらに、分周比を変更する場合でも、それに応じて異なる周波数のクロックとの通信のタイミングを変更する必要がない。例えば、図１４のクロック分周例では、クロックＡ、クロックＢ、クロックＣの分周比を１１／１２～４／１２のいずれに変更する場合でも、通信タイミングＴ０，Ｔ３、Ｔ６，Ｔ９を変更する必要がなく、柔軟に対応できる。
　また、本実施例では、第１の実施形態にかかるクロック信号分周回路の適用例について説明したが、第２～第４の実施形態にかかるクロック信号分周回路についても、本実施例を適用することも可能であり、前述と同様の作用効果がえられる。
　一般的な通信機器におけるデータ通信用クロック信号を、与えられた基準クロック信号から分周して生成するクロック信号分周回路として適用でき、特に、入力クロック信号とは異なる周波数のクロック信号で動作する相手回路との間でデータ通信を行う通信機器に最適である。

Claims (16)

  1. 　Ｎ／Ｍ（Ｎは正整数，ＭはＮより大きい正整数）で規定された分周比に基づいて、入力クロック信号の連続するＭ個のクロックパルスのうち、Ｍ－Ｎ個分のクロックパルスをマスクすることにより、当該入力クロック信号をＮ／Ｍ分周した出力クロック信号を生成するクロック信号分周回路であって、
    　入力されたマスク信号に応じて前記入力クロック信号のクロックパルスをマスクすることにより前記出力クロック信号を生成して出力するマスク回路と、
    　前記出力クロック信号を用いる対象回路で行うデータ通信の通信タイミングを示す通信タイミング情報に基づいて、前記入力クロック信号の連続するＭ個のクロックパルスのタイミングのうち、当該通信タイミングを除く他のタイミングに対して、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングを割り当てたマスク信号を生成して前記マスク回路へ出力するマスク制御回路と
    　を備えることを特徴とするクロック信号分周回路。
  2. 　請求項１に記載のクロック信号分周回路において、
    　前記マスク制御回路は、前記入力クロック信号のクロックパルスをカウンタでカウントするとともに、当該カウント値が分周比分母Ｍに達した時点でカウント値をリセットすることにより、当該入力クロック信号に対する前記通信タイミングの相対的な位相を示すカウント値を生成し、このカウント値に基づいて前記マスク信号を生成することを特徴とするクロック信号分周回路。
  3. 　請求項２に記載のクロック信号分周回路において、
    　前記マスク制御回路は、少なくとも前記通信タイミング情報および前記カウント値の組合せごとにマスクの要否を示すテーブルデータを予めテーブル回路で保持し、入力されたこれら組合せに応じて前記テーブル回路から出力されたテーブルデータを前記マスク信号として出力することを特徴とするクロック信号分周回路。
  4. 　請求項３に記載のクロック信号分周回路において、
    　前記テーブル回路は、前記通信タイミング情報および前記カウント値に、分周比分母Ｍおよび分周比分子Ｎ加えた組合せごとにマスクの要否を示すテーブルデータを予め保持することを特徴とするクロック信号分周回路。
  5. 　請求項１に記載のクロック信号分周回路において、
    　前記通信タイミング情報は、当該対象回路とデータ通信を行う相手回路での通信タイミングの位相を示す位相信号を含むことを特徴とするクロック信号分周回路。
  6. 　請求項５に記載のクロック信号分周回路において、
    　前記通信タイミング情報は、前記相手回路での通信動作に用いる相手クロック信号の周波数を示す周波数信号をさらに含むことを特徴とするクロック信号分周回路。
  7. 　請求項５に記載のクロック信号分周回路において、
    　前記通信タイミング情報は、前記相手回路での通信動作に用いる相手クロック信号と前記出力クロック信号との位相関係が一巡する期間の各タイミングから前記相手回路での通信タイミングを選択する通信タイミング選択情報をさらに含むことを特徴とするクロック信号分周回路。
  8. 　請求項５に記載のクロック信号分周回路において、
    　前記マスク制御回路は、前記入力クロック信号のクロックパルスをカウンタでカウントするとともに、当該カウント値が分周比分母Ｍに達した時点でカウント値をリセットすることにより、前記入力クロック信号に対する前記通信タイミングの相対的な位相を示すカウント値を生成し、このカウント値に基づいて前記マスク信号を生成することを特徴とするクロック信号分周回路。
  9. 　Ｎ／Ｍ（Ｎは正整数，ＭはＮより大きい正整数）で規定された分周比に基づいて、入力クロック信号をＮ／Ｍ分周した出力クロック信号を生成するクロック信号分周方法であって、
    　出力クロック信号を用いる対象回路で行うデータ通信の通信タイミングを示す通信タイミング情報に基づいて、前記入力クロック信号の連続するＭ個のクロックパルスのタイミングのうち、当該通信タイミングを除く他のタイミングに対して、Ｍ－Ｎ個分のクロックパルスをマスクするマスクタイミングを割り当てたマスク信号を生成するマスク信号生成ステップと、
    　前記マスク信号のマスクタイミングで前記入力クロック信号のクロックパルスをマスクし、マスクタイミング以外のマスクタイミングで前記入力クロック信号のクロックパルスをマスクしないことにより前記出力クロック信号を生成して出力するマスク制御ステップと
    　を備えることを特徴とするクロック信号分周方法。
  10. 　請求項９に記載のクロック信号分周方法において、
    　前記マスク制御ステップは、前記入力クロック信号のクロックパルスをカウンタでカウントするとともに、当該カウント値が分周比分母Ｍに達した時点でカウント値をリセットすることにより、当該入力クロック信号に対する前記通信タイミングの相対的な位相を示すカウント値を生成し、このカウント値に基づいて前記マスク信号を生成するステップを含むことを特徴とするクロック信号分周方法。
  11. 　請求項１０に記載のクロック信号分周方法において、
    　前記マスク制御ステップは、少なくとも前記通信タイミング情報および前記カウント値の組合せごとにマスクの要否を示すテーブルデータを予めテーブル回路で保持し、入力されたこれら組合せに応じて前記テーブル回路から出力されたテーブルデータを前記マスク信号として出力するステップを含むことを特徴とするクロック信号分周方法。
  12. 　請求項１１に記載のクロック信号分周方法において、
    　前記テーブル回路は、前記通信タイミング情報および前記カウント値に、分周比分母Ｍおよび分周比分子Ｎ加えた組合せごとにマスクの要否を示すテーブルデータを予め保持することを特徴とするクロック信号分周方法。
  13. 　請求項９に記載のクロック信号分周方法において、
    　前記通信タイミング情報は、当該対象回路とデータ通信を行う相手回路での通信タイミングの位相を示す位相信号を含むことを特徴とするクロック信号分周方法。
  14. 　請求項１３に記載のクロック信号分周方法において、
    　前記通信タイミング情報は、前記相手回路での通信動作に用いる相手クロック信号の周波数を示す周波数信号をさらに含むことを特徴とするクロック信号分周方法。
  15. 　請求項１３に記載のクロック信号分周方法において、
    　前記通信タイミング情報は、前記相手回路での通信動作に用いる相手クロック信号と前記出力クロック信号との位相関係が一巡する期間の各タイミングから前記相手回路での通信タイミングを選択する通信タイミング選択情報をさらに含むことを特徴とするクロック信号分周方法。
  16. 　請求項１３に記載のクロック信号分周方法において、
    　前記マスク制御ステップは、前記入力クロック信号のクロックパルスをカウンタでカウントするとともに、当該カウント値が分周比分母Ｍに達した時点でカウント値をリセットすることにより、前記入力クロック信号に対する前記通信タイミングの相対的な位相を示すカウント値を生成し、このカウント値に基づいて前記マスク信号を生成するステップを含むことを特徴とするクロック信号分周方法。
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