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WO2007069598A1 - プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 - Google Patents

プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 Download PDF

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Publication number
WO2007069598A1
WO2007069598A1 PCT/JP2006/324748 JP2006324748W WO2007069598A1 WO 2007069598 A1 WO2007069598 A1 WO 2007069598A1 JP 2006324748 W JP2006324748 W JP 2006324748W WO 2007069598 A1 WO2007069598 A1 WO 2007069598A1
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WO
WIPO (PCT)
Prior art keywords
discharge
sustain
voltage
time interval
lighting rate
Prior art date
Application number
PCT/JP2006/324748
Other languages
English (en)
French (fr)
Inventor
Hidehiko Shoji
Takahiko Origuchi
Mitsuo Ueda
Yutaka Yoshihama
Shigeo Kigo
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2005358736A external-priority patent/JP5162824B2/ja
Priority claimed from JP2005358735A external-priority patent/JP4997751B2/ja
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US11/795,306 priority Critical patent/US20080165211A1/en
Publication of WO2007069598A1 publication Critical patent/WO2007069598A1/ja

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Definitions

  • the present invention relates to a plasma display panel driving method and a plasma display device.
  • the present invention relates to a method for driving a plasma display panel and a plasma display device.
  • a typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front plate and a back plate arranged opposite to each other. Yes.
  • a plurality of pairs of display electrodes consisting of a pair of scan electrodes and sustain electrodes are formed on the front glass substrate in parallel with each other, and a dielectric layer and a protective layer are formed so as to cover the display electrode pairs.
  • the back plate is formed with a plurality of parallel data electrodes on the back glass substrate, a dielectric layer so as to cover them, and a plurality of partition walls formed in parallel with the data electrodes on the back side glass substrate.
  • a phosphor layer is formed on the surface and the side surfaces of the barrier ribs. Then, the front plate and the back plate are arranged opposite to each other so that the display electrode pair and the data electrode are three-dimensionally crossed and sealed, and a discharge gas containing xenon is sealed in the internal discharge space.
  • a discharge cell is formed at a portion where the display electrode pair and the data electrode face each other. In the panel having such a configuration, ultraviolet rays are generated by gas discharge in each discharge cell, and RGB phosphors of each color are excited and emitted by the ultraviolet rays to perform color display.
  • a subfield method that is, a method of dividing a field period into a plurality of subfields and performing gradation display by combining subfields to emit light is generally used. It is.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • an initialization discharge is generated, and wall charges necessary for the subsequent address operation are formed on each electrode.
  • address discharge is selectively generated in the discharge cells to be displayed to form wall charges.
  • a sustain pulse is alternately applied to the display electrode pair composed of the scan electrode and the sustain electrode, and a sustain discharge is generated in the discharge cell in which the address discharge is generated, and the phosphor layer of the corresponding discharge cell is formed.
  • the image is displayed by emitting light.
  • gradation discharge is performed by performing initializing discharge using a slowly changing voltage waveform and selectively performing initializing discharge on discharge cells that have undergone sustain discharge.
  • a novel driving method has been disclosed in which light emission unrelated to the above is reduced as much as possible to improve the contrast ratio (see, for example, Patent Document 1).
  • Patent Document 1 discloses a so-called narrow erase discharge in which the pulse width of the last sustain pulse in the sustain period is made shorter than the pulse widths of other sustain pulses, and the potential difference due to wall charges between display electrodes is alleviated. Ny, even though it is listed. By stably generating this narrow erase discharge, a reliable address operation can be performed in the subsequent subfield address period, and a plasma display device with a high contrast ratio can be realized.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-242224
  • the present invention has been made in view of these problems, and generates a stable address discharge without increasing the voltage necessary to generate the address discharge even in a large screen 'high brightness panel. Therefore, the present invention provides a panel driving method and a plasma display device.
  • the present invention is a method for driving a panel including a plurality of discharge cells each having a display electrode pair consisting of a scan electrode and a sustain electrode, wherein one field period is a discharge cell. It consists of a plurality of subfields having an address period in which an address discharge is selectively generated and a sustain period in which a sustain discharge is generated a number of times according to the luminance weight in the discharge cell in which the address discharge is generated. After a voltage for generating the last sustain discharge in the period is applied to the display electrode pair, a time interval corresponding to the lighting rate of the discharge cell in that subfield is set, and the potential difference between the electrodes of the display electrode pair is set. A voltage for relaxation is applied to the display electrode pair.
  • FIG. 1 is an exploded perspective view showing a main part of a panel used in Embodiment 1 of the present invention.
  • FIG. 2 is an electrode array diagram of the panel.
  • FIG. 3 is a circuit block diagram of a plasma display device using the panel.
  • FIG. 4 is a diagram showing drive voltage waveforms applied to the electrodes of the panel.
  • FIG. 5 is a diagram showing a relationship among a subfield, a lighting rate, and an erasing phase difference in the first embodiment of the present invention.
  • FIG. 6 is a circuit diagram of a sustain pulse generator of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 7 is a timing chart for explaining the operation of the sustain pulse generator of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 8A is a diagram schematically showing a relationship between an address noise voltage and an erase phase difference necessary for generating a normal address discharge.
  • FIG. 8B is a diagram schematically showing the relationship between the scan pulse voltage necessary for generating a normal address discharge and the erase phase difference.
  • FIG. 8C is a diagram schematically showing the relationship between the scan pulse voltage necessary for the address discharge and the lighting rate.
  • FIG. 8D is a diagram schematically showing the relationship between the scan pulse voltage necessary for generating a normal address discharge, the erase phase difference, and the lighting rate.
  • Fig. 9 is a diagram showing a value of a scan pulse voltage at which the second type of write failure does not occur.
  • FIG. 10 is a diagram showing a relationship among subfields, lighting rates, and erase phase differences in the second embodiment of the present invention.
  • FIG. 11 is a diagram showing a relationship between a lighting rate and an erasing phase difference in the second embodiment of the present invention.
  • the present invention is a method for driving a panel including a plurality of discharge cells each having a display electrode pair including a scan electrode and a sustain electrode, wherein address discharge is selectively generated in the discharge cell in one field period. It is composed of a plurality of subfields having an address period and a sustain period in which a sustain discharge is generated a number of times according to the luminance weight in the discharge cell in which the address discharge is generated, and for generating the last sustain discharge in the sustain period After a voltage is applied to the display electrode pair, a voltage is applied to the display electrode pair for relaxing the potential difference between the electrodes of the display electrode pair by setting a time interval according to the lighting rate of the discharge cell in the subfield. It is characterized by this. By this method, even for a large screen 'high brightness panel', a stable address discharge can be generated without increasing the voltage required to generate the address discharge, and a panel drive method with good image display quality can be achieved. Can be provided.
  • the time interval when the discharge cell lighting rate is high is controlled to be longer than the time interval when the discharge cell lighting rate is low. It is desirable to include at least one in a field period.
  • the time interval in the subfield with a small luminance weight may be controlled to be equal to or shorter than the luminance interval, the time interval in the subfield, or the like.
  • the plasma display device of the present invention includes a panel including a plurality of discharge cells each having a display electrode pair composed of a scan electrode and a sustain electrode, and a drive circuit for driving the panel.
  • the field period is composed of a plurality of subfields having a write period in which an address discharge is selectively generated in the discharge cells and a sustain period in which the sustain discharge is generated a number of times corresponding to the luminance weight in the discharge cells in which the address discharge is generated.
  • a first switching element that applies a voltage for generating a sustain discharge to the display electrode pair, and a second switching that applies a voltage to the display electrode pair for reducing the potential difference between the electrodes of the display electrode pair.
  • the first switching element is turned on and then the discharge cells in that subfield are turned on.
  • time interval corresponding to, characterized in that to turn on the second switching element is also enables a panel drive method that generates stable address discharge without increasing the voltage required to generate address discharge, even on large-screen 'high-luminance panels, and provides high image display quality. Can be provided.
  • the plasma display device of the present invention further includes a lighting rate calculation circuit that calculates the lighting rate of the discharge cells for each subfield based on the image data for each subfield, and the drive circuit includes the lighting of the discharge cells. It is desirable to include at least one subfield in one field period to control the time interval when the rate is high to be longer than the time interval when the lighting rate of the discharge cells is low.
  • the driving circuit of the plasma display device of the present invention may control the time interval in the subfield with a small luminance weight to be equal to or shorter than the time interval in the subfield with a large luminance weight. . This method can further improve the display image quality.
  • the time interval of the panel driving method of the present invention is switched based on a comparison between the lighting rate of the discharge cells in the current subfield and a predetermined threshold value.
  • the value is greater than the threshold when switching from the second time interval to the first time interval! May be set to a / value.
  • FIG. 1 is an exploded perspective view showing a main part of a panel used in Embodiment 1 of the present invention.
  • the panel 10 is configured such that a glass front substrate 21 and a rear substrate 31 are arranged to face each other and a discharge space is formed therebetween.
  • a plurality of scanning electrodes 22 and sustaining electrodes 23 constituting a display electrode pair are formed in parallel with each other.
  • a dielectric layer 24 is formed so as to cover the scan electrode 22 and the sustain electrode 23, and a protective layer 25 is formed on the dielectric layer 24.
  • a plurality of data electrodes 32 covered with an insulating layer 33 are provided on the back substrate 31, and a grid-like partition wall 34 is provided on the insulating layer 33.
  • the phosphor layer 35 is provided on the surface of the insulator layer 33 and the side surfaces of the partition walls 34.
  • the front substrate 21 and the rear substrate 31 are arranged to face each other so that the scan electrode 22 and the sustain electrode 23 intersect with the data electrode 32, and in the discharge space formed between them, for example, neon And a mixed gas of xenon.
  • the structure of the panel is not limited to the one described above, and may be, for example, a striped partition.
  • FIG. 2 is an electrode array diagram of the panel used in Embodiment 1 of the present invention.
  • M x n are formed inside.
  • FIG. 3 is a circuit block diagram of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • the plasma display device includes a panel 10, an image signal processing circuit 51, a data electrode drive circuit 52, a scan electrode drive circuit 53, a sustain electrode drive circuit 54, a timing generation circuit 55, a lighting rate calculation circuit 58, and a power supply circuit (not shown). )).
  • the image signal processing circuit 51 converts the image signal Sig into image data for each subfield.
  • the data electrode driving circuit 52 receives image data for each subfield from each data electrode Dl to The signal is converted into a signal corresponding to Dm and each data electrode Dl to Dm is driven.
  • the lighting rate calculation circuit 58 calculates the lighting rate of the discharge cells for each subfield based on the image data for each subfield, that is, the ratio of the number of discharge cells to be lit to the total number of discharge cells.
  • the timing generation circuit 55 generates various timing signals based on the horizontal synchronization signal H, the vertical synchronization signal V, and the lighting rate calculated by the lighting rate calculation circuit 58, and supplies them to each circuit block.
  • Scan electrode drive circuit 53 supplies drive voltage waveforms to scan electrodes SCl to SCn based on timing signals
  • sustain electrode drive circuit 54 supplies drive voltage waveforms to sustain electrodes SU1 to SUn based on timing signals.
  • scan electrode driving circuit 53 includes sustain pulse generating section 100 for generating a sustain pulse, which will be described later, and sustain electrode driving circuit 54 is similarly provided with sustain pulse generating section 200.
  • FIG. 4 is a diagram showing a drive voltage waveform applied to each electrode of the panel used in Embodiment 1 of the present invention.
  • One field is divided into a plurality of subfields, and each subfield has an initialization period, It has a writing period and a maintenance period.
  • the data electrodes Dl to Dm and the sustain electrodes SUl to SUn are held at 0 V, and are set to be equal to or lower than the discharge start voltage with respect to the scan electrodes SCl to SCn. Apply a ramp voltage that gradually increases from Vil to a voltage Vi2 that exceeds the discharge start voltage. Then, a weak initializing discharge occurs in all discharge cells, negative wall voltage is accumulated on scan electrodes SCl to SCn, and positive wall voltage is accumulated on sustain electrodes SUl to SUn and data electrodes D1 to Dm. Is done.
  • the wall voltage on the electrode refers to the voltage generated by the wall charge accumulated on the dielectric layer or phosphor layer covering the electrode.
  • the sustain electrodes SUl to SUn are maintained at the positive voltage Vel, and the ramp voltage gradually decreasing from the voltage Vi3 to the voltage Vi4 is applied to the scan electrodes SCl to SCn. Apply.
  • weak initializing discharge occurs again in all discharge cells.
  • the wall voltage between the scan electrodes SCl to SCn and the sustain electrodes SU1 to SUn is weakened, and the positive wall voltage on the data electrodes D1 to Dm is adjusted to a value suitable for the write operation.
  • the initialization operation of the first SF is an all-cell initialization operation in which initialization discharge is performed on all discharge cells.
  • sustain electrodes SU1 to SUn are held at voltage Ve2, and scan electrodes SCl to SCn are held at voltage Vc.
  • Vd positive write pulse voltage
  • a positive sustain pulse voltage Vs is applied to scan electrodes SCl to SCn, and a ground potential, that is, OV is applied to sustain electrodes SUl to SUn.
  • the voltage between scan electrode SCi and sustain electrode SUi is the sum of sustain pulse voltage Vs and the wall voltage on scan electrode SCi and the wall voltage on sustain electrode SUi. The discharge start voltage is exceeded.
  • a sustain discharge occurs between scan electrode SCi and sustain electrode SUi, and phosphor layer 35 emits light by the ultraviolet rays generated at this time.
  • Negative wall voltage is accumulated on scan electrode SCi, and positive wall voltage is accumulated on sustain electrode SUi.
  • a positive wall voltage is accumulated on the data electrode Dk.
  • the sustain period voltage corresponding to the luminance weight is alternately applied to the scan electrodes SC1 to SCn and the sustain electrodes SU1 to SUn, and a potential difference is applied between the electrodes of the display electrode pair, whereby the address period In FIG. 5, sustain discharge is continuously performed in the discharge cell in which the address discharge has occurred.
  • the voltage Vel is applied to the sustain electrodes SU1 to SUn before the discharge converges, that is, while charged particles generated by the discharge remain sufficiently in the discharge space!
  • the potential difference between the sustain electrode SUi and the scan electrode SCi is weakened to the extent of (Vs ⁇ Vel).
  • the wall voltage between the scan electrodes SCl to SCn and the sustain electrodes SUl to SUn is the difference between the voltages applied to the electrodes (Vs — It can be weakened to the extent of Vel).
  • this discharge is referred to as “erase discharge”
  • the potential difference applied between the scan electrodes SCl to SCn and the sustain electrodes SUl to SUn in order to generate the erase discharge is a narrow pulse-shaped potential difference.
  • the sustain electrodes SU1 to SUn are held at the voltage Vel and the data electrodes D1 to Dm are held at the OV, respectively, and the scan electrodes SCl to SCn are gradually moved from the voltage Vi3 'to the voltage Vi4. Apply ramp-down voltage. Then, a weak initializing discharge is generated in the discharge cell that has been subjected to the sustain discharge in the sustain period of the previous subfield, and the wall voltage on the scan electrode SCi and the sustain electrode SUi is weakened.
  • the wall voltage on the scan electrode SCi and the sustain electrode SUi is weakened.
  • the wall voltage suitable for the write operation is obtained. Adjusted to On the other hand, in a discharge cell that does not sustain discharge in the previous subfield, the wall charge at the end of the initializing period of the previous subfield is maintained as it is.
  • the initializing operation of the second SF is a selective initializing operation in which initializing discharge is selectively performed on the discharge cells that have undergone the sustain operation in the sustain period of the immediately preceding subfield.
  • the operation during the writing period of the second SF is the same as that of the first SF, and thus the description thereof is omitted.
  • the operation in the subsequent sustain period is the same except for the number of sustain pulses.
  • the operation in the initialization period in the 3rd to 10th SFs is the same selective initialization operation as in the 2nd SF, and the write operation in the write period is the same as that in the 2nd SF.
  • the erase phase difference Thl of the voltage applied to each of the display electrode pairs at the end of the sustain period is controlled by the subfield and the lighting rate of the subfield.
  • the erase phase difference Thl is controlled to be 150 ns regardless of the lighting rate.
  • the erase phase difference Thl is 150 ns
  • the erase phase difference Thl is 200 ns and the lighting rate is 70%.
  • the erase phase difference Thl is controlled to be 300 ns.
  • FIG. 6 is a circuit diagram of sustain pulse generating units 100 and 200 of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • the sustain pulse generating unit 100 includes an electric power recovery unit 110 and a clamp unit 120.
  • the power recovery unit 110 includes a power recovery capacitor C10, switching elements Ql l and Q12, backflow prevention diodes Dl l and D12, and a power recovery inductor L10.
  • the clamp unit 120 includes a power supply VS having a voltage value of Vs and switching elements Q13 and Q14.
  • the power recovery unit 110 and the clamp unit 120 are connected to the scan electrode 22 which is one end of the interelectrode capacitance Cp of the panel 10 via a scan pulse generation circuit. Note that the scan pulse generation circuit is not shown in FIG. Capacitor C10 has a sufficiently large capacity compared to the interelectrode capacitance Cp, and the voltage value is charged to approximately VsZ2, and functions as a power source for power recovery unit 110.
  • Sustain pulse generator 200 has the same circuit configuration as sustain pulse generator 100.
  • Power recovery capacitor C20, switching elements Q21 and Q22, backflow prevention diodes D21 and D22, and power recovery inductor L20 A power recovery unit 210 and a clamp unit 220 having a power source VS, switching elements Q23 and Q24, and the output of the sustain pulse generator 200 is the sustain electrode 23 which is the other end of the interelectrode capacitance Cp of the panel 10. It is connected to the.
  • FIG. 6 also shows a power supply VE for applying the voltage Vel to the sustain electrode 23 and switching elements Q28 and Q29.
  • FIG. 7 is a timing chart for explaining the operation of sustain pulse generating units 100 and 200 of the plasma display device in accordance with the first exemplary embodiment of the present invention, and is a detailed timing chart of a portion surrounded by a broken line in FIG. is there.
  • one sustain pulse period is divided into six periods indicated by T1 to T6, and each period is described.
  • switching element Q21 is turned on at time t2. Then, current begins to flow from the power recovery capacitor C20 through the switching element Q21, the diode D21, and the inductor L20, and the voltage of the sustain electrode 23 begins to rise.
  • the above-described resonance period is set to about 1200 ns, and the time from time tl to time t2, that is, the time of period T1 is set to 550 ns.
  • Switching element Q12 may be turned off after time t2 and before time t5.
  • Switching element Q21 may be turned off after time t3 and before time t4.
  • switching element Q14 is preferably turned off immediately before time t5, and switching element Q23 is preferably turned off immediately before time t4.
  • Period T7 This period is the fall of the sustain pulse applied to sustain electrode 23, and is the same as period T4. That is, when switching element Q22 is turned on at time t7, the charge on sustain electrode 23 side begins to flow to capacitor C20 through inductor L20, diode D22, and switching element Q22, and the voltage on sustain electrode 23 begins to drop.
  • switching element Q24 is turned on to forcibly reduce the voltage of sustain electrode 23 to OV. Then, the switching element Q11 is turned on. Then, current begins to flow from the capacitor C10 for power recovery through the switching element Ql l, the diode Dl l, and the inductor L10, and the voltage of the scan electrode 22 begins to rise.
  • Period T10 At time tlO, switching element Q28 and switching element Q29 are turned on. Then, since the sustain electrode 23 is directly connected to the power source VE through the switching elements Q28 and Q29, the voltage of the sustain electrode 23 is forcibly increased to Vel.
  • Time tlO is the time before the discharge generated in period T9 converges, that is, the charged particles generated in the discharge remain sufficiently in the discharge space. Since the electric field in the discharge space changes while the charged particles remain sufficiently in the discharge space, the charged particles are rearranged to relax the changed electric field to form wall charges. At this time, the difference between the voltage Vs applied to the scan electrode 22 and the sustain electrode 23 is small, and the wall voltage on the scan electrode 22 and the sustain electrode 23 is small.
  • the potential difference that generates the last sustain discharge is a narrow pulse-shaped potential difference that is changed so as to relax the potential difference applied between the electrodes of the display electrode pair before the last sustain discharge converges.
  • Maintenance that occurs The discharge is an erasing discharge.
  • the data electrode 32 is held at OV, and the charged particles caused by the discharge are wall charges so as to reduce the potential difference between the voltage applied to the data electrode 32 and the voltage applied to the scan electrode 22. Therefore, a positive wall voltage is formed on the data electrode 32.
  • the erase phase difference Thl is the voltage Vs 1 for relaxing the potential difference between the electrodes of the display electrode pair after the voltage Vs for generating the erase discharge is applied to the scan electrode 22, and the sustain electrode 23
  • the control is performed using a switching element. That is, the switching element Q 13 as the first switching element for applying the voltage Vs for generating the sustain discharge to the scanning electrode 22 and the voltage Vel for reducing the potential difference between the electrodes of the display electrode pair are set.
  • Switching elements Q28 and Q29 which are second switching elements to be applied to the sustain electrodes. After turning on the switching element Q13, a time interval (hereinafter referred to as “erasing position”) corresponding to the lighting rate of the discharge cells in the subfield.
  • the switching elements Q28 and Q29 are turned on with a phase difference Th2 ”.
  • the erasure phase difference Thl and the erasure phase difference Th2 may not be exactly equal, but may be considered to be practically equivalent unless there is a large difference in the delay time of the switching elements. Therefore, in the following, the erasure phase difference Thl and the erasure phase difference Th2 are not distinguished from each other and are simply referred to as the erasure phase difference Th.
  • the time from time t9 to time tlO, that is, the time of period T9 is the erasing phase difference Th and is controlled by the subfield and the lighting rate of the subfield, as shown in FIG. . That is, in the first SF to the fourth SF, the erase phase difference Th is controlled to be 150 ns regardless of the lighting rate. In the 5th to 10th SF, when the lighting rate is less than 44%, the erase phase difference Th is 150 ns, and when the lighting rate is 44% or more and less than 70%, the erase phase difference Th is 200 ns and the lighting rate is 70%. In this case, the erasure phase difference Th is controlled to be 300 ⁇ s.
  • the time interval corresponds to the lighting rate of the discharge cells in the subfield.
  • a voltage is applied to the display electrode pair so as to reduce the potential difference between the electrodes of the display electrode pair by setting the erase phase difference Th.
  • the power that generates the erasing discharge The potential difference is a narrow pulse-like potential difference in which the potential difference applied between the electrodes of the display electrode pair before the last sustain discharge converges.
  • the erasure phase difference Th is an erasure phase difference Th force when the discharge cell lighting rate is high.
  • FIG. 8A is a diagram schematically showing the relationship between the address pulse voltage necessary for generating a normal address discharge and the erase phase difference Th.
  • the horizontal axis represents the erase phase difference Th, and the vertical axis represents the erase phase difference Th.
  • the address pulse voltage required to reliably generate the address discharge in the discharge cells to be discharged increases as the erase phase difference Th increases.
  • FIG. 8B is a diagram schematically showing the relationship between the scan pulse voltage necessary for generating a normal address discharge and the erase phase difference Th.
  • the horizontal axis represents the erase phase difference Th, and the vertical axis represents the erase phase difference Th. Shows the scan pulse voltage required to generate a normal address discharge. As shown in this figure, it has been clarified through experiments that the scan noise voltage necessary for generating a normal address discharge increases as the erase phase difference Th decreases. If the scan pulse voltage required to generate a normal address discharge is increased, the second type of write failure described above is likely to occur, and the scan pulse voltage must be increased to prevent this.
  • both write failures occur with the erase phase difference Th.
  • Th the erase phase difference
  • Fig. 8C is a diagram schematically showing the relationship between the scan pulse voltage necessary to generate a normal address discharge and the lighting rate, where the horizontal axis indicates the lighting rate and the vertical axis indicates the normal address discharge. This shows the scan pulse voltage required to achieve this.
  • the scanning noise voltage required to generate a normal address discharge increases as the lighting rate increases. Therefore, it was found that when the scan pulse voltage is constant, the occurrence of discharge tends to be delayed. This is because the discharge current increases as the lighting rate increases, and the effective voltage applied to the discharge cell decreases as the voltage drop associated therewith increases. This is necessary to generate a normal address discharge. It can be considered that the pulse voltage increases. Therefore, if the scan pulse voltage is constant, the effective voltage applied to the discharge cell will drop! /, And the occurrence of discharge will be delayed.
  • FIG. 8D is a diagram schematically showing the relationship between the scan pulse voltage necessary for generating a normal address discharge, the erase phase difference Th, and the lighting rate.
  • the smaller the erase phase difference Th the higher the scan pulse voltage required to generate a normal address discharge, and the higher the lighting rate, the more the normal address discharge.
  • the required scan pulse voltage is higher. Therefore, the optimum erasing phase difference Th is longer in the subfield with a high lighting rate than in the subfield with a low lighting rate.
  • the erasing phase difference Th is controlled to the predetermined value described above, and the erasing phase difference Th is increased as the lighting rate increases. To optimize the actual narrow pulse width. As a result, the optimum erasing phase difference Th can always be maintained regardless of the lighting rate, and optimum driving can be performed.
  • FIG. 9 is a diagram showing the lower limit value of the scan pulse voltage at which the second type of write failure does not occur when the erase phase difference Th in each subfield is set to 150 ns.
  • the erasing phase difference Th is shortened, the scanning pulse voltage increases.
  • the degree becomes more prominent as the luminance weight of the subfield increases. This is because, in a subfield with a large luminance weight, priming due to sustain discharge increases, so that the discharge of the row is selected while the address discharge is generated in the discharge cell of the selected row in the write period. It can be considered that the wall charge of the cell is easily deprived and the rate at which the wall voltage for address discharge decreases increases.
  • the rate at which the wall voltage for the address discharge decreases is small, and the scan pulse voltage can be set lower than that in the subfield having a large luminance weight. Therefore, in the subfield with a small luminance weight, even if the lighting rate increases and the scan pulse voltage to prevent the second type of writing failure increases to some extent, the luminance weight is large and the scan pulse voltage required in the subfield is high. It is not necessary to perform control according to the lighting rate as long as it does not exceed.
  • the luminance weight is small!
  • the erase phase difference Th is controlled so that the luminance weight is large, the erase phase difference Th in the subfield is equal to LV, or shorter, and the discharge cell lighting rate is high.
  • the lighting rate is low, and it is controlled to be longer than the erase phase difference Th.
  • the erase phase difference Th is changed frequently, the brightness of the display image may become unstable.
  • the emission luminance associated with the erasing discharge is made constant, and fluctuations in luminance are prevented to improve image display quality. .
  • the control is performed so that the erase phase difference Th is 150 ns regardless of the lighting rate in the first SF to the fourth SF, and the lighting rate is less than 44% in the fifth SF to the 10th SF.
  • the erasure phase difference Th is 150 ns
  • the erasure phase difference Th is 200 ns when the lighting rate power is 4% or more and less than 70%
  • the erasure phase difference Th is 300 ns when the lighting rate is 70% or more.
  • the present invention is not limited to this, and may be switched at an appropriate lighting rate for each subfield. It is also possible to control the erasure phase difference Th to change substantially continuously according to the lighting rate! /. By controlling in this way, the influence of the change in the erase phase difference Th on the display image also changes continuously, so that the image display quality is also improved.
  • a hysteresis characteristic may be provided when the erase phase difference Th is switched. Such an embodiment will be described below.
  • FIG. 10 is a diagram showing the relationship among subfields, lighting rates, and erasure phase differences Thl in Embodiment 2 of the present invention. In the first to fourth SFs, the erase phase difference Thl is controlled to be 150 ns regardless of the lighting rate.
  • the erase phase difference Thl is switched depending on the lighting rate.
  • the lighting rates of subfields having the same luminance weight in the immediately preceding field and the current field are compared, and the lighting rate increases and decreases.
  • the lighting rate value which is the threshold for switching the erasing phase difference Thl, is changed. This gives hysteresis characteristics to the switching of the erase phase difference Thl.
  • the erasing phase difference Thl is 150 nsec when the lighting rate is less than 46%, 200 nsec when the lighting rate is 46% or more and less than 72%, and 300 nsec when the lighting rate is 72% or more.
  • the lighting rate is controlled to 150 nsec when the lighting rate is less than 42%, 200 nsec when the lighting rate is 42% or more and less than 68%, and 300nsec when the lighting rate is 68% or more.
  • FIG. 11 is a diagram showing the relationship between the lighting rate and the erasing phase difference Thl in Embodiment 2 of the present invention, where the horizontal axis represents time and the vertical axis represents the lighting rate.
  • the lighting rate is increased by comparing the lighting rates of subfields having the same luminance weight in the immediately preceding field and the current field. Then, it is judged whether or not the power is decreasing. Therefore, in FIG. 11, the relationship between the lighting rate and the erasing phase difference Thl in the fifth SF is shown as an example, and the time on the horizontal axis shows only the fifth SF in each field, and the lighting rate on the vertical axis Expressed as lighting rate in 5SF. In the sixth SF to the tenth SF, the same operation as that in the fifth SF shown in FIG. 6 is performed.
  • the lighting rate as a threshold for switching the erasing phase difference Thl is 46% and 72% when the lighting rate is increasing, that is, when the waveform is rising to the right in the drawing.
  • the lighting rate is decreasing, that is, when the waveform falls to the right in the screen, it becomes 42% and 68%. Therefore, the erasing phase difference Thl is the 5th SF when the lighting rate is increasing.
  • the lighting rate reaches 46%, it switches from 150nsec to 200nsec, and when the lighting rate reaches 72%, it switches from 200nsec to 300nsec.
  • the lighting rate when the lighting rate is decreasing, it switches from 300nsec to 200nsec when the lighting rate of the 5th SF falls below 68%, and further switches from 200nsec to 150nsec when the lighting rate falls below 42%. That is, for example, if the first time interval is 150 nsec and the second time interval is 200 nsec, the erasure phase difference Thl is 200 nsec, which is the second time interval that is longer than the 150 nsec force that is the first time interval.
  • the threshold when switching to 46% is 46%, which is larger than the threshold 42% when switching from the second time interval of 200nsec to the first time interval of 150nsec.
  • the threshold when switching to the first time interval of 200 nsec force which is a second time interval longer than 300 nsec.
  • the value is 72%, which is larger than the threshold 68% when switching from the second time interval of 300 nsec to the first time interval of 200 nsec.
  • the erasure phase difference is changed by changing the value of the illuminating rate, which is a threshold value when switching the erasing phase difference Thl, depending on whether the lighting rate is increasing or decreasing.
  • the switching of Thl has a hysteresis characteristic. This prevents the erase phase difference Thl from switching frequently due to minute fluctuations in the lighting rate near the threshold.
  • the operation in the sustain period is substantially the same as the operation described in Embodiment 1 with reference to FIG. 6 and FIG.
  • the difference from Embodiment 1 is that the sub-fino red and the lighting rate of the sub-fino red, and the same luminance weight in the previous field and the current field.
  • the control is based on whether the lighting rate of subfields with or without is increasing or decreasing. That is, in the first SF to the fourth SF, the erase phase difference Th is controlled to be 150 ns regardless of the lighting rate.
  • the erasure phase difference Thl in the 5th to 10th SFs is a comparison of the lighting rates of subfields with the same luminance weight in the previous field and the current field.
  • the lighting rate is reduced to 150 nsec when the lighting rate is less than 46%, 200 nsec when the lighting rate is 46% or more and less than 72%, and 300nsec when the lighting rate is 72% or more.
  • the lighting rate is controlled to 150 nsec when the lighting rate is less than 42%, 200 nsec when the lighting rate is 42% or more and less than 68%, and 300 nsec when the lighting rate is 68% or more.
  • the time interval corresponds to the lighting rate of the discharge cells in the subfield.
  • a voltage is applied to the display electrode pair so as to reduce the potential difference between the electrodes of the display electrode pair by setting the erase phase difference Th.
  • the potential difference that generates the erasing discharge is a narrow pulse-like potential difference in which the potential difference applied between the electrodes of the display electrode pair before the last sustain discharge converges.
  • the erasure phase difference Th is small in luminance weight, erasure phase difference Th force in subfield is large, luminance weight is large, and erasure in subfield is
  • the phase difference Th is controlled to be equal to or shorter than the Th, so that the discharge cell lighting rate is high, and the erase phase difference Th force is low, so that the discharge cell lighting rate is low and longer than the erase phase difference Th It is controlled. By controlling in this way, it is possible to generate a stable address discharge without increasing the scan pulse voltage or the data pulse voltage.
  • the value of the lighting rate that serves as a threshold for switching the erasing phase difference Thl between when the lighting rate increases and when it decreases! By changing this, hysteresis characteristics are given to the switching of the erase phase difference Thl. This prevents the erasure phase difference Thl from switching frequently due to minute fluctuations in the lighting rate near the threshold.
  • the luminance weight is small and the erasure phase difference Th in the subfield is equal to the luminance weight is large and the erasure phase difference Th in the subfield is LV or shorter.
  • the erasing phase difference Th force when the discharge cell lighting rate is high is controlled so that the lighting cell lighting rate is low and longer than the erasing phase difference Th.
  • stable address discharge can be generated without increasing the scan pulse voltage or data pulse voltage.
  • the erase phase difference Th when the erase phase difference Th is changed, the light emission luminance associated with the erase discharge also changes. Therefore, if the erase phase difference Th is changed frequently, the brightness of the display image may become unstable.
  • the emission luminance associated with the erasing discharge is made constant, and fluctuations in luminance are prevented to improve image display quality. .
  • the threshold of switching the erasing phase difference Thl between the case where the lighting rate is increased and the case where the lighting rate is decreased to V the value of the lighting rate to be a value.
  • the value of the lighting rate By changing the value, hysteresis characteristics are given to the switching of the erase phase difference Thl. This prevents the erasure phase difference Thl from frequently switching due to minute fluctuations in the lighting rate near the threshold, and realizes a higher quality display image.
  • time values of the periods T1 to T10 exemplified in the present embodiment are merely examples, and the present invention is not limited to these values. It is desirable to set.
  • the erase phase difference Th is controlled to be 150 ns regardless of the lighting rate in the first SF to the fourth SF, and the lighting rate is controlled in the fifth SF to the 10th SF.
  • control is performed from 150 nsec to 200 nsec when the lighting rate reaches 6%, and from 200 nsec to 300 nsec when the lighting rate reaches 72%, and when the lighting rate decreases.
  • the present invention is limited to this Then, for example, it may be switched at an appropriate lighting rate for each subfield.
  • the erasing phase difference Th may be controlled to change substantially continuously according to the lighting rate. By controlling in this way, the influence of the change in the erase phase difference Th on the display image also changes continuously, so that the image display quality is improved.
  • time values of the periods T1 to T10 illustrated in the first and second embodiments are examples, and the present invention is not limited to these values, and is set according to the discharge characteristics of the panel. It is desirable to set.
  • Embodiments 1 and 2 it has been described that the all-cell initialization operation is performed in the initialization period of the first SF, and the selective initialization operation is performed in the initialization period of the second SF.
  • Book The invention is not limited to this, and all cell initializing and selective initializing operations may be arbitrarily performed in each subfield.
  • one field is divided into 10 subfields (first SF, second SF,..., 10th SF), and each subfield is (1, 2, 3). , 6, 11, 1
  • the number of subfields and the luminance weight of each subfield are not limited to the above values.
  • a stable address discharge can be generated without increasing the voltage necessary for generating the address discharge, and the panel with good image display quality can be obtained.
  • a driving method can be provided.
  • the panel driving method of the present invention is capable of performing an address operation with a low address pulse voltage even for a high brightness / high definition panel, and is useful as a plasma display device using the panel.

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Abstract

　プラズマディスプレイパネルの駆動方法であって、１フィールド期間を、放電セルで選択的に書込み放電を発生させる書込み期間と、書込み放電を発生させた放電セルで輝度重みに応じた回数の維持放電を発生させる維持期間とを有する複数のサブフィールドで構成し、維持期間において最後の維持放電を発生させるための電圧を表示電極対に印加した後、そのサブフィールドにおける放電セルの点灯率に応じた時間間隔を置いて、表示電極対の電極間の電位差を緩和するための電圧を表示電極対に印加する。このような構成により、大画面・高輝度パネルであっても、書込み放電を発生させるために必要な電圧を高くすることなく、安定した書込み放電を発生させる。

Description

明 細 書
プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 技術分野
[0001] 本発明は、プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装 置に関する。
背景技術
[0002] プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放 電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成さ れている。前面板は、 1対の走査電極と維持電極とからなる表示電極対が前面ガラス 基板上に互いに平行に複数対形成され、それら表示電極対を覆うように誘電体層お よび保護層が形成されている。背面板は、背面ガラス基板上に複数の平行なデータ 電極と、それらを覆うように誘電体層と、さらにその上にデータ電極と平行に複数の隔 壁とがそれぞれ形成され、誘電体層の表面と隔壁の側面とに蛍光体層が形成されて いる。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが 対向配置されて密封され、内部の放電空間にはキセノンを含む放電ガスが封入され て!ヽる。ここで表示電極対とデータ電極とが対向する部分に放電セルが形成される。 このような構成のパネルにぉ ヽて、各放電セル内でガス放電により紫外線を発生させ 、この紫外線で RGB各色の蛍光体を励起発光させてカラー表示を行って 、る。
[0003] パネルを駆動する方法としてはサブフィールド法、すなわち、 1フィールド期間を複 数のサブフィールドに分割した上で、発光させるサブフィールドの組み合わせによつ て階調表示を行う方法が一般的である。各サブフィールドは、初期化期間、書込み 期間および維持期間を有し、初期化期間では初期化放電を発生し、続く書込み動作 に必要な壁電荷を各電極上に形成する。書込み期間では、表示を行うべき放電セル で選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、走査電 極と維持電極とからなる表示電極対に交互に維持パルスを印加し、書込み放電を起 こした放電セルで維持放電を発生させ、対応する放電セルの蛍光体層を発光させる ことにより画像表示を行う。 [0004] サブフィールド法の中でも、緩やかに変化する電圧波形を用いて初期化放電を行 い、さらに維持放電を行った放電セルに対して選択的に初期化放電を行うことで、階 調表示に関係しない発光を極力減らしコントラスト比を向上させた新規な駆動方法が 開示されている (例えば、特許文献 1参照)。
[0005] 特許文献 1には、維持期間における最後の維持パルスのパルス幅を他の維持パル スのパルス幅よりも短くし、表示電極間の壁電荷による電位差を緩和する、いわゆる 細幅消去放電にっ 、ても記載されて 、る。この細幅消去放電を安定して発生させる ことによって、続くサブフィールドの書込み期間において確実な書込み動作を行うこと ができ、コントラスト比の高 、プラズマディスプレイ装置を実現することができる。
[0006] し力しながら、最近のパネルの大画面化、ある 、は高輝度化に伴 、細幅消去放電 が不安定となる傾向があり、そのため書込み放電が不安定となって、表示を行うべき 放電セルで書込み放電が発生せず画像表示品質を劣化させる、
Figure imgf000004_0001
、は書込み放 電を発生させるために必要な電圧が高くなる等の問題が生じてきた。
特許文献 1：特開 2000— 242224号公報
発明の開示
[0007] 本発明はこれらの課題に鑑みなされたものであり、大画面 '高輝度パネルであって も、書込み放電を発生させるために必要な電圧を高くすることなぐ安定した書込み 放電を発生させ、画像表示品質のょ ヽパネルの駆動方法およびプラズマディスプレ ィ装置を提供するものである。
[0008] 上記の課題を解決するために、本発明は走査電極と維持電極とからなる表示電極 対を有する放電セルを複数備えたパネルの駆動方法であって、 1フィールド期間を、 放電セルで選択的に書込み放電を発生させる書込み期間と、書込み放電を発生さ せた放電セルで輝度重みに応じた回数の維持放電を発生させる維持期間とを有す る複数のサブフィールドで構成し、維持期間において最後の維持放電を発生させる ための電圧を表示電極対に印加した後、そのサブフィールドにおける放電セルの点 灯率に応じた時間間隔を置 、て、表示電極対の電極間の電位差を緩和するための 電圧を表示電極対に印加することを特徴とする。
図面の簡単な説明 [0009] [図 1]図 1は本発明の実施の形態 1に用いるパネルの要部を示す分解斜視図である。
[図 2]図 2は、同パネルの電極配列図である。
[図 3]図 3は、同パネルを用いたプラズマディスプレイ装置の回路ブロック図である。
[図 4]図 4は、同パネルの各電極に印加する駆動電圧波形を示す図である。
[図 5]図 5は、本発明の実施の形態 1におけるサブフィールドと点灯率と消去位相差と の関係を示す図である。
[図 6]図 6は、本発明の実施の形態 1におけるプラズマディスプレイ装置の維持パルス 発生部の回路図である。
[図 7]図 7は、本発明の実施の形態 1におけるプラズマディスプレイ装置の維持パルス 発生部の動作を説明するためのタイミングチャートである。
[図 8A]図 8Aは、正常な書込み放電を発生させるために必要な書込みノ ルス電圧と 消去位相差との関係を模式的に示す図である。
[図 8B]図 8Bは、正常な書込み放電を発生させるために必要な走査パルス電圧と消 去位相差との関係を模式的に示す図である。
[図 8C]図 8Cは、書込み放電に必要な走査パルス電圧と点灯率との関係を模式的に 示す図である。
[図 8D]図 8Dは、正常な書込み放電を発生させるために必要な走査パルス電圧と消 去位相差および点灯率との関係を模式的に示す図である。
[図 9]図 9は、第 2種の書込み不良が発生しない走査パルス電圧の値を示す図である
[図 10]図 10は、本発明の実施の形態 2におけるサブフィールドと点灯率と消去位相 差との関係を示す図である。
[図 11]図 11は、本発明の実施の形態 2における点灯率と消去位相差との関係を示し た図である。
符号の説明
[0010] 10 パネル
22 走査電極
23 維持電極 32 データ電極
51 画像信号処理回路
52 データ電極駆動回路
53 走査電極駆動回路
54 維持電極駆動回路
55 タイミング発生回路
58 点灯率算出回路
100, 200 維持パルス発生部
110, 210 電力回収部
120, 220 クランプ咅
発明を実施するための最良の形態
[0011] 本発明は走査電極と維持電極とからなる表示電極対を有する放電セルを複数備え たパネルの駆動方法であって、 1フィールド期間を、放電セルで選択的に書込み放 電を発生させる書込み期間と、書込み放電を発生させた放電セルで輝度重みに応じ た回数の維持放電を発生させる維持期間とを有する複数のサブフィールドで構成し 、維持期間において最後の維持放電を発生させるための電圧を表示電極対に印加 した後、そのサブフィールドにおける放電セルの点灯率に応じた時間間隔を置 ヽて、 表示電極対の電極間の電位差を緩和するための電圧を表示電極対に印加すること を特徴とする。この方法により、大画面 '高輝度パネルであっても、書込み放電を発 生させるために必要な電圧を高くすることなぐ安定した書込み放電を発生させ、画 像表示品質のよいパネルの駆動方法を提供することができる。
[0012] また本発明のパネルの駆動方法は、放電セルの点灯率が高 、ときの時間間隔は、 放電セルの点灯率が低 、ときの時間間隔よりも長くなるように制御されたサブフィー ルドを 1フィールド期間に少なくとも 1つ含むことが望まし 、。
[0013] また本発明のパネルの駆動方法は、輝度重みの小さいサブフィールドにおける時 間間隔は、輝度重みの大き 、サブフィールドにおける時間間隔に等 、かまたは短 くなるように制御してもよい。この方法により、表示画像品質をさらに向上させることが できる。 [0014] また本発明のプラズマディスプレイ装置は、走査電極と維持電極とからなる表示電 極対を有する放電セルを複数備えたパネルと、パネルを駆動する駆動回路とを備え 、駆動回路は、 1フィールド期間を放電セルで選択的に書込み放電を発生させる書 込み期間と書込み放電を発生させた放電セルで輝度重みに応じた回数の維持放電 を発生させる維持期間とを有する複数のサブフィールドで構成し、維持放電を発生さ せるための電圧を表示電極対に印加する第 1のスイッチング素子と、表示電極対の 電極間の電位差を緩和するための電圧を表示電極対に印加する第 2のスイッチング 素子とを備え、維持期間において最後の維持放電を発生させる際に、第 1のスィッチ ング素子をオンにした後、そのサブフィールドにおける放電セルの点灯率に応じた時 間間隔を置いて、第 2のスイッチング素子をオンにすることを特徴とする。この方法に よっても、大画面 '高輝度パネルであっても、書込み放電を発生させるために必要な 電圧を高くすることなぐ安定した書込み放電を発生させ、画像表示品質のよいパネ ルの駆動方法を提供することができる。
[0015] また本発明のプラズマディスプレイ装置は、サブフィールド毎の画像データにもとづ いてサブフィールド毎の放電セルの点灯率を算出する点灯率算出回路を備え、駆動 回路は、放電セルの点灯率が高いときの時間間隔を、放電セルの点灯率が低いとき の時間間隔よりも長くなるように制御するサブフィールドを 1フィールド期間に少なくと も 1つ含むことが望ましい。
[0016] また本発明のプラズマディスプレイ装置の駆動回路は、輝度重みの小さいサブフィ 一ルドにおける時間間隔は、輝度重みの大き 、サブフィールドにおける時間間隔に 等しいかまたは短くなるように制御してもよい。この方法により、表示画像品質をさら に向上させることができる。
[0017] また、本発明のパネルの駆動方法の上記時間間隔は、現在のサブフィールドにお ける放電セルの点灯率とあら力じめ定められたしきい値との比較にもとづき切換えら れるとともに、第 1の時間間隔力もそれよりも長い第 2の時間間隔に切換えるときのし き 、値は、第 2の時間間隔から第 1の時間間隔に切換えるときのしき!/、値よりも大き!/、 値に設定されていてもよい。この方法により、表示画像の輝度を安定させて、画像表 示品質を向上させることができる。 [0018] 以下、本発明の実施の形態におけるパネルの駆動方法について、図面を用いて説 明する。
[0019] (実施の形態 1)
図 1は本発明の実施の形態 1に用いるパネルの要部を示す分解斜視図である。パ ネル 10は、ガラス製の前面基板 21と背面基板 31とを対向配置して、その間に放電 空間を形成するように構成されている。前面基板 21上には表示電極対を構成する走 查電極 22と維持電極 23とが互いに平行に対をなして複数形成されている。そして、 走査電極 22および維持電極 23を覆うように誘電体層 24が形成され、誘電体層 24上 には保護層 25が形成されている。また、背面基板 31上には絶縁体層 33で覆われた 複数のデータ電極 32が設けられ、絶縁体層 33上に井桁状の隔壁 34が設けられて いる。また、絶縁体層 33の表面および隔壁 34の側面に蛍光体層 35が設けられてい る。そして、走査電極 22および維持電極 23とデータ電極 32とが交差するように前面 基板 21と背面基板 31とが対向配置されており、その間に形成される放電空間には、 放電ガスとして、例えばネオンとキセノンの混合ガスが封入されている。なお、パネル の構造は上述したものに限られるわけではなぐ例えばストライプ状の隔壁を備えたも のであってもよい。
[0020] 図 2は本発明の実施の形態 1に用いるパネルの電極配列図である。行方向に n本 の走査電極 SCl〜SCn (図 1の走査電極 22)および n本の維持電極 SUl〜SUn ( 図 1の維持電極 23)が配列され、列方向に m本のデータ電極 Dl〜Dm (図 1のデー タ電極 32)が配列されている。そして、 1対の走査電極 SCiおよび維持電極 SUi (i= l〜n)と 1つのデータ電極 Dj (j = 1〜！ n)とが交差した部分に放電セルが形成され、 放電セルは放電空間内に m X n個形成されて 、る。
[0021] 図 3は本発明の実施の形態 1におけるプラズマディスプレイ装置の回路ブロック図 である。このプラズマディスプレイ装置は、パネル 10、画像信号処理回路 51、データ 電極駆動回路 52、走査電極駆動回路 53、維持電極駆動回路 54、タイミング発生回 路 55、点灯率算出回路 58および電源回路（図示せず)を備えている。
[0022] 画像信号処理回路 51は、画像信号 Sigをサブフィールド毎の画像データに変換す る。データ電極駆動回路 52はサブフィールド毎の画像データを各データ電極 Dl〜 Dmに対応する信号に変換し各データ電極 Dl〜Dmを駆動する。点灯率算出回路 58はサブフィールド毎の画像データにもとづいてサブフィールド毎の放電セルの点 灯率、すなわち点灯する放電セル数の全放電セル数に対する割合を算出する。タイ ミング発生回路 55は水平同期信号 H、垂直同期信号 Vおよび点灯率算出回路 58が 算出した点灯率をもとにして各種のタイミング信号を発生し、各回路ブロックへ供給し ている。走査電極駆動回路 53はタイミング信号にもとづいて走査電極 SCl〜SCnに 駆動電圧波形を供給し、維持電極駆動回路 54はタイミング信号にもとづ ヽて維持電 極 SUl〜SUnに駆動電圧波形を供給する。ここで、走査電極駆動回路 53は、後述 する維持パルスを発生させるための維持パルス発生部 100を備え、維持電極駆動回 路 54にも同様に維持パルス発生部 200を備えている。
[0023] 次に、パネルを駆動するための駆動電圧波形とその動作について説明する。本実 施の形態においては、 1フィールドを 10のサブフィールド（第 1SF、第 2SF、 · · ·、第 1 0SF)に分害 ijし、各サブフィーノレド ίまそれぞれ（1、 2、 3、 6、 11、 18、 30、 44、 60、 8 1)の輝度重みをもつものとして説明する。図 4は本発明の実施の形態 1に用いるパネ ルの各電極に印加する駆動電圧波形を示す図であり、 1フィールドを複数のサブフィ 一ルドに分割し、それぞれのサブフィールドは初期化期間、書込み期間、維持期間 を有している。
[0024] 第 1SFの初期化期間では、まずその前半部において、データ電極 Dl〜Dmおよ び維持電極 SUl〜SUnを 0Vに保持し、走査電極 SCl〜SCnに対して放電開始電 圧以下となる電圧 Vilから放電開始電圧を超える電圧 Vi2に向力つて緩やかに上昇 するランプ電圧を印加する。すると、全ての放電セルにおいて微弱な初期化放電を 起こし、走査電極 SCl〜SCn上に負の壁電圧が蓄積され、維持電極 SUl〜SUnお よびデータ電極 Dl〜Dm上に正の壁電圧が蓄積される。ここで、電極上の壁電圧と は電極を覆う誘電体層上や蛍光体層上等に蓄積した壁電荷により生じる電圧を指す
[0025] 続いて初期化期間の後半部において、維持電極 SUl〜SUnを正の電圧 Velに保 ち、走査電極 SCl〜SCnに電圧 Vi3から電圧 Vi4に向力つて緩やかに下降するラン プ電圧を印加する。すると、全ての放電セルにおいて再び微弱な初期化放電を起こ し、走査電極 SCl〜SCn上と維持電極 SUl〜SUn上との間の壁電圧が弱められ、 データ電極 Dl〜Dm上の正の壁電圧が書込み動作に適した値に調整される。
[0026] 本実施の形態においては、このように第 1SFの初期化動作は、全ての放電セルに 対して初期化放電を行う全セル初期化動作である。
[0027] 続く書込み期間では、維持電極 SUl〜SUnを電圧 Ve2に、走査電極 SCl〜SCn を電圧 Vcに保持する。次に、 1行目の走査電極 SC1に負の走査パルス電圧 Vaを印 加するとともに、データ電極 Dl〜Dmのうち 1行目に表示すべき放電セルのデータ電 極 Dk (k= l〜m)に正の書込みパルス電圧 Vdを印加する。このときデータ電極 Dkと 走査電極 SC1との交差部の電圧は、外部印加電圧 (Vd— Va)にデータ電極 Dk上 の壁電圧と走査電極 SC1上の壁電圧とが加算されたものとなり、放電開始電圧を超 える。そして、データ電極 Dkと走査電極 SC1との間および維持電極 SU1と走査電極 SC1との間に書込み放電が起こり、この放電セルの走査電極 SC1上に正の壁電圧 が蓄積され、維持電極 SU1上に負の壁電圧が蓄積され、データ電極 Dk上にも負の 壁電圧が蓄積される。このようにして、 1行目に表示すべき放電セルで書込み放電を 起こして各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス 電圧 Vdを印加しなかったデータ電極 Dl〜Dmと走査電極 SC1との交差部の電圧は 放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作を n行 目の放電セルに至るまで順次行い、書込み期間が終了する。
[0028] 続く維持期間では、消費電力を削減するために電力回収回路を用いて駆動を行つ ている。駆動電圧波形の詳細については後述することとして、ここでは維持期間にお ける維持動作の概要について説明する。まず走査電極 SCl〜SCnに正の維持パル ス電圧 Vsを印加するとともに維持電極 SUl〜SUnに接地電位、すなわち OVを印加 する。すると書込み放電を起こした放電セルにおいては、走査電極 SCi上と維持電 極 SUi上との間の電圧は維持パルス電圧 Vsに走査電極 SCi上の壁電圧と維持電極 SUi上の壁電圧とが加算されたものとなり放電開始電圧を超える。そして、走査電極 SCiと維持電極 SUiとの間に維持放電が起こり、このとき発生した紫外線により蛍光 体層 35が発光する。そして走査電極 SCi上に負の壁電圧が蓄積され、維持電極 SU i上に正の壁電圧が蓄積される。さらにデータ電極 Dk上にも正の壁電圧が蓄積され る。書込み期間において書込み放電が起きな力つた放電セルでは維持放電は発生 せず、初期化期間の終了時における壁電圧が保持される。
[0029] 続いて、走査電極 SCl〜SCnには OVを、維持電極 SUl〜SUnには維持パルス 電圧 Vsをそれぞれ印加する。すると、維持放電を起こした放電セルでは、維持電極 SUi上と走査電極 SCi上との間の電圧が放電開始電圧を超えるので再び維持電極 S Uiと走査電極 SCiとの間に維持放電が起こり、維持電極 SUi上に負の壁電圧が蓄積 され走査電極 SCi上に正の壁電圧が蓄積される。以降同様に、走査電極 SC1〜SC nと維持電極 SU 1〜SUnとに交互に輝度重みに応じた数の維持パルス電圧を印加 し、表示電極対の電極間に電位差を与えることにより、書込み期間において書込み 放電を起こした放電セルで維持放電が継続して行われる。
[0030] そして、維持期間の最後には走査電極 SCl〜SCnと維持電極 SUl〜SUnとの電 極間に 、わゆる細幅パルス状の電位差を与えて、データ電極 Dk上の正の壁電荷を 残したまま、走査電極 SCiおよび維持電極 SUi上の壁電圧を消去している。具体的 には、維持電極 SUl〜SUnをー且 OVに戻した後、走査電極 SCl〜SCnに維持パ ルス電圧 Vsを印加する。すると、維持放電を起こした放電セルで、維持電極 SUiと走 查電極 SCiとの間に維持放電が起こる。そしてこの放電が収束する前、すなわち放 電で発生した荷電粒子が放電空間内に十分残留して!/ヽる間に、維持電極 SU1〜S Unに電圧 Velを印加する。これ〖こより、維持電極 SUiと走査電極 SCiとの電極間の 電位差が（Vs— Vel)の程度まで弱まる。すると、データ電極 Dk上の正の壁電荷を 残したまま、走査電極 SCl〜SCn上と維持電極 SUl〜SUn上との間の壁電圧はそ れぞれの電極に印加した電圧の差 (Vs— Vel)の程度まで弱められる。以下、この放 電を「消去放電」と呼び、消去放電を発生させるために走査電極 SCl〜SCnと維持 電極 SUl〜SUnとの間に与える電位差は幅の狭い細幅パルス状の電位差である。
[0031] このように、最後の維持放電、すなわち消去放電を発生させるための電圧 Vsを走 查電極 SCl〜SCnに印加した後、所定の時間間隔（以下、「消去位相差 Thl」と呼 称する）を置いて、表示電極対の電極間の電位差を緩和するための電圧 Velを維持 電極 SUl〜SUnに印加する。第 1SFの維持期間においては点灯率にかかわらず 消去位相差 Thlは 150nsになるように制御されている。こうして第 1SFの維持期間に おける維持動作が終了する。
[0032] 第 2SFの初期化期間では、維持電極 SUl〜SUnを電圧 Velに、データ電極 D1 〜Dmを OVにそれぞれ保持し、走査電極 SCl〜SCnに電圧 Vi3 'から電圧 Vi4に向 かって緩やかに下降するランプ電圧を印加する。すると前のサブフィールドの維持期 間で維持放電を行った放電セルでは微弱な初期化放電が発生し、走査電極 SCi上 および維持電極 SUi上の壁電圧が弱められる。またデータ電極 Dkに対しては、直前 の維持期間においてデータ電極 Dk上に正の壁電圧が十分に蓄積されているので、 この壁電圧の過剰な部分が放電され、書込み動作に適した壁電圧に調整される。一 方、前のサブフィールドで維持放電を行わな力つた放電セルにっ 、ては放電するこ とはなぐ前のサブフィールドの初期化期間終了時における壁電荷がそのまま保たれ る。
[0033] このように第 2SFの初期化動作は、直前のサブフィールドの維持期間で維持動作 を行った放電セルに対して選択的に初期化放電を行う選択初期化動作である。
[0034] 第 2SFの書込み期間の動作は第 1SFと同様であるため説明を省略する。続く維持 期間の動作も維持パルスの数を除いて同様である。第 3SF〜第 10SFにおける初期 化期間の動作は第 2SFと同様の選択初期化動作であり、書込み期間の書込み動作 も第 2SFと同様である。ただし本実施の形態においては、維持期間の最後に表示電 極対のそれぞれに印加する電圧の消去位相差 Thlは、サブフィールドとそのサブフ ィールドの点灯率とによって制御されている。図 5は本発明の実施の形態 1における サブフィールドと点灯率と消去位相差 Thlとの関係を示す図である。このように、第 1 SF〜第 4SFでは点灯率にかかわらず消去位相差 Thlは 150nsになるように制御さ れている。また第 5SF〜第 10SFでは、点灯率力 4%未満の場合には消去位相差 Thlは 150ns、点灯率力 4%以上 70%未満の場合には消去位相差 Thlは 200ns 、点灯率が 70%以上の場合には消去位相差 Thlは 300nsとなるように制御されてい る。このように制御することにより、走査パルス電圧やデータパルス電圧を高くすること なぐ安定した書込み放電を発生させることができる。
[0035] 次に、維持期間における動作の詳細について説明する。まず表示電極対のそれぞ れに交互に維持パルスを印加して放電セルを維持放電させるための駆動回路である 維持パルス発生部 100、 200の詳細について説明する。図 6は、本発明の実施の形 態 1におけるプラズマディスプレイ装置の維持パルス発生部 100、 200の回路図であ る。維持パルス発生部 100は電力回収部 110とクランプ部 120とから構成されて 、る 。電力回収部 110は、電力回収用のコンデンサ C10、スイッチング素子 Ql l、 Q12、 逆流防止用のダイオード Dl l、 D12、電力回収用のインダクタ L10を有している。ク ランプ部 120は、電圧値が Vsである電源 VS、スイッチング素子 Q 13、 Q 14を有して いる。そしてこれらの電力回収部 110およびクランプ部 120は、走査パルス発生回路 を介してパネル 10の電極間容量 Cpの一端である走査電極 22に接続されている。な お、図 6では走査パルス発生回路は図示していない。コンデンサ C10は電極間容量 Cpに比べて十分に大きい容量をもち、電圧値がほぼ VsZ2に充電されており、電力 回収部 110の電源として働く。
[0036] 維持パルス発生部 200も維持パルス発生部 100と同様の回路構成であり、電力回 収用のコンデンサ C20、スイッチング素子 Q21、 Q22、逆流防止用のダイオード D21 、 D22、電力回収用のインダクタ L20を有する電力回収部 210と、電源 VS、スィッチ ング素子 Q23、 Q24を有するクランプ部 220とを備え、維持パルス発生部 200の出 力はパネル 10の電極間容量 Cpの他端である維持電極 23に接続されている。なお、 後の説明のために、図 6には維持電極 23に電圧 Velを印加するための電源 VE、ス イッチング素子 Q28、 Q29もそれぞれ示している。
[0037] 次に、駆動電圧波形の詳細について説明する。図 7は本発明の実施の形態 1にお けるプラズマディスプレイ装置の維持パルス発生部 100、 200の動作を説明するため のタイミングチャートであり、図 4の破線で囲った部分の詳細なタイミングチャートであ る。まず維持パルスの 1周期を T1〜T6で示した 6つの期間に分割し、それぞれの期 間について説明する。
[0038] (期間 T1)時刻 tlでスイッチング素子 Q 12をオンにする。すると走査電極 22側の電 荷はインダクタ L10、ダイオード D12、スイッチング素子 Q12を通してコンデンサ C10 に流れ始め、走査電極 22の電圧が下がり始める。
[0039] (期間 T2)インダクタ L10と電極間容量 Cpとは共振回路を形成しているので、共振 周期の 1Z2の時間経過後の時刻 t2において走査電極 22の電圧は 0V付近まで低 下する。し力 共振回路の抵抗成分等による電力損失のため、走査電極 22の電圧 は OVにまでは下がりきらない。そして時刻 t2でスイッチング素子 Q 14をオンにする。 すると走査電極 22はスイッチング素子 Q14を通して直接に接地されるため、走査電 極 22の電圧は強制的に OVに低下する。
[0040] さらに、時刻 t2でスイッチング素子 Q21をオンにする。すると、電力回収用のコンデ ンサ C20からスイッチング素子 Q21、ダイオード D21、インダクタ L20を通して電流が 流れ始め、維持電極 23の電圧が上がり始める。なお本実施の形態においては、上 述の共振周期が約 1200nsに設定されており、時刻 tlから時刻 t2までの時間、すな わち期間 T1の時間は 550nsに設定されている。
[0041] (期間 T3)インダクタ L20と電極間容量 Cpとも共振回路を形成しているので、共振 周期の 1Z2の時間経過後の時刻 t3において維持電極 23の電圧は Vs付近まで上 昇するが、共振回路の抵抗成分等による電力損失のため、維持電極 23の電圧は Vs にまでは上がりきらない。そして、時刻 t3でスイッチング素子 Q23をオンにする。する と維持電極 23はスイッチング素子 Q23を通して直接に電源 VSへ接続されるため、 維持電極 23の電圧は強制的に Vsまで上昇する。すると、書込み放電を起こした放 電セルでは走査電極 22—維持電極 23間の電圧が放電開始電圧を超え維持放電が 発生する。
[0042] なお、スイッチング素子 Q 12は時刻 t2以降、時刻 t5までにオフすればよぐスィッチ ング素子 Q21は時刻 t3以降、時刻 t4までにオフすればよい。また、維持パルス発生 部 100、 200の出力インピーダンスを下げるために、スイッチング素子 Q14は時刻 t5 直前に、スイッチング素子 Q23は時刻 t4直前にオフにすることが望ましい。
[0043] (期間 T4〜T6)走査電極 22に印加される維持パルスと維持電極 23に印加される 維持パルスとは同じ波形であるため、期間 Τ4力も期間 Τ6までの動作は期間 T1から 期間 Τ3までの動作で走査電極 22と維持電極 23とを入れ替えた動作に等しいので 説明を省略する。
[0044] 以上の期間 Τ1〜Τ6の動作を、必要なノ ルス数に応じて繰り返す。なお本実施の 形態においては、期間 Τ2、 Τ4、 Τ5の時間は、期間 T1の時間と同様に 550nsに設 定されている。また、期間 T3、 Τ6の時間は、 1450nsに設定されている。 [0045] 次に、維持期間の最後の消去放電について詳細に説明する。
[0046] (期間 T7)この期間は維持電極 23に印加された維持パルスの立ち下がりであり、期 間 T4と同じである。すなわち、時刻 t7でスイッチング素子 Q22をオンにすることにより 、維持電極 23側の電荷はインダクタ L20、ダイオード D22、スイッチング素子 Q22を 通してコンデンサ C20に流れ始め、維持電極 23の電圧が下がり始める。
[0047] (期間 T8)時刻 t8でスイッチング素子 Q24をオンして、維持電極 23の電圧を強制 的に OVに低下させる。そしてスイッチング素子 Q11をオンにする。すると、電力回収 用のコンデンサ C10からスイッチング素子 Ql l、ダイオード Dl l、インダクタ L10を通 して電流が流れ始め、走査電極 22の電圧が上がり始める。
[0048] (期間 T9)インダクタ L10と電極間容量 Cpとは共振回路を形成しているので、共振 周期の 1Z2の時間経過後には走査電極 22の電圧は Vs付近まで上昇する力 ここ では、電力回収部の共振の周期の 1Z2より短い期間、すなわち走査電極 22の電圧 力 SVs付近まで上昇する以前の時刻 t9でスイッチング素子 Q13をオンにする。すると 走査電極 22はスイッチング素子 Q13を通して直接に電源 VSへ接続されるため、走 查電極 22の電圧は急峻に Vsまで上昇する。すると、書込み放電を起こした放電セル では走査電極 22—維持電極 23間の電圧が放電開始電圧を超え維持放電が発生 する。また、時刻 tlOの直前でスイッチング素子 Q24をオフする。
[0049] (期間 T10)時刻 tlOにおいてスイッチング素子 Q28およびスイッチング素子 Q29を オンにする。すると維持電極 23はスイッチング素子 Q28、 Q29を通して直接に電源 VEへ接続されるため、維持電極 23の電圧は強制的に Velまで上昇する。時刻 tlO は期間 T9で発生した放電が収束する前、すなわち放電で発生した荷電粒子が放電 空間内に十分残留して 、る時刻である。そして荷電粒子が放電空間内に十分残留し ている間に放電空間内の電界が変化するので、この変化した電界を緩和するように 荷電粒子が再配置されて壁電荷を形成する。このとき、走査電極 22に印加されてい る電圧 Vsと維持電極 23に印加されて!、る電圧 Ve 1との差が小さ!/、ため、走査電極 2 2上および維持電極 23上の壁電圧が弱められる。このように、最後の維持放電を発 生させる電位差は、最後の維持放電が収束する前に表示電極対の電極間に与える 電位差を緩和するように変化させた細幅パルス形状の電位差であり、発生する維持 放電は消去放電である。また、データ電極 32はこのとき OVに保持されており、データ 電極 32に印加されている電圧と走査電極 22に印加されている電圧との電位差を緩 和するように放電による荷電粒子が壁電荷を形成するので、データ電極 32上には正 の壁電圧が形成される。
[0050] ここで、消去位相差 Thlは、消去放電を発生させるための電圧 Vsを走査電極 22に 印加した後、表示電極対の電極間の電位差を緩和するための電圧 Ve 1を維持電極 23に印加するまでの時間間隔であるが、その制御は本実施の形態にお 、てはスイツ チング素子を用いて行われる。すなわち、維持放電を発生させるための電圧 Vsを走 查電極 22に印加するための第 1のスイッチング素子であるスイッチング素子 Q 13と、 表示電極対の電極間の電位差を緩和するための電圧 Velを維持電極に印加する第 2のスイッチング素子であるスイッチング素子 Q28、 Q29とを備え、スイッチング素子 Q13をオンにした後、そのサブフィールドにおける放電セルの点灯率に応じた時間 間隔（以下、「消去位相差 Th2」と呼称する）を置いて、スイッチング素子 Q28、 Q29 をオンにする。このとき、消去位相差 Thlと消去位相差 Th2とは厳密には等しくなら ない可能性があるが、スイッチング素子の遅れ時間等に大きな差がない限り、実用上 は等しいものと考えてよい。そのため以下では、消去位相差 Thlと消去位相差 Th2と を区別せず、単に消去位相差 Thと記す。
[0051] なお時刻 t9から時刻 tlOまでの時間、すなわち期間 T9の時間は消去位相差 Thで あり、図 5に示したように、サブフィールドとそのサブフィールドの点灯率とによって制 御されている。すなわち、第 1SF〜第 4SFでは点灯率にかかわらず消去位相差 Th は 150nsになるように制御されている。また第 5SF〜第 10SFでは、点灯率が 44% 未満の場合には消去位相差 Thは 150ns、点灯率が 44%以上 70%未満の場合に は消去位相差 Thは 200ns、点灯率が 70%以上の場合には消去位相差 Thは 300η sとなるように制御されて 、る。
[0052] このように、維持期間において、最後の維持放電である消去放電を発生させるため の電圧を表示電極対に印加した後、そのサブフィールドにおける放電セルの点灯率 に応じた時間間隔である消去位相差 Thを置 、て、表示電極対の電極間の電位差を 緩和するように表示電極対に電圧を印加して 、る。そして消去放電を発生させる電 位差は、最後の維持放電が収束する前に表示電極対の電極間に与える電位差を変 化させた細幅パルス状の電位差である。さらに消去位相差 Thは、本実施の形態に おいては図 5に示したように、放電セルの点灯率が高いときの消去位相差 Th力 放 電セルの点灯率が低 、ときの消去位相差 Thよりも長くなるように制御され、輝度重み の小さ!/、サブフィールドにおける消去位相差 Th力 輝度重みの大き ヽサブフィール ドにおける消去位相差 Thに等 、かまたは短くなるように制御されて 、る。このように 制御することにより、走査パルス電圧やデータパルス電圧を高くすることなぐ安定し た書込み放電を発生させることができる。
[0053] 次に、本実施の形態におけるパネルの駆動方法により、走査パルス電圧やデータ パルス電圧を高くすることなぐ安定した書込み放電を発生させることができる理由に ついて説明する。
[0054] 上述したように、細幅パルスによる消去放電は、放電で発生した荷電粒子が放電空 間内に十分残留して 、る間に放電空間内の電界を変化させ、この変化した電界を緩 和するように荷電粒子を再配置させて壁電荷を形成することにより所望の壁電荷を形 成するものである。したがって、消去位相差 Thが長くなると、放電で発生した荷電粒 子が再結合してしま 、、電界を緩和するための荷電粒子が不足して所望の壁電荷が 形成できなくなる。そしてその結果、放電すべき放電セルで書込み放電が発生しな いという書込み不良（以下、「第 1種の書込み不良」と呼称する）が増えることが確認さ れている。
[0055] 図 8Aは、正常な書込み放電を発生させるために必要な書込みパルス電圧と消去 位相差 Thとの関係を模式的に示す図であり、横軸が消去位相差 Thを、縦軸が正常 な書込み放電を発生させるために必要な書込みパルス電圧を示している。この図面 に示すように、実験により消去位相差 Thが長くなるにつれて、放電すべき放電セル で確実に書込み放電を発生させるために必要な書込みノ ルス電圧が高くなることが 確認できている。
[0056] 一方、消去位相差 Thが小さくなりすぎると正常な書込み放電を発生させるために 必要な走査パルス電圧が高くなるということが実験により明らかになった。走査パルス 電圧の大きさは、選択された行の放電セルと選択されて！、な ヽ行の放電セルとを区 別するための電圧である。実際この走査パルス電圧を小さくすると、いずれかの行の
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、る間に、選択されて 、な 、行の放電セルの 壁電荷が奪われ、本来書込み放電を発生させた 、ときに壁電圧が不足して書込み 放電が発生しないという書込み不良（以下、「第 2種の書込み不良」と呼称する）が発 生する。
[0057] 図 8Bは、正常な書込み放電を発生させるために必要な走査パルス電圧と消去位 相差 Thとの関係を模式的に示す図であり、横軸が消去位相差 Thを、縦軸が正常な 書込み放電を発生させるために必要な走査パルス電圧を示して 、る。この図面に示 すように、消去位相差 Thが小さくなるほど正常な書込み放電を発生させるために必 要な走査ノ ルス電圧が高くなるということが実験により明らかになった。正常な書込み 放電を発生させるために必要な走査パルス電圧が高くなると上述した第 2種の書込 み不良が発生しやすくなり、これを防ぐためには走査パルス電圧を高くしなければな らなくなる。このように、消去位相差 Thに対して第 1種の書込み不良と第 2種の書込 み不良とは相反する特性を示すために、実用上は消去位相差 Thをどちらの書込み 不良も発生しないような値に設定することが望ましいことが分力つた。
[0058] さらに詳細な検討の結果、この最適な消去位相差 Thはサブフィールドの点灯率が 高くなるほど長くなることも明らかになった。図 8Cは、正常な書込み放電を発生させ るために必要な走査パルス電圧と点灯率との関係を模式的に示す図であり、横軸が 点灯率を、縦軸が正常な書込み放電を発生させるために必要な走査パルス電圧を 示している。図面に示すように、点灯率が高くなると、正常な書込み放電を発生させ るために必要な走査ノ ルス電圧が高くなることがわ力つた。したがって、走査パルス 電圧が一定の場合には放電の発生が遅れる傾向があることがわ力つた。これは、点 灯率が高くなると放電電流が増加し、それに伴う電圧降下が大きくなつて放電セルに 印加される実効的な電圧が低下し、正常な書込み放電を発生させるために必要な走 查パルス電圧が高くなると考えることができる。したがって、走査パルス電圧が一定の 場合には放電セルに印加される実効的な電圧が低下してしま!/、、放電の発生が遅れ るものと考えられる。
[0059] そして、放電が遅れると消去放電を発生させる細幅状の電位差の幅が等価的に狭 くなつた、すなわち消去位相差 Thが短くなつたのと同様の放電となる。図 8Dは、正 常な書込み放電を発生させるために必要な走査パルス電圧と消去位相差 Thおよび 点灯率との関係を模式的に示す図である。図 8Dに示すように、消去位相差 Thが小 さくなるほど正常な書込み放電を発生させるために必要な走査パルス電圧は高くなり 、さらに、点灯率が高くなるほど、正常な書込み放電を発生させるために必要な走査 パルス電圧は高くなる。したがって、点灯率が高いサブフィールドでは点灯率が低い サブフィールドと比較して最適な消去位相差 Thは長くなる。
[0060] 以上説明したように、本実施の形態においては、点灯率が小さい場合には消去位 相差 Thを上述した所定の値に制御し、点灯率が大きくなるにつれて消去位相差 Th を長くして実質的な細幅パルス幅を最適にする。これにより、点灯率に依存せず常に 最適な消去位相差 Thに保つことができ、最適な駆動を行うことができる。
[0061] また、本実施の形態においては、これにカ卩えて、サブフィールド毎に消去位相差 T hの制御を変えている。図 9は、サブフィールドのそれぞれにおける消去位相差 Thを 150nsと設定した場合の、第 2種の書込み不良が発生しない走査パルス電圧の下限 値を示す図である。上述したように消去位相差 Thを短くすると走査パルス電圧は高く なるが、図 9に示したように、サブフィールドの輝度重みが大きくなるほどその程度が 顕著になることが分力つた。これは、輝度重みの大きいサブフィールドでは維持放電 によるプライミングが多くなるので、書き込み期間において選択された行の放電セル で書込み放電を発生させて ヽる間に、選択されて 、な 、行の放電セルの壁電荷が 奪われやすくなり、書込み放電のための壁電圧が減少する割合が多くなるものと考え ることがでさる。
[0062] 逆に、輝度重みの小さいサブフィールドでは書込み放電のための壁電圧が減少す る割合が小さくなり、走査パルス電圧を輝度重みの大きいサブフィールドよりも低く設 定することができる。したがって、輝度重みの小さいサブフィールドでは、点灯率が大 きくなり第 2種の書込み不良を防ぐための走査パルス電圧がある程度上昇しても、輝 度重みの大き 、サブフィールドで必要な走査パルス電圧を越えない限り点灯率に応 じた制御を行わなくても良 、。
[0063] 以上説明したように、本実施の形態では、輝度重みの小さ!、サブフィールドにおけ る消去位相差 Thが、輝度重みの大き 、サブフィールドにおける消去位相差 Thに等 LV、かまたは短くなるように制御し、放電セルの点灯率が高 、ときの消去位相差 Th 力 放電セルの点灯率が低 、ときの消去位相差 Thよりも長くなるように制御して 、る 。このような制御とすることにより、走査ノ ルス電圧やデータパルス電圧を高くすること なぐ安定した書込み放電の発生を実現している。
[0064] また、一般に消去位相差 Thを変化させると消去放電に伴う発光輝度も変化する。
そのため、消去位相差 Thを頻繁に変化させると、表示画像の輝度が不安定になる 恐れがある。しかし、本実施の形態では、輝度重みの小さいサブフィールドにおいて 消去位相差 Thを固定することで、消去放電に伴う発光輝度を一定とし、輝度の変動 を防止して画像表示品質を向上させている。
[0065] なお本実施の形態においては、第 1SF〜第 4SFでは点灯率にかかわらず消去位 相差 Thは 150nsになるように制御し、第 5SF〜第 10SFでは、点灯率が 44%未満 の場合には消去位相差 Thは 150ns、点灯率力 4%以上 70%未満の場合には消 去位相差 Thは 200ns、点灯率が 70%以上の場合には消去位相差 Thは 300nsとな るように制御するものとして説明した力 本発明はこれに限られるものではなぐ例え ばサブフィールド毎に適当な点灯率で切換えてもよい。また、点灯率に応じて消去位 相差 Thが実質的に連続的に変化するように制御してもよ!/、。このように制御すること により、消去位相差 Thの変化が表示画像に与える影響も連続的に変化するので、画 像表示品質も向上する。
[0066] なお、消去位相差 Thの切換えの際にヒステリシス特性を持たせてもよい。以下に、 このような実施の形態について説明する。
[0067] (実施の形態 2)
本実施の形態におけるパネルの構造は実施の形態 1と同様であるため説明を省略 する。また、プラズマディスプレイ装置の回路ブロックについても図 3と同様であるが、 点灯率算出回路 58は、現フィールドと直前のフィールドとで、同一の輝度重みを有 するサブフィールド間での点灯率の比較を行う。そして、タイミング発生回路 55は、点 灯率算出回路 58における比較の結果および検出された点灯率にもとづき、維持電 極駆動回路 54へ供給するタイミング信号を制御する。 [0068] 図 10は、本発明の実施の形態 2おけるサブフィールドと点灯率と消去位相差 Thlと の関係を示す図である。第 1SF〜第 4SFでは点灯率にかかわらず消去位相差 Thl は 150nsになるように制御されている。一方、第 5SF〜第 10SFでは、点灯率により 消去位相差 Thlを切換えている。このように、点灯率にもとづき消去位相差 Thlを切 換えることで、走査パルス電圧やデータパルス電圧を高くすることなぐ安定した書込 み放電を発生させることができる。また、本実施の形態では、直前のフィールドと現在 のフィールドとで同一の輝度重みを持つサブフィールドの点灯率の比較を行 、、点 灯率が増加して ヽる場合と減少して ヽる場合とで消去位相差 Thlを切換える際のし きい値となる点灯率の値を変えている。これにより、消去位相差 Thlの切換えにヒス テリシス特'性を持たせて 、る。
[0069] すなわち、消去位相差 Thlは、点灯率が増加している場合には点灯率 46%未満 で 150nsec、点灯率 46%以上 72%未満で 200nsec、点灯率 72%以上で 300nsec となるように、また、点灯率が減少してる場合には点灯率 42%未満で 150nsec、点 灯率 42%以上 68%未満で 200nsec、点灯率 68%以上で 300nsecとなるように制 御している。
[0070] 図 11は、本発明の実施の形態 2における点灯率と消去位相差 Thlとの関係を示し た図であり、横軸は時間を、縦軸は点灯率を表す。なお、上述したように本実施の形 態では、第 5SF〜第 10SFにおいて、直前のフィールドと現在のフィールドとで同一 の輝度重みを持つサブフィールドの点灯率の比較を行 、、点灯率が増加して 、るの 力 それとも減少しているのかを判断している。そこで、図 11においては、第 5SFに おける点灯率と消去位相差 Thlとの関係を例として示し、横軸の時間は各フィールド における第 5SFだけを抜き出したものとして、縦軸の点灯率は第 5SFにおける点灯 率として表す。そして、第 6SF〜第 10SFにおいても、図 6に示した第 5SFの場合と 同様の動作をするものとする。
[0071] 図 11に示すように、消去位相差 Thlを切換える際のしきい値となる点灯率は、点灯 率が増加しているとき、すなわち図面中右上がりの波形の時には 46%と 72%であり 、点灯率が減少しているとき、すなわち画面中右下がりの波形の時には 42%と 68% になる。したがって、消去位相差 Thlは、点灯率が増加しているときには、第 5SFの 点灯率が 46%に達した時点で 150nsecから 200nsecに切換わり、さらに点灯率が 7 2%に達した時点で 200nsecから 300nsecに切換わる。また、点灯率が減少してい るときには、第 5SFの点灯率が 68%を下回った時点で 300nsecから 200nsecに切 換わり、さらに点灯率が 42%を下回った時点で 200nsecから 150nsecに切換わる。 すなわち、消去位相差 Thlは、例えば第 1の時間間隔を 150nsecとし第 2の時間間 隔を 200nsecとすると、第 1の時間間隔である 150nsec力もそれよりも長い第 2の時 間間隔である 200nsecに切換えるときのしきい値は 46%であり、第 2の時間間隔で ある 200nsecから第 1の時間間隔である 150nsecに切換えるときのしきい値 42%より も大きい値になっている。また、例えば第 1の時間間隔を 200nsecとし第 2の時間間 隔を 300nsecとすると、第 1の時間間隔である 200nsec力 それよりも長い第 2の時 間間隔である 300nsecに切換えるときのしきい値は 72%であり、第 2の時間間隔で ある 300nsecから第 1の時間間隔である 200nsecに切換えるときのしきい値 68%より も大きい値になっている。
[0072] このように、本実施の形態では、点灯率にもとづき消去位相差 Thlを切換えること で、走査パルス電圧やデータパルス電圧を高くすることなぐ安定した書込み放電を 発生させることができる。さらに、本実施の形態では、点灯率が増加しているのかある いは減少しているのかにより消去位相差 Thlを切換える際のしきい値となる点灯率の 値を変えることで、消去位相差 Thlの切換えにヒステリシス特性を持たせている。これ により、しきい値付近での点灯率の微小な変動によって消去位相差 Thlが頻繁に切 換わることを防止している。
[0073] 維持期間における動作については、実施の形態 1において図 6および図 7を用いて 説明した動作とほぼ同様である。し力 実施の形態 1と異なるところは、図 10、図 11 に示したように、サブフィーノレドとそのサブフィーノレドの点灯率、および、直前のフィー ルドと現在のフィールドとで同一の輝度重みを持つサブフィールドの点灯率が増加し ているのかそれとも減少しているのかによつて制御している点である。すなわち、第 1 SF〜第 4SFでは点灯率にかかわらず消去位相差 Thは 150nsになるように制御して いる。また、第 5SF〜第 10SFでの消去位相差 Thlは、直前のフィールドと現在のフ ィールドとで同一の輝度重みを持つサブフィールドの点灯率の比較を行 、、点灯率 が増加している場合には、点灯率 46%未満で 150nsec、点灯率 46%以上 72%未 満で 200nsec、点灯率 72%以上で 300nsecとなるように制御し、点灯率が減少して る場合には、点灯率 42%未満で 150nsec、点灯率 42%以上 68%未満で 200nsec 、点灯率 68%以上で 300nsecとなるように制御して!/、る。
[0074] このように、維持期間において、最後の維持放電である消去放電を発生させるため の電圧を表示電極対に印加した後、そのサブフィールドにおける放電セルの点灯率 に応じた時間間隔である消去位相差 Thを置 、て、表示電極対の電極間の電位差を 緩和するように表示電極対に電圧を印加して 、る。そして消去放電を発生させる電 位差は、最後の維持放電が収束する前に表示電極対の電極間に与える電位差を変 化させた細幅パルス状の電位差である。
[0075] さらに消去位相差 Thは、本実施の形態においては図 10、図 11に示したように、輝 度重みの小さ 、サブフィールドにおける消去位相差 Th力 輝度重みの大き 、サブフ ィールドにおける消去位相差 Thに等 、かまたは短くなるように制御され、放電セル の点灯率が高 、ときの消去位相差 Th力 放電セルの点灯率が低 、ときの消去位相 差 Thよりも長くなるように制御されている。このように制御することにより、走査ノ ルス 電圧やデータパルス電圧を高くすることなぐ安定した書込み放電を発生させること ができる。
[0076] さらに、本実施の形態では、点灯率が増加して ヽる場合と減少して!/ヽる場合とで消 去位相差 Thlを切換える際のしきい値となる点灯率の値を変えることにより、消去位 相差 Thlの切換えにヒステリシス特性を持たせている。これにより、しきい値付近での 点灯率の微小な変動によって消去位相差 Thlが頻繁に切り替わることを防止してい る。
[0077] 以上説明したように、本実施の形態では、輝度重みの小さ 、サブフィールドにおけ る消去位相差 Thが、輝度重みの大き 、サブフィールドにおける消去位相差 Thに等 LV、かまたは短くなるように制御し、放電セルの点灯率が高 、ときの消去位相差 Th 力 放電セルの点灯率が低 、ときの消去位相差 Thよりも長くなるように制御して 、る 。このような制御とすることにより、走査パルス電圧やデータパルス電圧を高くすること なぐ安定した書込み放電の発生を実現している。 [0078] また、一般に消去位相差 Thを変化させると消去放電に伴う発光輝度も変化する。 そのため、消去位相差 Thを頻繁に変化させると、表示画像の輝度が不安定になる 恐れがある。しかし、本実施の形態では、輝度重みの小さいサブフィールドにおいて 消去位相差 Thを固定することで、消去放電に伴う発光輝度を一定とし、輝度の変動 を防止して画像表示品質を向上させている。
[0079] さらに、本実施の形態では、上述したように、点灯率が増加している場合と減少して V、る場合とで消去位相差 Thlを切換える際のしき 、値となる点灯率の値を変えること により、消去位相差 Thlの切換えにヒステリシス特性を持たせている。これにより、しき い値付近での点灯率の微小な変動によって消去位相差 Thlが頻繁に切り替わること を防止し、さらに高品質な表示画像を実現している。
[0080] なお、本実施の形態にぉ 、て例示した各期間 T1〜T10の時間の値は一例であつ て、本発明はこれらの値に限られるものではなぐパネルの放電特性等に応じて設定 することが望ましい。
[0081] なお、本実施の形態にぉ 、ては、消去位相差 Thは、第 1SF〜第 4SFでは点灯率 にかかわらず 150nsになるように制御し、第 5SF〜第 10SFでは、点灯率が増加して いるときには、点灯率力 6%に達した時点で 150nsecから 200nsecに、点灯率が 7 2%に達した時点で 200nsecから 300nsecになるように制御し、点灯率が減少してい るときには、点灯率が 68%を下回った時点で 300nsecから 200nsecに、点灯率が 4 2%を下回った時点で 200nsecから 150nsecになるように制御するものとして説明し た力 本発明はこれに限られるものではなぐ例えばサブフィールド毎に適当な点灯 率で切換えても良い。また、点灯率に応じて消去位相差 Thが実質的に連続的に変 化するように制御してもよい。このように制御することにより、消去位相差 Thの変化が 表示画像に与える影響も連続的に変化するので、画像表示品質も向上する。
[0082] なお、実施の形態 1、 2において例示した各期間 T1〜T10の時間の値は一例であ つて、本発明はこれらの値に限られるものではなぐパネルの放電特性等に応じて設 定することが望ましい。
[0083] また、実施の形態 1、 2においては、第 1SFの初期化期間には全セル初期化動作 を行い、第 2SFの初期化期間には選択初期化動作を行うものとして説明したが、本 発明はこれに限定されるものではなぐそれぞれのサブフィールドにおいて全セル初 期ィ匕、選択初期化動作を任意に行ってもよい。
[0084] さらに、実施の形態 1、 2においては、 1フィールドを 10のサブフィールド（第 1SF、 第 2SF、 · · ·、第 10SF)に分割し、各サブフィールドはそれぞれ（1、 2、 3、 6、 11、 1
8、 30、 44、 60、 81)の輝度重みをもつものとして説明した力 本発明はサブフィー ルド数や各サブフィールドの輝度重みが上記の値に限定されるものではない。
[0085] 本発明によれば、大画面 '高輝度パネルであっても、書込み放電を発生させるため に必要な電圧を高くすることなぐ安定した書込み放電を発生させ、画像表示品質の よいパネルの駆動方法を提供することが可能となる。
産業上の利用可能性
[0086] 本発明のパネルの駆動方法は、高輝度 ·高精細度パネルであっても、低い書込み パルス電圧で書込み動作が可能であり、パネルを用いたプラズマディスプレイ装置 等として有用である。

Claims

請求の範囲
[1] 走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマ ディスプレイパネルの駆動方法であって、
1フィールド期間を、前記放電セルで選択的に書込み放電を発生させる書込み期間 と、前記書込み放電を発生させた放電セルで輝度重みに応じた回数の維持放電を 発生させる維持期間とを有する複数のサブフィールドで構成し、
前記維持期間において、最後の維持放電を発生させるための電圧を前記表示電極 対に印加した後、そのサブフィールドにおける放電セルの点灯率に応じた時間間隔 を置 、て、前記表示電極対の電極間の電位差を緩和するための電圧を前記表示電 極対に印加することを特徴とする
プラズマディスプレイパネルの駆動方法。
[2] 前記放電セルの点灯率が高いときの前記時間間隔は、前記放電セルの点灯率が低
V、ときの前記時間間隔よりも長くなるように制御されたサブフィールドを 1フィールド期 間に少なくとも 1つ含むことを特徴とする
請求項 1に記載のプラズマディスプレイパネルの駆動方法。
[3] 輝度重みの小さ!/、サブフィールドにおける前記時間間隔を、輝度重みの大き!、サブ フィールドにおける前記時間間隔に等しいかまたは短くなるように制御することを特 徴とする
請求項 1または請求項 2に記載のプラズマディスプレイパネルの駆動方法。
[4] 走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマ ディスプレイパネルと、
前記プラズマディスプレイパネルを駆動する駆動回路とを備え、
前記駆動回路は、
1フィールド期間を、前記放電セルで選択的に書込み放電を発生させる書込み期間 と書込み放電を発生させた放電セルで輝度重みに応じた回数の維持放電を発生さ せる維持期間とを有する複数のサブフィールドで構成し、維持放電を発生させるため の電圧を前記表示電極対に印加する第 1のスイッチング素子と、前記表示電極対の 電極間の電位差を緩和するための電圧を前記表示電極対に印加する第 2のスィッチ ング素子とを備え、
前記維持期間において最後の維持放電を発生させる際に、前記第 1のスイッチング 素子をオンにした後、そのサブフィールドにおける放電セルの点灯率に応じた時間 間隔を置 、て、前記第 2のスイッチング素子をオンにすることを特徴とする プラズマディスプレイ装置。
[5] サブフィールド毎の画像データにもとづ!/、てサブフィールド毎の放電セルの点灯率を 算出する点灯率算出回路を備え、
前記駆動回路は、
放電セルの点灯率が高 、ときの前記時間間隔を、放電セルの点灯率が低 、ときの前 記時間間隔よりも長くなるように制御するサブフィールドを 1フィールド期間に少なくと も 1つ含むように構成したことを特徴とする
請求項 4に記載のプラズマディスプレイ装置。
[6] 前記駆動回路は、
輝度重みの小さいサブフィールドにおける前記時間間隔が、輝度重みの大きいサブ フィールドにおける前記時間間隔に等しいかまたは短くなるように制御されたことを特 徴とする
請求項 4または請求項 5に記載のプラズマディスプレイ装置。
[7] 前記時間間隔を、現在のサブフィールドにおける放電セルの点灯率とあら力じめ定 められたしきい値との比較にもとづき切換えるとともに、第 1の時間間隔力もそれよりも 長い第 2の時間間隔に切換えるときのしきい値を、前記第 2の時間間隔から前記第 1 の時間間隔に切換えるときのしき 、値よりも大き 、値に設定したことを特徴とする 請求項 1に記載のプラズマディスプレイパネルの駆動方法。
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