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WO2007015420A1 - 固体撮像装置 - Google Patents

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Publication number
WO2007015420A1
WO2007015420A1 PCT/JP2006/314884 JP2006314884W WO2007015420A1 WO 2007015420 A1 WO2007015420 A1 WO 2007015420A1 JP 2006314884 W JP2006314884 W JP 2006314884W WO 2007015420 A1 WO2007015420 A1 WO 2007015420A1
Authority
WO
WIPO (PCT)
Prior art keywords
imaging device
pixels
state imaging
solid
region
Prior art date
Application number
PCT/JP2006/314884
Other languages
English (en)
French (fr)
Inventor
Hiroki Nagasaki
Shouzi Tanaka
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US11/997,673 priority Critical patent/US7719040B2/en
Publication of WO2007015420A1 publication Critical patent/WO2007015420A1/ja

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    • H10F77/14—Shape of semiconductor bodies; Shapes, relative sizes or dispositions of semiconductor regions within semiconductor bodies
    • H10F77/147—Shapes of bodies

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device in which a plurality of pixels are arranged in a matrix.
  • a solid-state imaging device represented by a CCD and a MOS type image sensor
  • a condenser lens is used to increase the light collection rate.
  • FIG. 9 is a plan view schematically showing a conventional solid-state imaging device.
  • FIG. 9 is a diagram in which the configuration of a part of the solid-state imaging device is projected onto the main surface of the semiconductor substrate.
  • the solid-state imaging device shown in FIG. 9 includes a plurality of pixels arranged in a matrix on a semiconductor substrate.
  • an n-type silicon substrate is used as a semiconductor substrate.
  • Two adjacent pixels 102a and 102b constitute one cell C, and include a photoelectric conversion unit (not shown) that converts incident light into a signal charge.
  • light receiving areas 103a and 103b which allow light to be incident on the photoelectric conversion portion are formed in predetermined areas in the pixels 102a and 102b.
  • Each of the light receiving regions 103a and 103b has the same shape, and is formed at a predetermined position with reference to the center m of the pixels 102a and 102b.
  • FIG. 10 is an enlarged view of a two-dot chain line portion shown in FIG. 9, and FIG. 11 is a cross-sectional view taken along line XI-XI in FIG.
  • the conventional solid-state imaging device includes a semiconductor substrate 101, a low concentration p-well layer 104, a high concentration p-well layer 105, and an element isolation region 106.
  • p-type injection separation layer 107 p-type photoelectric conversion units 108a and 108b, n-type photoelectric conversion units 109a and 109b, gate electrodes 110a and 110b, spacers 111, salicide regions 112a and 112b, A drain region 113, a Vt control layer 114, a barrier control layer 115, an insulating film 116, a light shielding film 117, a color filter 118, and a condenser lens 119 are provided.
  • the pixel 102a is configured around the photoelectric conversion parts 108a and 109a constituting the photodiode, the gate electrode 110a, the salicide region 112a formed on the surface of the gate electrode 110a, and the element isolation region 106.
  • the pixel 102 b is configured around the photoelectric conversion units 108 b and 109 b, the gate electrode 110 b, the salicide region 112 b formed on the surface of the gate electrode 110 b, and the element isolation region 106.
  • Insulating film 116 is formed to cover the surface of semiconductor substrate 101 on which gate electrodes 110a and 110b are formed.
  • a light shielding film 117 having an opening in a predetermined region on the photoelectric conversion units 109a and 109b is formed.
  • the openings provided in the light shielding film 117 form light receiving regions 103a and 103b for receiving incident light on the photoelectric conversion units 109a and 109b.
  • Condenser lens 119 effectively utilizes the area occupied by each pixel 102a and 102b with respect to the main surface of semiconductor substrate 101 as much as possible in order to condense as much light as possible to pixels 102a and 102b.
  • the condenser lens 119 is disposed such that its optical axis Ax passes through the center m of the pixels 102a and 102b.
  • Patent Document 1 Japanese Patent Application No. 8-316448
  • the center m of each of the pixels 102a and 102b is disposed at a constant interval in the direction parallel to the main surface of the semiconductor substrate.
  • two pixels 102 a and 102 b share one drain region 113. Therefore, the centers p of the light receiving regions 103a and 103b in the pixels 102a and 102b are arranged in a state in which the center m force of each of the pixels 102a and 102b is deviated in the direction parallel to the main surface of the substrate.
  • the arrangement pitch of the centers m of the pixels 102a and 102b is constant, the arrangement pitch of the centers p of the light receiving regions 103a and 103b is not constant! /.
  • the condenser lens 119 has an area occupied by the pixels 102a and 102b with respect to the main surface of the semiconductor substrate 101. It is arranged to cover as wide as possible. That is, the condenser lens 119 is disposed to pass through the center m of the optical axis Ax force pixels 102a and 102b.
  • the condenser lenses 119 are arranged in an array corresponding to the light receiving areas 103a and 103b of the pixels 102a and 102b, respectively, and the outer peripheries of adjacent lenses are formed in contact with each other. It is done.
  • the light incident on each of the pixels 102 a and 102 b is condensed by the condensing lens 119 and is incident in the direction of the optical axis Ax of the condensing lens 119, that is, toward the center m of the pixels 102 a and 102 b.
  • the centers m of the pixels 102a and 102b and the centers p of the light receiving regions 103a and 103b are offset in the main surface direction of the semiconductor substrate 101, the light is incident toward the centers m of the pixels 102a and 102b.
  • the light which has been generated is shifted to the center of the light receiving areas 103a and 103b. Therefore, the light receiving sensitivity in the photoelectric conversion units 109a and 109b is reduced.
  • the optical axis of the condensing lens 119 passes through the centers P of the light receiving areas 103 a and 103 b in consideration of the deviation between the centers m of the pixels 102 a and 102 b and the centers of the light receiving areas 103 a and 103 b. It is also conceivable to enhance the light collection rate by arranging as described above. However, when one cell C is configured by two pixels 102 a and 102 b, as described above, centers p of light receiving regions 103 a and 103 b are not arranged at equal intervals on semiconductor substrate 101. Therefore, when the optical axis of the condenser lens 119 and the centers p of the light receiving areas 103a and 103b are made to coincide with each other, the layout of the condenser lens 119 becomes complicated.
  • the size of the condensing lens 119 needs to be reduced.
  • the area can not be used effectively. As a result, conversely, it causes a decrease in the light collection rate.
  • an object of the present invention is to provide a solid-state imaging device which achieves both of the miniaturization of pixels and the high light collection rate, and which is excellent in image sensitivity, color shading, sensitivity shading and one or more image characteristics. It is.
  • the present invention is directed to a solid-state imaging device.
  • the solid-state imaging device includes a semiconductor substrate, and a plurality of pixels arranged on the semiconductor substrate and including a light receiving area for receiving incident light.
  • a predetermined number of pixels are grouped to form one pixel unit, and in each of the light receiving regions, the centers of the respective light receiving regions are aligned with the centers of the respective pixels in a direction parallel to the main surface of the semiconductor substrate. Is formed.
  • each of the pixels may include a photoelectric conversion region and a gate electrode, and the photoelectric conversion region may be formed to extend below the gate electrode.
  • the first semiconductor region formed to a predetermined depth of the surface force of the semiconductor substrate and the surface of the first semiconductor region are formed in pixel units.
  • a second semiconductor region which is formed inside the first semiconductor region, the isolation region separating each of the semiconductor regions, partially formed around the lower side of the isolation region, and having a higher impurity concentration than the first semiconductor region.
  • each of the pixels includes a photoelectric conversion region, and the photoelectric conversion region may be formed to extend between the second semiconductor regions.
  • Each of the pixels includes a photoelectric conversion region, a surface region formed on the surface of the semiconductor substrate, and a gate electrode, and the surface region is shaped to have a predetermined gap with the gate electrode. It may be made.
  • each of the pixels may further include a condenser lens, and the condenser lens may be disposed such that the optical axis thereof passes through the center of the pixel.
  • the pixel unit includes a drain region, and each of the pixels includes a photoelectric conversion region, a gate electrode, and a salicide region formed on the surface of the gate electrode, and is included in each of the pixel units.
  • the predetermined number of pixels to be shared share the drain region, and the salicide region may be formed in a portion of the surface of the gate electrode that is biased toward the drain region.
  • the light receiving area form the same pattern for each pixel unit.
  • the pixel unit includes two adjacent pixels and a drain region, and the two pixels included in each of the pixel units have a layout symmetrical to the center line of the pixel unit. It is good.
  • the pixel unit includes four pixels arranged in a 2 ⁇ 2 matrix and a drain region, and the four pixels included in each of the pixel units are points with respect to the center of the pixel unit. It may have a symmetrical layout.
  • the pixel unit includes four pixels arranged in a 2 ⁇ 2 matrix and a drain region, and the four pixels included in each of the pixel units are points with respect to the center of the pixel unit.
  • the layout may be symmetrical and symmetrical with respect to the center line of the pixel unit.
  • the solid-state imaging device according to the present invention is preferably an amplification type solid-state imaging device.
  • the solid-state imaging device according to the present invention is formed so that the centers of the pixels and the centers of the light receiving regions are aligned with each other, so that high light collection efficiency can be obtained. Therefore, according to the present invention, a solid-state imaging device with good imaging characteristics can be realized.
  • FIG. 1 is a plan view schematically showing a solid-state imaging device according to a first embodiment of the present invention.
  • FIG. 2 is an enlarged view of a cell C shown in FIG.
  • FIG. 3 is a cross-sectional view taken along the line III-III shown in FIG.
  • FIG. 4A shows an outline of a method of manufacturing a solid-state imaging device according to a first embodiment of the present invention. It is a sectional view explaining.
  • FIG. 4B is a cross-sectional view for explaining the process following FIG. 4A.
  • FIG. 4C is a cross-sectional view explaining a process following on FIG. 4B.
  • FIG. 4D is a cross-sectional view explaining a process following on FIG. 4C.
  • FIG. 4E is a cross-sectional view explaining a process following on FIG. 4D.
  • FIG. 4F is a cross-sectional view explaining a process following on FIG. 4E.
  • FIG. 4G is a cross-sectional view explaining a process following on FIG. 4F.
  • FIG. 4H is a cross-sectional view explaining a process following on FIG. 4G.
  • FIG. 41 is a cross-sectional view explaining a process following on FIG. 4H.
  • FIG. J is a cross-sectional view for explaining the process following FIG.
  • FIG. 4K is a cross-sectional view explaining a process following on the process of FIG.
  • FIG. 5 is a plan view schematically showing a solid-state imaging device according to a second embodiment of the present invention.
  • FIG. 6 is a plan view showing an example of a conventional solid-state imaging device in which four pixels are configured as one cell.
  • FIG. 7 is a plan view schematically showing a solid-state imaging device according to a third embodiment of the present invention.
  • FIG. 8 is a plan view showing another example of a conventional solid-state imaging device in which four pixels are configured as one cell.
  • FIG. 9 is a plan view schematically showing a conventional solid-state imaging device.
  • FIG. 10 is an enlarged view of a two-dot chain line portion shown in FIG.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI in FIG.
  • FIG. 1 is a plan view schematically showing a solid-state imaging device according to a first embodiment of the present invention.
  • the solid-state imaging device shown in FIG. 1 includes a plurality of pixels 2a and 2b arranged in a two-dimensional matrix on a semiconductor substrate (not shown).
  • the pixels 2a and 2b include photoelectric conversion units (not shown) that convert incident light into signal charges.
  • a point m (hereinafter, this point is referred to as a “pixel center”) obtained by projecting the centers of the plurality of pixels 2a and 2b onto a semiconductor substrate (not shown) is parallel to the main surface of the semiconductor substrate. It is placed at regular intervals.
  • Each of the pixels 2a and 2b includes light receiving regions 3a and 3b for receiving incident light, gate electrodes 10a and 10b, and salicide regions 12a and 12b, respectively.
  • two adjacent pixels 2a and 2b constitute one cell C (pixel unit).
  • the cells constitute a predetermined number of arrangement patterns of the light receiving areas 3a and 3b as one group, and each cell has the same structure.
  • the pixels 2a and 2b included in the cell C have a layout that is line symmetrical about the center line of the cell (the boundary between the pixels 2a and 2b in FIG. 1). In the following, only one cell C will be described in detail.
  • FIG. 2 is an enlarged view of the cell C shown in FIG. 1
  • FIG. 3 is a cross-sectional view taken along the line III-III shown in FIG.
  • the semiconductor substrate 1, the low concentration P-well layer 4, and the high impurity concentration of the low concentration p-well layer 4 are high Concentration p-well layer 5, STI 6, p-type STI active layer 7, p-type photoelectric conversion units 8a and 8b, n-type photoelectric conversion units 9a and 9b, gate electrodes 10a and 10b, spacer 11a And li b, salicide regions 12 a and 12 b, drain region 13, Vt control layer 14, barrier control layer 15, insulating film 16, light shielding film 17, color filter 18, condensing lens 19 and Equipped with
  • the pixel 2 a is configured centering on the photoelectric conversion units 8 a and 9 a constituting a photodiode and the gate electrode 10 a.
  • the pixel 2b is configured around the photoelectric conversion units 8b and 9b, the drain region 13 and the gate electrode 10b.
  • the photoelectric conversion units 8a and 8b are formed to have a gap between the gate electrodes 10a and 10b. Note that the cell C constituted by the pixels 2a and 2b is mutually connected by the STI 6. It is separated.
  • the high concentration p-well layer 5 is formed around the lower region of the STI 6, and is formed below the gate electrodes 10a and 10b.
  • photoelectric conversion parts 9a and 9b are formed to extend to the lower side of each of gate electrodes 10a and 10b.
  • the salicide regions 12a and 12b are formed only on part of the surface of the gate electrodes 10a and 10b. More specifically, the salicide regions 12a and 12b are formed such that their respective lengths (the lengths in the horizontal direction in FIG. 3) are shorter than the gate lengths of the gate electrodes 10a and 10b.
  • the salicide regions 12a and 12b are formed on the surface of the gate electrodes 10a and 10b to be biased toward the drain region 13 side.
  • An insulating film 16 is formed on the gate electrodes 10a and 10b.
  • a light shielding film 17 having an opening in a predetermined region above the photoelectric conversion units 9 a and 9 b is formed on the insulating film 16. Further, a color filter 18 is formed on the light shielding film 17, and a plurality of condenser lenses 19 are disposed on the color filter 18.
  • Condenser lens 19 is arranged to cover as wide as possible the area occupied by each pixel 2 a and 2 b on the main surface of the semiconductor substrate in order to make the corresponding pixel 2 receive as much light as possible. Be That is, the condenser lens 19 is disposed such that its optical axis passes through the center m of the pixels 2a and 2b. In this embodiment, as shown in FIG. 3, the plurality of focusing lenses 19 are arranged in an array corresponding to each of the plurality of pixels 2a and 2b. It is formed so that the outer circumferences touch each other!
  • the light receiving regions 3a and 3b in the present embodiment are the opening of the light shielding film 17 and the region occupied by the photoelectric conversion parts 9a and 9b (ie, to the main surface of the semiconductor substrate 1).
  • the photoelectric conversion units 9a and 9b and a region of the main surface of the semiconductor substrate 1 through which incident light can be transmitted.
  • the region on the main surface of the semiconductor substrate 1 through which incident light can be transmitted varies depending on the position and dimensions of the salicide regions 12a and 12b.
  • the pitch of the center m of each pixel 2a and 2b is a semiconductor substrate.
  • the pitch of the center p of the light receiving area 3 was not constant while being constant on the plate 101.
  • the centers m of the pixels 2a and 2b and the centers p of the light receiving regions 3a and 3b substantially coincide with each other. It is configured.
  • the high concentration p-well layer 5 is not formed below the gate electrodes 10a and 10b, but inside the semiconductor substrate 1 centering on the region below the STI 6 It is partially formed.
  • the photoelectric conversion units 9a and 9b are formed to extend below the gate electrodes 10a and 10b.
  • the salicide regions 12a and 12b cover only a part of the surface of the gate electrodes 10a and 10b, and are formed at a position biased toward the drain region 13. With such a configuration, incident light passes through portions of the surface of the gate electrodes 10a and 10b where the salicide regions 12a and 12b are not formed, and spreads below the gate electrodes 10a and 10b. It can also be incident on 9a and 9b.
  • the condensing lens 19 is disposed such that the optical axis thereof passes through the center m of the pixels 2a and 2b. Therefore, the light L incident on the pixels 2a and 2b is collected by the condensing lens 19 and is incident on the center m of the pixels 2a and 2b.
  • the center m of the pixels 2 a and 2 b and the center p of the light receiving regions 3 a and 3 b are formed so as to substantially match the force in the main surface direction of the semiconductor substrate 1. The collected light can enter the center p of the light receiving areas 3a and 3b.
  • the solid-state imaging device is configured to overlap the centers m of the pixels 2a and 2b and the centers p of the light receiving regions 3a and 3b. Therefore, according to the present embodiment, it is possible to make the light of a directional light enter the center p of the light receiving areas 3a and 3b at the center m of the pixels 2a and 2b without changing the arrangement of the condenser lens 19. , High light collection rate can be obtained. As a result, sensitivity deterioration, variation in image sensitivity, color shading failure, sensitivity shading failure, and the like are suppressed, and a solid-state imaging device with good image characteristics can be realized.
  • FIGS. 4A to 4K are cross-sectional views for explaining an outline of a method for manufacturing a solid-state imaging device according to a first embodiment of the present invention.
  • a low concentration p-well layer 4 (impurity concentration: 1 ⁇ 10 14 to 1 ⁇ 10 15 cm ′ ′ 3 ) is formed in an n-type semiconductor substrate 1 as a semiconductor.
  • the surface force of the substrate 1 is also formed to a depth of about 3 ⁇ m.
  • the low impurity concentration P-well layer 4 has a higher impurity concentration than the low concentration P-well layer 4 at the position where the pixel separation region is to be formed on the semiconductor substrate 1.
  • the STI 6 is formed to a predetermined depth of the main surface force of the semiconductor substrate 1. More specifically, first, a trench T is formed by dry etching in a region where an element isolation portion is to be formed. The depth of the groove T is about 0.3 m. Then, ion implantation is performed with low energy toward the inner surface of the trench T. Specifically, boron (B) ions are implanted into the inner surface of the trench T under the conditions of 30 KeV and 3.2 ⁇ 10 13 Zcm 2 . Thereby, the P + -type inner surface film 7 is formed on the inner surface of the groove T. Next, an insulating film such as an oxide film is embedded in the trench T in which the inner film 7 is formed, and then the surface is planarized. Through the above steps, the STI 6 is formed.
  • the p-type Vt control layer 14 and the barrier control layer 15 are formed in the low concentration p-well layer 4.
  • the concentration peak position of the Vt control layer is also 0.3 m deep at the surface force of the semiconductor substrate 1, and the concentration peak position of the barrier control layer 15 is 0.8 ⁇ m deep at the surface force of the semiconductor substrate. is there.
  • p-type photoelectric conversion units 8 a and 8 b and n-type photoelectric conversion units 9 a and 9 b are formed. More specifically, in accordance with a conventionally known method, a resist pattern having an opening is provided in a region (a region determined by design) on the main surface of semiconductor substrate 1 where photoelectric conversion units 9a and 9b are to be formed. Then, using this resist pattern as a mask, ions of n-type impurity arsenic (As) are implanted with high energy. Specifically, As ions are implanted under the conditions of 600 KeV and 2.2 ⁇ 10 12 Zcm 2 . Thus, the photoelectric conversion units 9a and 9b are formed in the semiconductor substrate 1.
  • As n-type impurity arsenic
  • photoelectric conversion parts 8a and 8b are formed by selectively introducing p-type impurities onto the surface of semiconductor substrate 1 according to a known method.
  • a P-type impurity is introduced into a region at a predetermined distance from a region (a region determined by design) on the surface of the semiconductor substrate 1 where the gate electrodes 10a and 10b are to be formed.
  • the n-type photoelectric conversion units 9a and 9b are maintained in the state of being spread below the gate electrodes 10a and 10b in the surface layer of the semiconductor substrate 1.
  • gate electrodes 10a and 10b are formed. More specifically, a polysilicon film is deposited on the surface of the semiconductor substrate 1 by the CVD method so as to have a thickness of 200 nm. Then, gate electrodes 10a and 10b are formed by patterning the deposited polysilicon film by photolithography and dry etching.
  • the drain region 13 is formed on the main surface of the semiconductor substrate 1. More specifically, using the formed gate electrodes 10a and 10b as a mask, an n-type impurity is ion-implanted in a portion of the main surface of the semiconductor substrate 1 to which the force between the gate electrodes 10a and 10b is also exposed. Specifically, the drain region 13 is formed on the main surface of the semiconductor substrate 1 by implanting arsenic (As) ions under the conditions of 50 KeV and 2.0 ⁇ 10 15 Zcm 2 .
  • As arsenic
  • an oxide film is deposited on the surface of the semiconductor substrate 1 by a CVD method so as to have a thickness of 150 nm. Then, the deposited oxide film is patterned by photolithography and dry etching or the like to form spacers 11 along the side walls of the opposing gate electrodes 10a and 10b.
  • a part of the surface of gate electrodes 10a and 10b is salicided. More specifically, a compound such as CoSi is applied to part of the surface of gate electrodes 10a and 10b.
  • the incident light can pass through the non-salicide regions (portions where the salicide regions 12 are formed) on the surface of the gate electrodes 10a and 10b, and thus the photoelectric conversion portion formed to spread below the gate electrodes 10a and 10b. It becomes possible to take in light to 9a and 9b.
  • an insulating film 16 made of a silicon oxide film is deposited by a CVD method so as to cover the gate electrodes 10a and 10b.
  • the insulating film 16 includes a wiring layer. However, in order to simplify the explanation, the explanation here is omitted.
  • a light shielding film 17 is formed to cover the insulating film 16.
  • a thin film is formed to cover the insulating film 16 by PVD or CVD using tungsten, copper, aluminum or the like.
  • the portion of the formed thin film located on the top of the photoelectric conversion units 9a and 9b is selectively removed by dry etching.
  • openings are formed at positions corresponding to the photoelectric conversion units 9a and 9b in the light shielding film 17, and light receiving areas 3a and 3b are formed.
  • the condensing lens 19 is a microlens which is formed of a heat-soluble transparent resin or a thermal reflow transfer of a resist, and is arranged in an array corresponding to each of the light receiving regions 3 of each pixel 2.
  • a solid-state imaging device having a structure as shown in FIG. 4K is completed.
  • the manufacturing method according to the present embodiment it is possible to manufacture the solid-state imaging device so that the centers of the light receiving areas 3a and 3b overlap the center m of the pixels 2a and 2b. it can. According to the manufacturing method of the present embodiment, a high light collection rate can be obtained without changing the arrangement of the light collecting lens 19. Therefore, it becomes possible to manufacture a solid-state imaging device with good image characteristics.
  • the solid-state imaging device having a structure in which two pixels are in one cell is described as an example, but the present invention is not limited to a solid-state imaging device in which three pixels are in one cell, for example.
  • the present invention can be similarly applied to a solid-state imaging device having a light receiving area in which one cell is configured by a plurality of pixels, such as a solid-state imaging device having one pixel as a cell.
  • FIG. 5 is a plan view schematically showing a solid-state imaging device according to a second embodiment of the present invention.
  • pixels 2 a to 2 d are configured as one cell C.
  • the pixels 2 a to 2 d included in the cell C have a layout of point symmetry with respect to the center of the cell C.
  • each of the light receiving areas 3a to 3d is formed to extend in the diagonal direction of each pixel.
  • the light receiving areas 3b and 3c of the pair of pixels 2b and 2c arranged diagonally are arranged along the diagonal of the cell, and one drain area 13 formed at the center of the cell. Share.
  • FIG. 6 is a plan view showing an example of a conventional solid-state imaging device in which four pixels are configured as one cell.
  • the light receiving region 103 is formed such that its center p deviates from the center m of the pixel 102.
  • the light collecting lens (not shown) is usually disposed so that its optical axis passes through the center m of the pixel 102. Therefore, also in the conventional solid-state imaging device shown in FIG. 9, the light condensed by the condensing lens (not shown) is incident on a position shifted from the center p of the light receiving area 103, so descend.
  • the photoelectric conversion unit (not shown) is formed to extend below the gate electrodes 10a to 10d.
  • salicide regions 12a to 12d are formed only on a part of the surface of gate electrodes 10a to 10d on the side of drain region 13. Therefore, according to the present embodiment, in the solid-state imaging device having the layout of four pixels and one cell as shown in FIG. 5, the center m of the pixels 2a to 2d and the center p of the light receiving regions 3a to 3d overlap. It can be configured. Therefore, it is possible to realize a solid-state imaging device with good image characteristics.
  • FIG. 7 is a plan view schematically showing a solid-state imaging device according to a third embodiment of the present invention.
  • each of the light receiving regions 3a to 3d is formed to extend in the diagonal direction of each pixel.
  • the pixels 2a to 2d included in the cell C are different from those in the second embodiment in that they have a layout that is point symmetrical with respect to the center of the cell C and line symmetrical with respect to the center line of the cell C. .
  • two pixels 2a and 2b adjacent in the row direction share one drain region 13 with each other. Have.
  • FIG. 8 is a plan view showing another example of a conventional solid-state imaging device in which four pixels are configured as one cell.
  • the light receiving area 3 is such that the center p of the light receiving area 3 is shifted with respect to the center m of the pixels 2. It is formed. Therefore, the light collected by the collecting lens (not shown) is incident at a position shifted from the center p of the light receiving area 3 and causes a reduction in the collection efficiency.
  • the photoelectric conversion unit (not shown) is expanded to the lower side of the gate electrodes 10a to 10d. Since the salicide regions 12a to 12d are formed only on part of the gate electrodes 10a to 10d on the side of the drain region 13 while being formed, a solid-state imaging device with good image characteristics with improved light collection efficiency is realized. Is possible.
  • the force cell specifying the cell configuration may be any type as long as a predetermined number of arrangement patterns of the light receiving area are formed into one group.
  • MOS type solid-state imaging device has been described as an example in each of the above embodiments, the present invention may be applied to a CCD solid-state imaging device.
  • the present invention can be applied to, for example, an amplification type solid-state imaging device, in particular, a MOS type solid-state imaging device having a trench isolation structure. More specifically, the present invention can be used for solid-state imaging devices used in camera-equipped mobile phones, video cameras, digital still cameras, etc., line sensors used in printers, etc.

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Abstract

　画素の微細化と高い集光率とを両立し、画像特性に優れた固体撮像装置を実現する。高濃度ｐ－ｗｅｌｌ層（５）を、ＳＴＩ（６）の下方の領域を中心として半導体基板（１）の内部に部分的に形成し、光電変換部（９ａ、９ｂ）を、ゲート電極（１０ａ、１０ｂ）の下方にまで拡がるように形成する。更に、サリサイド領域（１２ａ、１２ｂ）は、ゲート電極（１０ａ、１０ｂ）表面の一部のみを覆い、かつ、ドレイン領域（１３）側に偏った位置に形成される。入射光は、ゲート電極（１０ａ、１０ｂ）表面のうち、サリサイド領域（１２ａ、１２ｂ）が形成されていない部分を通過して、ゲート電極（１０ａ、１０ｂ）の下方に拡がる光電変換部（９ａ、９ｂ）にも入射することができる。

Description

明 細 書
固体撮像装置
技術分野
[0001] 本発明は、固体撮像装置に関し、より特定的には、複数の画素がマトリクス状に配 置された固体撮像装置に関する。
背景技術
[0002] CCDや MOS型イメージセンサーに代表される固体撮像装置では、画像特性の向 上を図るために、集光率を高めることが求められている。集光率を高めるためには、 集光レンズを用いることが一般的に知られて 、る。
[0003] また、近年では、固体撮像装置の小型化に伴い、画素の微細化を図ることが望まれ ている。このような要求を満たすために、隣接する複数の画素で、 1つのゲート電極あ るいはドレイン領域を共有ィ匕することによって、画素の微細化を図る試みがなされて いる。以下に、 2画素を 1セル (単位）とした構成の固体撮像装置を例に挙げて、その 詳細を説明する。
[0004] 図 9は、従来の固体撮像装置を模式的に示す平面図である。尚、図 9は、固体撮像 装置の一部の構成を半導体基板の主面へと投影した図である。
[0005] 図 9に示される固体撮像装置は、半導体基板上にマトリクス状に配列された複数の 画素を備える。半導体基板には、一般に、 n型のシリコン基板が用いられる。隣接す る 2つの画素 102a及び 102bは、 1つのセル Cを構成し、入射光を信号電荷に変換 する光電変換部（図示せず)を含む。また、画素 102a及び 102b内の所定領域には 、当該光電変換部に光を入射可能とする受光領域 103a及び 103bが形成されてい る。受光領域 103a及び 103bの各々は、同一形状を有し、画素 102a及び 102bの中 心 mを基準として予め定められた位置に形成されて 、る。
[0006] 次に、図 10及び 11を参照して、画素 2と受光領域 3との位置関係について、より具 体的に説明する。
[0007] 図 10は、図 9に示される二点鎖線部分の拡大図であり、図 11は、図 10の XI— XIラ インに沿う断面図である。 [0008] 図 10及び 11に示されるように、従来の固体撮像装置は、半導体基板 101と、低濃 度 p— well層 104と、高濃度 p— well層 105と、素子分離領域 106と、 p型注入分離 層 107と、 p型の光電変換部 108a及び 108bと、 n型の光電変換部 109a及び 109b と、ゲート電極 110a及び 110bと、スぺーサー 111と、サリサイド領域 112a及び 112b と、ドレイン領域 113と、 Vt制御層 114と、バリア制御層 115と、絶縁膜 116と、遮光 膜 117と、カラーフィルタ 118と、集光レンズ 119とを備える。
[0009] 画素 102aは、フォトダイオードを構成する光電変換部 108a及び 109aと、ゲート電 極 110aと、ゲート電極 110aの表面に形成されたサリサイド領域 112aと、素子分離 領域 106とを中心に構成されている。同様に、画素 102bは、光電変換部 108b及び 109bと、ゲート電極 110bと、ゲート電極 110bの表面に形成されたサリサイド領域 11 2bと、素子分離領域 106とを中心に構成されている。
[0010] 絶縁膜 116は、ゲート電極 110a及び 110bが形成された半導体基板 101の表面を 覆うように形成されている。絶縁膜 116上には、光電変換部 109a及び 109b上の所 定の領域に開口を有する遮光膜 117が形成されている。遮光膜 117に設けられた開 口によって、入射光を光電変換部 109a及び 109bに受光するための受光領域 103a 及び 103bが形成される。
[0011] 更に、遮光膜 117の上方には、カラーフィルタ 118と、画素 102a及び 102bの各々 に対応して設けられる複数の集光レンズ 119が形成されて 、る。集光レンズ 119は、 画素 102a及び 102bへと、できるだけ多くの光を集光するために、半導体基板 101 の主面に対して各画素 102a及び 102bが占める面積を、可能な限り有効に利用する ように配置される。すなわち、集光レンズ 119は、その光軸 Axが画素 102a及び 102 bの中心 mを通過するように配置される。
[0012] 従来の固体撮像装置においては、 2つの画素 102a及び 102bが 1つのドレイン領 域 113を共有して、 1つのセルを構成することにより、画素の微細化が図られている。 特許文献 1：特願平 8 - 316448号公報
発明の開示
発明が解決しょうとする課題
[0013] し力しながら、複数の画素が 1つのセルを構成する従来の固体撮像装置には、固 体撮像装置全体としての集光率が低下し、その結果、画像感度の低下やバラツキや 、色シェーディング不良、感度シェーディング不良等が生じるという問題がある。
[0014] 以下、従来の固体撮像装置の問題点について、図 9〜11を再度参照しながら詳細 に説明する。
[0015] 図 9に示されるように、各画素 102a及び 102bの中心 mは、半導体基板の主面と平 行な方向に一定間隔で配置されている。一方、 1つのセル Cにおいて、 2つの画素 1 02a及び 102bは、 1つのドレイン領域 113を共有している。したがって、画素 102a及 び 102b内の受光領域 103a及び 103bの中心 pは、基板の主面と平行な方向におい て、各画素 102a及び 102bの中心 m力もずれた状態で配置される。この結果、画素 1 02a及び 102bの中心 mの配置ピッチが一定であるのに対して、受光領域 103a及び 103bの中心 pの配置ピッチは、一定ではな!/、。
[0016] また、上述したように、集光レンズ 119は、画素 102a及び 102bに可能な限り光を 集めるために、半導体基板 101の主面に対して各画素 102a及び 102bが占める面 積を、できるだけ広く覆うように配置されている。すなわち、集光レンズ 119は、その光 軸 Ax力 画素 102a及び 102bの中心 mを通過するように配置される。尚、図 9〜11 の例では、集光レンズ 119は、画素 102a及び 102bの受光領域 103a及び 103bの それぞれに対応してアレイ状に配列され、隣り合うレンズの外周同士が接するよう〖こ 形成されている。
[0017] 各画素 102a及び 102bに入射した光は、集光レンズ 119によって集光され、集光レ ンズ 119の光軸 Ax方向、すなわち、画素 102a及び 102bの中心 mに向かって入射 する。しかしながら、画素 102a及び 102bの中心 mと、受光領域 103a及び 103bの 中心 pとが、半導体基板 101の主面方向にずれて配置されている場合、画素 102a 及び 102bの中心 mに向力つて入射した光は、受光領域 103a及び 103bの中心 か らずれてしまう。そのため、光電変換部 109a及び 109bにおける受光感度が低下す る。
[0018] そこで、画素 102a及び 102bの中心 mと、受光領域 103a及び 103bの中心 との ずれを予め考慮し、集光レンズ 119を、その光軸が受光領域 103a及び 103bの中心 Pを通過するように配置することによって、集光率を高めることも考えられる。 [0019] しかしながら、 2つの画素 102a及び 102bで 1つのセル Cが構成される場合、上述 のように、受光領域 103a及び 103bの中心 pは、半導体基板 101上において等間隔 で配置されない。したがって、集光レンズ 119の光軸と受光領域 103a及び 103bの 中心 pとを一致させようとすると、集光レンズ 119のレイアウトが複雑になるという問題 が生じる。
[0020] 仮に、受光領域 103a及び 103bの中心 pの位置に対応して、集光レンズ 19を配置 した場合、集光レンズ 119の大きさを小さくする必要があるので、画素 102a及び 102 bの面積を有効利用することができない。その結果、逆に集光率の低下を招いてしま
[0021] それ故に、本発明の目的は、画素の微細化と高い集光率とを両立し、画像感度、 色シェーディング、感度シェーディングと 1、つた画像特性に優れた固体撮像装置を 提供することである。
課題を解決するための手段
[0022] 本発明は、固体撮像装置に向けられている。当該固体撮像装置は、半導体基板と 、半導体基板上に配列され、入射光を受光する受光領域を含む複数の画素とを備え る。所定数の画素は、グループィ匕されて 1つの画素単位を構成し、受光領域の各々 は、半導体基板の主面と平行な方向において、それぞれの中心が画素の各々の中 心と一致するように形成される。
[0023] また、画素の各々は、光電変換領域と、ゲート電極とを含み、光電変換領域は、ゲ ート電極の下方に拡がるように形成されても良 、。
[0024] また、本発明に係る固体撮像装置は、半導体基板の表面力 所定の深さにまで形 成される第 1の半導体領域と、第 1の半導体領域の表面に形成され、画素単位の各 々を分離する分離領域と、第 1の半導体領域の内部に形成され、分離領域の下方を 中心として部分的に形成され、第 1の半導体領域より不純物濃度が高い第 2の半導 体領域とを更に備え、画素の各々は、光電変換領域を含み、光電変換領域は、第 2 の半導体領域の間に拡がるように形成されても良 、。
[0025] また、画素の各々は、光電変換領域と、半導体基板表面に形成される表面領域と、 ゲート電極とを含み、表面領域は、ゲート電極との間に所定の隙間を有するように形 成されても良い。
[0026] また、画素の各々は、集光レンズを更に含み、集光レンズは、その光軸が画素の中 心を通過するように配置されても良 、。
[0027] また、画素単位は、ドレイン領域を含み、画素の各々は、光電変換領域と、ゲート電 極と、ゲート電極の表面に形成されるサリサイド領域とを含み、画素単位の各々に含 まれる所定数の画素は、ドレイン領域を共有しており、サリサイド領域は、ゲート電極 の表面のうち、ドレイン領域側に偏った一部の領域に形成されても良い。
[0028] また、受光領域は、画素単位毎に同一のパターンを構成することが好ましい。
[0029] この場合、画素単位は、隣接する 2つの画素と、ドレイン領域とを含み、画素単位の 各々に含まれる 2つの画素は、画素単位の中心線に対して線対称のレイアウトを有し ても良い。
[0030] あるいは、画素単位は、 2 X 2の行列状に配列される 4つの画素と、ドレイン領域とを 含み、画素単位の各々に含まれる 4つの画素は、画素単位の中心に対して点対称の レイアウトを有しても良い。
[0031] あるいは、画素単位は、 2 X 2の行列状に配列される 4つの画素と、ドレイン領域とを 含み、画素単位の各々に含まれる 4つの画素は、画素単位の中心に対して点対称、 かつ、画素単位の中心線に対して線対称のレイアウトを有しても良い。
[0032] 本発明に係る固体撮像装置は、増幅型の固体撮像装置であることが望ましい。
発明の効果
[0033] 本発明に係る固体撮像装置は、画素の中心と受光領域の中心とがー致するように 形成されているので、高い集光率を得ることができる。それ故、本発明によれば、画 像特性の良!ヽ固体撮像装置を実現できる。
図面の簡単な説明
[0034] [図 1]図 1は、本発明の第 1の実施形態に係る固体撮像装置を模式的に示す平面図 である。
[図 2]図 2は、図 1に示されるセル Cの拡大図である。
[図 3]図 3は、図 2に示される III— IIIラインに沿う断面図である。
[図 4A]図 4Aは、本発明の第 1の実施形態に係る固体撮像装置の製造方法の概略を 説明する断面図である。
[図 4B]図 4Bは、図 4Aに続く工程を説明する断面図である。
[図 4C]図 4Cは、図 4Bに続く工程を説明する断面図である。
[図 4D]図 4Dは、図 4Cに続く工程を説明する断面図である。
[図 4E]図 4Eは、図 4Dに続く工程を説明する断面図である。
[図 4F]図 4Fは、図 4Eに続く工程を説明する断面図である。
[図 4G]図 4Gは、図 4Fに続く工程を説明する断面図である。
[図 4H]図 4Hは、図 4Gに続く工程を説明する断面図である。
[図 41]図 41は、図 4Hに続く工程を説明する断面図である。
[図 4J]図 Jは、図 41に続く工程を説明する断面図である。
[図 4K]図 4Kは、図 Jに続く工程を説明する断面図である。
[図 5]図 5は、本発明の第 2の実施形態に係る固体撮像装置を模式的に示す平面図 である。
[図 6]図 6は、 4画素を 1セルとして構成する従来の固体撮像装置の一例を示す平面 図である。
[図 7]図 7は、本発明の第 3実施形態に係る固体撮像装置を模式的に示す平面図で ある。
[図 8]図 8は、 4画素を 1セルとして構成する従来の固体撮像装置の他の一例を示す 平面図である。
[図 9]図 9は、従来の固体撮像装置を模式的に示す平面図である。
[図 10]図 10は、図 9に示される二点鎖線部分の拡大図である。
[図 11]図 11は、図 10の XI— XIラインに沿う断面図である。
符号の説明
1 半導体基板
2 画素
3 受光領域
4 低濃度 p— well層
5 高濃度 p— well層 6 STI
7 p型 STI活性層
8 光電変換部 (p型）
9 光電変換部 (n型）
10 ゲート電極
11 スぺーサー
12 サリサイド領域
13 ドレイン領域
14 Vt制御層
15 バリア制御層
16 絶縁膜
17 遮光膜
18 カラーフィルタ
19 集光レンズ
20 入射光
C セル
m 画素の中心
P 受光領域の中心
Ax 光軸
L 入射光
発明を実施するための最良の形態
[0036] (第 1の実施形態）
以下に、本発明の第 1の実施形態に係る固体撮像装置について、 2画素が 1セルと して構成された固体撮像装置を例に挙げ、図面を参照しながら説明する。各図中に おいては、説明の便宜上、破線や鎖線等を用いて位置関係が示されている。
[0037] 図 1は、本発明の第 1の実施形態に係る固体撮像装置を模式的に示す平面図であ る。図 1においては、図示の都合上、一部の画素の構成要素を半導体基板（図示せ ず）の主面への投影によって示して 、る。 [0038] 図 1に示される固体撮像装置は、半導体基板（図示せず)上に二次元マトリクス状 に配列された複数の画素 2a及び 2bを備える。画素 2a及び 2bは、入射光を信号電荷 に変換する光電変換部（図示せず)を含んでいる。複数の画素 2a及び 2bの中心を 半導体基板（図示せず）に投影した点 m (以下、この点を「画素の中心」という）は、半 導体基板の主面と平行な方向にぉ 、て、一定の間隔で配置されて 、る。
[0039] 画素 2a及び 2bの各々は、入射光を受光するための受光領域 3a及び 3bと、ゲート 電極 10a及び 10bと、サリサイド領域 12a及び 12bとをそれぞれ含んでいる。
[0040] また、隣接する 2つの画素 2a及び 2bは、 1つのセル C (画素単位）を構成する。セル は、受光領域 3a及び 3bの所定数の配置パターンを 1つのグループとして構成するも のであり、各セルは、同一の構成を有する。本実施形態においては、セル Cに含まれ る画素 2a及び 2bは、セルの中心線（図 1における画素 2a及び 2bの境界線）を中心 に線対称のレイアウトを有する。尚、以下においては、 1つのセル Cについてのみ詳 細に説明する。
[0041] 次に、図 2及び図 3を参照しながら、画素 2と受光領域 3の位置関係について、より 具体的に説明する。
[0042] 図 2は、図 1に示されるセル Cの拡大図であり、図 3は、図 2に示される III IIIライン に沿う断面図である。
[0043] 図 2及び 3に示されるように、本実施形態に係る固体撮像装置は、半導体基板 1と、 低濃度 P— well層 4と、低濃度 p— well層 4より不純物濃度が高い高濃度 p— well層 5と、 STI6と、 p型 STI活性層 7と、 p型光電変換部 8a及び 8bと、 n型光電変換部 9a 及び 9bと、ゲート電極 10a及び 10bと、スぺーサー 11a及び l ibと、サリサイド領域 1 2a及び 12bと、ドレイン領域 13と、 Vt制御層 14と、バリア制御層 15と、絶縁膜 16と、 遮光膜 17と、カラーフィルタ 18と、集光レンズ 19とを備える。
[0044] 画素 2aは、フォトダイオードを構成する光電変換部 8a及び 9aと、ゲート電極 10aと を中心に構成されている。同様に、画素 2bは、光電変換部 8b及び 9bと、ドレイン領 域 13と、ゲート電極 10bとを中心に構成されている。特に、本実施形態においては、 光電変換部 8a及び 8bは、ゲート電極 10a及び 10bとの間に隙間を有するように形成 されている。尚、画素 2a及び 2bによって構成されるセル Cは、 STI6によって互いに 分離されている。
[0045] 図 3に示されるように、本実施形態においては、高濃度 p— well層 5は、 STI6の下 方の領域を中心に形成され、ゲート電極 10a及び 10bの下方には、形成されていな い。代わりに、光電変換部 9a及び 9bが、ゲート電極 10a及び 10bの各々の下方にま で拡がるように形成されている。更に、サリサイド領域 12a及び 12bは、ゲート電極 10 a及び 10bの表面の一部にのみ形成されている。より具体的には、サリサイド領域 12 a及び 12bは、各々の長さ（図 3の左右方向の長さ）がゲート電極 10a及び 10bのゲー ト長より短くなるように形成されている。また、サリサイド領域 12a及び 12bは、ゲート電 極 10a及び 10bの表面のうち、ドレイン領域 13側に偏って形成されている。
[0046] ゲート電極 10a及び 10b上には、絶縁膜 16が形成されている。絶縁膜 16上には、 光電変換部 9a及び 9bの上方の所定領域に開口を有する遮光膜 17が形成されてい る。更に、遮光膜 17上には、カラーフィルタ 18が形成され、カラーフィルタ 18上に、 複数の集光レンズ 19が配置されている。
[0047] 集光レンズ 19は、対応する画素 2にできるだけ多くの光^^めるために、半導体基 板の主面において各画素 2a及び 2bが占める面積を可能な限り広く覆うように配置さ れる。すなわち、集光レンズ 19は、その光軸が画素 2a及び 2bの中心 mを通過するよ うに配置される。本実施形態においては、図 3に示されるように、複数の集光レンズ 1 9は、複数の画素 2a及び 2bの各々に対応してアレイ状に配列されるが、隣り合う集 光レンズ 19の外周同士が接するように形成されて!ヽる。
[0048] 尚、図 3に示されるように、本実施形態における受光領域 3a及び 3bは、遮光膜 17 の開口と、光電変換部 9a及び 9bが占める領域 (すなわち、半導体基板 1の主面への 光電変換部 9a及び 9bの投影）と、半導体基板 1の主面のうち入射光が透過可能な 領域とによって規定される。入射光が透過可能な半導体基板 1主面上の領域は、サ リサイド領域 12a及び 12bの位置及び寸法に依存して変化する。
[0049] 一般的に、 2画素を 1セルとする固体撮像装置においては、隣接する 2つの画素が 1つのドレイン領域 13を共有するため、隣接する 2つの画素 2a及び 2bの中心 mと、 受光領域 3a及び 3bの中心 pとは、基板の主面方向にずれた位置に配置される。そ のため、従来の固体撮像装置では、各画素 2a及び 2bの中心 mのピッチが半導体基 板 101上で一定であるのに対して、受光領域 3の中心 pのピッチは、一定ではなかつ た。
[0050] これに対して、本実施形態に係る固体撮像装置は、図 1に示されるように、画素 2a 及び 2bの中心 mと、受光領域 3a及び 3bの中心 pとがほぼ一致するように構成されて いる。
[0051] 具体的には、図 3に示されるように、高濃度 p— well層 5をゲート電極 10a及び 10b の下方に形成せず、 STI6の下方の領域を中心として半導体基板 1の内部に部分的 に形成されている。これに伴い、光電変換部 9a及び 9bは、ゲート電極 10a及び 10b の下方にまで拡がるように形成されている。更に、サリサイド領域 12a及び 12bは、ゲ ート電極 10a及び 10b表面の一部のみを覆い、かつ、ドレイン領域 13側に偏った位 置に形成されている。このように構成されているため、入射光は、ゲート電極 10a及び 10b表面のうち、サリサイド領域 12a及び 12bが形成されていない部分を通過して、 ゲート電極 10a及び 10bの下方に拡がる光電変換部 9a及び 9bにも入射することがで きる。
[0052] また、本実施形態に係る固体撮像装置においては、集光レンズ 19は、その光軸が 画素 2a及び 2bの中心 mを通過するように配置されている。したがって、画素 2a及び 2bに入射する光 Lは、集光レンズ 19によって集光され、画素 2a及び 2bの中心 mに 向かって入射する。上述のように、半導体基板 1の主面方向において、画素 2a及び 2 bの中心 mと、受光領域 3a及び 3bの中心 pと力 ほぼ一致するように形成されている ので、集光レンズ 19によって集光された光は、受光領域 3a及び 3bの中心 pへと入射 することができる。
[0053] このように、本実施形態に係る固体撮像装置は、画素 2a及び 2bの中心 mと、受光 領域 3a及び 3bの中心 pと重なりあうように構成されている。それ故、本実施形態によ れば、集光レンズ 19の配置を変更することなぐ画素 2a及び 2bの中心 mに向力 光 を、受光領域 3a及び 3bの中心 pに入射させることを可能とし、高い集光率を得ること ができる。その結果、感度低下、画像感度のバラツキ、色シェーディング不良及び感 度シェーディング不良等が抑制され、画像特性の良い固体撮像装置を実現できる。
[0054] ここで、本実施形態に係る固体撮像装置の製造方法について説明する。 [0055] 図 4A〜4Kは、本発明の第 1の実施形態に係る固体撮像装置の製造方法の概略 を説明する断面図である。
[0056] まず、図 4Aに示されるように、 n型の半導体基板 1の内部に、低濃度 p— well層 4 ( 不純物濃度： 1 X 1014〜1 X 1015cm"3)を、半導体基板 1の表面力も約 3 μ mの深さ にまで形成する。
[0057] 次に、図 4Bに示されるように、半導体基板 1に画素分離領域を形成すべき位置に、 低濃度 P— well層 4より不純物濃度が高 、高濃度 p— well層 5 (不純物濃度：1 x 1ο1 5〜1 X 1016cm"3)を、濃度ピーク位置が半導体基板 1の表面力も 0. 9 μ mの深さと なるように形成する。
[0058] 次に、図 4Cに示されるように、半導体基板 1の主面力 所定の深さにまで STI6を 形成する。より詳細には、まず、素子分離部を形成すべき領域に、ドライエッチング処 理によって溝 Tを形成する。溝 Tの深さは、約 0. 3 mである。その後、溝 Tの内面に 向けて、低エネルギーでイオン注入を行う。具体的には、溝 Tの内面にホウ素（B)ィ オンを、 30KeV、 3. 2 X 1013Zcm2の条件で注入する。これによつて、溝 Tの内面に 、 P+型内面膜 7が形成される。次に、内面膜 7が形成された溝 Tに、酸化膜等の絶縁 膜を埋め込んだ後、表面を平坦化する。以上の工程を経て、 STI6が形成される。
[0059] 次に、図 4Dに示されるように、低濃度 p— well層 4の内部に、 p型の Vt制御層 14及 びバリア制御層 15を形成する。 Vt制御層の濃度ピーク位置は、半導体基板 1の表面 力も 0. 3 mの深さであり、バリア制御層 15の濃度ピーク位置は、半導体基板の表 面力ら 0. 8 μ m深さである。
[0060] 次に、図 4Eに示されるように、 p型の光電変換部 8a及び 8bと、 n型の光電変換部 9 a及び 9bを形成する。より詳細には、従来公知の方法に従って、半導体基板 1の主面 上の光電変換部 9a及び 9bを形成すべき領域 (設計で定められる領域）に、開口部を 有するレジストパターンを設ける。そして、このレジストパターンをマスクとして、 n型不 純物である砒素 (As)を、高エネルギーでイオン注入する。具体的には、 Asイオンを 600KeV、 2. 2 X 1012Zcm2の条件で注入する。これにより、半導体基板 1の内部に 、光電変換部 9a及び 9bが形成される。光電変換部 9a及び 9bの濃度ピークの半導 体基板 1表面からの深さは、約 0. 3 μ mである。 [0061] 次に、公知の方法に従って、半導体基板 1の表面に、 p型不純物を選択的に導入 すること〖こよって、光電変換部 8a及び 8bが形成される。本実施形態においては、半 導体基板 1の表面上のゲート電極 10a及び 10bを形成すべき領域 (設計によって定 められる領域)から所定距離離れた領域に P型不純物が導入される。これにより、 n型 の光電変換部 9a及び 9b力 半導体基板 1の表層におけるゲート電極 10a及び 10b の下方部分に拡がった状態が維持される。
[0062] 次に、図 4Fに示されるように、ゲート電極 10a及び 10bが形成される。より詳細には 、半導体基板 1の表面に、 CVD法によって、厚さが 200nmとなるようにポリシリコン膜 を堆積する。そして、堆積されたポリシリコン膜を、フォトリソグラフィ処理及びドライエ ツチング処理等によってパターユングすることによって、ゲート電極 10a及び 10bが形 成される。
[0063] 次に、図 4Gは、半導体基板 1の主面に、ドレイン領域 13が形成される。より詳細に は、形成されたゲート電極 10a及び 10bをマスクとして、半導体基板 1の主面のうち、 ゲート電極 10a及び 10bの間力も露出する部分に、 n型不純物をイオン注入する。具 体的には、砒素（As)イオンを、 50KeV、 2. 0 X 1015Zcm2の条件でイオン注入する ことにより、半導体基板 1の主面にドレイン領域 13が形成される。
[0064] 次に、図 4Hに示されるように、半導体基板 1の表面に、 CVD法により、厚さが 150 nmとなるように酸ィ匕膜を堆積する。そして、堆積された酸ィ匕膜を、フォトリソグラフィ処 理およびドライエッチング処理等によってパターユングして、対向するゲート電極 10a 及び 10bの側壁に沿って、スぺーサー 11を形成する。
[0065] 次に、図 41に示されるように、ゲート電極 10a及び 10bの表面の一部をサリサイドィ匕 する。より詳細には、ゲート電極 10a及び 10bの表面の一部に、 CoSi等の化合物を
2
スパッタ法によって堆積させる。入射光は、ゲート電極 10a及び 10b表面の非サリサ イド領域 (サリサイド領域 12が形成されて 、な 、部分)を透過できるので、ゲート電極 10a及び 10bの下方に拡がるように形成された光電変換部 9a及び 9bへと光を取り込 むことが可能となる。
[0066] 次に、図 Jに示されるように、ゲート電極 10a及び 10bを覆うように、シリコン酸ィ匕膜 よりなる絶縁膜 16を、 CVD法によって堆積させる。尚、絶縁膜 16には、配線層が含 まれるが、説明を簡略化するために、ここでの説明を省略する。続いて、絶縁膜 16を 覆うように遮光膜 17が形成される。具体的には、タングステン、銅、アルミニウム等を 用いて、 PVD法あるいは CVD法により、絶縁膜 16を覆うように薄膜を形成する。そ の後、形成された薄膜のうち、光電変換部 9a及び 9bの上部に位置する部分をドライ エッチングによって選択的に除去する。これにより、図 Jに示されるように、遮光膜 17 における光電変換部 9a及び 9b対応する位置に開口が形成され、受光領域 3a及び 3 bが形成される。
[0067] そして、図 4Kに示されるように、遮光膜 17上に、カラーフィルタ 18及び集光レンズ 19が形成される。集光レンズ 19は、熱溶解性透明榭脂や、レジストの熱リフロー転写 により形成され、各画素 2の受光領域 3のそれぞれに対応してアレイ状に配列される マイクロレンズである。これにより、図 4Kに示すような構造を有する固体撮像装置が 完成する。
[0068] 以上のように、本実施形態に係る製造方法によれば、画素 2a及び 2bの中心 mに対 して、受光領域 3a及び 3bの中心が重なり合うように固体撮像装置を製造することが できる。本実施形態に係る製造方法によれば、集光レンズ 19の配置を変えることなく 、高い集光率を得ることができる。したがって、画像特性の良い固体撮像装置の製造 が可能となる。
[0069] 尚、本実施形態では、 2画素を 1セルとする構造の固体撮像装置を例に挙げて説 明したが、本発明は、例えば、 3画素を 1セルとする固体撮像装置、 4画素を 1セルと する固体撮像装置等、複数の画素で 1つのセルが構成された受光領域を有する固 体撮像装置にも同様に適用できる。
[0070] (第 2の実施形態）
図 5は、本発明の第 2の実施形態に係る固体撮像装置を模式的に示す平面図であ る。
[0071] 本実施形態に係る固体撮像装置においては、 4つの画素 2a〜2dが 1つのセル Cと して構成されている。セル Cに含まれる画素 2a〜2dは、セル Cの中心に対して点対 称のレイアウトを有する。
[0072] より詳細には、図 5に示されるように、ほぼ矩形形状を有する画素 2a〜2d内におい て、受光領域 3a〜3dの各々は、各画素の対角線方向に延びるように形成されている 。また、セル Cにおいて、対角線上に配置される一対の画素 2b及び 2cの受光領域 3 b及び 3cは、セルの対角線に沿って配置され、セルの中心に形成される 1つのドレイ ン領域 13を共有する。
[0073] 図 6は、 4画素を 1セルとして構成する従来の固体撮像装置の一例を示す平面図で ある。
[0074] 第 1の実施形態と同様に、従来の 4画素 1セル構成の固体撮像装置においては、 受光領域 103は、その中心 pが画素 102の中心 mからずれるように形成される。一方 、集光効率の向上の観点から、集光レンズ（図示せず）は、通常その光軸が画素 102 の中心 mを通過するように配置される。したがって、図 9に示される従来の固体撮像 装置においても、集光レンズ（図示せず）によって集光された光は、受光領域 103の 中心 pからずれた位置に入射するため、集光効率が低下する。
[0075] これに対して、本実施形態に係る固体撮像装置は、第 1の実施形態と同様に、光電 変換部（図示せず）がゲート電極 10a〜10dの下方にまで拡がるように形成されると 共に、サリサイド領域 12a〜12dがゲート電極 10a〜10d表面のうち、ドレイン領域 13 側の一部の領域にのみ形成されている。したがって、本実施形態によれば、図 5のよ うな 4画素 1セルのレイアウトを有する固体撮像装置を、画素 2a〜2dの中心 mと、受 光領域 3a〜3dの中心 pとが重なり合うように構成することができる。したがって、画像 特性の良い固体撮像装置を実現することが可能となる。
[0076] (第 3の実施形態）
図 7は、本発明の第 3実施形態に係る固体撮像装置を模式的に示す平面図である
[0077] 本実施形態に係る固体撮像装置は、第 2の実施形態と同様に、ほぼ矩形形状を有 する 4つの画素 2a〜2dが 1つのセル Cを構成する。また、各画素 2a〜2d内において 、受光領域 3a〜3dの各々は、各画素の対角線方向に延びるように形成されている。 ただし、セル Cに含まれる画素 2a〜2dは、セル Cの中心に対して点対称、かつ、セル Cの中心線に対して線対称のレイアウトを有する点で、第 2の実施形態とは異なる。 具体的には、行方向に隣接する 2つの画素 2a及び 2bが 1つのドレイン領域 13を共 有する。
[0078] 図 8は、 4画素を 1セルとして構成する従来の固体撮像装置の他の一例を示す平面 図である。
[0079] 第 2の実施形態と同様に、従来の 4画素 1セル構成の固体撮像装置においては、 受光領域 3は、画素 2の中心 mに対して、受光領域 3の中心 pがずれるように形成され る。したがって、集光レンズ（図示せず）によって集光された光は、受光領域 3の中心 pからずれた位置に入射し、集光効率の低下を招!、て 、た。
[0080] これに対して、本実施形態に係る固体撮像装置によれば、第 1の実施形態と同様 に、光電変換部（図示せず）がゲート電極 10a〜10dの下方にまで拡がるように形成 されると共に、サリサイド領域 12a〜12dがゲート電極 10a〜10d上のドレイン領域 13 側の一部にのみ形成されるので、集光効率が向上した画像特性の良い固体撮像装 置を実現することが可能となる。
[0081] 尚、上記の各実施形態においては、 1セルが 2画素または 4画素で構成される場合 についてのみ説明したが、 1セルを構成する画素の数は、特に限定されるものではな い。
[0082] また、上記の各実施形態においては、セルの構成を特定している力 セルは、受光 領域の所定数の配置パターンを 1つのグループとして構成するものであれば良い。
[0083] 更に、上記の各実施形態においては、 MOS型固体撮像装置を例に挙げて説明し たが、本発明は、 CCD固体撮像装置に適用しても良い。
産業上の利用可能性
[0084] 本発明は、例えば、増幅型固体撮像装置、特にトレンチ分離構造をもつ MOS型固 体撮像装置等に適用できる。より具体的には、本発明は、カメラ付き携帯電話、ビデ ォカメラおよびデジタルスチルカメラなどに使用される固体撮像装置や、プリンターな どに使用されるラインセンサー等に利用できる。

Claims

請求の範囲
[1] 固体撮像装置であって、
半導体基板と、
前記半導体基板上に配列され、入射光を受光する受光領域を含む複数の画素と を備え、
所定数の画素がグループ化されて 1つの画素単位を構成しており、
前記受光領域の各々は、前記半導体基板の主面と平行な方向において、それぞ れの中心が前記画素の各々の中心と一致するように形成される、固体撮像装置。
[2] 前記画素の各々は、光電変換領域と、ゲート電極とを含み、
前記光電変換領域は、前記ゲート電極の下方に拡がるように形成されることを特徴 とする、請求項 1に記載の固体撮像装置。
[3] 前記半導体基板の表面力 所定の深さにまで形成される第 1の半導体領域と、 前記第 1の半導体領域の表面に形成され、前記画素単位の各々を分離する分離 領域と、
前記第 1の半導体領域の内部に形成され、前記分離領域の下方を中心として部分 的に形成され、前記第 1の半導体領域より不純物濃度が高い第 2の半導体領域とを 更に備え、
前記画素の各々は、光電変換領域を含み、
前記光電変換領域は、前記第 2の半導体領域の間に拡がるように形成されることを 特徴とする、請求項 1に記載の固体撮像装置。
[4] 前記画素の各々は、光電変換領域と、前記半導体基板表面に形成される表面領 域と、ゲート電極とを含み、
前記表面領域は、前記ゲート電極との間に所定の隙間を有するように形成されるこ とを特徴とする、請求項 1に記載の固体撮像装置。
[5] 前記画素の各々は、集光レンズを更に含み、
前記集光レンズは、その光軸が前記画素の中心を通過するように配置されることを 特徴とする、請求項 1に記載の固体撮像装置。
[6] 前記画素単位は、ドレイン領域を含み、 前記画素の各々は、光電変換領域と、ゲート電極と、前記ゲート電極の表面に形成 されるサリサイド領域とを含み、
前記画素単位の各々に含まれる前記所定数の画素は、前記ドレイン領域を共有し ており、
前記サリサイド領域は、前記ゲート電極の表面のうち、前記ドレイン領域側に偏った 一部の領域に形成されることを特徴とする、請求項 1に記載の固体撮像装置。
[7] 前記受光領域は、前記画素単位毎に同一のパターンを構成することを特徴とする、 請求項 1に記載の固体撮像素子。
[8] 前記画素単位は、隣接する 2つの前記画素と、ドレイン領域とを含み、
前記画素単位の各々に含まれる 2つの前記画素は、前記画素単位の中心線に対 して線対称のレイアウトを有することを特徴とする、請求項 7に記載の固体撮像装置。
[9] 前記画素単位は、 2 X 2の行列状に配列される 4つの前記画素と、ドレイン領域とを 含み、
前記画素単位の各々に含まれる 4つの前記画素は、前記画素単位の中心に対して 点対称のレイアウトを有することを特徴とする、請求項 7に記載の固体撮像装置。
[10] 前記画素単位は、 2 X 2の行列状に配列される 4つの前記画素と、ドレイン領域とを 含み、
前記画素単位の各々に含まれる 4つの前記画素は、前記画素単位の中心に対して 点対称、かつ、前記画素単位の中心線に対して線対称のレイアウトを有することを特 徴とする、請求項 7に記載の固体撮像装置。
[11] 固体撮像装置は、増幅型の固体撮像装置であることを特徴とする、請求項 1に記載 の固体撮像装置。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8441052B2 (en) * 2009-10-21 2013-05-14 Hiok Nam Tay Color-optimized image sensor
JP5743837B2 (ja) 2011-10-07 2015-07-01 キヤノン株式会社 光電変換装置、撮像装置および撮像システム
JP6172888B2 (ja) * 2012-01-18 2017-08-02 キヤノン株式会社 撮像装置および撮像システム
JP6008669B2 (ja) 2012-09-19 2016-10-19 キヤノン株式会社 固体撮像素子およびその製造方法ならびにカメラ
JP6231741B2 (ja) 2012-12-10 2017-11-15 キヤノン株式会社 固体撮像装置およびその製造方法
JP6285667B2 (ja) * 2013-09-03 2018-02-28 キヤノン株式会社 固体撮像装置の製造方法
WO2016088645A1 (ja) * 2014-12-04 2016-06-09 Jsr株式会社 固体撮像装置
JP2016134614A (ja) 2015-01-22 2016-07-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2017045873A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6586656B2 (ja) * 2016-08-05 2019-10-09 サンテック株式会社 検出装置
KR102593949B1 (ko) * 2018-07-25 2023-10-27 삼성전자주식회사 이미지 센서

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110960A (ja) * 1991-10-17 1993-04-30 Olympus Optical Co Ltd 固体撮像装置
JPH11331713A (ja) * 1998-05-20 1999-11-30 Canon Inc 撮像装置及びそれを用いた撮像システム
JP2000031449A (ja) * 1998-06-29 2000-01-28 Hyundai Electron Ind Co Ltd 自己整列されたシリサイド膜を持つイメ―ジセンサ
JP2000059696A (ja) * 1998-08-05 2000-02-25 Canon Inc 撮像装置及びそれを用いた撮像システム
JP2000078474A (ja) * 1998-09-02 2000-03-14 Canon Inc 撮像装置およびそれを用いた撮像システム
JP2000078475A (ja) * 1998-09-02 2000-03-14 Canon Inc 撮像装置およびそれを用いた撮像システム
JP2003264283A (ja) * 2002-03-12 2003-09-19 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2004193547A (ja) * 2002-06-27 2004-07-08 Canon Inc 固体撮像装置及び固体撮像装置を用いたカメラシステム
JP2004349430A (ja) * 2003-05-21 2004-12-09 Sharp Corp 固体撮像素子とその駆動方法
JP2004356246A (ja) * 2003-05-28 2004-12-16 Sony Corp 固体撮像素子の製造方法および固体撮像素子
JP2005129965A (ja) * 2004-11-29 2005-05-19 Toshiba Corp 固体撮像装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3405620B2 (ja) 1995-05-22 2003-05-12 松下電器産業株式会社 固体撮像装置
US6023081A (en) * 1997-11-14 2000-02-08 Motorola, Inc. Semiconductor image sensor
US6977684B1 (en) * 1998-04-30 2005-12-20 Canon Kabushiki Kaisha Arrangement of circuits in pixels, each circuit shared by a plurality of pixels, in image sensing apparatus
US6734906B1 (en) * 1998-09-02 2004-05-11 Canon Kabushiki Kaisha Image pickup apparatus with photoelectric conversion portions arranged two dimensionally
US7091536B2 (en) * 2002-11-14 2006-08-15 Micron Technology, Inc. Isolation process and structure for CMOS imagers
JP2005079338A (ja) * 2003-08-29 2005-03-24 Matsushita Electric Ind Co Ltd 固体撮像装置とその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110960A (ja) * 1991-10-17 1993-04-30 Olympus Optical Co Ltd 固体撮像装置
JPH11331713A (ja) * 1998-05-20 1999-11-30 Canon Inc 撮像装置及びそれを用いた撮像システム
JP2000031449A (ja) * 1998-06-29 2000-01-28 Hyundai Electron Ind Co Ltd 自己整列されたシリサイド膜を持つイメ―ジセンサ
JP2000059696A (ja) * 1998-08-05 2000-02-25 Canon Inc 撮像装置及びそれを用いた撮像システム
JP2000078474A (ja) * 1998-09-02 2000-03-14 Canon Inc 撮像装置およびそれを用いた撮像システム
JP2000078475A (ja) * 1998-09-02 2000-03-14 Canon Inc 撮像装置およびそれを用いた撮像システム
JP2003264283A (ja) * 2002-03-12 2003-09-19 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2004193547A (ja) * 2002-06-27 2004-07-08 Canon Inc 固体撮像装置及び固体撮像装置を用いたカメラシステム
JP2004349430A (ja) * 2003-05-21 2004-12-09 Sharp Corp 固体撮像素子とその駆動方法
JP2004356246A (ja) * 2003-05-28 2004-12-16 Sony Corp 固体撮像素子の製造方法および固体撮像素子
JP2005129965A (ja) * 2004-11-29 2005-05-19 Toshiba Corp 固体撮像装置

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