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WO2006126540A1 - 畳み込み積分演算装置 - Google Patents

畳み込み積分演算装置 Download PDF

Info

Publication number
WO2006126540A1
WO2006126540A1 PCT/JP2006/310248 JP2006310248W WO2006126540A1 WO 2006126540 A1 WO2006126540 A1 WO 2006126540A1 JP 2006310248 W JP2006310248 W JP 2006310248W WO 2006126540 A1 WO2006126540 A1 WO 2006126540A1
Authority
WO
WIPO (PCT)
Prior art keywords
value
output
input
input value
hologram
Prior art date
Application number
PCT/JP2006/310248
Other languages
English (en)
French (fr)
Inventor
Tamiki Takemori
Original Assignee
Hamamatsu Photonics K.K.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hamamatsu Photonics K.K. filed Critical Hamamatsu Photonics K.K.
Priority to US11/920,438 priority Critical patent/US20090083355A1/en
Publication of WO2006126540A1 publication Critical patent/WO2006126540A1/ja

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Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03H—HOLOGRAPHIC PROCESSES OR APPARATUS
    • G03H1/00—Holographic processes or apparatus using light, infrared or ultraviolet waves for obtaining holograms or for obtaining an image from them; Details peculiar thereto
    • G03H1/04—Processes or apparatus for producing holograms
    • G03H1/08—Synthesising holograms, i.e. holograms synthesized from objects or objects from holograms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/15—Correlation function computation including computation of convolution operations
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03H—HOLOGRAPHIC PROCESSES OR APPARATUS
    • G03H2210/00—Object characteristics
    • G03H2210/30—3D object
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03H—HOLOGRAPHIC PROCESSES OR APPARATUS
    • G03H2226/00—Electro-optic or electronic components relating to digital holography
    • G03H2226/02—Computing or processing means, e.g. digital signal processor [DSP]

Definitions

  • the present invention relates to a convolution integral arithmetic apparatus that performs convolution integral computation in real time, and in particular, convolution integral computation that can suitably perform convolution integral computation when creating a computer hologram that reproduces a three-dimensional object image.
  • the present invention relates to an arithmetic device.
  • Holography technology is attracting attention as a technology for displaying a three-dimensional image of an object.
  • This hologram technology includes a hologram creation technology that creates a hologram that includes 3D information of an object, a holographic display technology that reads the 3D information of the object recorded by the hologram creation technology, and displays a 3D image of the object.
  • Consists of A hologram is created by imaging an interference pattern that is generated as a result of interference between object light and reference light generated by irradiating an actual object with coherent light and reflected.
  • Holograms can also be created by calculation.
  • a hologram created by calculation is called a computer generated hologram.
  • a reproduced image is obtained by irradiating the created hologram with illumination light.
  • a spherical wave (zone plate) on the hologram surface is calculated for each bright point (reproduction point) of the reproduced image, and these spherical waves are added on the hologram surface.
  • Conventional Example 1 an apparatus for creating a hologram has been proposed (hereinafter referred to as Conventional Example 1).
  • the reconstructed object is composed of many plane objects! /, And each plane force corresponds to the propagation function (zone plate) corresponding to the distance to the hologram and each propagation function.
  • Conventional Example 2 a device that performs convolution integration with the above-mentioned plane and performs addition on the hologram plane.
  • Conventional example 1 calculates (a) the distance from one playback point to all points (discrete points) on the hologram surface, and (b) divides each distance obtained by the calculation by the wavelength. (C) Multiply the fractional result by 2 times the circle ratio to obtain the phase angle for each discrete point on the hologram surface. (D) Real number with cosine of each phase angle. Component, and the imaginary component is calculated by the sine of each phase angle. (E) Each real component and each imaginary component and the luminance value corresponding to the amplitude of light at the reproduction point are calculated. Multiply. Then, the calculation processes of the above steps (a) to (e) are performed for each reproduction point, and thereafter added for each discrete point on the hologram surface. In Conventional Example 2, the same calculation as in Conventional Example 1 is performed when calculating the propagation function.
  • Such a computer generated hologram can be created by calculation by software, but since the amount of calculation is enormous, creation takes a long time.
  • a computer generated hologram can also be created by hardware (see, for example, Patent Documents 1 and 2). When using hardware, the time required for creation is relatively short compared to using software.
  • FIG. 9 is a configuration diagram of a conventional hologram creating apparatus.
  • a propagation function that differs depending on the distance between the reproduction point on the reproduction image and the discrete point on the hologram surface is calculated in advance according to the distance instead of calculating each time. And store it in memory 1.
  • the reproduction point coordinate values (X, Y, Z) and the luminance value I are input to the hologram generator from an external cover.
  • the X axis and the Y axis are parallel to the holographic surface.
  • the two-dimensional address value on the hologram surface generated and output by the two-dimensional address generator 2 and the input coordinate value Z are input to the selector 3, and the selector 3 inputs the two-dimensional address value and the coordinate value Z.
  • the propagation function corresponding to is selected from the propagation functions stored in the memory 1.
  • the propagation function selected by selector 3 and input luminance value I are multiplied by multiplier 4.
  • the two-dimensional address value output from the two-dimensional address generator 2 and the input coordinate values X and Y are input to the adder / subtractor 5, and these are added / subtracted by the adder / subtractor 5.
  • the addition / subtraction result is the address of the hologram memory 6.
  • the hologram memory 6 has an address corresponding to a position on the hologram surface. Then, the data stored at the address of the hologram memory 6 and the multiplication result by the multiplier 4 are added / subtracted by the adder / subtractor 7, and the addition / subtraction result is updated and stored at the address of the hologram memory 6. In this way, the convolution integral calculation of the propagation function and the luminance value of the reproduction point is performed, and the calculation result is stored in the hologram memory 6.
  • FIG. 10 is a configuration diagram of a conventional hologram creating apparatus disclosed in Patent Document 2.
  • FIG. 11 is a block diagram of an element processor included in the hologram creating apparatus.
  • the hologram creation device shown in this figure performs convolution integration using a number of element processors PE.
  • PE element processors
  • SR shift registers
  • the counter 10 receives the clock signal PCLK, counts the pulses, and outputs the counted values as coordinate values X and Y.
  • the memory 20 stores brightness values I corresponding to the coordinate values X and Y in advance.
  • the coordinate values X and Y output from the counter 10 are input as addresses, and the data stored at the addresses is used as the brightness. Output as value I.
  • the memory 30 stores in advance coordinate values Z corresponding to the coordinate values X and Y.
  • the coordinate values X and Y output from the counter 10 are input as addresses, and the data stored at the addresses is stored. Is output as the coordinate value Z.
  • These coordinate values (X, Y, Z) represent the coordinate values of the playback point.
  • the ((n + 1) X (m + 1)) element processors PE have the same configuration.
  • (m + 1) element processors PE are cascaded to form one column, and a total of (n + 1) columns is configured, and a shift register SR is inserted between the columns. Cascade connection.
  • each element processor PE includes a memory 91, a multiplier 92, an adder / subtractor 93, and a register 94.
  • the memory 91 stores a propagation function corresponding to each coordinate value Z, inputs the coordinate value Z output from the memory 30 as an address, and outputs the data stored at the address as a propagation function.
  • the multiplier 92 receives the propagation function output from the memory 91 and the luminance value I output from the memory 20, multiplies the propagation function and the luminance value I, and a multiplication value that is a result of the multiplication. Is output.
  • the adder / subtractor 93 inputs the multiplication value output from the multiplier 92 and the hologram time series signal PDin output from the preceding element processor PE or the shift register SR, and these multiplication value and the hologram time series. Addition / subtraction to signal PDin and output the addition / subtraction value as a result of the addition / subtraction. Les The register 94 receives and holds the addition / subtraction value V, which is output from the adder / subtractor 93 at the rising edge time of the clock signal PCLK, and outputs it as a hologram time series signal PDout to the element processor PE or shift register SR in the subsequent stage.
  • the element processor PE at the final stage performs a convolution integral operation n, m as a hologram time series signal.
  • the result of is output.
  • the DZA conversion 50 inputs the value (digital value) of the result of the convolution integral calculation, converts it to an analog value, and outputs it.
  • this hologram creation device can create a computer generated hologram at high speed by a convolution integral operation.
  • a computer generated hologram created by the hologram creating apparatus as described above is generally presented on a transmissive or reflective spatial light modulation element, and a reproduction image is formed by irradiating illumination light on the spatial light modulation element. can get.
  • FIG. 12 is a diagram showing a real image reproducing optical system when a transmissive or reflective spatial light modulator is used.
  • the transmissive spatial light modulator 101 the parallel light L is incident on the spatial light modulator 101 as illumination light with respect to the side force opposite to the observer 105, and is incident on the spatial light modulator 101.
  • the illumination light is transmitted, the amplitude and / or phase of the illumination light is modulated for each pixel.
  • the reflective spatial light modulator 101 parallel light is also incident on the spatial light modulator 101 as illumination light with the same lateral force as the observer 105.
  • incident illumination light is reflected, either or both of the amplitude and phase of the illumination light are modulated for each pixel.
  • a three-dimensional object reproduction image 104 that is a real image is observed by an observer 105 by the spatial light modulator.
  • FIG. 13 is a diagram showing a virtual image reproducing optical system when a transmissive or reflective spatial light modulator is used.
  • the transmissive spatial light modulator 201 When the transmissive spatial light modulator 201 is used, parallel light is also incident on the spatial light modulator 201 as illumination light with respect to the side force opposite to the observer 205, and the spatial light modulator 201 When the illumination light incident on the light is transmitted, the amplitude and / or phase of the illumination light is modulated for each pixel.
  • the reflective spatial light modulator 201 When the reflective spatial light modulator 201 is used, the parallel light L 'is incident on the spatial light modulator 201 as illumination light with the same lateral force as that of the observer 205, and the spatial light modulation is performed. When the illumination light incident on the element 201 is reflected, the amplitude and / or phase of the illumination light is modulated for each pixel.
  • the spatial light modulator allows the observer 205 to observe three-dimensional object reproduction images 204 and 206 that are virtual images.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-268739
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-242630
  • the light intensity distribution on the rear focal plane 103 of the lens 102 becomes a new light source, and the reproduction image is reproduced.
  • the light incident on the viewpoint of the observer 105 can be regarded as light on the back focal plane 103 that is on an extension of a straight line connecting the viewpoint and a part of the object. Therefore, on the back focal plane 103, if the intensity is large and / or the light intensity distribution is localized, the intensity of the reproduced image is also observed locally. Therefore, the 3D object to be reproduced has a uniform brightness. In the case of having a distribution, a reproduced image of an object having an arbitrary pattern is unclear.
  • the lenses 102, 202 are designed with attention to the initial phase of each bright spot (reproduction point) of the three-dimensional object reproduction image to be reproduced. It is important to make the light intensity distribution uniform in the rear focal planes 103 and 203. For this reason, for example, in the division of step (b) described in the above conventional example 1, it is conceivable to use as a significant number without rounding down the decimal point of each division result. The same applies to a hologram creating apparatus that creates a computer generated hologram.
  • the present invention has been made to solve the above-described problems, and a computer holodrum capable of reproducing a reproduction image formed by reproduction points having different initial phases at various distances at high speed is provided. It is an object of the present invention to provide a convolution integral calculation device that is preferably used for creation.
  • a convolution integral arithmetic device is a convolution integral arithmetic device comprising a plurality of element plug processors substantially cascaded, and each of the plurality of element processors includes: (1) A constant generation unit that inputs an input value and a second input value, generates a predetermined value based on the first input value and the second input value, and outputs the predetermined value; and (2) a constant generation unit.
  • a multiplier that inputs the predetermined value and the third input value output from the signal, multiplies the predetermined value by the third input value, and outputs a multiplication value that is a result of the multiplication; (3) Multiplier power An adder / subtracter that inputs the output multiplication value and the fourth input value, adds / subtracts the multiplication value and the fourth input value, and outputs the addition / subtraction result, and (4) power of the adder / subtractor A register that inputs, holds, and outputs the output subtracted value.
  • Element Pro The addition / subtraction value output from the register of the sesser is input as the fourth input value to the adder / subtraction unit of the element processor at the subsequent stage, and the convolution integral between the predetermined value and the third input value is performed.
  • the plurality of element processors are cascade-connected directly or via a shift register.
  • the predetermined value and the third input value output from the constant generation unit force based on the first input value and the second input value are multiplied by a multiplier.
  • the multiplication value and the fourth input value are added / subtracted by the adder / subtractor, and the added / subtracted value is held by the register.
  • the adder / subtracter output from the register of the preceding element processor connected in cascade is input to the adder / subtracter of the latter element processor as the fourth input value. In this way, the convolution integration between the predetermined value and the third input value is performed.
  • the convolution integral calculation device is such that the predetermined value is output from the constant generation unit based on the first input value and the second input value, so that the initial phase value is different at various distances. It is preferably used when a computer generated hologram capable of reproducing a reproduced image formed by points is created at high speed.
  • the constant generation unit (a) inputs a first input value and outputs a first intermediate value corresponding to the first input value; b) Input the first intermediate value and the second input value output from the first memory, add the first intermediate value and the second input value, and output the second intermediate value that is the result of the addition It is preferable to include: an adder; and (c) a second memory that inputs the output second intermediate value and outputs the predetermined value corresponding to the second intermediate value.
  • the first intermediate value corresponding to the first input value is output from the first memory, the first intermediate value and the second input value are added by the adder, and the second intermediate value is output.
  • the predetermined value corresponding to the second intermediate value is output from the second memory.
  • the second input value is 2-bit data
  • the constant generation unit inputs (a) the first input value and the upper bits of the second input value, and these A memory that outputs an intermediate value corresponding to the value of the upper bit of the first input value and the second input value; and (b) the intermediate value output from the memory and the lower bit of the second input value are input and the second input
  • a code adjuster that adjusts the sign of the intermediate value in accordance with the value of the low-order bit of the value and outputs the adjusted intermediate value as the predetermined value.
  • the first It is output from the intermediate value memory according to the value of the upper bit of the input value and the second input value, and the sign adjuster adjusts the sign of the intermediate value according to the value of the lower bit of the second input value.
  • the intermediate value adjusted in sign is output as the predetermined value.
  • the convolution integral computing device is suitably used for creating a computer generated hologram.
  • the first input value is the reproduction distance
  • the second input value is the initial phase value
  • the predetermined value output from the constant generator is a propagation function value according to the reproduction distance and the initial phase value.
  • the third input value is the luminance value
  • the result of the fourth input value and convolution integration is the hologram time series signal.
  • the convolution integration arithmetic device includes: (1) an address generation unit that sequentially generates and outputs a plurality of addresses; and (2) an address output from the address generation unit is input and the address is output.
  • a first signal value generation unit that outputs a first signal value corresponding to each of the plurality of element processors, and (3) an address output from the address generation unit is input, and a second signal value corresponding to the address is input.
  • the second signal value generation unit that outputs to each of the plurality of element processors, and (4) the address output from the address generation unit is input, and the third signal value corresponding to the address is output to each of the plurality of element processors. It is preferable to further include a third signal value generation unit.
  • the second signal value generator preferably includes a combinational gate circuit that generates and outputs the second signal value based on the data of any bit of the address from which the address generator power is also output.
  • a computer generated hologram capable of reproducing a reproduction image formed by reproduction points having different initial phases at various distances can be created at high speed.
  • FIG. 1 is a configuration diagram of a convolution integral computing device according to a first embodiment.
  • FIG. 2 is a block diagram of an element processor PE in the convolution integral computing device according to the first embodiment.
  • FIG. 3 is a block diagram of an element processor PE in the convolution integral computing device according to the second embodiment.
  • FIG. 4 shows an initial phase value generator in the convolution integral computing device according to the third embodiment. It is a block diagram of 40.
  • FIG. 5 is a diagram for explaining the bright spot interval and the initial phase value of a reconstructed image in the third embodiment.
  • FIG. 6 is a diagram for explaining the bright spot interval and the initial phase value of the reproduced image in the third embodiment.
  • FIG. 7 is a diagram showing a light intensity distribution on the rear focal plane of the lens in the case of the bright spot interval and the initial phase value shown in FIG.
  • FIG. 8 is a diagram showing the light intensity distribution on the rear focal plane of the lens in the case of the bright spot interval and the initial phase value shown in FIG.
  • FIG. 9 is a configuration diagram of a conventional hologram creating apparatus.
  • FIG. 10 is a configuration diagram of another conventional hologram creating apparatus.
  • FIG. 11 is a configuration diagram of an element processor included in the hologram creating apparatus shown in FIG.
  • FIG. 12 is a diagram showing a real image reproducing optical system when a transmissive or reflective spatial light modulator is used.
  • FIG. 13 is a diagram showing a virtual image reproducing optical system when a transmissive or reflective spatial light modulator is used.
  • FIG. 1 is a configuration diagram of a convolution integration arithmetic device according to the first embodiment.
  • the convolution integrator according to this embodiment includes a counter 10 (address generator), a memory 20 (third signal value generator), a memory 30 (first signal value generator), and an initial phase value generator 40 ( Second signal value generator), element processors PE to PE, shift registers SR to SR, and DZA converter 50
  • the counter 10 the memory 20, the memory 30, the initial phase value generator 40, the element processors PE to PE, and the shift registers SR to SR have a common pixel clock.
  • the counter 10 receives the clock signal PCLK, counts the pulses, and outputs the counted values as coordinate values X and Y.
  • the memory 20 stores in advance the luminance value I corresponding to each coordinate value X, Y, and inputs the coordinate value X, Y output from the counter 10 as an address, and the data stored at that address is converted into the luminance value. Output as value I.
  • the memory 30 stores the coordinate values Z corresponding to the coordinate values X and Y in advance, inputs the coordinate values X and Y output from the counter 10 as addresses, and coordinates the data stored at the addresses as coordinates. Output as value Z To do.
  • These coordinate values (X, Y, Z) represent the coordinate values of the bright spots of the reconstructed image, and the coordinate values (X, Y, Z) and luminance values I corresponding to each address represent the reconstructed image. ing.
  • the initial phase value generation unit 40 includes a memory in which initial phase values P corresponding to the coordinate values X and Y are stored in advance, and addresses the coordinate values X and Y output from the counter 10. And the data stored at that address is output as the initial phase value P.
  • the ((n + 1) X (m + 1)) element processors PE have the same configuration.
  • (m + 1) element processors PE are cascaded to form one column, and a total of (n + 1) columns is configured, and a shift register SR is inserted between the columns. Cascade connection.
  • FIG. 2 is a configuration diagram of the element processor PE in the convolution integral computing device according to the first embodiment.
  • the element processor PE includes a constant generator 91A, a multiplier 92, an adder / subtracter 93, and a register 94.
  • the constant generator 91A inputs the coordinate value output from the memory 30, that is, the reproduction distance Z (first input value), and the initial phase value P (second input value) output from the initial phase value generator 40. ) Is also input, a predetermined value is generated based on the reproduction distance Z and the initial phase value P, and this predetermined value is output as a propagation function value.
  • the constant generator 91 A includes a memory 95, an adder 96 and a memory 97.
  • the memory 95 stores the phase constant of the propagation function corresponding to each reproduction distance Z, and inputs the coordinate value output from the memory 30, that is, the reproduction distance Z (first input value) as an address. The stored data is output as the phase constant (first intermediate value) of the propagation function.
  • the adder 96 also receives the phase constant (first intermediate value) of the propagation function output from the memory 95 and also receives the initial phase value P (second input value) output from the initial phase value generator 40. The phase constant of these propagation functions and the initial phase value P are added, and the result of the addition is the phase value (second (Interval).
  • the memory 97 stores a propagation function value corresponding to each phase value, inputs the phase value (second intermediate value) output from the adder 96 as an address, and stores the data stored in this address. Is output as a propagation function value.
  • the multiplier 92 receives the propagation function value output from the constant generator 91A, and also receives the luminance value I (third input value) output from the memory 20, and these propagation functions. Multiplying by the luminance value I and outputs the multiplication value that is the result of the multiplication.
  • the adder / subtractor 93 inputs the multiplication value output from the multiplier 92 and the hologram time series signal PDin (fourth input value) output from the preceding element processor PE or shift register SR, and these multiplication values. And the hologram time-series signal PDin are added / subtracted, and the addition / subtraction value that is the result of the addition / subtraction is output.
  • the register 94 inputs and holds the addition / subtraction value output from the adder / subtractor 93 at the rising edge time of the clock signal PCLK, and outputs it as the hologram time series signal PDout to the element processor PE or shift register SR in the subsequent stage.
  • hologram time series signal PDout output from the element processor PE force is transmitted to the element processor PE in the subsequent stage during hologram processing.
  • the hologram time-series signal PDin is input to the first-stage element processor PE in the next row (j
  • the element processor PE inputs a value of 0 as the hologram time series signal PDin.
  • the element processor PE performs convolution integration as a hologram time series signal.
  • the DZA converter 50 receives the value (digital value) as a result of the convolution integral calculation, converts it to an analog value, and outputs it.
  • each element processor PE (j
  • the phase value corresponding to the coordinate value Z and the initial phase value P is obtained by the adder 96, and the propagation function value corresponding to this phase value is obtained from the memory 97, Propagation function value and brightness value I is multiplied by the multiplier 92, and the multiplication result and the hologram time series signal PDin are added / subtracted by the adder / subtractor 93, and the addition / subtraction value as the addition / subtraction result is output from the register 94 in synchronization with the clock signal.
  • the product of the propagation function value and the luminance value corresponding to one reproduction point is added at a time during the period of one cycle of the clock signal, and the convolution integration operation can be performed at high speed. Further, the number of playback points is limited only to the number of addresses of the memory 20 and the memory 30 and is independent of the calculation time, and the convolution integration operation is completed within the screen scanning time.
  • the distance Lo between the reproduction point and the hologram surface is approximated to an integral multiple of the wavelength ⁇ of the illumination light used during reproduction.
  • the distance rb (Lo, k) that becomes the kth bright part of the zone plate is expressed by the following equation (1) and becomes the kth dark part
  • the distance rd (Lo, k) is expressed by the following equation (1). If the distance between the discrete positions on the hologram surface is P, the condition for the zone plate to be resolved is expressed by the following equation (3).
  • the maximum order k kmax of the bright part of the resolvable zone plate is obtained.
  • the maximum radius of the bright part of the resolvable zone plate is rb (Lo, kmax). Since the maximum radius rb (Lo, kmax) of this bright part is a physical quantity, it is divided by the distance between discrete positions on the hologram surface (pixel pitch) P, and the lattice point distance r (Lo) on the hologram surface Is obtained by the following equation (4)
  • the propagation function on the hologram surface corresponding to the distance Lo is obtained as follows. Let X and y be grid point coordinate numbers on the hologram surface, and let X and y be integers from 254 to +255, for example.
  • the distance L (X, Y, Lo) between the playback point and one point ( ⁇ ⁇ ⁇ , ⁇ ⁇ ⁇ ) on the hologram surface is expressed by the following equation (5).
  • the phase phs (X, Y corresponding to this distance L (X, Y, Lo) , Lo) is expressed by the following equation (6).
  • int is an arithmetic symbol that rounds down the decimal part to make it an integer.
  • Zp (X, Y, Lo) ⁇ l / L (X, Y, Lo) ⁇ -sin ⁇ phs (X, Y, Lo) ⁇ --(8)
  • the coefficient ⁇ lZUX, Y, Lo) ⁇ is omitted. Furthermore, assuming that the initial phase value P of the mth bright spot in the reproduced image is Pm, the real number component of the above equation (7) is expressed as the following equation (10), and the imaginary number component of the above equation (8) is expressed as It is expressed as in equation 11).
  • the initial phase value Pm of the mth bright spot in the reproduced image is stored in the initial phase value generation unit 40.
  • the phase constant phs (X, Y, Lo) expressed by the above equation (6) is stored in 95 elements of the element processor PE.
  • the memory 95 Since it already corresponds to discrete positions on the image plane, that is, the coordinate values X and Y, only the phase constant corresponding to each value of the distance Lo needs to be stored in the memory 95. That is, the memory 95 inputs only the distance Lo as an address, and outputs the phase constant stored at the address among the stored phase constants.
  • the propagation function value Zp (X, Y, Lo) represented by the above equation (10) or (11) is stored in the memory 97 of the element processor PE. That is, the memory 97 stores a conversion table for performing operations of the cos function and the sin function.
  • the memory 97 inputs the addition value of the phase constant phs (X, Y, Lo) output from the memory 95 and the initial phase value Pm (addition result by the adder 96).
  • the cos function value and sin function value corresponding to this input value are output as the propagation function value Zp.
  • the luminance value I is stored in the memory 20
  • the coordinate value Z is stored in the memory 30, and the initial phase value P is stored in the initial phase value generation unit 40, the following is performed. . That is, in order to obtain the central component of the propagation function in the hologram time series signal, the delay is taken into account by shifting by ⁇ nZ2 in the row direction and by ⁇ mZ2 in the column direction. Data is stored in the memory 20, the memory 30 and the initial phase value generator 40 of each element processor PE.
  • the element processor PE V- (n + 1) ⁇ j ⁇ V— 1 or H- (m + 1) ⁇ i
  • ⁇ H Stores the value 0 as the data of memory 20, memory 30 and initial phase value generator 40 of 1).
  • a hologram is written in the two-dimensional spatial light modulation element.
  • the spatial light modulation element is illuminated with illumination light and displayed through a lens.
  • the reproduction distance Lo was set to 0.4 mm from Omm to 10.2 mm, and 256 types of propagation functions were prepared corresponding to each distance Lo.
  • the wavelength ⁇ of the illumination light during reproduction was set to 0.6328 ⁇ m.
  • a two-dimensional spatial light modulator (LSM18HDA01M manufactured by Hitachi Display Co., Ltd.) with a pixel pitch P of 8.1 ⁇ m and a pixel count of 1920 ⁇ 1080 was placed at a position of 150 mm in front of a lens with a focal length of 200 mm.
  • the cosine wave zone plate is halved as the propagation function, and the number of element process PEs is set to 128 X 64 in consideration of the maximum radius of the propagation function.
  • the luminance value I, the coordinate value Z, and the initial phase value P output from the memory 20, the memory 30, and the initial phase value generation unit 40 are 8-bit data.
  • the phase constant that also outputs the memory power of each element processor PE is set to 8-bit data with an upper limit of 2 ⁇ .
  • From adder 96 For the phase value to be input, the upper bits of the addition result are discarded, and 8-bit data with an upper limit of 2 ⁇ is used.
  • the propagation function value output from the memory 97 is 8-bit data.
  • the lower 8 bits of the multiplication result were discarded to obtain 8-bit data.
  • the hologram time series signal PDin input to the adder / subtractor 93 is 16-bit data
  • the hologram time series signal PDout output from the register 94 is 16-bit data.
  • the convolution integral arithmetic unit configured as described above is realized by an FPGA (Field Programmable Gate Array).
  • the circuit scale of each element processor PE is about 400 logic elements, and about 400 element processors including other peripheral circuits could be integrated in an FPGA with 180,000 logic elements and 9Mbit memory. .
  • the convolution integral arithmetic device according to the second embodiment is substantially the same as the overall configuration shown in FIG. 1 when compared with the convolution integral arithmetic device according to the previous first embodiment.
  • the difference is that the initial phase value stored in the value generator 40 is 2-bit data, and the difference is in the configuration of the element processor PE.
  • FIG. 3 is a configuration diagram of the element processor PE in the convolution integral computing device according to the second embodiment.
  • the element processor PE includes a constant generator 91B, a multiplier 92, an adder / subtractor 93, and a register 94.
  • the constant generator 91B inputs the coordinate value output from the memory 30, that is, the reproduction distance Z (first input value), and the initial phase value P (second input value) output from the initial phase value generator 40. ), And the playback distance Z and initial phase value P Based on the above, a predetermined value is generated, and this predetermined value is output as a propagation function value.
  • Each of the multiplier 92, the adder / subtractor 93, and the register 94 is the same as that in the first embodiment.
  • Constant generation unit 91B includes memory 98 and sign adjuster 99.
  • the memory 98 inputs the coordinate value output from the memory 30, that is, the reproduction distance Z (first input value), and is higher than the initial phase value P (second input value) output from the initial phase value generation unit 40. Bits are also input, and intermediate values corresponding to the upper bits of the playback distance Z and initial phase value P are output.
  • the sign adjuster 99 inputs the intermediate value output from the memory 98, and also inputs the lower bits of the initial phase value P (second input value) output from the initial phase value generator 40, and outputs the initial phase value. Adjust the sign of the intermediate value according to the value of the lower bits of P, and output the adjusted intermediate value as the transfer function value.
  • the initial phase value P is 2-bit data
  • the (higher bit, lower bit) is (0,0), (0,1), (1,0) or It is represented by (1,1).
  • the propagation function Zp is expressed by any of the following equations (13) to (16). Therefore, if the propagation function Zp for each of the equations (13) and (16) is prepared, the propagation function Zp for each of the other equations (14) and (15) can be obtained by changing the sign of this. It can be done.
  • the initial phase value generation unit 40 stores 2-bit data as the initial phase value P, and the initial phase value P corresponding to the coordinate values X and Y output from the counter 10 is the initial phase value generation unit 40.
  • the initial phase value P is input to each element processor.
  • the memory 98 inputs a 9-bit address and outputs 8-bit data.
  • the 9-bit address input to the memory 98 includes 8 bits of the coordinate value Z output from the memory 30 and the upper 1 bit of the initial phase value P output from the initial phase value generation unit 40.
  • this menu 8-bit data output from the memory 98 is a propagation function value Zp expressed by either of the equations (13) and (16) according to the value of the upper 1 bit of the input initial phase value P. .
  • the sign adjuster 99 receives the propagation function value Zp output from the memory 98 and also inputs the lower bits of the initial phase value P output from the initial phase value generation unit 40.
  • the sign of the input propagation function value Zp is adjusted according to the value of the lower bits of and output. For example, if the sign adjuster 99 has a value SO of the lower bits of the initial phase value P, the sign of the input propagation function value Zp is inverted and output, and the value of the lower bits of the initial phase value P is 1. If so, the input propagation function value Zp is output as it is.
  • the constant generation unit 91B generates and outputs the propagation function value Zo according to the reproduction distance Z and the initial phase value P.
  • the operations of the multiplier 92, the adder / subtractor 93, and the register 94 are the same as those in the first embodiment.
  • the convolution integral arithmetic device according to the third embodiment is substantially the same as the overall configuration shown in FIG. 1 when compared with the convolution integral arithmetic device according to the previous first embodiment. The difference is in the configuration of the value generator 40.
  • FIG. 4 is a configuration diagram of the initial phase value generation unit 40 in the convolution integration arithmetic device according to the third embodiment.
  • the initial phase value generator 40 includes an n-ary counter 41, an m-ary counter 42, and a combination gate circuit 43.
  • the n-ary counter 41 receives a horizontal scanning clock signal PCLK that is a part of the clock signal PCLK input to the counter 10 in FIG. 1, and counts the pulses of the clock signal PCLK.
  • the count value is output to the combinational gate circuit 43.
  • the m-ary counter 42 inputs a vertical scanning clock signal P CLK (carry out of the horizontal scanning clock signal PCLK), which is a part of the clock signal PCLK input to the counter 10 in FIG.
  • the PCLK pulses are counted and the counted value is output to the combinational gate circuit 43.
  • the combination gate circuit 43 inputs the count value data output from the n-ary counter 41 and also receives the count value data output from the m-ary counter 42, and outputs any one of these numerical data. Generates and outputs the initial phase value P based on the bit data. For example, suppose that the n-ary counter 41 is a quaternary counter and the m-ary counter 42 is an octal counter. Then, the combinational gate circuit 43 includes 3 bit data excluding the least significant bit of the 4-bit data output from the n-ary counter 41 and the least significant bit of the 8-bit data output from the m-ary counter 42. The initial phase value P is generated and output based on the 7-bit data excluding.
  • the memory 20 that outputs the luminance value I has spatial light modulation element forces in the X direction and the Y direction, respectively.
  • the luminance value I at each position on the reconstructed image is output so that it is periodically arranged at twice the pixel pitch of the modulation element.
  • the memory 20 stores a non-zero luminance value I at each periodic position V in each of the X direction and the Y direction, and stores a luminance value of the value 0 at other positions. .
  • each position in the image reproduced from the spatial light modulator is indicated by an individual minimum unit square, and the position of the bright spot having the luminance value in the reproduced image is black. It is indicated by a filled square, and the range of the luminance value distribution in the reproduced image for one period is indicated by a bold rectangular frame BD.
  • the numeral “0” indicates the reference value of the initial phase value
  • the numeral “1” indicates that the initial phase value is “reference value + ⁇ 2
  • the number “2” indicates that the initial phase value is “reference value + ⁇ ”
  • the number “3” indicates that the initial phase value is “reference value + 3 ⁇ ⁇ 2”.
  • the initial phase value of the bright spot having the luminance value is constant in FIG. 5, whereas in FIG. 6, in the X direction, it is periodically set at twice the pixel pitch of the spatial light modulator.
  • the ⁇ direction is set periodically at 4 times the pixel pitch of the spatial light modulator.
  • Such a periodic luminescent spot arrangement and initial phase value distribution are used when it is not necessary to strictly perform spectral light uniformity as in the case of the reproduction optical system shown in FIG. Is preferred.
  • the reproduction distance Lo was set to 0.4 mm from Omm to 10.2 mm, and 256 types of propagation functions were prepared corresponding to each distance Lo.
  • the wavelength ⁇ of the illumination light during reproduction was set to 0.635 ⁇ m.
  • a reflective two-dimensional spatial light modulator with a pixel pitch P of 8.1 ⁇ m and a pixel count of 1920 x 1080 (LSM18HDA manufactured by Hitachi Display) 01M) was placed 40mm in front of a lens with a focal length of 40mm.
  • the cosine wave zone plate is halved as the propagation function, and the number of element process PEs is set to 128 X 64 in consideration of the maximum radius of the propagation function.
  • FIG. 7 is a diagram showing a light intensity distribution on the rear focal plane of the lens in the case of the bright spot interval and the initial phase value shown in FIG.
  • FIG. 8 is a diagram showing a light intensity distribution on the rear focal plane of the lens in the case of the bright spot interval and the initial phase value shown in FIG.
  • the mask opening M that transmits the reproduction light is indicated by a solid rectangular frame, and the range of the region where the conjugate wavefront reaches the reproduction light reaching the opening is as follows.
  • the position where the 0th-order light arrives is indicated by a central black circle, and the peak position of the reproduced light (object light) that arrives is indicated by a black circle P.
  • the mask opening M is shifted to allow the reproduction light to pass through, the reproduction light that passes through is a combination of the 0th-order light and the primary light, so the two traveling directions are different. The reconstructed light will pass through, so two reconstructed images with different reconstructed positions will be observed.
  • the light intensity distribution on the rear focal plane of the lens passes through the mask opening M. Since the light consists of five localized reproduction lights, it is incident on the entire pupil of the observer placed in the vicinity of the mask opening M, and forms a single reproduction image on the retina. Contribute. Therefore, by controlling the lens thickness of the eye, the degree of image formation or non-image formation on the retina is compared to the case where only one localized light passes through the center of the pupil. Big Thus, the sense of perspective obtained by the observer can be improved. Industrial applicability
  • the present invention can be used for a convolution integral arithmetic device.

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Abstract

　多種の距離で初期位相が異なる再生点によって形成される再生像を再生することができる計算機ホログラムを高速に作成するのに好適な畳み込み積分演算装置を提供する。複数の要素プロセッサＰＥが実質的に縦続接続されている。各要素プロセッサＰＥは、座標値Ｚおよび初期位相値Ｐに基づいて発生した伝搬関数値を出力する定数発生部９１Ａと、この伝搬関数値と輝度値Ｉとを乗算して乗算値を出力する乗算器９２と、この乗算値とホログラム時系列信号ＰＤｉｎとを加減算して加減算値を出力する加減算器９３と、この加減算値を入力し保持してホログラム時系列信号ＰＤｏｕｔとして出力するレジスタ９４と、を備える。縦続接続された前段の要素プロセッサのレジスタ９４から出力されたホログラム時系列信号ＰＤｏｕｔは、後段の要素プロセッサの加減算器９３にホログラム時系列信号ＰＤｉｎとして入力する。

Description

明 細 書
畳み込み積分演算装置
技術分野
[0001] 本発明は、実時間で畳み込み積分演算を行う畳み込み積分演算装置に関し、特 に、 3次元物体像を再生する計算機ホログラムを作成する際の畳み込み積分演算を 好適に行うことができる畳み込み積分演算装置に関するものである。
背景技術
[0002] 物体の 3次元像の表示技術としてホログラフィ技術が注目されて 、る。このホロダラ フィ技術は、物体の 3次元情報を含むホログラムを作成するホログラム作成技術と、ホ ログラム作成技術によって記録された物体の 3次元情報を読み出して物体の 3次元 像を表示するホログラフィ表示技術とから構成される。ホログラムは、実際の物体に可 干渉光を照射して反射されて生じた物体光と参照光とを干渉させた結果生じる干渉 ノターンを撮像することで作成される。また、ホログラムは計算〖こよっても作成すること が可能である。計算により作成されるホログラムを計算機ホログラムと呼ぶ。そして、 作成されたホログラムに照明光を照射することにより再生像が得られる。
[0003] 計算によってホログラムを作成するホログラム作成装置としては、再生像の各輝点（ 再生点）ごとにホログラム面での球面波（ゾーンプレート）を計算し、これらの球面波を ホログラム面で加算してホログラムを作成する装置が提案されている（以下、従来例 1 と呼ぶ)。また、高速フーリエ変換を利用し、再生物体を多数の平面物体によって構 成されて!/、るものとして、各平面力もホログラムまでの距離に応じた伝搬関数 (ゾーン プレート）と各伝搬関数に対応した平面との畳み込み積分を実行し、ホログラム面で 加算する装置が提案されている（以下、従来例 2と呼ぶ)。
[0004] 従来例 1では、（a)—つの再生点からホログラム面上の全ての点（離散点）までの距 離を計算し、（b)その計算で得られた各距離を波長で除算し、（c)各除算結果の小 数点以下に円周率の 2倍を乗算して、ホログラム面上の各離散点ごとの位相角を求 め、（d)各位相角の余弦で実数成分を、また、各位相角の正弦で虚数成分を計算し 、（e)各実数成分および各虚数成分と再生点の光の振幅に対応している輝度値とを 乗算する。そして、以上のステップ (a)〜（e)の計算処理を各再生点ごとに行い、その 後にホログラム面上の各離散点ごとに加算する。また、従来例 2においても、伝搬関 数の計算にあたって、従来例 1と同様の計算を実行する。
[0005] このような計算機ホログラムは、ソフトウェアにより計算して作成することができるが、 計算量が膨大であるので、作成に長時間を要する。一方、計算機ホログラムは、ハー ドウエアによっても作成することができる（例えば特許文献 1, 2を参照)。ソフトウェア による場合と比較してハードウェアによる場合には作成に要する時間は比較的短い。
[0006] 図 9は、従来のホログラム作成装置の構成図である。この図に示すホログラム作成 装置では、再生像上の再生点とホログラム面上の離散点との間の距離により異なる 伝搬関数を、その都度計算するのではなぐ予め距離に応じた伝搬関数を計算して おいてメモリ 1に記憶しておく。また、再生点の座標値 (X, Y, Z)および輝度値 Iがホ ログラム作成装置に外部カゝら入力される。ここでは、 X軸および Y軸それぞれがホログ ラム面に平行であるとする。 2次元アドレス発生器 2により発生され出力されたホロダラ ム面上の 2次元アドレス値と入力された座標値 Zとがセレクタ 3に入力されて、セレクタ 3により、 2次元アドレス値と座標値 Zとに応じた伝搬関数が、メモリ 1に記憶されてい る伝搬関数のうちから選択される。
[0007] セレクタ 3により選択された伝搬関数と入力された輝度値 Iとは乗算器 4により乗算さ れる。また、 2次元アドレス発生器 2から出力された 2次元アドレス値と入力された座標 値 X, Yとは加減算器 5に入力し、これらが加減算器 5により加減算される。その加減 算結果はホログラムメモリ 6のアドレスとなる。このホログラムメモリ 6は、ホログラム面上 の位置に対応するアドレスを有している。そして、ホログラムメモリ 6のそのアドレスに 記憶されているデータと、乗算器 4による乗算結果とは、加減算器 7により加減算され て、その加減算結果がホログラムメモリ 6のそのアドレスに更新記憶される。このように して、伝搬関数と再生点の輝度値との畳み込み積分演算が行われ、その演算結果 がホログラムメモリ 6に記憶される。
[0008] 図 10は、特許文献 2に開示された従来のホログラム作成装置の構成図である。図 1 1は、このホログラム作成装置に含まれる要素プロセッサの構成図である。この図に示 すホログラム作成装置は、多数の要素プロセッサ PEを用いて畳み込み積分演算を 行うことにより計算機ホログラムを作成するものであって、カウンタ 10、メモリ 20、メモリ 30、要素プロセッサ（PE) PE 〜PE 、シフトレジスタ（SR) SR〜SRおよび
0,0 n,m 1 n DZ
A変翻50を備えて構成される。
[0009] カウンタ 10は、クロック信号 PCLKを入力し、そのパルスを計数して、その計数値を 座標値 X, Yとして出力する。メモリ 20は、各座標値 X, Yに対応する輝度値 Iが予め 記憶されており、カウンタ 10から出力された座標値 X, Yをアドレスとして入力し、その アドレスに記憶されているデータを輝度値 Iとして出力する。また、メモリ 30は、各座標 値 X, Yに対応する座標値 Zが予め記憶されており、カウンタ 10から出力された座標 値 X, Yをアドレスとして入力し、そのアドレスに記憶されているデータを座標値 Zとし て出力する。これら座標値 (X, Y, Z)は再生点の座標値を表している。クロック信号 P CLK、メモリ 20から出力された輝度値 I、および、メモリ 30から出力された座標値 Zは 、各要素プロセッサ PE (j = 0〜n、 i=0〜m)に同時に入力される。
J，i
[0010] ( (n+ 1) X (m+ 1) )個の要素プロセッサ PEは互いに同様の構成である。 (m+ 1) 個の要素プロセッサ PEが縦続接続されて 1列とされ、全体で (n+ 1)列の構成とされ 、そして、列と列との間にシフトレジスタ SRが挿入されて、これらが縦続接続されてい る。各要素プロセッサ PE (j = 0〜n、 i=0〜m)は、ホログラム面上の（（n+ 1) X (m
J，i
+ 1) )個の各離散点に対応している。なお、ホログラム面上の離散点が水平方向に Hで、垂直方向に Vであるとする。この場合、各シフトレジスタ SR (j = l〜n)は、（H 一（m+ 1) )段のシフトレジスタである。
[0011] 図 11に示されるように、各要素プロセッサ PEは、メモリ 91、乗算器 92、加減算器 9 3およびレジスタ 94を備える。メモリ 91は、各座標値 Zに対応する伝搬関数が記憶さ れており、メモリ 30から出力された座標値 Zをアドレスとして入力し、そのアドレスに記 憶されているデータを伝搬関数として出力する。乗算器 92は、メモリ 91から出力され た伝搬関数と、メモリ 20から出力された輝度値 Iとを入力し、これら伝搬関数と輝度値 Iとを乗算して、その乗算の結果である乗算値を出力する。加減算器 93は、乗算器 9 2から出力された乗算値と、前段の要素プロセッサ PEまたはシフトレジスタ SRから出 力されて到達したホログラム時系列信号 PDinとを入力し、これら乗算値とホログラム 時系列信号 PDinとを加減算して、その加減算の結果である加減算値を出力する。レ ジスタ 94は、クロック信号 PCLKの立上りエッジ時刻に加減算器 93から出力されて V、る加減算値を入力して保持し、後段の要素プロセッサ PEまたはシフトレジスタ SR へホログラム時系列信号 PDoutとして出力する。
[0012] 最終段の要素プロセッサ PE は、ホログラム時系列信号として畳み込み積分演算 n,m
の結果を出力する。そして、 DZA変翻50は、その畳み込み積分演算の結果の値 (デジタル値)を入力し、アナログ値に変換して出力する。このようにして、このホログ ラム作成装置は、畳み込み積分演算により計算機ホログラムを高速に作成することが できる。
[0013] 以上のようなホログラム作成装置により作成された計算機ホログラムは一般に透過 型または反射型の空間光変調素子に提示され、この空間光変調素子に照明光が照 射されることで再生像が得られる。
[0014] 図 12は、透過型または反射型の空間光変調素子を用いた場合の実像再生光学系 を示す図である。透過型の空間光変調素子 101が用いられる場合には、空間光変 調素子 101に対して観察者 105と反対の側力も照明光として平行光 Lが入射され、 空間光変調素子 101に入射した照明光が透過する際に照明光の振幅および位相の 双方または一方が画素毎に変調される。また、反射型の空間光変調素子 101が用い られる場合には、空間光変調素子 101に対して観察者 105と同一の側力も照明光と して平行光が入射され、空間光変調素子 101に入射した照明光が反射する際に照 明光の振幅および位相の双方または一方が画素毎に変調される。この空間光変調 素子により実像である 3次元物体再生像 104が観察者 105により観察される。
[0015] 図 13は、透過型または反射型の空間光変調素子を用いた場合の虚像再生光学系 を示す図である。
[0016] 透過型の空間光変調素子 201が用いられる場合には、空間光変調素子 201に対 して観察者 205と反対の側力も照明光として平行光が入射され、空間光変調素子 20 1に入射した照明光が透過する際に照明光の振幅および位相の双方または一方が 画素毎に変調される。
[0017] また、反射型の空間光変調素子 201が用いられる場合には、空間光変調素子 201 に対して観察者 205と同一の側力も照明光として平行光 L'が入射され、空間光変調 素子 201に入射した照明光が反射する際に照明光の振幅および位相の双方または 一方が画素毎に変調される。この空間光変調素子により虚像である 3次元物体再生 像 204, 206が観察者 205により観察される。
[0018] 図 12および図 13の何れに示される再生光学系においても、空間光変調素子 101 , 201の分解能の不足を補う目的でレンズ 102, 202が挿入される場合が多い。 特許文献 1：特開平 10— 268739号公報
特許文献 2：特開 2000 - 242630号公報
発明の開示
発明が解決しょうとする課題
[0019] ところで、図 12または図 13に示される再生光学系において、再生されるべき 3次元 物体再生像の各輝点 (再生点）の初期位相につ 、て何ら留意を払わな 、場合には、 以下のような問題が生じる。例えば、上記従来例 1で説明したステップ (b)の除算に ぉ 、て各除算結果の小数点以下が等 、 (例えば、小数点以下を切り捨てる）とする と、この場合、ステップ ）において求められるホログラム面上の各離散点の位相角 は一定値となる。
[0020] 図 12または図 13に示される再生光学系において、空間光変調素子 101, 201に 提示されるホログラム面上の各離散点の位相角が一定値であると、レンズ 102, 202 の後焦点面 103, 203には、再生像力 の逆フレネル変換波面やフレネル変換波面 が発生して 、る。この波面はホログラムパターンのフーリエスペクトルとも考えられる。 フーリエスペクトルの一般的特徴として、 0次光および当該近傍に振幅の大きい光が 発生し、その周辺部に振幅の小さい光が発生する。すなわち、レンズ 102, 202の後 焦点面 103, 203においては、強度の大きい光が局在した光強度分布となる。
[0021] 図 12に示される再生光学系において 3次元物体再生像を観察する際、レンズ 102 の後焦点面 103における光強度分布が新たな光源となって再生像を再生することに なるので、観察者 105の視点に入射する光は、その視点と物体の一部とを結ぶ直線 の延長上にある後焦点面 103上の光と見なすことができる。そこで、後焦点面 103上 にお 、て強度の大き!/、光が局在した光強度分布となって 、ると、再生像の強度も局 在化して観察されることになる。したがって、再生されるべき 3次元物体が一様の輝度 分布を有しているような場合には、任意の模様を有する物体の再生像は不明瞭なも のとなる。
[0022] 一方、図 13に示される再生光学系においては、観察者 205の瞳がスペクトル通過 マスクとして作用しフィルタリング機能を奏することから、 3次元物体の忠実な再生が 妨げられることになる。
[0023] したがって、明瞭で忠実な 3次元物体再生像を得るためには、再生されるべき 3次 元物体再生像の各輝点（再生点）の初期位相に留意して、レンズ 102, 202の後焦 点面 103, 203において光強度分布を一様ィ匕することが重要となる。このために、例 えば、上記従来例 1で説明したステップ (b)の除算において各除算結果の小数点以 下を切り捨てることなく有効数字として利用することが考えられる。計算機ホログラムを 作成するホログラム作成装置においても同様である。
[0024] しかし、ホログラム作成装置において、除算結果の小数点以下を切り捨てることなく 有効数字として利用する場合には、各輝点とホログラム上の各画素位置との間の距 離に、意図しない偏りが発生することも多いので、単純には適用することができない。
[0025] 本発明は、上記問題点を解消する為になされたものであり、多種の距離で初期位 相が異なる再生点によって形成される再生像を再生することができる計算機ホロダラ ムを高速に作成するのに好適に用いられる畳み込み積分演算装置を提供することを 目的とする。
課題を解決するための手段
[0026] 本発明に係る畳み込み積分演算装置は、実質的に縦続接続された複数の要素プ 口セッサを備える畳み込み積分演算装置であって、これら複数の要素プロセッサそれ ぞれは、 (1)第 1入力値および第 2入力値を入力し、これら第 1入力値および第 2入力 値に基づいて所定値を発生して、その所定値を出力する定数発生部と、 (2)定数発 生部から出力された所定値および第 3入力値を入力し、上記所定値と第 3入力値とを 乗算して、その乗算の結果である乗算値を出力する乗算器と、 (3)乗算器力 出力さ れた乗算値および第 4入力値を入力し、乗算値と第 4入力値とを加減算して、その加 減算の結果である加減算値を出力する加減算器と、 (4)加減算器力 出力されたカロ 減算値を入力し保持して出力するレジスタとを備え、縦続接続された前段の要素プロ セッサのレジスタから出力された加減算値が、後段の要素プロセッサの加減算器に 第 4入力値として入力して、上記所定値と第 3入力値との畳み込み積分を行うことを 特徴とする。
[0027] この畳み込み積分演算装置では、複数の要素プロセッサは、直接に又はシフトレジ スタを介して縦続接続されている。各要素プロセッサでは、第 1入力値および第 2入 力値に基づいて定数発生部力 出力された所定値と第 3入力値とは乗算器により乗 算される。その乗算値と第 4入力値とは加減算器により加減算され、その加減算値は レジスタにより保持される。そして、縦続接続された前段の要素プロセッサのレジスタ 力 出力された加減算値は、後段の要素プロセッサの加減算器に第 4入力値として 入力される。このようにして、所定値と第 3入力値との畳み込み積分が行われる。しか も、本発明に係る畳み込み積分演算装置は、所定値が第 1入力値および第 2入力値 に基づいて定数発生部から出力されるものであるので、多種の距離で初期位相値が 異なる再生点によって形成される再生像を再生することができる計算機ホログラムを 高速に作成する際に好適に用いられる。
[0028] 本発明に係る畳み込み積分演算装置において、定数発生部は、 (a)第 1入力値を 入力し、この第 1入力値に応じた第 1中間値を出力する第 1メモリと、 (b)第 1メモリから 出力された第 1中間値および第 2入力値を入力し、第 1中間値と第 2入力値とを加算 して、その加算の結果である第 2中間値を出力する加算器と、 (c)加算器力 出力さ れた第 2中間値を入力し、第 2中間値に応じた上記所定値を出力する第 2メモリと、を 含むのが好適である。この場合には、第 1入力値に応じた第 1中間値が第 1メモリから 出力され、この第 1中間値と第 2入力値とが加算器により加算されて第 2中間値が出 力され、この第 2中間値に応じた上記所定値が第 2メモリから出力される。
[0029] 本発明に係る畳み込み積分演算装置において、第 2入力値は 2ビットデータであつ て、定数発生部は、 (a)第 1入力値および第 2入力値の上位ビットを入力し、これら第 1入力値および第 2入力値の上位ビットの値に応じた中間値を出力するメモリと、 (b) メモリから出力された中間値および第 2入力値の下位ビットを入力し、第 2入力値の 下位ビットの値に応じて中間値の符号を調整して、この符号を調整した中間値を上 記所定値として出力する符号調整器と、を含むのが好適である。この場合には、第 1 入力値および第 2入力値の上位ビットの値に応じた中間値カ モリから出力され、符 号調整器において、第 2入力値の下位ビットの値に応じて上記中間値の符号が調整 されて、この符号を調整された中間値が上記所定値として出力される。
[0030] 本発明に係る畳み込み積分演算装置は、計算機ホログラムを作成するのに好適に 用いられる。その場合、第 1入力値は再生距離であり、第 2入力値は初期位相値であ り、定数発生部カゝら出力される所定値は再生距離および初期位相値に応じた伝搬関 数値であり、第 3入力値は輝度値であり、第 4入力値および畳み込み積分の結果は ホログラム時系列信号である。
[0031] 本発明に係る畳み込み積分演算装置は、 (1)複数のアドレスを順次に発生し出力 するアドレス発生部と、 (2)アドレス発生部から出力されたアドレスを入力して、そのァ ドレスに応じた第 1信号値を複数の要素プロセッサそれぞれへ出力する第 1信号値 発生部と、 (3)アドレス発生部から出力されたアドレスを入力して、そのアドレスに応じ た第 2信号値を複数の要素プロセッサそれぞれへ出力する第 2信号値発生部と、（4) アドレス発生部から出力されたアドレスを入力して、そのアドレスに応じた第 3信号値 を複数の要素プロセッサそれぞれへ出力する第 3信号値発生部と、を更に備えるの が好適である。また、第 2信号値発生部は、アドレス発生部力も出力されるアドレスの 何れかのビットのデータに基づいて第 2信号値を発生し出力する組み合わせゲート 回路を含むのが好適である。
発明の効果
[0032] 本発明によれば、多種の距離で初期位相が異なる再生点によって形成される再生 像を再生することができる計算機ホログラムを高速に作成することができる。
図面の簡単な説明
[0033] [図 1]図 1は第 1実施形態に係る畳み込み積分演算装置の構成図である。
[図 2]図 2は第 1実施形態に係る畳み込み積分演算装置における要素プロセッサ PE の構成図である。
[図 3]図 3は第 2実施形態に係る畳み込み積分演算装置における要素プロセッサ PE の構成図である。
[図 4]図 4は第 3実施形態に係る畳み込み積分演算装置における初期位相値発生部 40の構成図である。
[図 5]図 5は第 3実施形態における再生像の輝点間隔および初期位相値を説明する 図である。
[図 6]図 6は第 3実施形態における再生像の輝点間隔および初期位相値を説明する 図である。
[図 7]図 7は図 5に示した輝点間隔および初期位相値の場合のレンズの後焦点面に おける光強度分布を示す図である。
[図 8]図 8は図 6に示した輝点間隔および初期位相値の場合のレンズの後焦点面に おける光強度分布を示す図である。
[図 9]図 9は従来のホログラム作成装置の構成図である。
[図 10]図 10は他の従来のホログラム作成装置の構成図である。
[図 11]図 11は図 10に示されるホログラム作成装置に含まれる要素プロセッサの構成 図である。
[図 12]図 12は透過型または反射型の空間光変調素子を用いた場合の実像再生光 学系を示す図である。
[図 13]図 13は透過型または反射型の空間光変調素子を用いた場合の虚像再生光 学系を示す図である。
符号の説明
PE 要素プロセッサ
SR シフトレジスタ
10 カウンタ
20 メモリ
30 メモリ
40 初期位相値発生部
41, 42 カウンタ
43 組み合わせゲート回路
50 DZA変
91A, 91B 定数発生部 92 乗算器
93 加減算器
94 レジスタ
95 メモリ
96 加算器
97 メモリ
98 メモリ
99 符号調整器
発明を実施するための最良の形態
[0035] 以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明す る。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を 省略する。また、以下では、ホログラム面に平行な方向に X軸および Y軸をとり、ホロ グラム面に垂直な方向に Z軸をとる。
[0036] (第 1実施形態）
[0037] 先ず、本発明に係る畳み込み積分演算装置の第 1実施形態について説明する。図 1は、第 1実施形態に係る畳み込み積分演算装置の構成図である。本実施形態に係 る畳み込み積分演算装置は、カウンタ 10 (アドレス発生部）、メモリ 20 (第 3信号値発 生部)、メモリ 30 (第 1信号値発生部)、初期位相値発生部 40 (第 2信号値発生部)、 要素プロセッサ PE 〜PE 、シフトレジスタ SR〜SRおよび DZA変換器 50を備
0,0 n,m 1 n
えて構成される。これらのうちカウンタ 10、メモリ 20、メモリ 30、初期位相値発生部 40 、要素プロセッサ PE 〜PE およびシフトレジスタ SR〜SRは、共通のピクセルク
0,0 n,m 1 n
ロック信号 PCLKに同期して動作する。
[0038] カウンタ 10は、クロック信号 PCLKを入力し、そのパルスを計数して、その計数値を 座標値 X, Yとして出力する。メモリ 20は、各座標値 X, Yに対応する輝度値 Iが予め 記憶されており、カウンタ 10から出力された座標値 X, Yをアドレスとして入力し、その アドレスに記憶されているデータを輝度値 Iとして出力する。メモリ 30は、各座標値 X, Yに対応する座標値 Zが予め記憶されており、カウンタ 10から出力された座標値 X, Yをアドレスとして入力し、そのアドレスに記憶されているデータを座標値 Zとして出力 する。これら座標値 (X, Y, Z)は再生像の輝点の座標値を表しており、また、各アド レスに対応する座標値 (X, Y, Z)および輝度値 Iは再生像を表している。
[0039] また、初期位相値発生部 40は、各座標値 X, Yに対応する初期位相値 Pが予め記 憶されたメモリから構成され、カウンタ 10から出力された座標値 X, Yをアドレスとして 入力し、そのアドレスに記憶されているデータを初期位相値 Pとして出力する。クロッ ク信号 PCLK、メモリ 20から出力された輝度値 I、メモリ 30から出力された座標値 Z、 および、初期位相値発生部 40から出力された初期位相値 Pは、各要素プロセッサ P E (j = 0〜n、 i=0〜m)に同時に入力される。
j，i
[0040] ( (n+ 1) X (m+ 1) )個の要素プロセッサ PEは互いに同様の構成である。 (m+ 1) 個の要素プロセッサ PEが縦続接続されて 1列とされ、全体で (n+ 1)列の構成とされ 、そして、列と列との間にシフトレジスタ SRが挿入されて、これらが縦続接続されてい る。各要素プロセッサ PE (j = 0〜n、 i=0〜m)は、ホログラム面上の（（n+ 1) X (m ，
+ 1) )個の各離散点に対応している。なお、ホログラム面上の離散点が水平方向に Hで、垂直方向に Vであるとする。この場合、各シフトレジスタ SR (j = l〜n)は、（H 一（m+ 1) )段のシフトレジスタである。
[0041] 図 2は、第 1実施形態に係る畳み込み積分演算装置における要素プロセッサ PEの 構成図である。この要素プロセッサ PEは、定数発生部 91 A、乗算器 92、加減算器 9 3およびレジスタ 94を備える。定数発生部 91Aは、メモリ 30から出力された座標値す なわち再生距離 Z (第 1入力値)を入力するとともに、初期位相値発生部 40から出力 された初期位相値 P (第 2入力値)をも入力し、これら再生距離 Zおよび初期位相値 P に基づいて所定値を発生して、この所定値を伝搬関数値として出力する。
[0042] 定数発生部 91Aは、メモリ 95、加算器 96およびメモリ 97を含む。メモリ 95は、各再 生距離 Zに対応する伝搬関数の位相定数が記憶されており、メモリ 30から出力され た座標値すなわち再生距離 Z (第 1入力値)をアドレスとして入力し、そのアドレスに記 憶されているデータを伝搬関数の位相定数 (第 1中間値)として出力する。加算器 96 は、メモリ 95から出力された伝搬関数の位相定数 (第 1中間値)も入力するとともに、 初期位相値発生部 40から出力された初期位相値 P (第 2入力値)をも入力し、これら 伝搬関数の位相定数と初期位相値 Pとを加算して、その加算結果を位相値 (第 2中 間値）として出力する。メモリ 97は、各位相値に対応する伝搬関数値が記憶されてお り、加算器 96から出力された位相値 (第 2中間値)をアドレスとして入力し、このアドレ スに記憶されているデータを伝搬関数値として出力する。
[0043] 乗算器 92は、定数発生部 91Aカゝら出力された伝搬関数値を入力するとともに、メ モリ 20から出力された輝度値 I (第 3入力値)をも入力し、これら伝搬関数と輝度値 Iと を乗算して、その乗算の結果である乗算値を出力する。加減算器 93は、乗算器 92 から出力された乗算値と、前段の要素プロセッサ PEまたはシフトレジスタ SRから出力 されて到達したホログラム時系列信号 PDin (第 4入力値)とを入力し、これら乗算値と ホログラム時系列信号 PDinとを加減算して、その加減算の結果である加減算値を出 力する。レジスタ 94は、クロック信号 PCLKの立上りエッジ時刻に加減算器 93から出 力されている加減算値を入力して保持し、後段の要素プロセッサ PEまたはシフトレジ スタ SRへホログラム時系列信号 PDoutとして出力する。
[0044] 各要素プロセッサ PE (j = 0〜n、 i=0〜m)および各シフトレジスタ SR (j = l〜n)
J，i j
は、ホログラム時系列信号を介して縦続接続されている。すなわち、（m+ 1)個の要 素プロセッサ力もなる各列それぞれにおいて、要素プロセッサ PE 力 出力された ホログラム時系列信号 PDoutは、その後段にある要素プロセッサ PE にホログラム時
J，i
系列信号 PDinとして入力する (j = 0〜n、 i= l〜！ n)。各列の最終段の要素プロセッ サ PE 力 出力されたホログラム時系列信号 PDoutは、シフトレジスタ SRを経て
J— 1， m ]
、次列の初段の要素プロセッサ PE にホログラム時系列信号 PDinとして入力する (j
j, o
= l〜n)。なお、要素プロセッサ PE は、ホログラム時系列信号 PDinとして値 0を入
0,0
力する。要素プロセッサ PE は、ホログラム時系列信号として畳み込み積分演算の
n,m
結果を出力する。そして、 DZA変換器 50は、その畳み込み積分演算の結果の値（ デジタル値)を入力し、アナログ値に変換して出力する。
[0045] 各要素プロセッサ PE 0 = 0〜11、1=0〜111)のメモリ95に格納されてぃる伝搬関数
J，i
の位相定数は、その要素プロセッサが対応しているホログラム面上の離散的位置に 応じて各座標値 Zごとの値が格納されている。したがって、各要素プロセッサ PE (j =
j，i
0〜n、 i=0〜m)は、座標値 Zと初期位相値 Pとに応じた位相値を加算器 96により求 め、この位相値に応じた伝搬関数値をメモリ 97により求め、この伝搬関数値と輝度値 Iとを乗算器 92により乗算し、その乗算結果とホログラム時系列信号 PDinとを加減算 器 93により加減算して、その加減算の結果である加減算値をレジスタ 94からクロック 信号に同期して出力する。すなわち、クロック信号の 1周期の期間に、 1つの再生点 に対応した伝搬関数値と輝度値との積が一度に加算され、高速に畳み込み積分演 算を行うことができる。また、再生点の数は、メモリ 20およびメモリ 30それぞれのアド レス数を上限とするのみであって、計算時間とは無関係であり、畳み込み積分演算 は画面走査時間内に終了する。
[0046] 次に、各要素プロセッサ PE (j = 0〜n、 i=0〜m)のメモリ 95に格納される位相定
j，i
数、および、メモリ 97に格納される伝搬関数値について、詳細に説明する。以下の説 明を簡単にするために、再生点とホログラム面との間の距離 Loを、再生時に用いる 照明光の波長 λの整数倍と近似する。ホログラム面でのゾーンプレートの中心からの 半径距離を rとすると、ゾーンプレートの第 k次明部となる距離 rb(Lo,k)は下記 (1)式で 表され、第 k次暗部となる距離 rd(Lo,k)は下記 (1)式で表される。ホログラム面における 離散的位置の間隔が Pであるとすると、ゾーンプレートが解像可能であるための条件 は、下記 (3)式で表される。
[0047] rb(Lo,k)= (2 -Lo-k- λ +k2- λ 2) 1/2 - --(1)
[0048] rd(Lo,k)= (2 -Lo-(k+0.5)- λ + (k+0.5)2- λ 2) 1/2 …②
[0049] rd(Lo,k)-rb(Lo,k) >P ー(3)
[0050] これより、解像可能なゾーンプレートの明部の最大次数 k=kmaxを求める。また、 解像可能なゾーンプレートの明部の最大半径は rb(Lo,kmax)となる。この明部の最大 半径 rb(Lo,kmax)は物理量であるから、ホログラム面における離散的位置の間隔（画 素のピッチ) Pで除算して、ホログラム面上での格子点距離 r(Lo)を下記 (4)式で求める
[0051] r(Lo)=rb(Lo,kmax)/P - --(4)
[0052] 距離 Loに対応したホログラム面での伝搬関数を以下のようにして求める。 X, yをホ ログラム面上の格子点座標番号とし、 X, yそれぞれの値を例えば— 254から + 255 までの整数であるとする。再生点とホログラム面上の 1点（Ρ·Χ, Ρ·Υ)との間の距離 L( X,Y、 Lo)は下記 (5)式で表される。また、この距離 L(X,Y、 Lo)に対応する位相 phs(X,Y ,Lo)は下記 (6)式で表される。ここで、 intは、小数部を切り捨てて整数化する演算記 号である。
[0053] L(X,Y,Lo)= (P2-X2 + P2-Y2 + Lo2) 1/2 · '·(5)
[0054] phs(X,Y,Lo) = 2 π {L(X,Y,Lo)/ λ -(int)(L(X,Y,Lo)/ λ )} · '·(6)
[0055] そして、伝搬関数 Zp(X,Y,Lo)を複素数として表す場合には、実数成分を下記 (7)式 で求め、虚数成分を下記 (8)式で求める。なお、伝搬関数 Zp(X,Y,Lo)を実数として表 す場合には (7)式のみ計算すればよい。また、ホログラム面上でのゾーンプレートの最 大半径 r(Lo)を考慮して、下記 (9)のようにしてもよい。また、（7)式および (8)式それぞれ で、 cos関数や sin関数の係数である lZUX,Y,Lo)を省略して値 1としもよい。
[0056] Zp(X,Y,Lo)={l/L(X,Y,Lo)}-cos{phs(X,Y,Lo)} … ）
[0057] Zp(X,Y,Lo)={l/L(X,Y,Lo)}-sin{phs(X,Y,Lo)} - --(8)
[0058] (X2+Y2)1/2>r(Lo)で Zp(X,Y,Lo) = 0 - --(9)
[0059] 以下では、係数 {lZUX,Y,Lo)}を省略することとする。さらに、再生像における第 m 番目の輝点の初期位相値 Pを Pmとして、上記 (7)式の実数成分を下記 (10)式のように 表し、上記 (8)式の虚数成分を下記 (11)式のように表す。
[0060] Zp(X,Y,Lo) = cos{phs(X,Y,Lo) + Pm} 〜（10)
[0061] Zp(X,Y,Lo) = sin{phs(X,Y,Lo) + Pm} 〜(11)
[0062] 再生像における第 m番目の輝点の初期位相値 Pmは、初期位相値発生部 40に格 納される。上記 (6)式で表される位相定数 phs(X,Y,Lo)は、要素プロセッサ PEのメモリ 95〖こ格納される。このとき、各要素プロセッサ PE (j = 0〜n、 i=0〜m)は、ホログラ
j，i
ム面上の離散的な各位置すなわち座標値 X, Yに既に対応しているので、距離 Loの 各値に対応する位相定数のみをメモリ 95に格納すればよい。つまり、メモリ 95は、距 離 Loのみをアドレスとして入力して、格納されている位相定数のうち該アドレスに記 憶されて ヽる位相定数を出力する。
[0063] また、上記 (10)式または (11)式で表される伝搬関数値 Zp(X,Y,Lo)は、要素プロセッ サ PEのメモリ 97に格納される。すなわち、メモリ 97には、 cos関数や sin関数の演算を 行うための変換テーブルが格納される。メモリ 97は、メモリ 95から出力された位相定 数 phs(X,Y,Lo)と初期位相値 Pmとの加算値 (加算器 96による加算結果)を入力して 、この入力値に対応する cos関数値や sin関数値を伝搬関数値 Zpとして出力する。
[0064] また、正常に畳み込み積分演算を行う為には、各要素プロセッサ PEの位置関係と ホログラム面上の離散的位置の関係と力 X軸および Y軸それぞれの方向に関して 反対になるようにする。具体的には、整数 n, mそれぞれを偶数とすると、要素プロセ ッサ PE のメモリ 97には伝搬関数 Zp(n/2— j, m/2— i, Lo)を格納する (j = 0〜n、 i= 0〜m)。
[0065] メモリ 20に輝度値 Iを格納する際、メモリ 30に座標値 Zを格納する際、および、初期 位相値発生部 40に初期位相値 Pを格納する際には、以下のようにする。すなわち、 ホログラム時系列信号に伝搬関数の中心成分が得られるようにするために、遅延を 考慮して、行方向には—nZ2だけシフトし、且つ、列方向には—mZ2だけシフトし て、各要素プロセッサ PEのメモリ 20,メモリ 30および初期位相値発生部 40それぞれ にデータを格納しておく。また、ホログラム面での伝搬関数の折り返しの発生を防止 するために、要素プロセッサ PE (V- (n+ 1)≤j≤ V— 1、または、 H- (m+ 1)≤i
J，i
≤H— 1)のメモリ 20,メモリ 30および初期位相値発生部 40それぞれのデータとして 値 0を格納しておく。
[0066] 次に実施例について説明する。この実施例は、以上のようにして作成されたホログ ラムを用いて図 12の再生光学系により再生像を再生し表示する際に、ホログラムを 2 次元空間光変調素子に書き込んで、この 2次元空間光変調素子に照明光を照射し てレンズを介して表示するものである。
[0067] 再生距離 Loを Ommから 10.2mmまでの 0.4mm刻みとして、各距離 Loに対応して 伝搬関数を 256種類用意した。再生時の照明光の波長 λを 0.6328 μ mとした。画 素ピッチ Pが 8.1 μ mであって画素数が 1920 X 1080の 2次元空間光変調素子（日 立ディスプレイ社製の LSM18HDA01M)を、焦点距離 200mmのレンズの前方 15 0mmの位置に配置した。また、伝搬関数として余弦波ゾーンプレート半分とし、その 伝搬関数の最大半径を考慮して、要素プロセッ PEの数を 128 X 64とした。
[0068] メモリ 20,メモリ 30および初期位相値発生部 40から出力される輝度値 I,座標値 Z および初期位相値 Pそれぞれを 8ビットデータとした。各要素プロセッサ PEのメモリ 95 力も出力される位相定数を、 2 πを上限とする 8ビットデータとした。加算器 96から出 力される位相値については、加算結果のうちの上位ビットを捨てて、 2 πを上限とする 8ビットデータとした。メモリ 97から出力される伝搬関数値を 8ビットデータとした。乗算 器 92から出力されるデータについては、乗算結果のうちの下位 8ビットを捨てて、 8ビ ットデータとした。加減算器 93に入力するホログラム時系列信号 PDinを 16ビットデ ータとし、レジスタ 94から出力されるホログラム時系列信号 PDoutを 16ビットデータと した。
[0069] 以上のような構成の畳み込み積分演算装置を FPGA (Field Programmable Gate A rray)で実現した。各要素プロセッサ PEの回路規模は 400ロジックエレメント程度であ り、 18万ロジックエレメントおよび 9Mビットのメモリを有する FPGAに、他の周辺回路 を含めて 400個程度の要素プロセッサを集積することができた。このような FPGAを 2 0個程度用いて、実時間で計算機ホログラムを作成することができる畳み込み積分演 算装置を構成した。
[0070] なお、振幅および位相の双方を制御することができる 2次元空間光変調素子を用 いる場合には、図 1に示した構成のうち要素プロセッサ PE (j = 0〜n、i=0〜m)お ，
よびシフトレジスタ SR (j = l〜n)を 2組設け、一方の組で余弦のホログラム時系列信 号を発生させ、他方の組で正弦のホログラム時系列信号を発生させて、ルックアップ テーブルを用いて振幅および位相のホログラム時系列信号に変換すればょ 、。
[0071] (第 2実施形態）
[0072] 次に、本発明に係る畳み込み積分演算装置の第 2実施形態について説明する。第 2実施形態に係る畳み込み積分演算装置は、前の第 1実施形態に係る畳み込み積 分演算装置と比較すると、図 1に示した全体構成と略同様であるが、後述するように、 初期位相値発生部 40に格納される初期位相値が 2ビットデータである点で相違し、 また、要素プロセッサ PEの構成の点で相違する。
[0073] 図 3は、第 2実施形態に係る畳み込み積分演算装置における要素プロセッサ PEの 構成図である。この要素プロセッサ PEは、定数発生部 91B、乗算器 92、加減算器 9 3およびレジスタ 94を備える。定数発生部 91Bは、メモリ 30から出力された座標値す なわち再生距離 Z (第 1入力値)を入力するとともに、初期位相値発生部 40から出力 された初期位相値 P (第 2入力値)をも入力し、これら再生距離 Zおよび初期位相値 P に基づいて所定値を発生して、この所定値を伝搬関数値として出力する。乗算器 92 、加減算器 93およびレジスタ 94それぞれは、第 1実施形態におけるものと同様のも のである。
[0074] 定数発生部 91Bは、メモリ 98および符号調整器 99を含む。メモリ 98は、メモリ 30か ら出力された座標値すなわち再生距離 Z (第 1入力値)を入力するとともに、初期位相 値発生部 40から出力された初期位相値 P (第 2入力値)の上位ビットをも入力し、これ ら再生距離 Zおよび初期位相値 Pの上位ビットに応じた中間値を出力する。符号調整 器 99は、メモリ 98から出力された中間値を入力するとともに、初期位相値発生部 40 力 出力された初期位相値 P (第 2入力値)の下位ビットをも入力し、初期位相値 Pの 下位ビットの値に応じて中間値の符号を調整して、この符号を調整した中間値を伝 搬関数値として出力する。
[0075] 本実施形態では、初期位相値 Pは 2ビットデータであって、その（上位ビット，下位ビ ット）は、（0,0)、（0,1)、（1,0)または（1,1)で表される。ここで、下記 (12)式で表され る三角関数の加法定理を用いると、伝搬関数 Zpは下記 (13)式〜 (16)式の何れかで表 される。したがって、（13)式および (16)式それぞれの伝搬関数 Zpを用意しておけば、 これの符号を変更することで、他の (14)式および (15)式それぞれの伝搬関数 Zpを得 ることがでさる。
[0076] cos( Θ + Pm) = cos Θ cosPm― sin Θ sinPm -(12)
[0077] Zp(X,Y,Lo)= +{l/L(X,Y,Lo)}-cos{phs(X,Y,Lo)} ー(13)
[0078] Zp(X,Y,Lo)= -{l/L(X,Y,Lo)}-sin{phs(X,Y,Lo)} -(14)
[0079] Zp(X,Y,Lo)= -{l/L(X,Y,Lo)}-cos{phs(X,Y,Lo)} ー(15)
[0080] Zp(X,Y,Lo)= +{l/L(X,Y,Lo)}-sin{phs(X,Y,Lo)} ー(16)
[0081] そこで、初期位相値発生部 40には初期位相値 Pとして 2ビットデータが格納され、 カウンタ 10から出力される座標値 X, Yに対応する初期位相値 Pが初期位相値発生 部 40から出力され、その初期位相値 Pが各要素プロセッサに入力される。
[0082] メモリ 98は、 9ビットアドレスを入力し、 8ビットデータを出力するものである。このメモ リ 98に入力される 9ビットアドレスは、メモリ 30から出力される座標値 Zの 8ビットと、初 期位相値発生部 40から出力される初期位相値 Pの上位 1ビットとを含む。また、このメ モリ 98から出力される 8ビットデータは、入力される初期位相値 Pの上位 1ビットの値 に応じて、（13)式および (16)式の何れかで表される伝搬関数値 Zpである。
[0083] 符号調整器 99は、メモリ 98から出力される伝搬関数値 Zpを入力するとともに、初期 位相値発生部 40から出力された初期位相値 Pの下位ビットをも入力し、初期位相値 Pの下位ビットの値に応じて、入力した伝搬関数値 Zpの符号を調整して出力する。例 えば、符号調整器 99は、初期位相値 Pの下位ビットの値力 SOであれば、入力した伝搬 関数値 Zpの符号を反転して出力し、初期位相値 Pの下位ビットの値が 1であれば、入 力した伝搬関数値 Zpをそのまま出力する。
[0084] このようにして、本実施形態においても、定数発生部 91Bにより、再生距離 Zおよび 初期位相値 Pに応じて伝搬関数値 Zoが生成され出力される。乗算器 92、加減算器 9 3およびレジスタ 94それぞれの動作については、第 1実施形態の場合と同様である。
[0085] (第 3実施形態）
[0086] 次に、本発明に係る畳み込み積分演算装置の第 3実施形態について説明する。第 3実施形態に係る畳み込み積分演算装置は、前の第 1実施形態に係る畳み込み積 分演算装置と比較すると、図 1に示した全体構成と略同様であるが、後述するように、 初期位相値発生部 40の構成の点で相違する。
[0087] 図 4は、第 3実施形態に係る畳み込み積分演算装置における初期位相値発生部 4 0の構成図である。この初期位相値発生部 40は、 n進カウンタ 41、 m進カウンタ 42お よび組み合わせゲート回路 43を含む。
[0088] n進カウンタ 41は、図 1中のカウンタ 10に入力するクロック信号 PCLKの一部である 水平走査用クロック信号 PCLKを入力し、このクロック信号 PCLK のパルスを計数
H H
して、その計数値を組み合わせゲート回路 43へ出力する。 m進カウンタ 42は、図 1中 のカウンタ 10に入力するクロック信号 PCLKの一部である垂直走査用クロック信号 P CLK (水平走査用クロック信号 PCLKのキャリーアウト）を入力し、このクロック信号
V H
PCLKのパルスを計数して、その計数値を組み合わせゲート回路 43へ出力する。
V
[0089] 組み合わせゲート回路 43は、 n進カウンタ 41から出力された計数値データを入力 するとともに、 m進カウンタ 42から出力された計数値データをも入力して、これらの計 数値データの何れかのビットのデータに基づいて初期位相値 Pを発生し出力する。 例えば、 n進カウンタ 41が 4進カウンタであるとし、 m進カウンタ 42が 8進カウンタであ るとする。そして、組み合わせゲート回路 43は、 n進カウンタ 41から出力される 4ビット データのうちの最下位ビットを除く 3ビットデータ、および、 m進カウンタ 42から出力さ れる 8ビットデータのうちの最下位ビットを除く 7ビットデータに基づ 、て、初期位相値 Pを発生し出力する。
[0090] また、輝度値 Iを出力するメモリ 20は、図 5または図 6に示されるように、空間光変調 素子力も再生される像における各輝点位置が X方向および Y方向それぞれについて 空間光変調素子の画素ピッチの 2倍で周期的に配置されるよう、再生像上の各位置 の輝度値 Iを出力する。その為には、メモリ 20は、 X方向および Y方向それぞれにつ V、て周期的な各位置に非 0の輝度値 Iを格納し、他の位置に値 0の輝度値を格納して おく。
[0091] すなわち、図 5および図 6それぞれにおいて、空間光変調素子から再生される像に おける各位置は個々の最小単位の四角で示され、再生像における輝度値を有する 輝点の位置は黒く塗り潰した四角で示され、再生像における輝度値分布の 1周期分 の範囲は太線の矩形枠 BDで示されている。また、再生像における輝度値を有する 輝点の位置 (黒く塗り潰した四角）において、数字「0」は初期位相値の基準値を示し 、数字「1」は初期位相値が「基準値 + π Ζ2」であることを示し、数字「2」は初期位相 値が「基準値 + π」であることを示し、また、数字「3」は初期位相値が「基準値 + 3 π Ζ2」であることを示す。輝度値を有する輝点の初期位相値は、図 5では一定である のに対して、図 6では、 X方向については空間光変調素子の画素ピッチの 2倍で周期 的に設定されており、 Υ方向については空間光変調素子の画素ピッチの 4倍で周期 的に設定されている。
[0092] このような周期的な輝点配置および初期位相値の分布は、図 13に示される再生光 学系の場合のようにスペクトル光の一様ィ匕を厳密に行う必要がないときに好適である 。図 13に示される再生光学系において、再生距離 Loを Ommから 10.2mmまでの 0. 4mm刻みとして、各距離 Loに対応して伝搬関数を 256種類用意した。再生時の照 明光の波長 λを 0.635 μ mとした。画素ピッチ Pが 8.1 μ mであって画素数が 1920 X 1080の反射型の 2次元空間光変調素子（日立ディスプレイ社製の LSM18HDA 01M)を、焦点距離 40mmのレンズの前方 40mmの位置に配置した。また、伝搬関 数として余弦波ゾーンプレート半分とし、その伝搬関数の最大半径を考慮して、要素 プロセッ PEの数を 128 X 64とした。
[0093] 図 7は、図 5に示した輝点間隔および初期位相値の場合のレンズの後焦点面にお ける光強度分布を示す図である。図 8は、図 6に示した輝点間隔および初期位相値 の場合のレンズの後焦点面における光強度分布を示す図である。図 7および図 8そ れぞれにおいて、再生光を透過させるマスク開口部 Mは実線の矩形枠で示され、開 口部に到達する再生光に対して共役な波面が到達する領域の範囲は破線の矩形枠 で示され、 0次光が到達する位置は中央の黒丸で示され、また、到達する再生光 (物 体光）のピーク位置は黒丸 Pで示されて 、る。
[0094] 図 5に示した輝点間隔および一定の初期位相値の場合には、図 7に示されるように 、レンズの後焦点面における光強度分布において、 X方向および Y方向の双方につ いて 0次回折光と 1次回折光との中間に強いピークの黒丸 Pが存在する。この場合の 再生像は、次の 2つの理由力 好ましくはない。第 1に、 3次元再生像を構成する各 輝点の強度が一様であるほど、時に、再生像が平面に近く模様が少ないほど、レン ズの後焦点面における光強度分布において光ピークが局在化し、 0次平面内にある マスク開口部 Mを再生光が通過せず、 3次元再生像を観察することができない。この ことは、輝点を更に間引かなければならないことを意味し、空間光変調素子の解像度 を有効に利用することができない。第 2に、マスク開口部 Mをずらして再生光を通過さ せても、その通過する再生光は 0次光および 1次光が重なったものであることから、進 行方向が異なる 2種類の再生光が通過することになり、したがって、再生位置が異な る 2つの再生像が重なって観察されることになる。
[0095] これに対して、図 6に示した輝点間隔および初期位相値の場合には、図 8に示され るように、レンズの後焦点面における光強度分布においてマスク開口部 Mを通過する 光は、 5つの局在化した再生光からなるので、マスク開口部 Mの近傍に置かれた観 察者の瞳の全体に入射し、網膜上で 1つの再生像として結像することに寄与する。し たがって、目の水晶体の厚みを制御することにより、網膜上で結像または非結像とな る度合いは、瞳の中心のみを 1つの局在化した光が通過する場合と比較して大きくな り、観察者が得られる遠近感の感覚を向上させることができる。 産業上の利用可能性
本発明は、畳み込み積分演算装置に利用することができる。

Claims

請求の範囲
[1] 実質的に縦続接続された複数の要素プロセッサを備える畳み込み積分演算装置 であって、
前記複数の要素プロセッサそれぞれは、
第 1入力値および第 2入力値を入力し、これら第 1入力値および第 2入力値に基づ いて所定値を発生して、その所定値を出力する定数発生部と、
前記定数発生部から出力された前記所定値および第 3入力値を入力し、前記所定 値と前記第 3入力値とを乗算して、その乗算の結果である乗算値を出力する乗算器 と、
前記乗算器から出力された前記乗算値および第 4入力値を入力し、前記乗算値と 前記第 4入力値とを加減算して、その加減算の結果である加減算値を出力する加減 算器と、
前記加減算器カゝら出力された前記加減算値を入力し保持して出力するレジスタと、 を備え、
縦続接続された前段の要素プロセッサの前記レジスタから出力された前記加減算 値が、後段の要素プロセッサの前記加減算器に前記第 4入力値として入力して、前 記所定値と前記第 3入力値との畳み込み積分を行う、
ことを特徴とする畳み込み積分演算装置。
[2] 前記定数発生部は、
前記第 1入力値を入力し、この第 1入力値に応じた第 1中間値を出力する第 1メモリ と、
前記第 1メモリから出力された前記第 1中間値および前記第 2入力値を入力し、前 記第 1中間値と前記第 2入力値とを加算して、その加算の結果である第 2中間値を出 力する加算器と、
前記加算器力 出力された前記第 2中間値を入力し、前記第 2中間値に応じた前 記所定値を出力する第 2メモリと、
を含むことを特徴とする請求項 1記載の畳み込み積分演算装置。
[3] 前記第 2入力値は 2ビットデータであって、 前記定数発生部は、
前記第 1入力値および前記第 2入力値の上位ビットを入力し、これら前記第 1入力 値および前記第 2入力値の上位ビットの値に応じた中間値を出力するメモリと、 前記メモリから出力された前記中間値および前記第 2入力値の下位ビットを入力し 、前記第 2入力値の下位ビットの値に応じて前記中間値の符号を調整して、この符号 を調整した前記中間値を前記所定値として出力する符号調整器と、
を含む、
ことを特徴とする請求項 1記載の畳み込み積分演算装置。
[4] 計算機ホログラムを作成するのに用いられる畳み込み積分演算装置であって、前 記第 1入力値は再生距離であり、前記第 2入力値は初期位相値であり、前記定数発 生部から出力される前記所定値は前記再生距離および前記初期位相値に応じた伝 搬関数値であり、前記第 3入力値は輝度値であり、前記第 4入力値および畳み込み 積分の結果はホログラム時系列信号である、ことを特徴とする請求項 1記載の畳み込 み積分演算装置。
[5] 複数のアドレスを順次に発生し出力するアドレス発生部と、
前記アドレス発生部から出力されたアドレスを入力して、そのアドレスに応じた第 1 信号値を前記複数の要素プロセッサそれぞれへ出力する第 1信号値発生部と、 前記アドレス発生部から出力されたアドレスを入力して、そのアドレスに応じた第 2 信号値を前記複数の要素プロセッサそれぞれへ出力する第 2信号値発生部と、 前記アドレス発生部から出力されたアドレスを入力して、そのアドレスに応じた第 3 信号値を前記複数の要素プロセッサそれぞれへ出力する第 3信号値発生部と、 を更に備えることを特徴とする請求項 1記載の畳み込み積分演算装置。
[6] 前記第 2信号値発生部は、前記アドレス発生部力も出力されるアドレスの何れかの ビットのデータに基づいて第 2信号値を発生し出力する組み合わせゲート回路を含 む、ことを特徴とする請求項 5記載の畳み込み積分演算装置。
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