WO2006030885A1

WO2006030885A1 - ディスク装置

Info

Publication number: WO2006030885A1
Application number: PCT/JP2005/017114
Authority: WO
Inventors: Yoshikazu Katou
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2004-09-17
Filing date: 2005-09-16
Publication date: 2006-03-23
Also published as: CN101023481A; JPWO2006030885A1; US20080055778A1

Abstract

　本発明は、プリアンプと各種センサーアンプとが集積されたヘッドＩＣにおいて、プリアンプがリード動作中であっても、各種センサーアンプに対するレジスタ設定等の通信を可能にする。併せて、これまで通信に必要であった通信線を削除するディスク装置を提供するものである。ディスク装置（１００）はリード・ライトプリアンプと各種センサーアンプとが集積されたヘッドＩＣ（１），ＦＰＣ（２１）及びディスク装置制御回路部（３１）を備える。ヘッドＩＣ（１）の動作状態と各種センサーアンプの検出値は、アンプ／通信制御回路（９）にしたレジスタの値を設定及び読み出すことで行う。切換スイッチ（７），（３２）の切り換えによってリード信号差動出力線（２５），（２６）またはライト信号差動入力線（２７），（２８）を、通信線として兼用する。通信は通信制御回路（３４）とアンプ／通信制御回路（９）とが行う時分割した非同期通信で実現し、その通信信号のレベルはリード信号又はライト信号と同レベルにする。

Description

明細書

ディスク装置

技術分野

[0001] 本発明は、ヘッドァクチユエータ側とディスク装置制御回路基板とを接続する FPC ( Flexible Printed Circuit)上にプリアンプ及び各種センサーアンプ回路を集積したへッド ICを搭載する磁気ディスク装置等のディスク装置に関する。特に、シリアル転送によるレジスタの設定によってパラメータや動作モード等を制御するヘッド ICにおいて、その通信線の削減と、通信信号が再生信号に与える妨害を排除したディスク装置に関するものである。

背景技術

[0002] 近年、情報化社会における情報量の増カロと携帯機器利用の増大に伴い、ディスク装置の大容量化及び小型化，高速データ転送ィ匕が要求されてきている。このためデイスク装置は、記録密度（BPI: Bit Per Inch)の増加が著しくなつてきている。一方、こうした BPIの増加に伴い、各回路ブロックの統合及びインターフェース数の削減や各信号へのノイズの混入が問題となる。

[0003] 特に、微弱なヘッド読取信号を増幅するヘッド ICが搭載されたリード'ライトプリアンプ回路にノイズが加わると、リードデータにノイズが混入してしまうため、エラーレートが増加し、性能が低下するという不具合が生じる。

[0004] 図 8は従来のディスク装置のヘッド IC109と、マイコン等を含むディジタル回路側となるディスク装置制御回路 110のブロック図を示す。特にシリアル転送ラインのレジスタ設定によるリード'ライトプリアンプの機能設定を示すブロック図を示している。ヘッド ICとしてのリード'ライトプリアンプ回路 101が高機能になるにつれて機能設定用のレジスタが多数必要となる。例えば、ライト電流や MRヘッドの採用に伴うリード'センス電流の切替え、アクセス時のアクティブ ·モードとアクセス待ちでのパワーセーブ ·モードの設定等を行うために多数のレジスタが必要になる。

[0005] 従来技術は、たとえば特開平 11— 3502号公報に開示されている。この例によれば、図 8に示すように、リード'ライトプリアンプ回路内にレジスタ 102を内蔵し、シリアル転送によるレジスタ設定及び読み出しによって高機能化に対応させ、さまざまな回路定数の設定や回路の状態を読み出せるようにして、る。ここでシリアル転送ラインは、シリアルデータィネーブル信号 SDENを送る転送ライン 103、シリアル転送クロック S CLKを供給する転送ライン 104及びレジスタ設定データ SDATAを送る転送ライン 1 05の 3本で構成するのが一般的である。また、それらの信号レベルは 0〜3. 3Vや 0 〜5Vで作動する CMOSロジックや TTLレベルで決定される。

[0006] 図 9は、図 8のシリアル転送ラインによるレジスタ設定のためのタイミングチャートを示す。図 9において、シリアルデータィネーブル信号 SDENは、ハイ'ィネーブル信号である。通常は、ィネーブル時にデータがレジスタ 102にセットされたり、読み出されたりする。シリアル転送クロック SCLKは、データ'セット用のクロックである。この一例においては、立ち上がりエッジ、すなわち、ポジティブエッジでデータ'セットを行つている。シリアル転送データ SDATAは、シリアル転送クロック SCLKの立ち上がりで確定され、レジスタ 102に対する転送データを設定する。

[0007] さらに従来例では、ヘッド IC101のレジスタを設定するマイコン等のディジタル回路 101側には、レジスタ設定時以外はシリアル転送ラインをノヽィインピーダンス (Hi— Z )にするハイインピーダンス回路を設けている。リード'ライトプリアンプ回路として機能するヘッド ICのレジスタ設定に使用するシリアル転送ラインを、データ設定時以外は、ノ、ィインピーダンスにすることにより、信号ラインをマイコンを含むディジタル回路側とヘッド IC側を電気的に絶縁分離し、ディジタル回路側のノイズがヘッド ICに影響を及ぼさな、ようにすることが提案されて、る。

[0008] 近年、携帯機器利用が増大する中、ディスク装置のさらなる小型化が進んできている。こうしたディスク装置では複数の機能の異なる回路ブロックを、ひとつの ICにシステム化した、いわゆる、システムオンチップィ匕が図られている。今後はさらに、リード' ライトプリアンプも各種センサーアンプと統合されて 1つの ICに搭載されようとしている。これまでのリード'ライトプリアンプの単体機能のヘッド ICであれば、リード'ライト動作と通信動作を時間的に分離することも可能である。しかし、他のセンサーアンプも合わせて IC化すると、センサーアンプへの通信はリード'ライト動作に対して非同期であるため、リード動作中にもシリアル通信を行う必要がある。ここで、 IC化される他のセンサーアンプとしては、ディスク装置に一般的に装備される、たとえば、温度センサーアンプを挙げることができる。温度センサーアンプとしては、たとえば、温度によつて抵抗が変化する熱電対や電圧が変化するトランジスタのベース'ェミッタ間電圧（ Vbe)を検出.増幅するものが知られている。その増幅された電圧を AZD (アナログ Z ディジタル)変換してレジスタに記憶し、マイコン等によって、そのレジスタを読み出すことで、ディスク装置の温度を知ることができる。ディスク装置の高密度化に伴い、マイコンは温度に応じてリード信号の等化特性を、きめ細かに微調整する必要がある。また、最近ではディスク装置の温度を常に監視することが重要になってきている。

[0009] しかしながら、従来の構成ではシリアル転送ラインを Hi— Zハイインピーダンスにしている間はレジスタに対して、設定及び読み出しが行えないという不具合が生じる。さらに、ヘッド ICと通信を行うためには 3線の通信線が必要となる。ヘッド ICとマイコン等のディジタル回路側とを結線するコネクタのピン数を消費するため、ディスク装置の小型化への障害となっている。

発明の開示

[0010] 本発明は、リード'ライトプリアンプと各種センサーアンプとが IC化されたヘッド ICにおいて、従来の不具合を解決するものである。リード'ライトプリアンプカ^ード動作中であっても、各種センサーアンプに対するレジスタ設定等の通信を可能にするものである。これまで通信に必要であった通信線を排除するとともに、その通信信号がリード信号に妨害を与えることなく継続して良好なリード動作を行えるディスク装置を提供する。

[0011] 本発明のディスク装置は、ディスク媒体のトラックを横切る方向にヘッドを移動させるァクチユエータと、装置筐体に具備されたマイコン等を含むディジタル制御回路基板とを、 FPCによって電気的に接続する。リード'ライトプリアンプと各種センサーアンプとが集積されたヘッド IC力 FPC上に搭載されるとともに接続されている。ヘッド ICの動作状態は、その内部に持つレジスタの値によって変更することができる。また、へッド ICが検出した各検出値はレジスタに格納する。これによつて、ディジタル制御回路側からの通信によって、読み出しが可能になる。そして、前記、通信はライト信号の入力線及びリード信号の出力線のどちらか一方か、または両方を兼用する。 [0012] さらに、ライト信号の入力線とリード信号の出力線は、それぞれ差動 2線式とし、対配線されるとともに、信号レベルもリード信号あるいはライト信号と同レベルにして通信を行う。

図面の簡単な説明

[0013] [図 1]図 1は本発明の実施の形態 1にかかるディスク装置のブロック図である。

[図 2A]図 2Aは本発明の実施の形態 1にかかる通信制御回路の詳細なブロック図である。

[図 2B]図 2Bは本発明の実施の形態 1にかかるアンプ Z通信制御回路の詳細なプロック図である。

[図 3]図 3は本発明の実施の形態 1にかかる通信手法を説明するタイミングチャートである。

[図 4]図 4は本発明の実施の形態 2にかかるディスク装置のブロック図である。

[図 5]図 5は本発明の実施の形態 2にかかる通信手法を説明するタイミングチャートである。

[図 6]図 6は本発明の実施の形態 2にかかる通信手法でヘッド ICへの設定を説明するタイミングチャートである。

[図 7]図 7は本発明の実施の形態 2にかかる通信手法でヘッド IC力の読み出しを説明するタイミングチャートである。

[図 8]図 8は従来例のディスク装置を示すブロック図である。

[図 9]図 9は従来例に力かる通信手法を示すタイミングチャートである。

符号の説明

[0014] 1 ヘッド

3 リードアンプ

6 ライトアンプ

7, 32 切換スィッチ

8, 33 双方向バッファ

9, 74 アンプ Z通信制御回路

10, 35 発振器 (OSC) 15 温度センサー

16 温度センサーアンプ

17, 20 AZD変

18 ショックセンサー

19 ショックセンサーアンプ

21 FPC (Flexible Printed Circuit)

22 正電源信号線

23 負電源信号線

24 グランド信号線

25, 26 リード信号差動出力線

27, 28 ライト信号差動入力線

29 リード.ライト信号線

30 フォールト信号線

31 ディスク装置制御回路部

34, 75 通信制御回路

36 システムコントローラ

70 イネ一ブル信号線

100 ディスク装置

発明を実施するための最良の形態

[0015] 以下本発明の実施の形態について、図面を参照しながら説明する。

[0016] (実施の形態 1)

図 1は、本発明の実施の形態 1にかかるディスク装置のブロック図である。ディスク装置 100はヘッド IC1,ディスク装置制御回路部 31を備える。ヘッド IC1とディスク装置制御回路部 31は FPC21によって接続される。ディスク装置 100はさらにリードヘッド 2,ライトヘッド 5及びショックセンサー 18を備える。

[0017] ヘッド IC1には、 IC化されたリードアンプ 3,ライトアンプ 6が搭載されている。ヘッド I C1はさらに切換スィッチ 7,双方向ノッファ 8及びアンプ Z通信制御回路 9を備える。さらに OSC10,温度センサー 15,温度センサーアンプ 16を備え、さらに AZD変換器 17, 20を備える。

[0018] さらにヘッド IC1には各種の入.出力端子が用意されている。ヘッド IC1は後述の F PC21に搭載、接続され、 FPC21を介してディスク装置制御回路部 31との間で信号授受を行う。

[0019] ディスク装置制御回路部 31は、切換スィッチ 32,双方向バッファ 33,通信制御回路 34, OSC35及びシステムコントローラ 36を備える。システムコントローラ 36には、図示しないリードチヤネノレ，マイコン，ノヽードディスクコントローラ，サーボコントローラ及びメモリー等が搭載されている。又、ディスク装置制御回路部 31には各種の入 '出力端子が配設されている。これらの入 ·出力端子は FPC21を介して前述のヘッド IC1 との間で信号の授受を行うために用意されている。

[0020] ヘッド IC1とディスク装置制御回路部 31は、 FPC21に配設された各種の信号線 22 〜30を介して電気的に接続される。正電源 (以降 VAA)信号線 22,負電源 (以降 V EE)信号線 23,グランド（以降 GND)信号線 24はヘッド IC1に電源を供給するために用意されている。また、リード信号差動出力線 25, 26及びライト信号差動入力線 2 7, 28及びリード ·ライト信号線 29及びフォールト信号線 30が配設されて、る。

[0021] ヘッド IC1側に配置されるリードヘッド 2及びライトヘッド 5は、図示しな、ディスク上に記録された信号を感知し、ディスク上にデータを記録する。リードアンプ 3及びライトアンプ 6はヘッド IC1内に集積されて搭載されている。リードアンプ 3から出力されるリード信号の差動出力は、リード信号差動出力線 25, 26を介して出力される。また、ライト信号の差動出力はライト信号差動出力線 27, 28を介してライトアンプ 6に入力される。

[0022] 切換スィッチ 7, 32及び双方向バッファ 8, 33は連動して作動するように構成されている。これらの切換スィッチ及び双方向バッファは制御線 37, 40が Highレベルのとき H側に、 Lowレベルのときには L側にそれぞれ信号が流れるように構成されて！ヽる。

[0023] 発振器 10, 35は所定の周波数で発振する。発振器 10はアンプ Z通信制御回路 9 を駆動するための信号を作る。発振器 35は通信制御回路 34を駆動するための信号を作る。

[0024] アンプ Z通信制御回路 9はリードアンプ 3,ライトアンプ 6,温度センサーアンプ 16 及びショックセンサーアンプ 19を制御する。また、アンプ Z通信制御回路 9は双方向ノッファ 8を制御線 37を介して制御する。また、アンプ Z通信制御回路 9は、ディスク装置制御回路部 31との通信を制御する。

[0025] 通信制御回路 34はヘッド IC1との通信を制御する。温度センサー 15はヘッド IC1 の温度を検出し、その温度に応じた所定の電圧を出力する。温度センサー 15から出力された比較的小さな出力電圧は温度センサーアンプ 16によって AZD変換器 17 を駆動するに足りる大きさまで電圧を増幅する。温度センサーアンプ 16で増幅されたアナログ電圧は A/D変翻17によってディジタル信号に変換される。

[0026] ショックセンサー 18はディスク装置 100に加わる衝撃を検知する。ショックセンサーアンプ 19はショックセンサー 18に生じた比較的小さなアナログ電圧を所定の大きさまで増幅する。 A/D変 20はショックセンサーアンプ 19から出力されたアナログ電圧をディジタル信号に変換する。こうして変換されたディジタル信号によって、アンプ Z通信制御回路 9が制御される。

[0027] 次に各部の動作について説明する。リードヘッド 2,リードアンプ 3,ライトヘッド 5及びライトアンプ 6は従来のヘッド ICに搭載されており、既知の構成であるため詳細な説明は省略する。リードアンプ 3及びライトアンプ 6はアンプ Z通信制御回路 9に搭載されたレジスタの設定値を制御バス配線 11及び 12を介して受け取り、その設定値に応じてアンプゲインや帯域、バイアス電流、ライト電流等が調整される。

[0028] また、リードアンプ 3及びライトアンプ 6は、リードヘッド 2,ライトヘッド 5の動作が正常であるか否かのエラー情報をアンプ Z通信制御回路 9に出力し、前記レジスタの所定のエリアに格納する。そして、前記エラー情報はフォールト信号線 ₃₀を介して直接、ディスク装置制御回路部 31に出力する。エラー情報をどのような形式で出力するかは前記レジスタの設定によって選択する。

[0029] ここで、レジスタの設定値と各回路との関係について、一例をあげて説明する。例えば、 8ビットのアドレスに対応して 8ビットのデータ用のレジスタが割り当てられているとすると、合計で 2048ビットのデータを記憶できるレジスタ領域を定義できる。一般にはそれほどのビット数は必要なぐ必要に応じたアドレス領域のみ使用する。例として、アドレス 0番の 8ビットを用いてライトアンプのライト電流が設定される流れを以下に述ベる。データビット数として 8ビットあるので 256通りの電流値が定義できるが、 10mA ppから 73. 75mAppの電流振幅値を対応させる。すなわちデータが 1増えるごとにライト電流値が 0. 25mAの振幅が増加することになる。したがって、 50mAppのライト電流の振幅値にする場合は 160に相当する" 10100000"に 8ビットのレジスタを設定すればよい。この設定値は先に説明した制御バス 12を介してライトアンプ 6に出力され、ライトアンプ内に設けられたライト電流可変回路によってライト電流が調整される。

[0030] 次に、本発明の主要部であるアンプ Z通信制御回路 9及び通信制御回路 34の動作及びその通信手法について説明する。 RZW信号線 29にはリードとライトを切り換える信号が供給されている。この切り換え信号は、システムコントローラ 36の指令に基づき制御される。 RZW信号線 29の信号が Highレベルであるときは、リードの状態であり、 Lowレベルであるときはライトの状態として設定する。 RZW信号線 29の信号が Highレベルのとき、アンプ Z通信制御回路 9によって、制御線 38を介して切換スィツチ 7は接点 a側に接続される。

[0031] 同様に切換スィッチ 32も通信制御回路 34によって、制御線 39を介して接点 a側に接続される。逆に RZW信号線 29の信号力Lowレベルであるときは、切換スィッチ 7と切換スィッチ 32は共に接点 b側に接続される。したがって、双方向バッファ 8, 33は、リード状態時はライト信号の 2つのライト信号差動入力線 27, 28に接続される。ライト状態時はリード信号差動出力線 25, 26が接続されることになる。ディスク装置の電源が投入された直後は通信制御回路 34が送信側、アンプ Z通信制御回路 9が受信側で初期化される。

[0032] アンプ Z通信制御回路 9と通信制御回路 34の詳細な動作について、図 2A,図 2B のブロック図及び図 3のタイミングチャートを用いて説明する。図 2Aは図 1に示した通信制御回路 34の内部構成を示すブロック図である。図 2Bは同様にアンプ Z通信制御回路 9の内部構成を示すブロック図である。図 2A,図 2Bにおいて、同じ符号は同じ機能を有する。

[0033] 図 2Aに示した通信制御回路 34及び図 2Bに示したアンプ Z通信制御回路 9は各別に、通信に用いるデータを記憶するレジスタ 1,レジスタ 2· · ·レジスタ Nを備えたレジスタ群 60と、レジスタ群 60の各レジスタの値を選択して出力するマルチプレクサ（ MUX) 41を備える。また、送信を制御する送信コントローラ 42、送信するデータをシリアルデータに変換するロード機能付シフトレジスタ 43を備える。さらに、通信制御回路 34及びアンプ Z通信制御回路 9は、各別にロード機能付シフトレジスタの出力を制御するアウトプットィネーブル付のバッファ 44を備えている。

[0034] 図 2Aに示した制御線 39は図 1に示した制御線 39と同じであり、双方向バッファ 33 に接続されている。通信制御回路 34及びアンプ Z通信制御回路 9はさらに、シリアルデータをパラレルデータに変換するシフトレジスタ 46,受信データの立下りエッジを検出する立下りエッジ検出回路 47,基本クロックカゝら通信クロックを生成する通信クロック生成回路 48及びシフトレジスタ 46のデータをホールドするためのパルスを作り出すホールドパルス生成回路 49を備えて!/、る。 OSC35は通信クロック生成回路 48 を駆動するための基本パルスを作り出す発振回路である。

[0035] 通信制御回路 34及びアンプ Z通信制御回路 9はさらに、受信データレジスタ 51, 受信アドレスレジスタ 52,受信コマンドレジスタ 53及びノリティーチエックレジスタ 54 を備える。

[0036] さらに通信制御回路 34及びアンプ Z通信制御回路 9は、受信コントローラ 55,送受信タイマー兼双方向バッファコントローラ 56を備える。受信コントローラ 55は受信した内容に応じて受信処理を行う。送受信タイマー兼双方向ノッファコントローラ 56は送信コントローラ 42及び受信コントローラ 55からの指令に基づき、所定の時間をカウントする。カウントの状態に応じて双方向バッファ 33を制御する。こうして、制御線 40 を介して双方向バッファ 33が制御される。

[0037] 図 2Aに示した送受信タイマー兼双方向バッファコントローラ 56は制御線 40を介して双方向バッファ 33を制御する。図 2Bに示した送受信タイマー兼双方向バッファコントローラ 56は制御線 37を介して双方向バッファ 8を制御する。

[0038] 図 2Aに示した制御線 39, 40及び図 2Bに示した制御線 37, 38は図 1に示したそれらのものと同じである。

[0039] 図 3は通信に用いる信号フォーマットを示す。 RS232C通信に用いられる非同期通 1 方式る UART (Universal Asynchronous Receiver Transmitter)をム張した ¾のを示す。 RS232Cではスタートビット STBを 1ビット、データ長を 8ビット、ノリティービット PBを 0ビット、ストップビット SPBを 1ビットとして、送信側と受信側の配線を分離している。

[0040] 実施の形態 1ではスタートビット STBを 1ビット、データ長 18ビットをコマンドビット CB として 2ビット、アドレスビット ABとして 8ビット、レジスタデータビット RDBを 8ビットに分けた。さらにパリティ一ビット PBとして 1ビット、ストップビット SPBを 1ビットとした。コマンドビット CBの 2ビットで、設定要求コマンド（00)，受信要求コマンド（01)、要求 OK コマンド（10)、要求 NGコマンド（11)を定義する。スタートビット STBは常に Lowレべルとし、ストップビット SPBは常に Highに設定している。ノリティービット PBは全ビットの排他的論理和になっており、受信したデータの照合が可能である。

[0041] 次に、ヘッド IC1内のレジスタに所定の値を設定するときの流れについて図 1,図 2 A,図 2B及び図 3を用いて説明する。通信制御回路 34では、まずシステムコントローラ 36がレジスタ群 60にあらかじめ設定値を格納し、設定するレジスタのアドレス番号を送信コントローラ 42に指示する（図示せず)。ここで設定値は、たとえば前述したライト電流値を 50mAppに設定する場合であれば、アドレス 0番に 160に相当する" 101 00000"の 8ビットのデータを設定する。送信コントローラ 42は前記指令に基づき、 MU X41を制御し、所定のレジスタ値をロード機能付シフトレジスタ 43にロードさせる。また、設定要求コマンド、アドレス、制御ビット（スタートビット STB、ストップビット SPB、ノリティービット PBをいう）も同時にロードする。その後、送信コントローラ 42は、通信クロック生成回路力入力される送信クロックごとに、前記ロード機能付シフトレジスタ 43のデータをシフトし、図 3に示した信号フォーマット SFと同じビット列になるようにバッファ 44及び入出力線 39を介して出力する。

[0042] 送信コントローラ 42は全ビット列を出力した後、送受信タイマー兼双方向ノッフアコントローラ 56に対して、受信データを受信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ 56において、タイマーが起動している間は、制御線 40を介して双方向バッファ 33を L側の受信状態に切り換えるとともに、バッファ 44の出力をデイスエーブルにする。一方、アンプ Z通信制御回路 9内ではェッジ検出回路 47が入力された受信データのスタートビットの立下りを検出し、エッジパルス EPを生成する。通信クロック生成回路 48はエッジパルス EPでもって、内部の通信データのビット周期をカウントするカウンターをリセットし、所定の値をデコードすることによって、サンプリングクロックパルス SCPを生成する。このサンプリングクロックパルス SCPのサンプルレートは一般的にボウレートと呼ばれる。

[0043] OSC10と OSC35の発振周波数が多少ずれて、ても受信データの安定な領域をサンプルすることができる。そして、入力された受信データはシフトレジスタ 46に入力され、前記サンプリングクロックパルス SCPでもって順次シフトされる。ホールドパルス生成回路 49は、前記立下りエッジパルス EP及びサンプリングクロックパルス SCP、スタートビット STPの検出をもとに、データをホールドするタイミングを示すホールドパルス HPを生成する。前記ホールドパルス HPに基づき、受信データレジスタ 51はレジスタデータビット RDBを、受信アドレスレジスタ 52はアドレスビット ABを、受信コマンドレジスタ 53はコマンドビット CBを、ノリティーレジスタ 54はノリティービット PBをそれぞれ格納する。

[0044] 受信コントローラ 55は各レジスタ 51〜53の各ビットの排他的論理和を行い、ノリティービットと照合し受信データの信頼性を確認する。この照合で誤りが無ければ、レジスタ群 60のうちの受信したアドレスのレジスタに受信データを格納する。その後、送受信タイマー兼双方向バッファコントローラ 56に対して、送信データを送信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ 56 は、タイマーが起動している間は、制御線 37を介して双方向バッファ 8を送信状態に切り換えるとともに、バッファ 44の出力をイネ一ブルにする。

[0045] さらに、受信コントローラ 55は送信コントローラに指示を与え、受信したデータ及びアドレスにカ卩えて、上記の照合で誤りが無ければ要求 OKコマンドを、誤りがあれば要求 NGコマンドを付カ卩したビット列でもって通信制御回路 34に向けて送信する。この送信データは、通信制御回路 34で既に説明した同じ受信手順で受信を行い、以前に送った送信データと照合し、誤りが無ければ送受信処理を終了する。しかし、要求 NGコマンドが受信されたりして、以前に送った送信データとの照合で誤りがあった場合は再度送受信の処理を繰り返す。

[0046] 次にヘッド IC1に具備されているレジスタの値を読み出すときの流れについて説明する。 [0047] 通信制御回路 34では、まずシステムコントローラ 36が、ヘッド IC1より読み出すレジスタのアドレス番号を送信コントローラ 42に指示する（図示せず)。送信コントローラ 4 2は上記指令に基づき、ロード機能付シフトレジスタ 43に受信要求コマンド，アドレス ,データ及び制御ビットをロードする。但し、レジスタデータビット RDBは全てゼロとする。その後、送信コントローラ 42は、通信クロック生成回路カゝら入力される送信クロックごとに、上記ロード機能付シフトレジスタ 43のデータをシフトし、図 3に示した信号フォ一マット SFと同じビット列になるようにシリアルデータを出力線 44より出力する。

[0048] 送信コントローラ 42は全ビット列を出力した後、送受信タイマー兼双方向ノッフアコントローラ 56に対して、受信データを受信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ 56は、タイマーが起動している間は、制御線 40を介して双方向バッファ 33を受信状態に切り換えるとともに、ノッファ 44の出力をデイスエーブルにする。一方、アンプ Z通信制御回路 9内では先に述べた同処理でもって受信したビット列のうち、受信データレジスタ 51はレジスタデータビット R DBを、受信アドレスレジスタ 52はアドレスビット ABを、受信コマンドレジスタ 53はコマンドビット CBを、ノリティーレジスタはノリティービット PBをそれぞれ格納する。

[0049] 受信コントローラ 55は各レジスタ 51〜53の各ビットの排他的論理和を行い、ノリティービットと照合し受信データの信頼性を確認する。受信コントローラ 55は、前記照合で誤りが無ければ、レジスタ群 60のうちの受信したアドレスのレジスタを送信することを送信コントローラ 42に指示する。そして同時に、送受信タイマー兼双方向バッファコントローラ 56に対して、送信データを送信するのに十分な時間のタイマーを起動する。送受信タイマー兼双方向バッファコントローラ 56は、タイマーが起動している間は、制御線 37を介して双方向バッファ 8を送信状態に切り換えるとともに、ノッファ 44 の出力をイネ一ブルにする。さらに、送信コントローラ 42は受信コントローラ 55の指示を受け、前記照合で誤りが無ければ、レジスタ群 60のうちの受信したアドレスのレジスタ値に、要求 OKコマンド，アドレス及び制御ビットを付カ卩したビット列でもって通信制御回路 34に向けて送信する。また、上記照合で誤りがあれば、レジスタ群データビットは全てゼロとし、要求 NGコマンド，アドレス及び制御ビットを付カ卩したビット列でもつて通信制御回路 34に向けて送信する。この送信データは、通信制御回路 34において、先に説明した同じ受信手順で受信を行う。ノ^ティ一ビットの照合と以前に送った送信データの要求アドレスとの照合を行い、誤りが無ければ送受信処理を終了する力要求 NGコマンドが受信されととき或いは照合において誤りがあった場合は再度送受信の処理を繰り返す。

[0050] 以上のような通信手段を用いることにより、従来必要であった SDATA, SCLK, S DEN (図 9参照）のシリアル通信線の 3つの配線が不要となり、ヘッド ICとディジタル制御回路側とを接続する FPCのピン数を削減することができる。この結果、ディスク装置の筐体に取り付けられる回路基板におけるコネクタ (FPC)の実装面積を削減することができ、ディスク装置の更なる小型化が可能となる。

[0051] さらに、送受信にかかわる処理回路は上記説明のようにディジタル信号処理回路で構成されるが、 0. 5V〜1. 5V程度の低電源電圧駆動の IC用ロジックセルを用いた処理回路で構成され、リードアンプ回路のリード信号へのノイズの漏れ込みに対し考慮する。また、ライト信号及びリード信号は片側 300mVpp程度の LVDS (Low Voltag e Differential SCSI)規格『TIAZEIA- 644』の信号レベルであることから、ライト信号のインターフェースに用いられている LVDSドライバー及びレシーバと同じ IC用セルを通信のインターフェースに用いる。

[0052] このように構成することで、従来では 3. 3Vや 5. 0Vの CMOSまたは TTLレベルの信号レベルでシリアル通信していたもの比べて、 1. 5dB以上もクロストーク成分を削減することができる。また、差動 2線式の対配線で配線されるため、通信時に発生する高周波成分のノイズが差動間の容量結合により緩和され、電源グランドへの影響を低減することができる。従って、ヘッド IC1がリード状態にあっても通信による信号ノィズがリード信号に妨害するという不具合を抑止することができ、ヘッド IC1のレジスタ設定や読み出しを行いながら良好なリード信号が得られるディスク装置を提供することがでさる。

[0053] なお、実施の形態 1では、リード信号出力線とライト信号入力線の両方を通信線として利用する方法について説明した。しかし、ライト Zリードプリアンプ回路と一緒に集積されるセンサーアンプの種類や icのゲート規模の削減のために、どちらか一方を用いるものとしても何ら支障は起こらない。例えば温度センサーで検知される装置温度は、非常に短い時間内で上下するようなパラメータではないため、比較的短時間で処理されるライト動作ではモニタする必要がない。したがって、ライト中は通信する必要がな!、ため、通信線の兼用はライト信号入力線のみでよ、。

[0054] また、実施の形態 1では双方向バッファの切り換えは、互いに非同期であるため、切り換えタイミングにずれが生じ、両方が出力されるという不具合が起こりうる。しかし、出力に用いる回路にオープンコレクタ形式を用いて、配線途中にプルアップ抵抗を接続し、双方が出力状態であっても信号レベルが Highレベルであるためオープンコレクタのトランジスタはオフ状態にするような配慮がなされている。

[0055] (実施の形態 2)

図 4は、本発明の実施の形態 2にかかるディスク装置のブロック図である。図 4にか力る主な構成要素について以下に説明するが、図 1と等しい機能を有するものは同じ符号を用いた。図 4において、ヘッド IC1はリードアンプ 71,シリアルクロック生成器 7 2及びアンプ Z通信制御回路 74を備える。リードアンプ 71は図示しない発振器を内蔵し、シリアルクロック生成器 72, 73はリードアンプ 71からの出力信号に対し、所定のフィルタを通過させコンパレータによって通信用のシリアルクロックを生成する。ァンプ Z通信制御回路 74は図 1に示したアンプ Z通信制御回路 9とほぼ同じ機能を有し、各アンプのレジスタ設定の制御と通信を制御するアンプ Z通信制御回路である。実施の形態 2のアンプ Z通信制御回路 74は実施の形態 1のものとは通信方式が異なるので異なる符号を用いた。

[0056] ディスク装置制御回路部 31はシリアルクロック生成器 73,通信制御回路 75を備える。通信制御回路 75は図 1に示した通信制御回路 34とほぼ同じ機能を有する力通信方式が異なるので異なる符号を用いた。なお、通信制御回路 75から出力される通信のイネ一ブル信号をとりだすためにィネーブル信号線 70を配設したことでも実施の形態 1 (図 1参照）とは相違する。

[0057] 次に図 4に示した実施の形態 2にかかる動作について、図 5,図 6及び図 7のタイミングチャートを用いて説明する。

[0058] 図 5においては、ハードディスク等のディスク装置の記録媒体に記録されているサーボデータの再生信号 SDRを示している。図 5から理解できるように、サーボデータの再生信号 SDRはプリアンブル PA、シンクマーク SM、トラック 'セクタ一ナンバー T

SN、 a,b,c,dバースト BSTad、ギャップ信号 GP力もなるデータで構成されている。それぞれの信号の役割は既知の技術であるため詳述は省略する。プリアンブル PAは単一周波数の矩形波が記録されており、 PLL (Phase Locked Loop)や AGC (Autom atic Gain Control)のロックのために使用される。また、シンクマーク SMはサーボデータの周期に信号処理の周期を同期させるために用いる。さらにトラック ·セクタ一ナンバー TSNは一般にグレイコードィ匕したアドレス番号がサーボデータごとに割り当てられている。 a,b,c,dバースト BSTadはサーボの相対位置情報を表し、ギャップ信号 GP はユーザーデータを記録するときの回転ジッタを吸収するために用意されている。

[0059] 図 5を参照すると、再生信号 SDRの下段にはプリアンブル PAを拡大した波形を示しており、一定周波数の記録信号の再生波形になっている。

[0060] ここで、プリアンブル PAが図 4に示したシリアルクロック生成器 72, 73に入力されると、所定のフィルター処理がなされ、プリアンブル P Aの拡大信号 PAFに整形される。前記フィルター処理に必要なフィルター特性にっ、ては特に言及しな、が、記録媒体における記録再生系で失われる周波数成分を補償するものであればょ、。例えば

、磁気記録であれば積分検出で用いられる低域補償型のフィルターやマッチドフィルター等が考えられる。

[0061] 図 4のシリアルクロック生成器 72, 73では、図 5に示した信号波形 PAFを所定のレベル SREFで比較して波形整形処理を行うと、シリアルクロック SCを生成して出力する。図 4のシリアルクロック生成器 72から出力されるシリアルクロック SCはアンプ/通信制御回路 74に入力され、シリアルクロック生成器 73から出力されるシリアルクロック SCは通信制御回路 75に入力される。通信制御回路 75にはシステムコントローラ 36 から、サーボデータの始まりと終わりのタイミングを知らせるサーボゲート信号が入力されており、シリアルクロック SCとサーボゲート信号から、図 5に示したィネーブル信号 ESが生成され出力される。

[0062] 図 6は通信制御回路 75からアンプ Z通信制御回路 74へレジスタを設定するときの通信フォーマットを示している。図 6において、その最上段に示した信号は図 5のイネ一ブル信号 ESに相当する。 [0063] 通信制御回路 75は、ィネーブル信号 ESとシリアルクロック SCに合わせて、図 6のシリアルデータ SDを出力する。このシリアルデータ SDは、配線 39、双方向バッファ 3 3、切換スィッチ 32、ライト信号差動入力線 27· 28、切換スィッチ 7、双方向バッファ 8 、配線 38を経て、アンプ Z通信制御回路 74に送り届けられる。

[0064] 図 6に示したシリアルクロック SCは、図 5に示したシリアルクロック SCに相当する。また、図 6において、制御線レベル VCは制御線 37, 40のレベル状態を示している。制御線レベル VCは Highレベルであるときに、双方向バッファ 8, 33はともに H側の信号の流れに添うように構成して、る。シリアルデータ SDは第 1ビットが RZWビットを示し、次の 8ビットがレジスタのアドレスで、さらに 8ビットがそのアドレスのレジスタおけるデータとなっている。そして、前記 RZWビットが Lowレベルであるときは通信制御回路 7 5からアンプ Z通信制御回路 74へのレジスタ書き込みとなり、 Highレベルのときアンプ Z通信制御回路 74から通信制御回路 75へのレジスタ読み出しとなる。図 6では R /Wビットが Lowレベルであるので、アドレスビットに相当するアドレスのレジスタに、データビットの値が設定される。

[0065] 図 7は図 6と同じ信号を示しており、 RZWビットは Highレベルである。そして、制御線 37, 40がデータビットの期間に Lowレベルになっており、その期間は双方向バッファ 8、 33が L側に置かれ、アンプ Z通信制御回路 74が送信側になり、通信制御回路 75が受信側となる。このとき、通信制御回路 75が示すアドレスに相当するレジスタの値を、アンプ Z通信制御回路 74が送信する。

[0066] 以上のように、本発明の実施の形態 2では再生されるサーボデータのプリアンブル PAをシリアルクロック SCとしてデコードし、そのシリアルクロック SCを用いて同期シリアル通信を行っている。これにより、実施の形態 1では必要であった発振器 (OSC) l 0及び 35が不要となる。実施の形態 1で説明したように、低電源電圧駆動の IC用ロジックセルを用いた回路であっても、リードデータと非同期で発振器が常にクロックを生成している回路では、そのクロックが発生するノイズがわずかでもリードデータに妨害を及ぼす。

[0067] 特にユーザーデータの再生では非常にレベルが劣化した高周波信号が含まれているため、前記妨害が無視できなくなる。実施の形態 2では、容易なアナログフィルタとコンパレータとからシリアルクロック scを生成している。さらに、信号品質として高い SZNが得られるサーボデータのプリアンブルデータをもとに生成され、その期間にのみ通信を行うため、通信におけるクロック及びデータが発生する高周波ノイズによる妨害の影響も相対的に軽減される。このように、実施の形態 2では、実施の形態 1に比べ、通信による再生信号への妨害をさらに低減することができるため、ヘッド ICのレジスタ設定や読み出しを行いながら、より良好なリード信号が得られるディスク装置が提供することができる。

[0068] なお、実施の形態 2では通信による妨害がリード信号に与える影響を低減することに着目した構成としたために、ディスク装置がリード状態にない場合の通信に関して図示していない。し力し、サーボデータのプリアンブル PAのデータからシリアルクロック SCが生成されるため、ディスク装置がリード状態にないと通信を行うことができない。しかし、リードアンプ 3が擬似的なプリアンブル PAの再生信号を発生する発振回路を具備することで容易に行える。あるいは、リードアンプカ^ード状態にあるときだけ、実施の形態 2の通信を行い。リード状態にないときには従来と同様に 3線を用いたシリアル通信を行ってもよい。

[0069] 本構成によって、従来においては必要であったシリアル通信用の 3つの信号配線が不要となる。また、ヘッド IC1とディジタル制御回路側とを接続する FPC21のピン数を削減することができる。併せて、通信に用いる信号レベル力先に述べた TTLレベルまたは CMOSレベルから、リード'ライト信号と同レベルの数百 mV程度まで低くすることができる。これにより、通信時のクロストーク成分を 15dB以上低下させることができる。そして、差動 2線式の対配線で配線されるため、通信時に発生する高周波成分のノイズが差動間の容量結合により緩和され、電源グランドへの影響を低減することができる。

[0070] 近年、ディスク装置は携帯機器への利用が進みつつあり、超小型のディスク装置が望まれている。装置の小型化が進むにつれ、回路基板の集積度を高め、配線間距離の過密化を図らなければならない。このため、配線間のクロストークと回路ブロック間の配線数が小型化への大きな障害となる。本発明によれば、ヘッド IC内に各種センサーアンプを集積ィ匕した状態で、装置性能に大きく関わるリード信号へのクロストークを大きく低減することができるとともに、装置筐体内と回路基板とを電気的に接続するコネクタ配線数も同時に削減することができ、ディスク装置の大幅な小型化を実現することができる。

産業上の利用可能性

[0071] 本発明の構成によれば、リード Zライトプリアンプ回路と各種センサーアンプを 1つに集積したヘッド ICのレジスタ設定及び読み出しに伴う通信において、リード時はライト信号の差動入力線を、ライト時はリード信号の差動出力線を、通信線として利用する。併せて、通信に用いる信号レベルをライト入力信号の信号レベル又はリード出力信号の信号レベルと同レベルにすることで、通信時の信号ノイズを大きく低減することができる。

[0072] これにより、常時ヘッド ICとの通信を維持した状態で良好に再生信号を得ることができる。そして、従来必要であった通信線を削除することによって、ディスク装置の筐体に取り付けられる回路基板におけるコネクタの実装面積を削減することができ、超小型ディスク装置への展開が可能であるので産業上の利用可能性は高い。

Claims

請求の範囲

[1] ディスク媒体のトラックを横切る方向にリード及びライトヘッドを移動させるァクチユエータと、装置筐体上に備え付けられた装置制御回路との間を FPCによって電気的に接続し、前記 FPC上にリード Zライトプリアンプ回路と、 1つ以上のセンサーアンプが集積されたヘッド ICが搭載され、前記ヘッド ICの動作は、前記ヘッド ICに具備されたレジスタの値によって決定され、アンプが検出する検出値も前記レジスタに格納し、前記装置制御回路が前記レジスタへの値の設定及び読み出しに必要な通信線は、前記リード Zライトプリアンプ回路のリード信号出力線及びライト信号入力線のどちらか一方あるいは両方で兼用することを特徴とするディスク装置。

[2] 請求項 1記載のディスク装置において、通信線と兼用するリード信号出力線またはライト信号入力線が、差動信号を用いた対 2線方式であることを特徴とするディスク装置。

[3] 請求項 1記載のデイクス装置において、通信線と兼用するリード信号出力線またはライト信号入力線の信号レベルが、リード信号あるいはライト信号の信号レベルと、等し V、レベルで通信することを特徴とするディスク装置。

[4] 請求項 1記載のディスク装置において、前記ヘッド IC及び装置制御回路の双方に、同周波数で発振する発振器を具備し、前記発振器の発振周波数を所定数分周したサンプリングクロックのレートをボウレートとする非同期通信方式にて通信することを特徴とするディスク装置。

[5] 請求項 1記載のディスク装置において、前記ヘッド ICが再生するサーボデータのプリアンブル信号からシリアルクロックを生成するシリアルクロック生成回路がヘッド ICと装置制御回路の双方に具備され、前記シリアルクロックを元に同期通信方式にて通信することを特徴とするディスク装置。