[go: up one dir, main page]

WO2006004163A1 - データ伝送方法、データ伝送装置 - Google Patents

データ伝送方法、データ伝送装置 Download PDF

Info

Publication number
WO2006004163A1
WO2006004163A1 PCT/JP2005/012511 JP2005012511W WO2006004163A1 WO 2006004163 A1 WO2006004163 A1 WO 2006004163A1 JP 2005012511 W JP2005012511 W JP 2005012511W WO 2006004163 A1 WO2006004163 A1 WO 2006004163A1
Authority
WO
WIPO (PCT)
Prior art keywords
terminal
data
host
return signal
data bus
Prior art date
Application number
PCT/JP2005/012511
Other languages
English (en)
French (fr)
Inventor
Satoshi Shimoyama
Original Assignee
Advantest Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corporation filed Critical Advantest Corporation
Priority to JP2006528949A priority Critical patent/JP4594935B2/ja
Priority to US11/631,220 priority patent/US7644208B2/en
Publication of WO2006004163A1 publication Critical patent/WO2006004163A1/ja

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults

Definitions

  • the present invention relates to a data transmission method and a data transmission apparatus suitable for application to an apparatus in which a plurality of units are connected by a data bus line to achieve a common purpose, such as an IC test apparatus.
  • FIG. 11 shows an outline of a data transmission path of an IC test apparatus that has also used conventional power.
  • 1 is a host computer
  • 1A is a data transmitter provided in the host computer
  • 1B is a data receiver.
  • 2-1, 2-2,..., 2-n indicate terminals that operate according to instructions from the host computer 1, respectively.
  • Each terminal 2-1, 2-2, ..., 2-n is an IC test device.
  • 2-1 is a pattern generator
  • 2-2 is a timing generator
  • "-2 is a test head. Etc.
  • Each of the terminals 2-1, 2-2,..., 2-n has an input / output interface 3, and this interface 3 is connected in series to the outbound data bus line 4, and the outbound data bus line Data sent to itself through 4 is captured by interface 3 and is captured by each terminal 2-1, 2-2, ..., 2-n through each interface 3.
  • the data sent from each terminal 2-1, 2-2, ..., 2-n to the host computer 1 is the interface 3 of each terminal 2-1, 2-2, ..., 2-n 3 Is sent to the outgoing data bus line 4, and this data is provided to the host computer 1 through the backward data bus line 5, received by the data receiving unit 1 B, and taken into the host computer 1.
  • the outbound data bus line 4 and the inbound route data bus line 5 are laid between the host computer 1 and the terminal group, and the host computer 1 and each terminal 2-1, 2 A loop-shaped transmission line is formed between -2, ..., 2-n to exchange data. Therefore, the data bus line laying amount is doubled, the forward data bus line 4 and the return data bus line. There is a disadvantage that a thick cable is required when the IN 5 is bundled.
  • An object of the present invention is to propose a data transmission method capable of halving the cable laying amount and easily adding a terminal, and a data transmission apparatus operating with this data transmission method. To do.
  • the interfaces of the plurality of terminals are connected in series to the data nos line connected to the host, and the return signal generation unit is connected to the terminal connected to the farthest end position from the host in the plurality of terminals.
  • the data transmission method of the serial transmission method in which data exchanged between each terminal or each terminal power host or from each terminal is transmitted via each interface. Data power for each terminal sent from the host At the timing of reaching the terminal connected to the farthest end position, a return signal is sent from the return signal generator, and these return signals are sequentially connected to the data bus.
  • Each terminal returns to the host via the interface of each terminal, and each terminal transmits data to be transmitted from each terminal to the host in synchronization with the return signal, and each terminal synchronizes with the return signal. Data from is sent to the above host.
  • the present invention only the return signal generator provided in the terminal connected to the farthest end position of the data bus line is controlled to the power S enabled state and connected to the farthest end position.
  • a return signal is sent when a signal from the host arrives at the terminal. This return signal is sent back to the host through the same data bus line.
  • the terminal sends the data in synchronism with the timing when the return signal passes through its own interface.
  • the host can read the data by detecting the arrival of the return signal.
  • the bit position is assigned to each terminal in the data sent from each terminal. Therefore, the host can identify which terminal the data is from the bit position of the read data.
  • a single data bus line can be used bidirectionally,
  • the amount of cables used for in can be halved.
  • the diameter of the cable can be reduced, and the cable can be easily laid.
  • terminals can be easily added.
  • the data transmission apparatus can be used in the field of measuring equipment or the control equipment for transferring data between a large number of terminals.
  • FIG. 1 is a block diagram for explaining a data transmission method of the present invention.
  • FIG. 2A is a diagram showing examples of command words and data words in the write mode.
  • FIG. 2B is a diagram showing another example of a command word and a data word in the write mode.
  • FIG. 2C is a diagram showing still another example of the command mode and data word in the write mode.
  • FIG. 2D is a diagram showing examples of command words and data words in the read mode.
  • FIG. 2E is a diagram showing another example of a command word and a data word in the read mode.
  • FIG. 3 is a block diagram showing a configuration of a bidirectional interface used in a terminal adjacent to the host in the data transmission method of the present invention.
  • FIG. 4 is a block diagram showing the configuration of a bidirectional interface used in the farthest end terminal.
  • FIG. 5 is a block diagram showing a configuration example of a data capturing unit 17.
  • FIG. 6 is a time chart showing an operation example in the write mode.
  • FIG. 7 is a time chart showing an operation example in the read mode.
  • FIG. 8 is a block diagram for explaining an example of a data reading circuit capable of accurately reading data by the data transmission method of the present invention.
  • FIG. 9 is a timing chart for explaining the operation of FIG.
  • FIG. 10 is a timing chart for explaining another example of the operation of FIG.
  • FIG. 11 is a block diagram for explaining a conventional technique.
  • the data transmission method and data transmission apparatus according to the present invention are suitable for application to, for example, an IC test apparatus.
  • the host computer of the IC test equipment corresponds to the above-mentioned host 1, and each terminal such as a timing generator, pattern generator, waveform shaper, and logical comparator is cascaded to the data node under the control of the host computer.
  • the test head is at the farthest end position. Connected.
  • the return signal generation unit provided in the test head is set in an enabled state, and the return signal generation unit provided in the test head returns when the control signal sent from the host computer reaches the test head. A signal is transmitted, and this return signal is transmitted to the host computer via the interface of each terminal.
  • each terminal may send out data to be transmitted to the host computer or data to be transmitted to another terminal in synchronization with the return signal.
  • the bit position is assigned to each terminal in the data sent out by each terminal. Therefore, the host computer or other terminal that receives the data sent by each terminal power can identify the data of which terminal power based on the bit position of the transmitted data.
  • the timing of the incoming call is the same as the return signal and the data even if a delay is given on the data bus if the reception of data is started in synchronization with the arrival of the return signal sent by the terminal at the farthest end position. Therefore, there is no possibility that data will not be read.
  • FIG. 1 is a block diagram for explaining the outline of the data transmission method according to the present invention.
  • Host 1 and terminal 2-1, 2-2, ..., 2-n is the same force as in Fig. 11.
  • host 1 and terminal 2-1, 2-2, ... in n stages , 2-n are cascade-connected by a bidirectional bus 7, and a bidirectional interface is used as the interface 6 provided in each terminal 2-1, 2-2, ..., 2-n. Therefore, the transmission / reception unit 1C is used as a data transmission / reception means provided in the host 1.
  • Host 1 sends out a parallel n-bit command word (hereinafter simply referred to as a command) and a data word (hereinafter also simply referred to as data) toward each terminal 2-1, 2-2, ..., 2-n ( Hereinafter, this direction is referred to as a downward direction).
  • a command n-bit command word
  • data data word
  • each terminal 2-1, 2-2, ..., 2-n takes the data sent to itself from the data sent by the host.
  • the power of adding an address code indicating the address addressed to each terminal in each command, or assigned to each terminal in n-bit word data Bi Can be identified by the position.
  • each terminal When the return signal passes through each terminal 2- (n-l),... 2-2, 2-1, each terminal sends the data to be sent to the host 1 in synchronization with the return signal.
  • Terminal power When sending data to host 1, in a mode in which data of one terminal bit word specified by host 1 is sent to host 1 in synchronization with the return signal, and when all terminals are specified by host 1
  • the mode in which each terminal transmits data to the bit position previously assigned to the terminal in the n-bit mode can be selected by the command.
  • FIG. 2A shows an example of a parallel n-bit command word and a parallel n-bit data word.
  • the command word consists of 1 bit for the host 1 data read mode and write mode (R / W) for the terminal, the code PC ( ⁇ -1-k bit) indicating the type of processing that follows, and the address of the specified terminal.
  • the ADD (k bit) force also occurs, and the hatched area in the figure indicates the state in which those data are specified.
  • the write mode is selected, the address ADD is not specified (that is, all is set to “0”), and the data word DATA following the command word is written to all terminals.
  • Types of processing PCs include, for example, processing to set data in the terminal as an initial value necessary for terminal operation, and others.
  • FIG. 2B is also a case of the write mode, and shows an example of a command word and a data word when the host 1 writes a data word to one specific terminal designated by the command word address ADD.
  • FIG. 2C also shows the case of the write mode, and shows an example of the command word and data word when each terminal is set to the operable state or impossible state.
  • Command word address ADD No address is specified.
  • the bit position of n-bit word data DATA is assigned to each terminal! /. If bit b at each bit position is "0", the corresponding terminal is set to be inoperable, and if bit b force S "l", the terminal is set to be operable.
  • FIG. 2D shows an example of a command word when the host 1 executes a read mode in which data having terminal power is read and a data word sent from the terminal to the host. In Fig. 2D, a request is made to send data to one terminal specified by address ADD in the command word, and data DATA of the specified terminal bit word is sent to the host.
  • FIG. 2E also shows the case of the read mode.
  • the host 1 requests all terminals to transmit the terminal status, for example, the status of the return signal generation unit 19 described later with reference to FIGS. It shows an example of a mandword and an n-bit data word composed of 1 bit each sent out for all terminals.
  • Command word address ADD has no address specification.
  • each terminal sends 1-bit data d representing the status to the bit position assigned to each terminal in the n-bit word.
  • the status bit d is, for example, “0”, indicating that the return signal generation unit 19 is disabled, and “1” indicating the enabled state.
  • FIGS. 3 and 4 show two-way interfaces 6-1, 6-2,..., 6-n provided for the terminals 2-1, 2-2,.
  • the configurations of 6-1 and 6-n are shown.
  • a versatile interface is configured so that an interface having the same configuration can be used for any terminal.
  • Interface 6-1 shown in Fig. 3 is a bidirectional interface provided in terminal 2-1 that is closest to host 1 and connected to the location, and interface 6-n shown in Fig. 4 is connected to the farthest end location.
  • This is a bidirectional interface provided in the terminal 2-n.
  • the bidirectional node 7 includes a parallel n-bit bidirectional data bus 7a, a return signal line 7b, a control signal line 7c, a command control line 7d, and a clock line 7e.
  • Each bidirectional interface 6-1, 6-2, ..., 6-n has data bus connection terminals 11 and 12 connected to a bidirectional data bus 7a.
  • the data bus connection terminal 11 is connected to the data bus 7a in the upward direction (host side) when viewed from each terminal, and the data bus connection terminal 12 is connected to the data bus 7a directed to the next stage in the downward direction. Accordingly, the bidirectional data bus 7a is connected only to the data bus connection terminal 11 to the bidirectional interface 6-n connected to the farthest end, and the data bus connection terminal 12 toward the next stage is released. Speak.
  • the data bus connection terminal 11 connected to the host-side data bus 7a is connected to the output terminal of the upstream buffer NBU1 and the input terminal of the downstream buffer KBU1.
  • Upstream buffer NBU1 input terminal The data transmission unit 18 is connected, and the data transmission unit 18 is synchronized with the arrival of the return signal S.
  • the data capture unit 17 and the input terminal of the down buffer KBU2 are connected to the output terminal of the down buffer KBU1.
  • the data fetch unit 17 has a function of fetching data sent from the host 1 to itself, captures the data sent to itself, and sends the data to its own data processing unit (not particularly shown in FIG. 3). The process to pass is executed.
  • the output terminal of the downstream buffer KBU2 is connected to the data node connection terminal 12.
  • the data bus connection terminal 12 is connected to the input terminal of the upstream buffer NBU2, and the far-end bidirectional interface on the subsequent stage 2-n is also sent to the data bus connection terminal 11 through the data transmission unit 18. To send. In the interval where the return signal S is output from the return signal generator 19 described later, the upstream buffers NBU1 and NBU2 are enabled and the downstream buffer
  • the buffers KBU1 and KBU2 are disabled, and the upstream buffers NB1 and NB2 are disabled while the downstream buffers KBU1 and KBU2 are enabled during the interval in which no return signal is output.
  • FIG. 5 shows a configuration example of the data capturing unit 17 in the bidirectional interface of one terminal.
  • the data fetching unit 17 includes latches 17A and 17B, a comparing unit 17C, a decoding unit 17D, and a processing unit 17E.
  • the latches 17A and 17B fetch the n-bit command word and the n-bit data word delayed by one clock from the trigger trl and the trigger tr2 delayed by one clock from the bidirectional data bus 7a via the buffer KBU1.
  • the comparison unit 17 C is provided with the terminal power to which the interface board is attached via the terminal 25 through a k-bit identification code ID for identifying the terminal.
  • the comparison unit 17C only enables the enable signal En when the k-bit address ADD in the command word fetched into the latch 17A matches the terminal identification code ID or the k-bit address ADD is all "0". Is output to the data sending unit 18.
  • the command word is decoded by the decoding unit 17D, and the type of processing to be executed is designated to the processing unit 17E.
  • the processing unit 17E executes the designated processing on the data word held in the latch 17B.
  • the data sending unit 18 includes a data holding unit 18A, an OR gate 18B, and gates 18C and 18D.
  • the data holding unit 18A is provided with the transmission data S designated by the processing unit 17E shown in FIG. Gate 18C is normally open, the lower terminal
  • the gate 18D is opened by the enable signal En from the data acquisition unit 17, and when the return signal SR is received from the subsequent stage, the gate The data holding unit 18A is triggered through 18D, and the transmission data S held in the holding unit 18A is output to the data bus 7a.
  • each bidirectional interface 6-1, 6-2, ..., 6-n has a return signal output terminal 13, a return signal input terminal 14, a control signal output terminal 15, and a control signal input.
  • Terminal 16 command control input terminal 21, clock input terminal 22, command control output terminal 23, clock output terminal 24, identification code input terminal 25, return signal generator 19, and timing generator 26 And are provided.
  • Command control input terminal 21 receives command control signal CMDC sent from the host in synchronism with the sending of the command word, and is given to timing generator 26 via notch BU1 and command control output via buffer BU3. Output to terminal 23.
  • the command control output terminal 23 is connected to the command control input terminal 21 of the next stage terminal through the command control line 7d.
  • the clock CLK supplied from the host 1 to the clock input terminal 22 is supplied to the timing generator 26 via the notcher BU2 and also output to the clock output terminal 24 via the notcher BU4.
  • the clock output terminal 24 is connected to the clock input terminal 22 shown in the drawing through the clock line 7e.
  • the return signal generator 19 includes a pulse generator 19A, gates 19B and 19C, and an OR gate 19D. Based on the given clock CLK and command control signal CMDC, the timing generator 26 generates a trigger tr1 that gives the command word fetch timing and a trigger tr2 that gives the data word fetch timing one clock later. To do. Further, every time the command control signal CMDC is received, a reset signal Rs for resetting the data holding unit 18A of the data sending unit 18 is generated, and a pulse is generated as a return signal S to the pulse generator 19A of the return signal generating unit 19. Generate trigger tr3. However, every time the command control signal CMDC is received, a reset signal Rs for resetting the data holding unit 18A of the data sending unit 18 is generated, and a pulse is generated as a return signal S to the pulse generator 19A of the return signal generating unit 19. Generate trigger tr3. However, every time the command control signal CMDC is received, a reset signal Rs for resetting the data holding unit 18
  • the return signal SR generated by the pulse generator 19A is blocked by the gate 19B in all interfaces other than the farthest end interface.
  • the control signal output terminal 15 is connected to a common potential point in any bidirectional interface 6-1, 6-2, ..., 6-n. This control signal output terminal 15 is connected to the previous stage (host side). Is connected to the control signal input terminal 16 of the bidirectional interface through the control line 7c. Therefore, the control signal input terminals 16 of all other bidirectional interfaces 6-1, 6-2, except the bidirectional interface 6-n located at the farthest end are controlled by the bidirectional interface of each subsequent stage.
  • the return signal generator 19 is held in a disabled state by being connected to the common potential through the signal output terminal 15.
  • each terminal uses a bidirectional interface with the same configuration, but in FIG. 3, in the interface other than the farthest end bidirectional interface 6-n, the return signal generator 19 simply passes through the return signal S. It just works.
  • the trigger generator 19A When the data generated by the host 1 arrives at each bidirectional interface 6-1, 6-2, ..., 6-n via the bidirectional data node 7a, the trigger generator 19A inputs the trigger signal Generates a pulse with a pulse width of.
  • the gates 19B and 19C are controlled to be opened or closed by a control signal input to the control signal input terminal 16. That is, in the interface 6-n located at the farthest end, since the potential of the control signal input terminal 16 is H logic, the gate 19B is controlled to be open and the gate 19C is controlled to be closed.
  • the pulse generator 19A when the pulse generator 19A generates a pulse, this pulse is output as a return signal S to the return signal output terminal 13 through the gate 19B and the OR gate 19D.
  • control signal input terminal 16 is common to the other bidirectional interfaces 6-1, 6-2,. Since it is connected to the potential, the gate 19B is controlled to be closed and the gate 19C is controlled to be open. Therefore, in other interfaces, even if the pulse generator 19A generates a pulse, this pulse does not pass through the gate 19B and is not transmitted to the outside. Therefore, only the farthest end bidirectional interface 6-n transmits the return signal S.
  • the signal is input to the return signal input terminal 14 of the preceding bidirectional interface through the return signal line 7b.
  • the return signal S input to the return signal input terminal 14 is sent to the return signal generator 19.
  • data can be sent from the host 1 to each terminal using the bidirectional data bus 7a, and data can be sent back to the host power 1 of each terminal.
  • the interface between 6- (i-1) and 6-i is connected. Release the bidirectional bus cable to be connected from the terminals 11, 13, 15, 21, and 22 of the interface 6-i, and connect the open end of the bidirectional bus cable to the terminal 2-i 'interface 6-i' to be added.
  • Figure 6 shows the operation when the host writes data to the terminal in the write mode described in Figure 2B.
  • Lines HA, HB, and HC show the operation of host 1
  • lines TA to TG show the operation of the interface of one terminal specified by the address in the command field CMDW.
  • Command control signal CMDC line TB
  • CLK line HA
  • the specified terminal receives the clock CLK (line TA), command control signal CMDC (line TB), command word CMD W and data word (line TC), and the command word CMDW is captured by the trigger trl (line TD). (Line TF), the next trigger tr2 (line TE) fetches the data word DATAW (line TG).
  • FIG. 7 shows the operation when the host reads data from terminal 6-1 in the read mode described in FIG. 2D.
  • Rows HA to HD show host operations
  • rows T1A to T1G show terminal 2-1 interface operations
  • rows TnA to TnG show the farthest end terminal 2-n interface operations.
  • the host sends a command control signal CMDC (line HB) and command word CMDW (line HC) to the terminal in synchronization with the clock CLK (line HA).
  • Terminal 2-1 receives the command control signal CMDC (line TIB) and command word CMDW (line TIC) in synchronization with the clock CLK (line T1A), and captures the command word CMDW by trigger trl (line T1D) (line TIE).
  • the enable signal En (line T1F) is generated from the data fetch unit 17 and the data transmitter 18 is enabled.
  • the clock CLK (line TnA), the synchronized command control signal CMDC (line TnB), and the command word CMDW (line TnC) are received and the trigger trl
  • the command word CMDW is fetched by (line TnD) (line TnF).
  • the trigger tr3 (line TnE) is given to the pulse generator 19A to generate the return signal S and transmit it in the upstream direction.
  • the terminal 2-1 When the terminal 2-1 receives the return signal S (line T1G), it transmits the transmission data word S (line T1C).
  • Host 1 receives the return signal S (row HD) and data word S (row HC) from terminal 2-1, and receives the data.
  • FIG. 8 shows an example of a data reading circuit provided in the host 1.
  • This data reading circuit is composed of two cascade circuits 21 and 22 and two OR gates 23 connected vertically.
  • the positive phase clock CLK is input to the clock input terminals of the flip-flops FF1 and FF2 constituting the cascade circuit 21, and the reverse-phase clock is provided to the clock input terminals of the flip-flops FF3 and FF4 constituting the other cascade circuit 22.
  • Input CLK A flip-flop FF5 indicates a data latch flip-flop provided on the bidirectional data bus 7a.
  • a return signal is input to each data input terminal D of flip-flops FF1 and FF3 in the preceding stage of cascade circuits 21 and 22.
  • the data sent through the bidirectional data bus 7a can be surely read into the flip-flop FF5 constituting the data latch.
  • one data word is written or read each time the host sends a command word once.
  • to write or read multiple data words simply use multiple command words. It is possible by repeating the above-mentioned operation after sending out twice.
  • the specified number of data words can be written or read in one command transmission according to the contents of the command.
  • FIG. 9 and FIG. 10 show the situation.
  • Figure 9 shows the operation status when the cascade circuit 22 operating with the reverse phase clock * CLK first generates an edge for reading data.
  • the period of the clock CLK is 1Z2 of the period of the clock CLK in the description of FIGS.
  • FIG. 9A shows the data sent through the bidirectional data bus 7a (in this figure, only one word of parallel n bits is shown), and
  • FIG. 9B shows the return signal S.
  • the transmission signal is affected by the delay in the bidirectional data bus 7a and the return signal line 7b, and the phases of the leading edge and the trailing edge fluctuate as shown by hatching.
  • the flip-flop FF2 in the next stage reads the H logic output from the flip-flop FF1 at the rising edge of the clock P4, and outputs the H logic to the output side ( Figure 9E).
  • flip-flop FF3 operating with reverse phase clock * CLK is the falling edge of clock P2.
  • the flip-flop FF4 in the next stage reads the output of the flip-flop FF3 at the falling edge of the clock P3, and outputs the H logic to the output side (Fig. 9G).
  • the H logic output is applied to the clock input terminal of the flip-flop FF5 constituting the data latch through the OR gate 23 (FIG. 9H).
  • the timing at which the output of flip-flop FF4 rises to logic H is the timing T1 before the rise of flip-flop FF2 that operates with a positive phase clock.
  • Data can be read, and new data (NEW) is fetched and output at timing T1 (Fig. 91).
  • Figure 10 shows the situation when the cascade circuit 21 operating with the positive phase clock CLK first detects the arrival of the return signal.
  • flip-flop FF1 reads the logic of the return signal at the rising edge of pulse P3 of positive phase clock CLK.
  • flip-flop FF2 in the next stage reads the logic output in the previous stage at the rising edge of the next clock P4 ( Figure 10E).
  • the flip-flop FF3 operating with the reverse phase clock * CLK reads the logic of the return signal at the falling timing of the clock P3 (FIG. 10F).
  • flip-flop FF4 reads the H logic output of FF3 in the previous flip-flop at the falling edge of clock P4 ( Figure 10F). Since this rising timing is later than the rising timing of flip-flop FF2, the flip-flop FF5 that constitutes the data latch can eventually read data at the rising timing T2 of clock P4, and it is new at this timing T2. / Latch data (NEW) (Fig. 101).
  • the terminal 2-n at the farthest end transmits a return signal, and when this return signal passes through each terminal, the data is sent in synchronization with the return signal so that each host can send data to the host.
  • Data can be delivered to 1.
  • the data can be delivered to any terminal in the upstream direction.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Information Transfer Systems (AREA)
  • Computer And Data Communications (AREA)
  • Communication Control (AREA)

Abstract

　複数の端末の中のホストから最遠端位置に接続された端末に返送信号生成部を設け、ホストから発信された各端末向けのデータが、最遠端位置に接続された端末に到達したタイミングで、返送信号生成部から返送信号を発信させ、この返送信号を順次データバスに接続された各端末のインターフェースを経由してホストに返送すると共に、各端末は返送信号に同期して各端末からホストに伝送すべきデータ又は各端末から特定の端末に伝送すべきデータを発信し、返送信号に同期して各端末からのデータを上記ホスト又は端末に送り届ける。

Description

明 細 書
データ伝送方法、データ伝送装置
技術分野
[0001] この発明は例えば IC試験装置のように共通の目的を達するために、複数のユニット がデータバスラインで接続されて動作する装置に適用して好適なデータ伝送方法、 データ伝送装置に関する。
背景技術
[0002] 図 11に従来力も用いられている IC試験装置のデータ伝送路の概要を示す。図中 1 はホストコンピュータ、 1Aはホストコンピュータ 1に設けたデータ送信部、 1Bはデータ 受信部を示す。 2-1、 2-2、 · ··、 2-nはそれぞれホストコンピュータ 1の指示に従って動 作する端末を示す。各端末 2-1、 2-2、 · ··、 2-nは IC試験装置を例に採ると、例えば 2- 1がパターン発生部、 2-2がタイミング発生部、 "-2 がテストヘッド等とすることができ る。
各端末 2-1、 2-2、 · ··、 2-nはそれぞれに入出力用のインターフェース 3を有し、この インターフェース 3が往路用データバスライン 4に直列接続され、往路用データバスラ イン 4を通じて自己宛に送られて来たデータはインターフェース 3でとらえられ、各イン ターフェース 3を通じて各端末 2-1、 2-2、 · ··、 2-nに取り込まれる。
[0003] 各端末 2-1、 2-2、 · ··、 2-nから、ホストコンピュータ 1に送り込むデータは各端末 2-1 、 2-2、 · ··、 2- nの各インターフェース 3から往路用データバスライン 4に送り出され、こ のデータは復路用データバスライン 5を通じてホストコンピュータ 1に設けられて 、る データ受信部 1Bに受信され、ホストコンピュータ 1に取り込まれる。
発明の開示
発明が解決しょうとする課題
[0004] 上述したように、従来はホストコンピュータ 1と端末群との間に往路用データバスライ ン 4と復路用データバスライン 5とを敷設し、ホストコンピュータ 1と各端末 2-1、 2-2、… 、 2-nとの間でループ状の伝送路を形成し、データの授受を行っている。従ってデー タバスラインの敷設量は二重になり、往路用データバスライン 4と復路用データバスラ イン 5を束ねると太いケーブルが必要になる欠点がある。
また、端末を増設する場合にはケーブルの差し替えを行わなくてはならないため、 端末の増設時に手間が掛カる欠点がある。
[0005] この発明の目的はケーブルの敷設量を半減させることができ、また、端末の増設も 簡単に行うことができるデータ伝送方法及び、このデータ伝送方法で動作するデータ 伝送装置を提案しょうとするものである。
課題を解決するための手段
[0006] この発明によれば、ホストに接続されたデータノ スラインに複数の端末のインターフ エースが直列接続され、複数の端末の中のホストから最遠端位置に接続された端末 に返送信号生成部が設けられており、ホストから各端末へ又は各端末力 ホストへ或 は各端末の相互で授受されるデータが各インターフェースを経由して伝送される直 列伝送方式のデータ伝送方法にぉ 、て、ホストから発信された各端末向けのデータ 力 最遠端位置に接続された端末に到達したタイミングで、返送信号生成部から返 送信号を発信させ、この返送信号を順次データバスに接続された各端末のインター フェースを経由してホストに返送すると共に、各端末は返送信号に同期して各端末か らホストに伝送すべきデータを発信し、返送信号に同期して各端末からのデータを上 記ホストに送出する。
発明の効果
[0007] この発明によれば、データバスラインの最遠端位置に接続された端末に設けた返 送信号生成部のみ力 Sイネ一ブル状態に制御され、この最遠端位置に接続された端 末にホストからの信号が到来した時点で返送信号を発信する。この返送信号を同じ データバスラインを通じてホストに返送する。データをホストに送りた 、端末はこの返 送信号が自己のインターフェースを通過するタイミングに同期してデータを送り出す。 ホストでは返送信号の到来を検出すればデータを読み取ることができる。各端末から 送り出されるデータには各端末毎にビット位置が割当てられる。従って、ホストでは読 み取ったデータのビット位置からどの端末からのデータであるかを識別することができ る。
[0008] この結果、単一のデータバスラインを双方向に利用できることになり、データバスラ インに使用するケーブルの量を半減することができる。また、ケーブルの径を細くする ことができ、ケーブルの敷設を容易に行うことができる。更に、端末の増設も簡単に行 うことができる利点が得られる。
この発明のデータ伝送装置は多数の端末間でデータの授受を行なう計測機器の 分野或は制御機器の分野に活用することができる。
図面の簡単な説明
[0009] [図 1]この発明のデータ伝送方法を説明するためのブロック図。
[図 2A]ライトモードにおけるコマンドワードとデータワードの例を示す図。
[図 2B]ライトモードにおけるコマンドワードとデータワードの他の例を示す図。
[図 2C]ライトモードにおけるコマンドモードとデータワードの更に他の例を示す図。
[図 2D]リードモードにおけるコマンドワードとデータワードの例を示す図。
[図 2E]リードモードにおけるコマンドワードとデータワードの他の例を示す図。
[図 3]この発明のデータ伝送方法において、ホストに隣接した端末で用いる双方向ィ ンターフェースの構成を示すブロック図。
[図 4]最遠端の端末で用いる双方向インターフェースの構成を示すブロック図。
[図 5]データ取込み部 17の構成例を示すブロック図。
[図 6]ライトモードにおける動作例を示すタイムチャート。
[図 7]リードモードにおける動作例を示すタイムチャート。
[図 8]この発明のデータ伝送方法でデータが正確に読み取ることができるデータ読込 回路の例を説明するためのブロック図。
[図 9]図 8の動作を説明するためのタイミングチャート。
[図 10]図 8の動作の他の例を説明するためのタイミングチャート。
[図 11]従来の技術を説明するためのブロック図。
発明を実施するための最良の形態
[0010] この発明によるデータ伝送方法及びデータ伝送装置は、例えば IC試験装置に適 用して好適である。 IC試験装置のホストコンピュータが上述したホスト 1に該当し、ホ ストコンピュータの制御下にタイミング発生器、パターン発生器、波形成形器、論理比 較器等の各端末がデータノ スに縦続されており、更に、テストヘッドが最遠端位置に 接続される。
従って、この発明では例えばテストヘッドに設けた返送信号生成部をィネーブル状 態に設定し、ホストコンピュータ力 送り出された制御信号がテストヘッドに到達した 時点でテストヘッドに設けた返送信号生成部から返送信号を発信させ、この返送信 号を各端末のインターフェースを経由してホストコンピュータに伝達される。
[0011] 各端末は返送信号が自己のインターフェースを通過する際に、返送信号に同期し て自己力 ホストコンピュータに伝送したいデータ或は他の端末に伝送したいデータ を送り出せばよい。
各端末力も送り出されるデータは各端末毎にビット位置が割当てられる。従って、各 端末力 送り出されるデータを受け取るホストコンピュータ或は他の端末は送られて 来たデータのビット位置によってどの端末力ものデータであるかを識別することができ る。また着信のタイミングは最遠端位置の端末が発信した返送信号の到来に同期し てデータの受信を開始すればよぐデータバス上で遅延が与えられても返送信号と データは同じ遅延が与えられて到来するため、データの読み取りが不能に陥るおそ れはない。
実施例 1
[0012] 図 1にこの発明によるデータ伝送方法の概要を説明するためのブロック図を示す。
図 11と対応する部分には同一符号を付して示す。ホスト 1と端末 2-1、 2-2、 · ··、 2-nは 図 11の場合と同じである力 この発明ではホスト 1と n段の端末 2-1、 2-2、 · ··、 2-nは 双方向バス 7で縦続接続されており、各端末 2-1、 2-2、 · ··、 2-nに設けられるインター フェース 6としては双方向性のインターフェースが用いられる。従って、ホスト 1に設け られるデータの授受手段として送受信部 1Cが用いられる。
ホスト 1は各端末 2-1、 2-2、 · ··、 2-nに向ってそれぞれ並列 nビットのコマンドワード（ 以下単にコマンドとも呼ぶ)及びデータワード (以下単にデータとも呼ぶ）を送り出す（ 以下この方向を下り方向と称す)。各端末 2-1、 2-2、 · ··、 2-nはホスト 1力 送り出され たデータの中から自己宛に送り出されたデータを取り込む。この場合、どの端末宛の データであるかを識別する方法としては各コマンド中にどの端末宛であるかを表わす アドレス符号を付加する力 或は nビットワードのデータ中の各端末に割付けられたビ ット位置で識別することができる。
[0013] ホスト 1から送り出されたデータが最遠端位置に接続された端末 2-nに到達した時 点で、この端末 2-nから返送信号を発信する。返送信号は双方向バス 7を逆向き（以 下この向きを上り方向と称す）に、各端末 2-(n-l)、 · ··、 2-2、 2-1の順にそれぞれの双 方向インターフェース 6を通過し、ホスト 1の送受信部 1Cに到達する。
返送信号が各端末 2-(n-l)、 · ··、 2-2、 2-1を通過する際に、各端末は返送信号に同 期して、ホスト 1に送りたいデータを送出する。端末力 ホスト 1にデータを送る場合、 ホスト 1により指定された 1つの端末カ ビットワードのデータを返送信号に同期してホ スト 1に送出するモードと、ホスト 1が全端末を指定した場合に、各端末が nビットヮー ド中のその端末に予め割り当てられたビット位置にデータを送出するモードがコマン ドにより選択可能である。
[0014] 図 2Aに並列 nビットのコマンドワードと並列 nビットのデータワードの例を示す。コマ ンドワードはホスト 1が端末に対するデータのリードモード力ライトモード (R/W)を表す 1ビットと、それに続く処理の種類を表すコード PC (η-1-kビット）と、指定する端末の アドレス ADD (kビット）力も成り、図においてハッチング領域はそれらのデータが指定 されている状態を表している。図 2Aでは、ライトモードであり、アドレス ADDは指定さ れておらず (即ち、 all"0"とされている）、全端末に対してコマンドワードに続くデータ ワード DATAの書き込みを行う場合である。処理の種類 PCとしては、例えば、端末動 作に必要な初期値としてデータを端末に設定する処理、その他がある。
[0015] 図 2Bもライトモードの場合であり、ホスト 1がコマンドワードのアドレス ADDに指定し た特定な 1つの端末に対してデータワードを書き込む場合のコマンドワードとデータ ワードの例を示す。
図 2Cもライトモードの場合であり、各端末に対し、動作可能状態又は不可能状態 に設定する場合のコマンドワードとデータワードの例を示す。コマンドワードのアドレス ADDにはアドレスの指定が無ぐ nビットワードのデータ DATAのそれぞれのビット位 置が各端末に割り当てられて!/、る。各ビット位置のビット bが" 0"であればその対応す る端末を動作不可に設定し、ビット b力 S"l "であればその端末を動作可能に設定する [0016] 図 2Dはホスト 1が端末力ものデータを読み込むリードモードを実行する場合のコマ ンドワードと、端末がホストに送出したデータワードの例を示している。図 2Dではコマ ンドワード中のアドレス ADDに指定された 1つの端末に対し、データの送出を要求し、 指定された端末カ ビットワードのデータ DATAをホストに送出する。
図 2Eもリードモードの場合であり、ホスト 1が全ての端末に対し、端末の状態、例え ば図 3,4を参照して後述する返送信号生成部 19の状態を送信することを要求するコ マンドワードと、それに対し、全端末力も各 1ビットが送出されて構成された nビットの データワードの例を示している。コマンドワードのアドレス ADDにはアドレスの指定は 無い。各端末はこのコマンドに対し、状態を表し 1ビットデータ dを、 nビットワード中の 、各端末に割り当てられたビット位置に送出する。状態ビット dは例えば" 0"で返送信 号生成部 19がデイスエーブル状態、 " 1 "でィネーブル状態を表す。
[0017] 図 3及び 4に各端末 2-1、 2-2、 · ··、 2-nに備える双方向インターフェース 6-1、 6-2、 · ··、 6-nのうちの、インターフェース 6-1と 6-nの構成を示す。この実施例では、どの端 末に対しても同じ構成のインターフェースを使用できるよう汎用性のあるインターフエ ースを構成として 、る。図 3に示すインターフェース 6-1はホスト 1に最も近 、位置に接 続された端末 2-1に設けられる双方向インターフェースであり、図 4に示すインターフ エース 6-nは最遠端位置に接続された端末 2-nに設けられた双方向インターフェース である。双方向ノ ス 7は、並列 nビットの双方向データバス 7aと、返送信号線 7bと、制 御信号線 7cと、コマンド制御線 7dと、クロック線 7eとを有している。
[0018] 各双方向インターフェース 6-1、 6-2、 · ··、 6- nは双方向データバス 7aと接続された データバス接続端子 11と 12を有する。データバス接続端子 11は各端末から見て上 り方向（ホスト側）のデータバス 7aに接続され、データバス接続端子 12は下り方向の 次段に向うデータバス 7aに接続される。従って、最遠端に接続された双方向インター フェース 6-nにはデータバス接続端子 11にだけ双方向データバス 7aが接続され、次 段側に向うデータバス接続端子 12は解放状態とされて ヽる。
以下、図 3に示す双方向インターフェース 6-1について説明する。ホスト側のデータ バス 7aに接続されるデータバス接続端子 11には上り用バッファ NBU1の出力端子と、 下り用バッファ KBU1の入力端子が接続される。上り用バッファ NBU1の入力端子には データ送出部 18が接続され、このデータ送出部 18が返送信号 S の到来と同期して
R
データ Sを送り出す。
D
[0019] 下り用バッファ KBU1の出力端子にはデータ取込部 17と下り用バッファ KBU2の入 力端子が接続される。データ取込部 17はホスト 1から自己宛に送り出したデータを取 り込む機能を具備し、自己宛に送り出されたデータをとらえ、自己のデータ処理部（ 図 3には特に図示しない）にデータを受け渡す処理を実行する。下り用バッファ KBU2 の出力端子はデータノ ス接続端子 12に接続され、ホスト 1が送出したデータ Sを次
D
段の端末に送り出す。
データバス接続端子 12には上り用バッファ NBU2の入力端子が接続され、次段以 降の遠端側双方向インターフェース 2-n力も送り出されたデータをデータ送出部 18を 通じてデータバス接続端子 11に送り出す。後述の返送信号生成部 19から返送信号 Sが出力される区間で、上り用バッファ NBU1, NBU2はィネーブル状態に、下り用バ
R
ッファ KBU1, KBU2はデイスエーブル状態とされ、返送信号が出力されてない区間で は上り用バッファ NB1, NB2はデイスエーブル状態に、下り用バッファ KBU1, KBU2は ィネーブル状態にされる。
[0020] 図 5は 1つの端末の双方向インターフェース中のデータ取込部 17の構成例を示す 。データ取込部 17は、ラッチ 17A, 17Bと、比較部 17Cと、デコード部 17Dと、処理 部 17Eとから構成されている。ラッチ 17A, 17Bはトリガ trlとそれより 1クロック遅れた トリガ tr2によりそれぞれ nビットのコマンドワード及びそれより 1クロック遅れた nビットの データワードを双方向データバス 7aからバッファ KBU1を介して取り込む。比較部 17 Cにはインターフェースボードが装着された端末力 その端末を識別する kビットの識 別コード IDが端子 25を介して与えられている。
[0021] 比較部 17Cはラッチ 17Aに取り込まれたコマンドワード中の kビットのアドレス ADD が端末の識別コード IDと一致するか又は kビットアドレス ADDが all"0"の場合にのみ、 ィネーブル信号 Enを出力し、データ送出部 18に与える。コマンドワードはデコード部 17Dで復号され、どのような処理を実行するかその処理の種類を処理部 17Eに指定 する。処理部 17Eはラッチ 17Bに保持されたデータワードに対し、指定された処理を 実行する。ホスト 1がリードモードを実行する場合は、ホスト 1からデータワードの送出 はなぐ端末がデータ送出のために送出データ S を準備し、データ送出部 18のデ
D1
ータ保持部 18Aに与えて、後段からの返送信号 Sが受信されるのを待つだけである
R
[0022] データ送出部 18は、データ保持部 18Aと、オアゲート 18Bと、ゲート 18C, 18Dと 力も構成されている。データ保持部 18Aには図 5に示す処理部 17Eにより指定され た送出データ S が与えられている。ゲート 18Cは常時開とされており、下段の端末
D1
力 ホスト 1へ送出されたデータ S があればそのままゲート 18Bを通してデータバス 7
D
aに送出される。ホスト 1によりこの端末が指定され、データの送出が要求された場合 は、データ取込部 17からのィネーブル信号 Enによりゲート 18Dが開とされ、後段か ら返送信号 SRが受信されると、ゲート 18Dを通してデータ保持部 18Aをトリガし、保 持部 18 Aに保持されている送信データ S がデータバス 7aに出力される。
D
[0023] 更に、各双方向インターフェース 6-1、 6-2、 · ··、 6-nには返送信号出力端子 13と、 返送信号入力端子 14と、制御信号出力端子 15と、制御信号入力端子 16と、コマン ド制御入力端子 21と、クロック入力端子 22と、コマンド制御出力端子 23と、クロック出 力端子 24と、識別コード入力端子 25と、返送信号生成部 19と、タイミング発生部 26 とが設けられている。
コマンド制御入力端子 21にはホストからコマンドワードの送出と同期して送出された コマンド制御信号 CMDCが与えられ、ノ ッファ BU1を介してタイミング発生部 26に与 えられると共に、バッファ BU3を通してコマンド制御出力端子 23に出力される。コマン ド制御出力端子 23はコマンド制御線 7dを通して次段の端末のコマンド制御入力端 子 21に接続されて 、る。ホスト 1からクロック入力端子 22に与えられたクロック CLKは 、ノッファ BU2を介してタイミング発生器 26に与えられると共に、ノッファ BU4を介して クロック出力端子 24〖こ出力される。クロック出力端子 24はクロック線 7eを通して示談 のクロック入力端子 22に接続されて 、る。
[0024] 返送信号生成部 19はパルス発生器 19 Aと、ゲート 19B、 19Cとオアゲート 19Dと によって構成される。タイミング発生部 26は、与えられたクロック CLKとコマンド制御 信号 CMDCに基づいて、コマンドワードの取り込みタイミングを与えるトリガ trlと、その トリガ trはり 1クロック遅れてデータワードを取り込むタイミングを与えるトリガ tr2を生成 する。更に、コマンド制御信号 CMDCを受けるごとにデータ送出部 18のデータ保持 部 18Aをリセットするリセット信号 Rsを発生すると共に、返送信号生成部 19のパルス 発生器 19Aに対し、パルスを返送信号 Sとして発生させるトリガ tr3を発生する。ただ
R
し、後述のように、パルス発生部 19Aが発生した返送信号 SRは最遠端のインターフ エース以外の全てのインターフェースにおいて全てゲート 19Bにより阻止される。
[0025] 制御信号出力端子 15はどの双方向インターフェース 6-1、 6-2、 · ··、 6-nでも共通電 位点に接続され、この制御信号出力端子 15が、前段 (ホスト側）の双方向インターフ エースの制御信号入力端子 16に制御線 7cを通して接続されている。従って、最遠端 に位置する双方向インターフェース 6-nを除ぐ他の全ての双方向インターフェース 6 -1、 6-2· ··の各制御信号入力端子 16は各後段の双方向インターフェースの制御信 号出力端子 15を通じて共通電位に接続され、これによつて返送信号生成部 19はデ イスエーブルの状態に保持される。
[0026] これに対し、最遠端の位置に接続された双方向インターフェース 6-nでは制御信号 入力端子 16は開放されて!ヽるため、返送信号生成部 19はィネーブル状態に維持さ れる。つまり、どの端末も同じ構成の双方向インターフェースを使用しているが、図 3 において、最遠端の双方向インターフェース 6-n以外のインターフェースでは、返送 信号生成部 19は返送信号 S に対し単にスルーパスとして動作して 、るだけである。
R
この発明では、最遠端の双方向インターフェース 6-nのみが返送信号を生成できれ ばよい。
ノ ルス発生器 19Aはホスト 1が発信したデータが双方向データノ ス 7aを通じて各 双方向インターフェース 6-1、 6-2、 · ··、 6-nに到来すると、トリガ信号が入力され、所 定のパルス幅を持つノ ルスを発生する。ゲート 19Bと 19Cは制御信号入力端子 16 に入力される制御信号によって開又は閉の状態に制御されている。つまり、最遠端に 位置するインターフェース 6-nでは制御信号入力端子 16の電位が H論理であるため ゲート 19Bが開の状態、ゲート 19Cが閉の状態に制御されている。この結果、パルス 発生器 19Aがパルスを発生すると、このパルスはゲート 19Bとオアゲート 19Dを通じ て返送信号出力端子 13に返送信号 S として出力される。
R
[0027] 一方、他の双方向インターフェース 6-1、 6-2、…では制御信号入力端子 16が共通 電位に接続されるからゲート 19Bが閉の状態、ゲート 19Cが開の状態に制御される。 従って他のインターフェースではパルス発生器 19Aがパルスを発生しても、このパル スはゲート 19Bを通過しないから、外部に発信されることはない。従って最遠端の双 方向インターフェース 6-nのみが返送信号 Sを発信することになる。
R
双方向インターフェース 6-nの返送信号出力端子 13から出力された返送信号 Sは
R
返送信号線 7bを通して前段の双方向インターフェースの返送信号入力端子 14に入 力される。返送信号入力端子 14に入力された返送信号 Sは返送信号生成部 19を
R
構成するゲート 19Cに入力される。このゲート 19Cには、制御信号入力端子 16に入 力されている共通電位である論理"！/がインバータ INVによって反転されて供給され るのでゲート 19Cは開に制御されており、遠端側からの返送信号 Sはゲート 19Cを
R
通過し、前段側の双方向インターフェースに順次伝達される。
[0028] データ送出部 18のゲート 18Cも同様に開とされているので、各双方向インターフエ ースを返送信号 Sが通過する際に、データ保持部 18Aに保持されたデータがオア
R
ゲート 18Bを介して双方向データバス 7aに送出され、ホスト 1に到達する。
以上により、双方向データバス 7aを用いてホスト 1から各端末にデータを送り込むこ と、及び各端末力 ホスト 1へデータを送り返すことができることが理解できょう。また、 この発明によれば、隣接端末 2- G-1)と 2-澗に新しい端末 2- i'を増設する際には、ィ ンターフェース 6- (i- 1)、 6- i間を接続する双方向バスケーブルをインターフェース 6- i の端子 11, 13, 15, 21, 22から解放し、その双方向バスケーブルの解放端と増設 すべき端末 2- i'のインターフェース 6- i'をその端子 11, 13, 15, 21, 22で接続し、さ らにその端末インターフェース 6-i'の端子 12, 14, 16, 23, 24と端末 2-iのインター フェース 6- iの端子 11, 13, 15, 21, 22を追加の双方向バスケーブルで接続すれば よい。また、最遠端位置に端末を増設する場合には、今まで最遠端であった端末の 端子 12, 14, 16, 23, 24と増設端末の端子 11, 13, 15, 21, 22間を追カロの双方 向バスケーブルで接続すれば増設が完了し、増設を簡単に行なうことができることが 理解できょう。
[0029] 以下ではホスト 1に到来した各端末からのデータをホスト 1で生成しているクロックに よって誤りなく読み取ることができることを説明する。 図 6は図 2Bで説明したライトモードによりホストが端末に対しデータを書き込む場合 の動作を示す。行 HA, HB, HCはホスト 1の動作を示し、行 TA〜TGはコマンドヮー ド CMDW中のアドレスで指定された 1つの端末のインターフェースの動作を示す。 ホスト 1からクロック CLK (行 HA)に同期してコマンド制御信号 CMDC (行 TB)とコマ ンドワード CMDW及びデータワード DATAW (行 HC)が出力される。指定された端末 では、クロック CLK (行 TA)、コマンド制御信号 CMDC (行 TB)、コマンドワード CMD Wとデータワード（行 TC)が受信され、トリガ trl (行 TD)によりコマンドワード CMDWが 取り込まれ (行 TF)、次のトリガ tr2 (行 TE)によりデータワード DATAWが取り込まれる (行 TG)。
[0030] 図 7は図 2Dで説明したリードモードによりホストが端末 6-1からデータを読み出す場 合の動作を示す。行 HA〜HDはホストの動作を示し、行 T1A〜T1Gは端末 2-1のィ ンターフェースの動作を示し、行 TnA〜TnGは最遠端の端末 2-nのインターフェース の動作を示す。
ホストはクロック CLK (行 HA)と同期してコマンド制御信号 CMDC (行 HB)とコマン ドワード CMDW (行 HC)を端末に送出する。端末 2-1では、クロック CLK (行 T1A)と 同期してコマンド制御信号 CMDC (行 TIB)とコマンドワード CMDW (行 TIC)を受信 し、トリガ trl (行 T1D)によりコマンドワード CMDWを取り込む（行 TIE)。コマンドヮー ド CMDW中のアドレスと端末の識別コード IDがー致するとデータ取込部 17からイネ 一ブル信号 En (行 T1F)が生成されデータ送信部 18がィネーブル状態とされる。
[0031] 最遠端の端末 2-nのインターフェースにおいて、クロック CLK (行 TnA)とそれに同 期したコマンド制御信号 CMDC (行 TnB)と、コマンドワード CMDW (行 TnC)が受信さ れ、トリガ trl (行 TnD)によりコマンドワード CMDWが取り込まれる（行 TnF)。また、トリ ガ tr3 (行 TnE)をパルス発生器 19Aに与えて返送信号 Sを発生し、上り方向に送信
R
する（行 TnG) .
端末 2-1は返送信号 Sを受信すると (行 T1G)、送信データワード S (行 T1C)をホ
R D
ストに送出する。
[0032] ホスト 1は端末 2-1から返送信号 S (行 HD)とデータワード S (行 HC)を受信し、デ
R D
ータワード S を取り込む。 図 8にホスト 1に設けられるデータの読込回路の一例を示す。このデータ読込回路 はフリップフロップを 2台縦接続した 2個の縦続回路 21, 22とオアゲート 23とによって 構成した場合を示す。縦続回路 21を構成する各フリップフロップ FF1、 FF2のクロッ ク入力端子には正相クロック CLKを入力し、他方の縦続回路 22を構成するフリップ フロップ FF3、 FF4の各クロック入力端子には逆相クロック * CLKを入力する。尚、フ リップフロップ FF5は双方向データバス 7aに設けたデータラッチ用のフリップフロップ を示す。縦続回路 21と 22の各前段のフリップフロップ FF1と FF3の各データ入力端 子 Dには返送信号を入力する。
[0033] このように、データ読込回路を構成することにより、双方向データバス 7aを通じて送 られて来るデータをデータラッチを構成するフリップフロップ FF5に必ず読み込むこと ができる。上述の例ではホストがコマンドワードを一回送出する毎に 1データワードの 書き込み、あるいは読出しを行う例で説明したが、複数データワードの書込みあるい は読み出しを行うには、単にコマンドワードを複数回送出して前述の動作を繰返すこ とにより可能である。もちろん、コマンドの内容に従って、 1回のコマンド送信で指定さ れた数のデータワードを書込んだり、読出すことができるように変更できることは明ら かである。
[0034] 図 9及び図 10にその様子を示す。図 9は逆相クロック *CLKで動作する縦続回路 2 2が先にデータを読み取るエッジを発生した場合の動作状況を示す。ただし、ここで クロック CLKの周期は図 3、 4の説明におけるクロック CLKの周期の 1Z2である。図 9Aは双方向データバス 7aを通じて送られて来るデータ（この図ではデータを並列 n ビットの 1ワードのみ示している）、図 9Bは返送信号 Sを示す。これらデータ及び返
R
送信号は双方向データバス 7a、返送信号線 7bで遅延の影響を受け、斜線を付して 示すように、前縁及び後縁の位相が変動する。 信号の論理を読み取り、その出力側に H論理を出力する（図 9D)。次段のフリップフ ロップ FF2はフリップフロップ FF1が出力した H論理をクロック P4の立上りのタイミン グで読み取り、その出力側に H論理を出力する（図 9E)。
一方、逆相クロック * CLKで動作するフリップフロップ FF3はクロック P2の立下りの タイミング (逆相クロック * CLKでは立上りのタイミングとなる）で返送信号の論理を読 み込む（図 9F)。これと共に、次段のフリップフロップ FF4はクロック P3の立下りのタイ ミングでフリップフロップ FF3の出力を読み取り、その出力側に H論理を出力する（図 9G)。更に、その H論理出力はオアゲート 23を通じてデータラッチを構成するフリツ プフロップ FF5のクロック入力端子に印加される（図 9H)。
[0036] フリップフロップ FF4の出力が H論理に立上がるタイミングは正相クロックで動作す るフリップフロップ FF2の立上りより前のタイミング T1である力 このタイミング T1でデ 一タラツチを構成するフリップフロップ FF5はデータを読み取ることができ、タイミング T1で新しいデータ (NEW)を取り込んで出力する（図 91)。
図 10は正相クロック CLKで動作する縦続回路 21が先に返送信号の到来を検出し た場合の状況を示す。この場合には正相クロック CLKのパルス P3の立上りのタイミン グでフリップフロップ FF1が返送信号の論理を読み込んだ場合を示す。フリップフロッ プ FF1が H論理を読み取ると、次段のフリップフロップ FF2は、その次のクロック P4の 立上りのタイミングで前段の H論理出力を読み込む（図 10E)。
[0037] 一方、逆相クロック * CLKで動作するフリップフロップ FF3はクロック P3の立下りの タイミングで返送信号の論理を読み込む（図 10F)。これと共に、フリップフロップ FF4 はクロック P4の立下りのタイミングで前段のフリップフロップで FF3の H論理出力を読 み込む（図 10F)。この立上りのタイミングはフリップフロップ FF2の立上りのタイミング より遅いため、結局、データラッチを構成するフリップフロップ FF5はクロック P4の立 上りのタイミング T2でデータを読み込むことができ、このタイミング T2で新し!/、データ (NEW)をラッチする（図 101)。
[0038] 以上により、最遠端の端末 2-nが返送信号を発信し、この返送信号が各端末を通過 する際に、返送信号に同期してデータを送出することにより、各端末からホスト 1へデ ータを届けることができる。また、データに届け先の端末を指し示すアドレスを付加す れば、上り方向でもどの端末にもデータを届けることができる。

Claims

請求の範囲
[1] ホストに接続されたデータバスラインに複数の端末のインターフェースが直列接続 され、上記複数の端末の中の上記ホストから最遠端位置に接続された端末に返送信 号生成部が設けられており、ホストから各端末へ又は各端末力 ホストへ送出される データが各インターフェースを経由して伝送される直列伝送方式のデータ伝送方法 において、
(a)上記ホストから発信された各端末向けのデータが、上記最遠端位置に接続され た端末に到達したタイミングで、上記返送信号生成部から返送信号を発信させるェ 程と、
(b)この返送信号を順次上記データバスに接続された各端末のインターフェースを 経由して上記ホストに返送すると共に、指定された端末は上記返送信号に同期して 上記ホストに伝送すべきデータを送出する工程、
とを含むデータ伝送方法。
[2] 請求項 1記載のデータ伝送方法において、上記返送信号に同期してホストに送出 するデータは、上記ホストにより指定された 1つの端末のみがデータを送出する。
[3] 請求項 1記載のデータ伝送方法において、上記返送信号に同期してホストに送出 するデータは、各端末がその端末に割り当てられたビット位置にデータを送出する。
[4] ホストコンピュータと、
このホストコンピュータから引き出されたデータバスラインと、
このデータバスラインにインターフェースが直接接続された複数の端末と、 各端末に設けられた返送信号生成部と、
各端末の上記インターフェースに設けられ、上記ホストコンピュータから見て上記デ ータバスライン上の 1段遠端側に接続された端末カゝら与えられる電位信号を受け取り 上記返送信号生成部をデイスエーブル状態に制御する制御信号入力端子と、 上記各端末に設けられ、自己宛に送られて来たデータを取り込むデータ取込部と、 上記各端末に設けられ、上記データバスライン上の最遠端位置に接続された端末 の上記返送信号生成部が発信した返送信号を検出し、返送信号に同期して自己か ら他に送るべきデータを送信するデータ送出部と、 を備えることを特徴とするデータ伝送装置。
請求項 4記載のデータ伝送装置にお 、て、上記返送信号生成部は上記各端末の 全てに設けられ、各端末に設けられた上記各返送信号生成部は、上記ホストから見 て上記データバスライン上の 1段遠端側に接続された端末カゝら与えられる電位信号 によりデイスエーブル状態に制御されることを特徴とするデータ伝送装置。
PCT/JP2005/012511 2004-07-06 2005-07-06 データ伝送方法、データ伝送装置 WO2006004163A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006528949A JP4594935B2 (ja) 2004-07-06 2005-07-06 データ伝送方法、データ伝送装置
US11/631,220 US7644208B2 (en) 2004-07-06 2005-07-06 Serial transmission system with a return signal generator from the farthest terminal to synchronize return signals/data from the farthest terminal with any specified intervening terminals

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004199669 2004-07-06
JP2004-199669 2004-07-06

Publications (1)

Publication Number Publication Date
WO2006004163A1 true WO2006004163A1 (ja) 2006-01-12

Family

ID=35782964

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/012511 WO2006004163A1 (ja) 2004-07-06 2005-07-06 データ伝送方法、データ伝送装置

Country Status (3)

Country Link
US (1) US7644208B2 (ja)
JP (1) JP4594935B2 (ja)
WO (1) WO2006004163A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05308358A (ja) * 1992-04-30 1993-11-19 Sintokogio Ltd データ通信ネットワークシステム
JPH0723017A (ja) * 1993-06-30 1995-01-24 Nec Corp 電子装置の監視方式
JPH07250069A (ja) * 1994-03-08 1995-09-26 Nikon Corp 双方向シリアル通信機能を有する制御機器及びシリアルポート用アダプタ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4884269A (en) * 1988-06-20 1989-11-28 Hayes Microcomputer Products, Inc. Method and apparatus for connecting ISDN devices over an analog telephone line
SE506080C2 (sv) * 1996-02-02 1997-11-10 Ericsson Telefon Ab L M Virtuell tidsslinga
US6885661B1 (en) * 1998-12-30 2005-04-26 Nortel Networks Limited Private branch exchange built using an ATM Network
US7230974B1 (en) * 1999-05-18 2007-06-12 Polytechnic University Methods and apparatus for synchronizing and/or determining the location of nodes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05308358A (ja) * 1992-04-30 1993-11-19 Sintokogio Ltd データ通信ネットワークシステム
JPH0723017A (ja) * 1993-06-30 1995-01-24 Nec Corp 電子装置の監視方式
JPH07250069A (ja) * 1994-03-08 1995-09-26 Nikon Corp 双方向シリアル通信機能を有する制御機器及びシリアルポート用アダプタ

Also Published As

Publication number Publication date
JP4594935B2 (ja) 2010-12-08
JPWO2006004163A1 (ja) 2008-04-24
US7644208B2 (en) 2010-01-05
US20080294812A1 (en) 2008-11-27

Similar Documents

Publication Publication Date Title
CN1570907B (zh) 多处理器系统
US11386025B2 (en) Daisy chain complex commands
US6684362B1 (en) Method and apparatus for connecting manufacturing test interface to a global serial bus including an I2 c bus
JPS586178B2 (ja) 通信アダプタ装置
EP0955590B1 (en) Data interface and high-speed communication using the same
US20110026355A1 (en) Interface circuit and semiconductor device incorporating same
US20060047754A1 (en) Mailbox interface between processors
US20070277053A1 (en) Circuit with asynchronous/synchronous interface
US4814761A (en) Method and apparatus for communication control in loop communication network
US8510485B2 (en) Low power digital interface
JPS593526A (ja) 多重アドレスおよびデ−タバスを遠方の周辺装置に延長するための回路
WO1996033464A1 (en) Processing unit to clock interface
WO2006004163A1 (ja) データ伝送方法、データ伝送装置
US6701407B1 (en) Multiprocessor system with system modules each having processors, and a data transfer method therefor
JPS6111875A (ja) インタフェースシステムにおけるデータ伝送方法
JPS5979655A (ja) デ−タ伝送システム
US6643749B2 (en) Interface for multi-processor
CN114528034B (zh) 加载电路、方法和系统
KR101454802B1 (ko) 비동기식 파이프라인 시스템, 스테이지 및 데이터 전송 방법
EP0983554B1 (en) Interfacing peripheral devices via a slave group interface device to a bus
US7752475B2 (en) Late data launch for a double data rate elastic interface
CN102984599A (zh) 基于RapidIO协议网络的视频采集传输装置及方法
GB2234372A (en) Mass memory device
KR100994356B1 (ko) 통신 시스템 및 통신 방법
US8051230B2 (en) Synchronous data transmission method

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006528949

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 11631220

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

122 Ep: pct application non-entry in european phase