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WO2005074113A1 - スイッチング電源装置 - Google Patents

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WO2005074113A1
WO2005074113A1 PCT/JP2004/016103 JP2004016103W WO2005074113A1 WO 2005074113 A1 WO2005074113 A1 WO 2005074113A1 JP 2004016103 W JP2004016103 W JP 2004016103W WO 2005074113 A1 WO2005074113 A1 WO 2005074113A1
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capacitor
power supply
switch
voltage
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PCT/JP2004/016103
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French (fr)
Inventor
Tatsuya Hosotani
Hiroshi Takemura
Original Assignee
Murata Manufacturing Co., Ltd.
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Publication date
Application filed by Murata Manufacturing Co., Ltd. filed Critical Murata Manufacturing Co., Ltd.
Priority to JP2005517378A priority Critical patent/JP4238871B2/ja
Priority to GB0515433A priority patent/GB2415550B8/en
Priority to US10/541,521 priority patent/US7113411B2/en
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    • H02M3/01—Resonant DC/DC converters

Definitions

  • T is a transformer, in which a first switch circuit S1 and an input power supply E are connected in series to a series circuit of a primary winding T1 and an inductor L, and a second switch circuit S2 and a capacitor Are connected in parallel with the series circuit of the primary winding T1 and the inductor L.
  • the secondary winding T2 of the transformer T is provided with a rectifying smoothing circuit including a rectifying diode Ds and a smoothing capacitor Co.
  • a capacitor Cs is connected in parallel to the secondary-side rectifier diode Ds.
  • the detection circuit 14 detects the output voltage Vo supplied to the load and, if necessary, the output current Io.
  • a fourth capacitor Ci connected to apply a voltage to the winding Lp, a fifth capacitor Cr forming a closed loop together with the first inductor Lr, the primary winding Lp, and the second switch circuit S2, It is characterized by including switching control circuits SCI and SC2 that alternately drive the first and second switch elements on and off with a period during which both switch elements are off.
  • the third capacitor Ca constitutes a low-pass filter or a part of the low-pass filter that cuts off the current of the harmonic component. It is characterized by that! /
  • the first switch element Q1 and the second switch element Q2 perform a zero-voltage switching operation, so that switching loss is greatly reduced. Also, since the input half-wave rectified voltage or full-wave rectified voltage is switched to flow a current proportional to the rectified voltage, the peak value of the current becomes a sine wave, and a high power factor is obtained.
  • the third diode Di which blocks reverse current to the second inductor Li, rectifies only the switching current that does not need to perform both rectification of the commercial AC voltage and rectification of the switching current as in Patent Document 3. As a result, the high-speed switching function can be satisfied and low-loss switching can be achieved. Further, since the high-frequency current does not flow through the diode for rectifying the commercial AC voltage in the input-side rectifier circuit Da as in Patent Document 3, the harmonic current suppressing function does not deteriorate.
  • the fifth capacitor Cr that forms a series circuit connected to both ends of the first switch circuit S1 with the second switch circuit S2, and the first and second capacitors
  • the fifth capacitor Cr is increased by increasing the voltage applied to the fifth capacitor Cr. Cr capacity can be reduced.
  • FIG. 3 is a diagram showing an input voltage, an input current, and a current waveform flowing through an inductor.
  • Trl Tr2—Transistor
  • FIG. 1 is a circuit diagram of a switching power supply.
  • Vin is a commercial AC power supply.
  • the input side rectifier circuit Da is composed of a diode bridge and rectifies full-wave commercial AC power supply Vin via the EMI filter EMI-F.
  • the first switch circuit S1 includes a first switch element Ql, a first diode Dl, and a first capacitor Cdsl.
  • the second switch circuit S2 includes a second switch element Q2, a second diode D2, and a second capacitor Cds2.
  • These diodes Dl and D2 are parasitic diodes of the switch elements Ql and Q2 which are FETs, and the capacitors Cdsl and Cds2 are parasitic capacitors of Ql and Q2.
  • Q1 and Q2 are different. DJ, D2, Cdsl and Cds2 may be added to IJ.
  • FIG. 2 is a waveform diagram of each part in FIG.
  • FIG. 3 is a schematic waveform diagram of the input voltage Vin of the commercial power supply, the input current iin, and the current il flowing through the inductor Li.
  • the on / off signals (gate-source voltage) of the switch elements Ql and Q2 are Vgsl, Vgs2, the drain-source voltage is Vdsl, Vds2, the drain current is idl, id2, the current of the rectifier diode Ds is is, and the inductor Li is Li.
  • the current flowing is il and the exciting current of the transformer T is im, and the operation in each state is shown.
  • FIG. 4 is a circuit diagram thereof. Unlike the switching power supply device shown in FIG. 1, in this example, a series circuit of a second switch circuit S2 and a fifth capacitor Cr is connected in parallel to the first switch circuit S1. Other configurations are the same as those shown in FIG. In FIG. 4, the drive windings Lb1 and Lb2 of the transformer T and the feedback circuits FBI and FB2 are not shown. Further, the switching control circuits SCI and SC2 are represented by blocks.
  • the transformer T may be demagnetized because the current that charges the capacitor Ci passes through the transformer T when the voltage across the capacitor Ci is smaller than the voltage across the capacitor Ca.
  • the diode Db is provided as shown in FIG. 1, the above-mentioned problem does not occur because the capacitor Ci can be directly charged at the time of startup or heavy load.
  • FIG. 8 is a circuit diagram of the switching power supply according to the sixth embodiment.
  • a second transformer T2 is provided separately from the transformer T, and the input winding Li of the second transformer T2 is used as the second inductor Li shown in FIG.
  • a rectifier circuit Ds2 is provided between the output winding Lo of the second transformer T2 and the rectifier smoothing circuit RS.
  • Other parts are the same as those shown in FIG. Note that the equivalent to the diode Db in FIG. 1 is not shown in FIG.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

　スイッチ素子（Ｑ１），（Ｑ２）、ダイオード（Ｄ１），（Ｄ２）、キャパシタ（Ｃｄｓ１），（Ｃｄｓ２）からなる第１・第２のスイッチ回路（Ｓ１），（Ｓ２）と、トランス（Ｔ）を備え、トランス（Ｔ）の１次巻線（Ｌｐ）に直列に第１のインダクタ（Ｌｒ）を接続し、第１のスイッチ回路（Ｓ１）のオン期間に第３のキャパシタ（Ｃａ）の電圧が印加されるように第２のインダクタ（Ｌｉ）を設ける。また（Ｌｉ）に対する逆電流を阻止するダイオード（Ｄｉ）と、（Ｌｉ）に蓄積された励磁エネルギーにより充電され且つ（Ｓ１）のオン期間において１次巻線（Ｌｐ）に電圧を印加するキャパシタ（Ｃｉ）を設ける。さらにインダクタ（Ｌｒ）と１次巻線（Ｌｐ）と第２のスイッチ回路（Ｓ２）とともに閉ループを構成するようにキャパシタ（Ｃｒ）を設ける。

Description

明 細 書
スイッチング電源装置
技術分野
[0001] 本発明は、入力電源からの供給電力を断続すると共にインダクタにより電力変換を 行って所定の直流電圧を出力するスイッチング電源装置に関するものである。
背景技術
[0002] 一般にスイッチング電源装置の性能指標の 1つとして高調波特性と力率特性がある 。高調波特性はスイッチング電源装置力 その入力電源ラインへ流れる高調波電流 の抑制機能であり、他の機器へ悪影響を与えないように高調波電流の上限が規定さ れている。また、力率特性はスイッチング電源装置力も入力を見た力率であり、電力 系統の低損失ィ匕のためには高力率である程好ましい。
[0003] そこで、従来は特許文献 1一 3に開示されているような構造のスイッチング電源装置 が考案されている。
特許文献 1のスイッチング電源装置の構成例を図 13に示す。図 13において、第 1 のスィッチ回路 S1は第 1のスィッチ素子 Q1,第 1のダイオード Dl、および第 1のキヤ パシタ C1の並列回路で構成していて、第 2のスィッチ回路 S2は第 2のスィッチ素子 Q2、第 2のダイオード D2、および第 2のキャパシタ C2の並列回路で構成している。
[0004] Tはトランスであり、その 1次卷線 T1とインダクタ Lとの直列回路に第 1のスィッチ回 路 S1と入力電源 Eを直列に接続するとともに、第 2のスィッチ回路 S2とキャパシタじと の直列回路を 1次卷線 T1とインダクタ Lとの直列回路に対して並列に接続している。 トランス Tの 2次卷線 T2には整流ダイオード Dsと平滑コンデンサ Coからなる整流平 滑回路を設けて 、る。 2次側の整流ダイオード Dsには並列にキャパシタ Csを接続し ている。検出回路 14は負荷に供給される出力電圧 Voおよび必要に応じて出力電流 Ioを検出する。制御回路 11はバイアス卷線 T3の発生電圧を入力して、スィッチ素子 Q1に対して正帰還をかけることによって自励発振させる。制御回路 12はバイアス卷 線 T4の発生電圧を入力して、スィッチ素子 Q2のオフタイミングを制御することにより Q2のオン期間を制御する。 [0005] 特許文献 2のスイッチング電源装置の構成例を図 14に示す。図 14において、交流 電源 2から供給される交流電圧を整流器 4で整流し、平滑コンデンサ 6で平滑するこ とによって得られる整流電圧 Vinを、第 1の電力変換部 8および第 2の電力変換部 10 へ供給するようにしている。スイッチングトランジスタ Qsがオンになると、整流電圧 Vin がチョークコイル CHとダイオード Dbおよび高周波トランス Tの 1次卷線 L1にカ卩わり、 チョークコイル CHにエネルギーが蓄積される。スイッチングトランジスタ Qsがオフする と、チョークコイル CHのエネルギーによりダイオード Dc、 1次卷線 Ll、およびコンデ ンサ C1を通って電流が流れる。このスイッチングトランジスタ Qsのオンオフ動作を繰 り返すことによって、トランス Tの 2次卷線 L2に誘起した電圧をダイオード D2とコンデ ンサ Coで平滑ィ匕して直流電圧 Voを出力する。パルス幅制御回路 16は出力電圧 Vo の変動に応じてスイッチングトランジスタ Qsの通電時間制御を行って Voを安定ィ匕さ せる。
[0006] 特許文献 3のスイッチング電源装置の構成例を図 15に示す。図 15にお 、て、全波 整流回路 2は入力端子 1 1' から交流入力電圧を入力して整流電圧 Eiを出力する 。第 1のコンデンサ 3はインダクタ 20の電流を第 2のスイッチング素子 6と第 2のコンデ ンサ 7を介して平滑し、直流電圧 E3を供給する。第 1のスイッチング素子 4は前記整 流電圧 Eiをインダクタ 20を介して、さらに第 1のコンデンサ 7の直流電圧 E3をトランス 5の 1次卷線 51を介して、高周波スイッチングにより交流電圧に変換する。第 2のスィ ツチング素子 6と第 1のスイッチング素子 4は制御回路 11により交互にオンオフされる 。第 2のコンデンサ 7は第 2のスイッチング素子 6のオン期間にトランス 5に蓄積された 励磁エネルギーの一部とインダクタ 20の電流を吸収し放出する。ダイオード 8とコン デンサ 9は整流平滑回路を構成し、 2次卷線 52に発生する高周波交流電圧のフライ ノ ック電圧を整流平滑し、直流出力電圧 Eoを出力端子 10— 10' へ出力する。制御 駆動回路 11は直流出力電圧 Eoを検出して第 1のスイッチング素子 4および第 2のス イッチング素子 6のオンオフ比を制御する。
特許文献 1：特開平 11—187664号公報
特許文献 2 :特開平 4 21358号公報
特許文献 3：特開平 7-75334号公報 発明の開示
発明が解決しょうとする課題
[0007] ところが、特許文献 1では、電圧クランプ回路により、ゼロ電圧スイッチング動作 (以 下 ZVS動作という。）が行われ、高効率ィ匕を図ることができるが、高調波電流抑制機 能はない。
特許文献 2では、高調波電流抑制機能を有するが、 ZVS動作を行わないためスィ ツチング損失が大きく回路効率が悪 、。
[0008] 特許文献 3では、電圧クランプ回路により、 ZVS動作が行われ、高調波電流抑制機 能も有するが、スイッチング動作により発生する電流が商用交流電圧を整流するダイ オード（図 15に示した全波整流回路 2)に流れるため、そのダイオードでの損失が大 きぐ高調波電流の低減効果も小さい。そのため、商用交流電源ラインにローパスフ ィルタを設ける必要があり、スイッチング電源装置が大型化する。また、瞬時停電など により商用交流電源が一時的に遮断された時にも出力を供給し続けられる時間（出 力保持時間）を確保するためのコンデンサ 3の電圧が制御されないため、その電圧が 軽負荷時に大きく上昇し、部品の耐圧を超えるおそれが生じるという問題がある。
[0009] そこで、この発明の目的は、高調波電流の低減効果を高め、高調波特性および力 率特性を改善するとともに、より高効率ィ匕を図ったスイッチング電源装置を提供するこ とにある。
課題を解決するための手段
[0010] (1)この発明のスイッチング電源装置は、第 1のスィッチ素子 Ql、第 1のダイオード D 1、および第 1のキャパシタ Cds 1の並列回路で構成された第 1のスィッチ回路 S 1と 、第 2のスィッチ素子 Q2、第 2のダイオード D2、および第 2のキャパシタ Cds2の並列 接続回路で構成された第 2のスィッチ回路 S2と、交流入力電圧を整流する少なくとも 1つの整流素子により構成された入力側整流回路 Daと、該整流回路 Daにより整流さ れた電圧が印加される第 3のキャパシタ Caと、 1次卷線 Lpと 2次卷線 Lsを有するトラ ンス Tと、その 2次卷線 Lsに接続された整流平滑回路 RSと、 1次卷線 Lpに直列に接 続された第 1のインダクタ Lrと、第 1のスィッチ回路 S1が導通状態となるオン期間に 第 3のキャパシタ Caの電圧が印加されるように接続された第 2のインダクタ Liと、該第 2のインダクタ Liに逆電流が流れるのを阻止する第 3のダイオード Diと、第 2のインダ クタ Liに蓄えられた励磁エネルギーにより充電され、且つ、第 1のスィッチ回路 S1の オン期間に 1次卷線 Lpに電圧を印加するように接続された第 4のキャパシタ Ciと、第 1のインダクタ Lrと 1次卷線 Lpと第 2のスィッチ回路 S2とともに閉ループを構成する第 5のキャパシタ Crと、第 1 ·第 2のスィッチ素子を両スィッチ素子が共にオフする期間を 挟んで交互にオンオフ駆動するスイッチング制御回路 SCI, SC2とを備えたことを特 徴としている。
[0011] (2)この発明のスイッチング電源装置は、第 1のスィッチ素子 Ql、第 1のダイオード D1、および第 1のキャパシタ Cdslの並列接続回路で構成された第 1のスィッチ回路 S1と、第 2のスィッチ素子 Q2、第 2のダイオード D2、および第 2のキャパシタ Cds2の 並列接続回路で構成された第 2のスィッチ回路 S2と、交流入力電圧を整流する少な くとも 1つの整流素子により構成された入力側整流回路 Daと該整流回路 Daにより整 流された電圧が印加される第 3のキャパシタ Caと、 1次卷線 Lpと 2次卷線 Lsを有する トランス Tと、その 2次卷線 Lsに接続された整流平滑回路 RSと、 1次卷線 Lpに直列に 接続された第 1のインダクタ Lrと、第 1のスィッチ回路 S1が導通状態となるオン期間 に第 3のキャパシタ Caの電圧が印加されるように接続された第 2のインダクタ Liと、該 第 2のインダクタ Liに逆電流が流れるのを阻止する第 3のダイオード Diと、第 2のイン ダクタ Liに蓄えられた励磁エネルギーにより充電され、且つ、前記オン期間に 1次卷 線 Lpに電圧を印加するように接続された第 4のキャパシタ Ciと、第 1のスィッチ回路 S 1の両端に接続される直列回路を第 2のスィッチ回路 S2とで構成する第 5のキャパシ タ Crと、第 1 ·第 2のスィッチ素子を両スィッチ素子が共にオフする期間を挟んで交互 にオンオフ駆動するスイッチング制御回路 SCI, SC2とを備えたことを特徴としてい る。
[0012] (3)この発明のスイッチング電源装置は、（1)または（2)において、トランス Tとは別 の第 2のトランス T2を設け、第 2のインダクタ Liを第 2のトランス T2の入力卷線で構成 し、第 2のトランス T2の出力卷線 Loと前記整流平滑回路 RSとの間に整流回路 Ds2 を設けたことを特徴として!/、る。
[0013] (4)この発明のスイッチング電源装置は、（1)または（2)において、トランス Tとは別 の第 2のトランス T2を設け、第 2のインダクタ Liと直列に第 2のトランス Τ2の入力卷線 Lilを接続し、第 2のトランス T2の該出力卷線と前記整流平滑回路との間に整流回 路を設けたことを特徴として!/、る。
[0014] (5)この発明のスイッチング電源装置は、（1)または（2)において、トランス Tに 3次 卷線 Ltを設け、第 2のインダクタ Liと直列に接続したことを特徴として 、る。
[0015] (6)この発明のスイッチング電源装置は、（1)一（5)において、第 3のキャパシタ Ca が高調波成分の電流を遮断するローパスフィルタまたはローパスフィルタの一部を構 成して 、ることを特徴として!/、る。
[0016] (7)この発明のスイッチング電源装置は、（1)一（6)において、入力側整流回路 Da と第 4のキャパシタ Ciとの間に第 4のダイオード Dbを接続したことを特徴としている。
[0017] (8)この発明のスイッチング電源装置は、（1)一（7)において、第 1のスィッチ回路 S 1と第 2のスィッチ回路 S2との接続点に第 2のインダクタ Liの一端を接続し、他端を第 3のダイオード Diに接続し、第 2のスィッチ回路 S2と第 4のキャパシタ Crとの接続点と 第 1のスィッチ回路 S1と第 2のスィッチ回路 S2との接続点に、第 4のダイオード Dcの 両端を接続したことを特徴として ヽる。
[0018] (9)この発明のスイッチング電源装置は、（1)一（8)において、トランス Tに単数また は複数の駆動卷線 Lbl, Lb2を設け、前記スイッチング制御回路 SCI, SC2が前記 駆動卷線 Lb 1 , Lb 2に発生する電圧を用 ヽて第 1のスィッチ素子 Q 1または第 2のス イッチ素子 Q2を駆動することを特徴として 、る。
[0019] (10)この発明のスイッチング電源装置は、（1)一（9)において、駆動卷線 Lbl, Lb 2と第 1 ·第 2のスイッチング素子 Ql, Q2の制御端子との間に抵抗 Rgl, Rg2とコン デンサ Cgl, Cg2との直列回路カゝらなる遅延回路 DLl, DL2を備え、前記スィッチン グ制御回路 SCI, SC2が前記駆動卷線 Lbl, Lb2に前記スィッチ素子 Ql, Q2をタ ーンオンさせる電圧が発生して力 遅延して該スィッチ素子 Q 1 , Q2をターンオンさ せることを特徴としている。
[0020] (11)この発明のスイッチング電源装置は、 (10)において、第 1 ·第 2のスィッチ素子 Ql, Q2の両端に印加される電圧が零電圧または零電圧付近まで低下してからター ンオンするように前記遅延回路 DLl, DL2の遅延時間を設定したことを特徴としてい る。
[0021] (12)この発明のスイッチング電源装置は、（1)一（11)において、スイッチング制御 回路 SCI, SC2力 駆動卷線 Lbl, Lb2にスィッチ素子 Ql, Q2をターンオンさせる 電圧が発生して力 所定時間後にオンすることによりスィッチ素子 Q 1 , Q2をターン オフさせることを特徴として！/、る。
[0022] (13)この発明のスイッチング電源装置は、（12)において、スィッチ手段をトランジ スタ Trl, Tr2で構成し、該トランジスタ Trl, Tr2の制御端子に時定数回路を構成す るインピーダンス回路およびコンデンサ Ctl, Ct2がそれぞれ接続されたことを特徴と している。
[0023] (14)この発明のスイッチング電源装置は、（1)一（13)において、スイッチング制御 回路 SCI, SC2は、駆動卷線 Lbl, Lb2にスィッチ素子 Ql, Q2をターンオンさせる 電圧が発生してから、一定時間後にスィッチ素子 Ql, Q2をターンオフさせるように 時定数回路 TCI, TC2を備えたことを特徴としている。
[0024] (15)この発明のスイッチング電源装置は、（1)一（14)において、トランス Tの有す る漏れインダクタンスを第 1のインダクタ Lrとして構成したことを特徴としている。
[0025] (16)この発明のスイッチング電源装置は、（1)一（15)において、第 1のスィッチ回 路 S1または第 2のスィッチ回路 S2の少なくとも一方を電界効果トランジスタで構成し たことを特徴としている。
[0026] (17)この発明のスイッチング電源装置は、（1)一（16)において、スイッチング制御 回路 SCI, SC2が、 2次卷線 Lsに接続された整流平滑回路 RSから得られる出力電 圧を安定ィ匕するように第 1のスィッチ素子 Q1のオン期間を制御することを特徴として いる。
[0027] (18)この発明のスイッチング電源装置は、（1)一（17)において、スイッチング制御 回路 SCI, SC2が、第 4のキャパシタ Ciの両端電圧に応じて第 2のスィッチ素子 Q2 のオン期間を制御することを特徴として 、る。
[0028] (19)この発明のスイッチング電源装置は、（1)一（18)において、スイッチング制御 回路 SCI, SC2が、第 4のキャパシタ Ciの両端電圧の上昇に応じて第 2のスィッチ素 子 Q2のオン期間を抑制し、軽負荷または無負荷時に発振期間と停止期間を周期的 に繰り返す間欠発振動作モードに移行して、第 4のキャパシタ Ciの両端電圧の上昇 を抑制することを特徴として 、る。
発明の効果
[0029] (1)この発明によれば、第 1のスィッチ素子 Q1と第 2のスィッチ素子 Q2がゼロ電圧 スイッチング動作することによりスイッチング損失が大幅に低減される。また、入力され る半波整流電圧または全波整流電圧をスイッチングして整流電圧に比例した電流を 流すので、電流のピーク値が正弦波状となって高力率が得られる。また、第 2のイン ダクタ Liへの逆電流を阻止する第 3のダイオード Diは特許文献 3のように商用交流電 圧の整流とスイッチング電流の整流の双方を行う必要が無ぐスイッチング電流のみ を整流すればよいので、高速スイッチング機能を満たして低損失ィ匕が図れる。さらに 、入力側整流回路 Daには特許文献 3のように商用交流電圧を整流するダイオードに 高周波電流が流れな 、ので高調波電流抑制機能が低下することもな 、。
[0030] (2)この発明によれば、第 1のスィッチ回路 S1の両端に接続される直列回路を第 2 のスィッチ回路 S2とで構成する第 5のキャパシタ Crと、第 1 ·第 2のスィッチ素子を両 スィッチ素子が共にオフする期間を挟んで交互にオンオフ駆動するスイッチング制御 回路 SCI, SC2とを備えたことにより、第 5のキャパシタ Crの印加電圧を大きくするこ とによって第 5のキャパシタ Crの容量を低減できる。
[0031] (3)この発明によれば、第 2のトランス T2の入力卷線を第 2のインダクタ Liとし、第 2 のトランス T2の出力卷線を整流回路を介して整流平滑回路に接続したことにより、第 2のトランス T2の入力卷線に蓄えられたエネルギーを第 2のトランス T2により 2次側に 直接供給でき、トランス Tの電流が減少し、導通損失を低減でき、さらに高効率化が 図れる。
[0032] (4)この発明によれば、第 2のインダクタ Liに直列に第 2のトランス T2の入力卷線 Li 1を接続し、第 2のトランス T2の出力卷線と整流回路との間を別の整流回路を介して 接続したことにより、第 2のインダクタ Liに印加される電圧を調整し入力電流の導通角 を広げて高調波電流をさらに抑制でき、または逆に導通角を狭めてキャパシタ Ciの 電圧上昇を抑制できる。
[0033] (5)この発明によれば、トランス Tの 3次卷線 Ltを第 2のインダクタ Liに直列接続した ことにより、 Liに印加される電圧を調整して入力電流の導通角を広げて高調波電流 をさらに抑制したり、逆に導通角を狭めてキャパシタ Ciの電圧上昇を抑制できる。
[0034] (6)この発明によれば、第 3のキャパシタ Caが第 1 ·第 2のスィッチ素子 Ql, Q2のス イッチングによる高周波電流の入力電源ライン側への伝搬を防止するので、大きな高 調波電流抑制効果が得られる。
[0035] (7)この発明によれば、入力側整流回路 Daと第 4のキャパシタ Ciとの間に第 4のダ ィオード Dbを接続したことにより、起動時に第 4のキャパシタ Ciに対して直接充電で き、定常状態に到るまでのトランスの偏磁現象等を防止することができる。
[0036] (8)この発明によれば、第 1のスィッチ回路 S1がオフの期間に第 4のダイオード Dc と第 2のスィッチ回路 S2によって第 2のインダクタ Liを短絡することになるので、このィ ンダクタ Liに流れる電流が 0となって第 3のダイオード Diに印加される電圧を大幅に 低減できる。そのため、この第 3のダイオード Diとして低耐圧のものを使用できるよう になる。
[0037] (9)この発明によれば、トランス Tに駆動卷線 Lb 1, Lb2を設け、その駆動卷線 Lbl , Lb2に発生する電圧を用いて第 1 ·第 2のスィッチ素子 Ql, Q2を駆動するようにし たことにより、 自励発振動作が可能となる。
[0038] (10)この発明によれば、遅延回路 DL1, DL2を設け、前記駆動卷線 Lbl, Lb2に スィッチ素子 Ql, Q2をターンオンさせる電圧が発生して力 遅延させて Ql, Q2をタ ーンオンさせるようにしたことにより、デッドタイムが形成され、第 1 ·第 2のスィッチ素子 Q 1 , Q2を適切なタイミングで交互にオンオフ駆動することができる。
[0039] (11)この発明によれば、第 1 ·第 2のスィッチ素子 Ql, Q2の両端に印加される電 圧が零電圧または零電圧付近まで低下して力 ターンオンするように前記遅延回路 DL1, DL2の遅延時間を設定したことにより、ゼロ電圧スイッチング動作することにな り、スイッチング損失を低減して高効率ィ匕を図れる。
[0040] (12)この発明によれば、前記スイッチング制御回路 SCI, SC2にスィッチ素子 Q1 , Q2をターンオフさせるスィッチ手段を備えたことにより、スイッチング制御回路 SC1 , SC2の構成が簡単となり、少ない部品点数でスイッチング制御が可能となる。
[0041] (13)この発明によれば、前記スィッチ手段をトランジスタ Trl, Tr2で構成し、時定 数回路を構成したことにより、第 1 ·第 2のスィッチ素子 Ql, Q2のオン期間の設定が 容易となる。
[0042] (14)この発明によれば、時定数回路 TCI, TC2の作用により、駆動卷線 Lbl, Lb 2にスィッチ素子 Ql, Q2をターンオンさせる電圧が発生して力 一定時間後に Ql, Q2がターンオフするので、ターンオフさせるタイミングを適切に設定してスィッチ素子 Ql, Q2のオン期間を定めることができる。
[0043] (15)この発明によれば、トランス Tの漏れインダクタンスを第 1のインダクタ として 利用することにより部品点数が削減できる。
[0044] (16)この発明によれば、第 1のスィッチ回路 S1または第 2のスィッチ回路 S2の少な くとも一方を電界効果トランジスタで構成したことにより、ダイオード Dl, D2を寄生ダ ィオードで、キャパシタ Cdsl, Cds2を寄生キャパシタでそれぞれ構成でき、スィッチ 素子 Ql, Q2、ダイオード Dl, D2、およびキャパシタ Cdsl, Cds2の並列接続回路 を少な!/ヽ部品点数で構成できる。
[0045] (17)この発明によれば、第 1のスィッチ素子 Q1のオン期間制御により出力電圧が 安定化するので、定電圧電源装置が得られる。
[0046] (18)この発明によれば、第 4のキャパシタ Ciの両端電圧に応じて第 2のスィッチ素 子 Q2のオン期間が制御されるので、定電圧電源装置が得られる。
[0047] (19)この発明によれば、スイッチング制御回路 SCI, SC2が第 4のキャパシタ Ciの 両端電圧の上昇に応じて第 2のスィッチ素子 Q2のオン期間を抑制し、軽負荷または 無負荷時に間欠発振動作モードに移行して、第 4のキャパシタ Ciの両端電圧の上昇 を抑制するようにしたので、第 4のキャパシタ Ciの破損を防止するとともに、その低耐 圧化および、スィッチ素子 Ql, Q2, 2次側の整流ダイオード Dsの低耐圧化が図れる 図面の簡単な説明
[0048] [図 1]第 1の実施形態に係るスイッチング電源装置の回路図である。
[図 2]同スイッチング電源装置の各部の波形図である。
[図 3]入力電圧、入力電流、およびインダクタに流れる電流波形を示す図である。
[図 4]第 2の実施形態に係るスイッチング電源装置の回路図である。 [図 5]第 3の実施形態に係るスイッチング電源装置の回路図である。
園 6]第 4の実施形態に係るスイッチング電源装置の回路図である。
[図 7]第 5の実施形態に係るスイッチング電源装置の回路図である。
[図 8]第 6の実施形態に係るスイッチング電源装置の回路図である。
[図 9]第 7の実施形態に係るスイッチング電源装置の回路図である。
[図 10]第 8の実施形態に係るスイッチング電源装置の回路図である。
[図 11]第 9の実施形態に係るスイッチング電源装置の回路図である。
[図 12]第 10の実施形態に係るスイッチング電源装置のスイッチング制御回路の例を 示す図である。
[図 13]従来のスイッチング電源装置の回路図である。
園 14]従来のスイッチング電源装置の回路図である。
[図 15]従来のスイッチング電源装置の回路図である。
符号の説明
EMI-F EMIフィルタ
Da -入力側整流回路
Q1—第 1のスィッチ素子
D1—第 1のダイオード
Cdsl 第 1のキャパシタ
51 第 1のスィッチ回路
Q2—第 2のスィッチ素子
D2—第 2のダイオード
Cds2—第 2のキャパシタ
52 第 2のスィッチ回路
Ca—第 3のキャパシタ
T—トランス
Lp- 1次卷線
Ls - 2次卷線
Lbl, Lb 2-駆動卷線 Ds—整流ダイオード
Co—平滑コンデンサ
RS -整流平滑回路
Lr 第 1のインダクタ
U—第 2のインダクタ
Cr~第 5のキャパシタ
Ci 第 4のキャパシタ
SC 1—第 1のスイッチング制御回路
SC2 第 2のスイッチング制御回路
Db—第 4のダイオード
Dト第 3のダイオード
Trl, Tr2—トランジスタ
DL1, DL2—遅延回路
FBI, FB 2—帰還回路
TCI, TC2 -時定数回路
発明を実施するための最良の形態
[0050] 第 1の実施形態に係るスイッチング電源装置について図 1一図 3を参照して説明す る。
図 1はスイッチング電源装置の回路図である。図 1にお 、て Vinは商用交流電源で ある。入力側整流回路 Daはダイオードブリッジからなり、 EMIフィルタ EMI— Fを介し て商用交流電源 Vinを全波整流する。第 1のスィッチ回路 S1は、第 1のスィッチ素子 Ql、第 1のダイオード Dl、第 1のキャパシタ Cdslからなる。同様に第 2のスィッチ回 路 S2は、第 2のスィッチ素子 Q2、第 2のダイオード D2、第 2のキャパシタ Cds2からな る。これらのダイオード Dl, D2は FETであるスィッチ素子 Ql, Q2の寄生ダイオード 、キャパシタ Cdsl, Cds2は Ql, Q2の寄生キャパシタである。但し、必要な特性を得 るために Ql, Q2とは另 IJに Dl, D2, Cdsl, Cds2を付カロしてもよい。
[0051] 入力側整流回路 Daの整流電圧は第 3のキャパシタ Caに印加される。トランス Tは 1 次卷線 Lp、 2次卷線 Ls、駆動卷線 Lbl, Lb2を備えている。トランス Tの 2次卷線 Ls には整流ダイオード Dsと平滑コンデンサ Coからなる整流平滑回路 RSを接続してい る。整流ダイオード Dsにはトランス Tの電圧が反転するときの共振用のコンデンサ Cs を並列接続して 、る。このコンデンサ Csとしては整流ダイオード Dsの寄生容量を用 V、ることもできる。またトランス丁の 1次卷線 Lpには直列に第 1のインダクタ Lrと第 2の インダクタ Liを接続して ヽる。このインダクタ Lrとしてはトランス Tの漏れインダクタンス を禾 IJ用することちできる。
[0052] 第 2のスィッチ回路 S2には第 5のキャパシタ Crを直列に接続している。この第 2のス イッチ回路 SC2、第 5のキャパシタ Cr、第 1のインダクタ Lrおよびトランス Tの 1次卷線 Lpとによって閉ループを構成している。また第 1のスィッチ回路 S1と第 2のスィッチ回 路 S2との接続点に第 2のインダクタ Liの一端を接続し、その他端を第 3のダイオード Diに接続している。また第 2のスィッチ回路 S2と第 5のキャパシタ Crとの接続点と、第 3のダイオード Diと第 2のインダクタ Liとの接続点に、第 4のダイオード Dcの両端を接 続している。
[0053] 第 1のスィッチ回路 S1と第 3のキャパシタ Caとの接続点と第 1のインダクタ Lrの一端 との間には第 4のキャパシタ Ciを接続して 、る。
[0054] 第 1 ·第 2のスィッチ回路 SI, S2にはそれぞれスイッチング制御回路 SCI, SC2を 接続している。入力側整流回路 Daと第 4のキャパシタ Ciとの間に第 4のダイオード D bを接続している。
[0055] スイッチング制御回路 SC1は第 1のスィッチ素子 Q 1のゲート ソース間に接続した トランジスタ Trlと遅延回路 DL1と時定数回路 TC1とを備えている。遅延回路 DL1は コンデンサ Cg 1と抵抗 Rg 1の直列回路およびスィッチ素子 Q 1の入力容量 (不図示） によって構成して 、る。第 1のスィッチ素子 Q 1は駆動卷線 Lb 1の誘起電圧によってタ ーンオンされる力 遅延回路 DL1によって Q1のターンオンタイミングが遅延される。
[0056] 時定数回路 TC1は、抵抗 Rtl、ダイオード Dtl、フォト力ブラのフォトトランジスタ Pt 1力も成るインピーダンス回路とコンデンサ Ctlとからなる。この時定数回路 TC1とトラ ンジスタ Trlとによって第 1のスィッチ素子 Q1のターンオフ制御を行う。
[0057] 第 2のスイッチング制御回路 SC2も第 1のスイッチング制御回路 SC1と同様の構成 であり、同様に作用する。 [0058] 第 1のスイッチング制御回路 SCIのフォト力ブラのフォトトランジスタ Ptlには帰還回 路 FBIを接続している。この帰還回路 FBIは整流平滑回路 RSから出力端子 OUT へ出力される電圧 Voを検出して、その電圧 Voが安定ィ匕するように帰還制御する。第 2の帰還回路 FB2は第 4のキャパシタ Ciの入力電圧 Viを検出して、その入力電圧 Vi が軽負荷時に所定値より上昇しないように第 2のスィッチ素子 Q2のオン期間が制御 されるように帰還制御する。但し、キャパシタ Ciの電圧 Viを制御する必要がない場合 は、帰還回路 FB2は省略してもよい。
[0059] 第 3のキャパシタ Caは、スィッチ素子 Ql, Q2のスイッチングによって生じる高周波 電流を接地へ流す (シャントする）ので、その高周波電流が入力電源側へ戻るのを阻 止する。また、インダクタ等を挿入して、そのインダクタンスとキャパシタ Caのキャパシ タンスとによってローパスフィルタを構成してもょ 、。
[0060] 次に、図 1に示したスイッチング電源装置の回路動作について図 2·図 3を基に説明 する。
図 2は図 1各部の波形図である。また、図 3は商用電源の入力電圧 Vin、入力電流 ii n、インダクタ Liに流れる電流 ilの概略波形図である。スィッチ素子 Ql, Q2のオンォ フ信号（ゲート'ソース間電圧）を Vgsl, Vgs2、ドレイン 'ソース間電圧を Vdsl, Vds 2、ドレイン電流を idl, id2、整流ダイオード Dsの電流を is、インダクタ Liに流れる電 流を il、トランス Tの励磁電流を imとし、各状態の動作を示す。
[0061] (1)状態 1 statel [tl— 12]
ダイオード D 1またはスィッチ Q 1は導通しており、 D 1の導通時に駆動卷線 Lb 1の 電圧により Q1がターンオンして ZVS動作が行われる。 1次卷線 Lpには入力電圧 Vi が印加され励磁され、インダクタ Liには全波整流電圧 Vacが印加される。図 2におい て α tonはオン期間においてトランス Tの励磁電流 imが負となる時間である。
[0062] 時刻 t2でキャパシタ Ctlの電圧がトランジスタ Trlのしきい値電圧となり Trlがオン 、 Q1がターンオフしてトランス Tの電圧（トランス Tの各卷線の電圧）が反転する。
[0063] (2)状態 2 state2 [t2— 13]
トランス Tの 1次卷線 Lp、インダクタ Lr、およびインダクタ Liに流れていた電流により キャパシタ Cdslが充電され、キャパシタ Cds2が放電される。時刻 t3で電圧 Vds2が 零電圧となりダイオード D2が導通する。トランス Tの 2次側では電圧 Vsが零になると 整流ダイオード Dsが導通する。
[0064] (3)状態 3 state3 [t3— 14]
ダイオード D2の導通時、駆動卷線 Lb2の電圧によりスィッチ Q2はターンオンして Z VS動作が行われる。トランス Tの 1次側ではインダクタ Lrとキャパシタ Crが共振し、ィ ンダクタ Liに蓄えられた励磁電流 ilによりキャパシタ Ciが充電される。トランス Tの 2次 側ではトランス Tの励磁エネルギーが 2次卷線 Lsから放出され、ダイオード Dsに流れ る電流 isは曲線波形となる。図 2において、 trlはトランス Tのリセット時間である。時刻 t4で (t3から tr2経過後）電流 ilが零となると、キャパシタ Ciの充電は終了する。
[0065] (4)状態 4 state4 [t4一 t5]
電流 ilが零となると、ダイオード Dcが導通して、スィッチ素子 Q2とともにインダクタ Li の両端が短絡され、ダイオード Diへの印加電圧がクランプされる。状態 3,状態 4で はキャパシタ Crの電圧 Vrは 1次卷線 Lpとインダクタ Lrとの直列回路に印加され、励 磁電流 imは直線的に減少する。励磁電流 imは零となると負電流となり、状態 1とは 逆方向に 1次卷線 Lpを励磁する。 2次側では、電流 isが零となるまで流れる。時刻 t5 でキャパシタ Ct2の電圧が Tr2のしき!/、値電圧となり Tr2がオンすると、スィッチ Q2が ターンオフする。
[0066] (5)状態 5 state5 [t5— 16]
トランス Tの 2次側ではダイオード Dsに逆電圧が印加されトランス Tの 2次卷線 Lsの 電圧が反転する。 1次側では 1次卷線 Lpとインダクタ Lrに流れていた電流によりキヤ パシタ Cdslが放電され、キャパシタ Cds2が充電され、時刻 t6で電圧 Vdslが零にな ると D1が導通する。
以上の状態 1一 5を繰り返す。
[0067] 図 1に示したスイッチング電源装置の回路特性は次のとおりである。
スィッチ素子 Q1またはダイオード D1が導通している期間を tonとし、スィッチ素子 Q2またはダイオード D2が導通している期間を ton2とし、 1周期を T、商用電源電圧 の絶対値 (商用電源の整流電圧）を Vacとし、トランス Tの 2次卷線 Lsの卷線数に対 する 1次卷線 Lpの卷線数の比を nとすると、トランス Tに印加される電圧積より次式が 成り立つ。
[0068] Vi X ton=nVo X ton2 - --(1)
また、インダクタ Liに印加される電圧積より次式が成り立つ。
[0069] Vac X ton = (Vi+nVo-Vac) X tr2 - --(2)
上式において、時間 tr2は、インダクタ Liに流れる電流 ilがオフ期間において零とな るまでの時間である。 1商用電源電圧周期において、電圧 Viと出力電圧 Voはほぼ一 定であるから、 (1)式より tonを制御して、 tonZton2または時比率 tonZTを制御す れば出力電圧を安定ィ匕することができる。
[0070] また、瞬時入力電力 pは、昇圧コンバータの一般式より次式で求まる。
[0071] p= (Vac -ton) (Vi+nVo) /{2LiT(Vi+nVo-Vac) }
-(3)
ここで、 (3)式に (1)式を代入して整理すると、
p= (Vac -nVo) 2 / { 2LiVi ( Vi + nVo-Vac) } X ton2
…
と表され、入力電力 pは時間 ton2に比例することが分かる。
[0072] また、 (4)式より ton2を一定とすると、入力電力 pが小さくなる程、電圧 Viが大きくな ることが分かる。よって (4)式より、 ton2を制御して電圧 Viを安定ィ匕できることが導か れる。
[0073] さらに、（2)式で決まる tr2が ton2よりも短い場合において、インダクタ Liに流れる電 流ピーク値 lipは次式で表される。
[0074] Hp = (Vac/Li) X ton · '·(5)
ここで、 1商用電源電圧周期においてオン期間 tonはほぼ一定であるから、 ton2>tr2を満たす場合、電流ピーク値 lipは全波整流電圧 Vacに比例し、図 3に示 すように、商用交流電源の入力電流 iinはほぼ正弦波となり、入力電流の高調波成分 が大幅に低減されるとともに力率が向上する。
[0075] また、 1商用電源電圧周期においてオン期間 tonはほぼ一定となることから、出力 電圧を安定化する制御回路の応答特性は良ぐさらに、キャパシタ Ciに蓄えられた静 電工ネルギ一により、十分な出力電圧保持時間が確保できることが分力る。 [0076] さらに、高周波のスイッチング電流であるインダクタ Liに流れる電流 ilは、キャパシタ Caを通って流れるため、入力側整流回路 Daには流れず、従来、入力側整流回路を 構成する整流素子により発生していた逆回復時間や逆電圧等の要因による電力損 失を大幅に低減することができる。
[0077] 図 1に示したスイッチング電源装置の効果はまとめると次のとおりである。
(1)スィッチ素子 Ql, Q2は ZVS動作により、スイッチング損失が大幅に低減される
[0078] (2)ダイオード Diにはスイッチング電流が流れ、このスイッチング電流がキャパシタ Caに流れることにより、整流回路 Daにはスイッチング電流が流れず、損失を低減で きる。また、ダイオード Diはスイッチング周波数に対応した高速動作が要求されるが、 整流回路 Da, Dbは商用電源周波数に対応した低速動作の一般ダイオードで対応 できる。
[0079] (3)スィッチ素子 Q1がオフの期間にダイオード Dcとスィッチ素子 Q2でインダクタ Li を短絡することによりインダクタ Liに流れる電流が零になり、逆方向に電圧が印加さ れるのが抑制されるため、ダイオード Diに印加される電圧を大幅に低減できる。
[0080] (4)出力電圧 Voは、帰還回路 FBIの信号に基づいてスィッチ素子 Q1のオン期間 を制御することにより安定ィ匕制御される。
[0081] (5)入力電圧 Viは、帰還回路 FB2の信号に基づいてスィッチ素子 Q2のオン期間 を制御することにより制御される。このため、軽負荷時や無負荷時での入力電圧 Viの 上昇を抑制できる。
[0082] 次に、第 2の実施形態に係るスイッチング電源装置について、図 4を基に説明する 図 4はその回路図である。図 1に示したスイッチング電源装置と異なり、この例では 第 2のスィッチ回路 S2と第 5のキャパシタ Crの直列回路を第 1のスィッチ回路 S1に対 して並列に接続している。その他の構成は図 1に示したものと同様である。なお図 4で はトランス Tの駆動卷線 Lb 1, Lb2、帰還回路 FBI, FB2については図示を省略して いる。またスイッチング制御回路 SCI, SC2はブロック化して表している。
[0083] このような回路構成であっても第 1の実施形態の場合と同様の効果を奏する。また キャパシタ Crの印加電圧は大きくなる力 蓄える電荷量を一定として考えると、キャパ シタ Crの容量を低減できるため、キャパシタ Crの小型化を図ることができる。
[0084] 図 5は第 3の実施形態に係るスイッチング電源装置の回路図である。図 1に示した 構成と異なり、この図 5に示す例では、第 5のキャパシタ Crを第 4のキャパシタ Ciの一 端と第 1のインダクタ Lrとの間に接続して 、る。また図 1に示したダイオード Dcをダイ オード Diの力ソードとスィッチ素子 Q2のドレインとの間に接続することができる力 そ れは省略している。その他は図 1に示した場合と同様である。ただし図 5ではトランス Tの駆動卷線 Lbl, Lb2、スイッチング制御回路 SCI, SC2および帰還回路 FBI, F B2につ!/ヽては図示を省略して!/、る。
[0085] このような構成であっても第 1の実施形態の場合と同様の効果が得られる。また、第 1のインダクタ Lrに直列につながる第 5のキャパシタ Crと第 4のキャパシタ Ciとの接続 点に第 2のスィッチ素子 Q2の一端を接続したので第 1 ·第 2のスィッチ素子 Q 1, Q2 の印加電圧を低減でき、それらの電圧ストレスを低減できる。
[0086] 図 6は第 4の実施形態に係るスイッチング電源装置の回路図である。図 1に示したス イッチング電源装置と異なり、この図 6に示す例では、図 1に示した第 4のダイオード D bを設けていない。図 1に示した第 4のダイオード Dbは、それを設けることによって第 4 のキャパシタ Ciに充電電流を供給できる力 このダイオード Dbとキャパシタ Ciとは所 謂コンデンサインプット型の整流平滑回路を構成して 、るのではな 、。コンデンサ Ci はトランス Tの 1次卷線 Lpおよびインダクタ Lrによって充電される。したがって図 1に 示したダイオード Dbは必須ではな!/、。この図 6の構成ではダイオード Dbが不要とな つて部品点数の削減が図れる。ただ、このスイッチング電源装置の起動時や重負荷 時においてコンデンサ Ciの両端電圧がコンデンサ Caの両端電圧より小さい状態でコ ンデンサ Ciを充電する電流がトランス Tを通るためトランス Tが偏磁する場合があるが 、図 1に示したようにダイオード Dbを設ければ、起動時や重負荷時にコンデンサ Ciに 対して直接充電できるため、上述の問題が生じない。
[0087] 図 7は第 5の実施形態に係るスイッチング電源装置の回路図である。図 1に示した 例では第 2のインダクタ Liを第 1 ·第 2のスィッチ回路 SI, S2の接続点と第 3のダイォ ード Diとの間に設けたが、この図 7の例では第 1のスィッチ回路 S 1とキャパシタ との 接続点とキャパシタ Caとの間に第 2のインダクタ Liを設けている。このような構成であ つても第 1の実施形態の場合と同様の効果が得られる。
[0088] 図 8は第 6の実施形態に係るスイッチング電源装置の回路図である。この例ではトラ ンス Tとは別に第 2のトランス T2を設け、この第 2のトランス T2の入力卷線 Liを図 1に 示した第 2のインダクタ Liとして用いている。そして第 2のトランス T2の出力卷線 Loと 整流平滑回路 RSとの間に整流回路 Ds2を設けて 、る。その他の部分は図 1に示し たものと同様である。なお図 1におけるダイオード Dbに相当するものは図 8では図示 していない。
[0089] このような構成により、インダクタ Liに蓄えられたエネルギーがトランス T2の出力卷 線 Loから整流平滑回路 RS側に供給できるため、その分トランス Tの電流が減少し、ト ランス Tの卷線等による導通損失が低減して、さらなる高効率ィ匕が図れる。なお、整 流回路 Ds2と整流回路 Dsを切り放して、異なる出力として供給することも可能である
[0090] 図 9は第 7の実施形態に係るスイッチング電源装置の回路図である。この例では第 2のトランス T2を設け、その入力卷線 Lilに対して直列にインダクタ Liを設けている。 その他の部分は図 8に示したものと同様である。
[0091] このような構成により、インダクタ Lilに蓄えられるエネルギーが整流平滑回路 RS側 に直接供給できるため、その分トランス Tの電流が減少し、トランス Tの卷線等による 導通損失が低減して高効率ィ匕が図れる。なお、図 8の場合と同様に、整流回路 Ds2 と整流回路 Dsを切り放して、異なる出力として供給することも可能である。
[0092] 図 10は第 8の実施形態に係るスイッチング電源装置の回路図である。この例ではト ランス Tに 3次卷線 Ltを設け、この 3次卷線 Ltを第 2のインダクタ Liと直列に接続して いる。その他は図 1に示したものと同様である。
[0093] この図 10に示すような構成によって第 1の実施形態の場合と同様の効果を得ること ができるとともに、トランス Tの 3次卷線 Ltに発生する電圧を利用してインダクタ Liに印 カロされる電圧を調整して入力電流 iinの導通角（商用電源電圧の半周期内での導通 期間）を調整して高調波電流の抑制と損失低減を両立することができる。また、 3次卷 線 Ltと 1次卷線との卷数比を調整することにより上記導通角を狭めてキャパシタ へ 過大な電圧が印加されるのを抑制できる。
[0094] 図 11は第 9の実施形態に係るスイッチング電源装置の回路図である。この例ではィ ンダクタ Liをダイオード Dbとキャパシタ Caとの間に設けている。また整流平滑回路 R Sにダイオード Dfとインダクタ Lfを追加してフォワードコンバータ形式としている。した 力 てトランス Tの 2次卷線 Lsの極性は第 1一第 8の実施形態の場合と逆である。そ の他の構成は図 1に示したものと同様である。この図 11に示した構成によれば、イン ダクタ Lfに励磁エネルギーを蓄積するため、その分トランス Tを小型化できる。
[0095] なお、インダクタ Liの位置を変えずに、 2次側を図 1のようにフライバックコンバータ 形式とすることも可能である。さらに、図 1,図 4一図 10において 2次側を図 11同様に フォワードコンバータ形式とすることも可能である。
[0096] 図 12は第 10の実施形態に係るスイッチング電源装置のスイッチング制御回路の構 成例を示している。この例ではトランス Tの駆動卷線 Lbに抵抗 Rz,ツエナダイオード Z D,ダイオード Dzの直列回路を接続していて、ツエナダイオード ZDとダイオード Dzと の直列回路に抵抗 Rtとキャパシタ Ctによる直列回路を並列に接続して 、る。そして キャパシタ Ctの電圧をトランジスタ Trのベースに印加するようにして!/、る。またトラン ジスタ Trのベース ·ェミッタ間に設けたダイオード Dbは、トランジスタ Trのベース ·エミ ッタ間への逆電圧の印加を防止する。
[0097] 抵抗 Rgとキャパシタ Cgの直列回路は遅延回路 DLを構成していて、スィッチ素子 Q のターンオンを遅延させる。なおキャパシタ Cissはスィッチ素子 Qの入力容量を図示 している。
[0098] このように、抵抗 Rtとキャパシタ Ctからなる時定数回路にはツエナダイオード ZDに よる一定電圧が供給されるので、駆動卷線 Lbの電圧変動の影響を受けない。またこ の抵抗 Rtのインピーダンスを帘1』御することによって、トランジスタ Trが才ンするタイミン グ、すなわちスィッチ素子 Qのオン期間を制御することができる。

Claims

請求の範囲
[1] 第 1のスィッチ素子 Ql、第 1のダイオード Dl、および第 1のキャパシタ Cdslの並列 接続回路で構成された第 1のスィッチ回路 S1と、
第 2のスィッチ素子 Q2、第 2のダイオード D2、および第 2のキャパシタ Cds2の並列 接続回路で構成された第 2のスィッチ回路 S2と、
交流入力電圧を整流する少なくとも 1つの整流素子により構成された入力側整流回 路 Daと、該整流回路 Daにより整流された電圧が印加される第 3のキャパシタ Caと、 1次卷線 Lpと 2次卷線 Lsを有するトランス Tと、
前記 2次卷線 Lsに接続された整流平滑回路 RSと、
前記 1次卷線 Lpに直列に接続された第 1のインダクタ と、
第 1のスィッチ回路 S 1が導通状態となるオン期間に第 3のキャパシタ Caの電圧が印 カロされるように接続された第 2のインダクタ Liと、
該第 2のインダクタ Liに逆電流が流れるのを阻止する第 3のダイオード Diと、 第 2のインダクタ Liに蓄えられた励磁エネルギーにより充電され、且つ、前記オン期 間に前記 1次卷線 Lpに電圧を印加するように接続された第 4のキャパシタ Ciと、 第 1のインダクタ Lrと前記 1次卷線 Lpと第 2のスィッチ回路 S2とともに閉ループを構 成する第 5のキャパシタ Crと、
第 1 ·第 2のスィッチ素子を両スィッチ素子が共にオフする期間を挟んで交互にオン オフ駆動するスイッチング制御回路 SCI, SC2とを備えたことを特徴とするスィッチン グ電源装置。
[2] 第 1のスィッチ素子 Ql、第 1のダイオード Dl、および第 1のキャパシタ Cdslの並列 接続回路で構成された第 1のスィッチ回路 S1と、
第 2のスィッチ素子 Q2、第 2のダイオード D2、および第 2のキャパシタ Cds2の並列 接続回路で構成された第 2のスィッチ回路 S2と、
交流入力電圧を整流する少なくとも 1つの整流素子により構成された入力側整流回 路 Daと該整流回路 Daにより整流された電圧が印加される第 3のキャパシタ Caと、
1次卷線 Lpと 2次卷線 Lsを有するトランス Tと、
前記 2次卷線 Lsに接続された整流平滑回路 RSと、 前記 1次卷線 Lpに直列に接続された第 1のインダクタ と、
第 1のスィッチ回路 S 1が導通状態となるオン期間に第 3のキャパシタ Caの電圧が 印加されるように接続された第 2のインダクタ Liと、
該第 2のインダクタ Liに逆電流が流れるのを阻止する第 3のダイオード Diと、 第 2のインダクタ Liに蓄えられた励磁エネルギーにより充電され、且つ、前記オン期 間に前記 1次卷線 Lpに電圧を印加するように接続された第 4のキャパシタ Ciと、 第 1のスィッチ回路 S1の両端に接続される直列回路を第 2のスィッチ回路 S2とで構 成する第 5のキャパシタ Crと、
第 1 ·第 2のスィッチ素子を両スィッチ素子が共にオフする期間を挟んで交互にオン オフ駆動するスイッチング制御回路 SCI, SC2とを備えたことを特徴とするスィッチン グ電源装置。
[3] 前記トランス Tとは別の第 2のトランス T2を設け、第 2のインダクタ Liを第 2のトランス T2の入力卷線で構成し、第 2のトランス T2の出力卷線 Loと前記整流平滑回路 RSと の間に整流回路 Ds2を設けたことを特徴とする請求項 1または 2に記載のスィッチン グ電源装置。
[4] 前記トランス Tとは別の第 2のトランス T2を設け、第 2のインダクタ Liと直列に第 2のト ランス T2の入力卷線 Lilを接続し、第 2のトランス T2の出力卷線 Loと前記整流平滑 回路 RSとの間に整流回路 Ds2を設けたことを特徴とする請求項 1または 2に記載の スイッチング電源装置。
[5] 前記トランス Tに 3次卷線 Ltを設け、該 3次卷線 Ltに第 2のインダクタ Liを直列に接 続したことを特徴とする請求項 1または 2に記載のスイッチング電源装置。
[6] 第 3のキャパシタ Caが高調波成分の電流を流してローパスフィルタまたはローノ ス フィルタの一部を構成することを特徴とする請求項 1一 5のいずれかに記載のスィッチ ング電源装置。
[7] 前記入力側整流回路 Daと第 4のキャパシタ Ciとの間に第 4のダイオード Dbを接続 したことを特徴とする請求項 1一 6のいずれかに記載のスイッチング電源装置。
[8] 第 1のスィッチ回路 S1と第 2のスィッチ回路 S2との接続点に第 2のインダクタ Liの一 端を接続し、他端を第 3のダイオード Diに接続し、第 2のスィッチ回路 S2と第 4のキヤ パシタ Crとの接続点と、第 1のスィッチ回路 SIと第 2のスィッチ回路 S2との接続点に 、第 4のダイオード Dcの両端を接続したことを特徴とする請求項 1一 7のいずれかに 記載のスイッチング電源装置。
[9] 前記トランス Tに単数または複数の駆動卷線 Lbl, Lb2を設け、前記スイッチング制 御回路 SCI, SC2は、前記駆動卷線 Lbl, Lb2に発生する電圧を用いて第 1のスィ ツチ素子 Q1または第 2のスィッチ素子 Q2を駆動することを特徴とする請求項 1一 8の Vヽずれかに記載のスイッチング電源装置。
[10] 前記駆動卷線 Lbl, Lb2と第 1 ·第 2のスイッチング素子 Ql, Q2の制御端子との間 に抵抗 Rgl, Rg2とコンデンサ Cgl, Cg2との直列回路カゝらなる遅延回路 DL1, DL 2を備え、前記スイッチング制御回路 SCI, SC2は、前記駆動卷線 Lbl, Lb2に前記 スィッチ素子 Ql, Q2をターンオンさせる電圧が発生して力も遅延して該スィッチ素 子 Ql, Q2をそれぞれターンオンさせることを特徴とする請求項 1一 9のいずれかに 記載のスイッチング電源装置。
[11] 第 1 ·第 2のスィッチ素子 Ql, Q2の両端に印加される電圧が零電圧または零電圧 付近まで低下して力 ターンオンするように前記遅延回路 DL1, DL2の遅延時間を それぞれ設定したことを特徴とする請求項 10に記載のスイッチング電源装置。
[12] 前記スイッチング制御回路 SCI, SC2は、前記駆動卷線 Lbl, Lb2に前記スィッチ 素子 Ql, Q2をターンオンさせる電圧が発生して力 所定時間後にオンすることによ り前記スィッチ素子 Ql, Q2をターンオフさせる、前記スィッチ素子 Ql, Q2の制御端 子に接続されたスィッチ手段を備えることを特徴とする請求項 1一 11のいずれか〖こ記 載のスイッチング電源装置。
[13] 前記スィッチ手段をトランジスタ Trl, Tr2で構成し、該トランジスタ Trl, Tr2の制御 端子に時定数回路を構成するインピーダンス回路およびコンデンサ Ctl, Ct2がそ れぞれ接続されたことを特徴とする請求項 12に記載のスイッチング電源装置。
[14] 前記スイッチング制御回路 SCI, SC2は、前記駆動卷線 Lbl, Lb2に前記スィッチ 素子 Ql, Q2をターンオンさせる電圧が発生してから、一定時間後に前記スィッチ素 子 Ql, Q2をターンオフさせるように時定数回路 TCI, TC2を備えたことを特徴とす る請求項 1一 13のいずれかに記載のスイッチング電源装置。
[15] 前記トランス Tの有する漏れインダクタンスを第 1のインダクタ Lrとして構成したことを 特徴とする請求項 1一 14のいずれかに記載のスイッチング電源装置
[16] 第 1のスィッチ回路 S1または第 2のスィッチ回路 S2の少なくとも一方を電界効果トラ ンジスタで構成したことを特徴とする請求項 1一 15のいずれかに記載のスイッチング 電源装置。
[17] 前記スイッチング制御回路 SCI, SC2は、前記 2次卷線 Lsに接続された整流平滑 回路 RSから得られる出力電圧を安定ィ匕するように第 1のスィッチ素子 Q1のオン期間 を制御することを特徴とする請求項 1一 16のいずれかに記載のスイッチング電源装 置。
[18] 前記スイッチング制御回路 SCI, SC2は、第 4のキャパシタ Ciの両端電圧に応じて 第 2のスィッチ素子 Q2のオン期間を制御することを特徴とする請求項 1一 17のいず れかに記載のスイッチング電源装置。
[19] 前記スイッチング制御回路 SCI, SC2は、第 4のキャパシタ Ciの両端電圧の上昇に 応じて第 2のスィッチ素子 Q2のオン期間を抑制し、軽負荷または無負荷時に発振期 間と停止期間を周期的に繰り返す間欠発振動作モードに移行して、第 4のキャパシ タ Ciの両端電圧の上昇を抑制することを特徴とする請求項 1一 18のいずれかに記載 のスイッチング電源装置。
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