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WO2005012933A1 - Vorrichtung und verfahren zum testen von integrierten schaltkreisen - Google Patents

Vorrichtung und verfahren zum testen von integrierten schaltkreisen Download PDF

Info

Publication number
WO2005012933A1
WO2005012933A1 PCT/DE2004/001487 DE2004001487W WO2005012933A1 WO 2005012933 A1 WO2005012933 A1 WO 2005012933A1 DE 2004001487 W DE2004001487 W DE 2004001487W WO 2005012933 A1 WO2005012933 A1 WO 2005012933A1
Authority
WO
WIPO (PCT)
Prior art keywords
test
comparator
signal generator
reference signal
integrated circuits
Prior art date
Application number
PCT/DE2004/001487
Other languages
English (en)
French (fr)
Inventor
Heinz Mattes
Sebastian Sattler
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to US10/566,461 priority Critical patent/US7400995B2/en
Publication of WO2005012933A1 publication Critical patent/WO2005012933A1/de

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836—Fault-finding or characterising
    • G01R31/2839—Fault-finding or characterising using signal generators, power supplies or circuit analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass
    • G01R35/005—Calibrating; Standards or reference devices, e.g. voltage or resistance standards, "golden" references

Definitions

  • the invention relates to a device and a method for parallel testing of integrated circuits.
  • the production test of integrated circuits represents an essential cost factor in the manufacture of such integrated circuits.
  • attempts are often made to utilize the available test facilities to the best possible extent. If the test algorithm with which the integrated circuits are tested is optimized for a minimum test time, all approaches to cost reduction are already exhausted with this approach.
  • a loadboard is understood to mean a base used in such a test, which is able to accommodate one or more integrated circuits to be tested.
  • parallel tests of integrated circuits carried out in this way it has so far not been possible to supply the integrated circuits to be tested with the same signal levels. Therefore, the results of such parallel tests of integrated circuits are often of little significance. This leads to such parallel tests error-free integrated circuits are sorted out and faulty integrated circuits are found to be good.
  • the invention relates to a test device for testing integrated circuits, in particular dynamic analog-digital converters / AD converters, and sigma-delta converters.
  • the present invention is not limited to the test of such converters, but can be used wherever analog voltages are required with great accuracy.
  • the test device has a common precision signal generator which generates a test signal, in particular an analog ramp voltage or a sinusoidal voltage or current profile, and which is connected via connecting lines to input contacts arranged in particular on the load board for the integrated circuits to be tested.
  • the test device comprises at least one reference signal generator, in particular a reference voltage source, which can generate a constant reference signal, in particular a limit voltage value.
  • the reference signal represents a maximum value or a minimum value that the test signal exceeds or falls below. to walk.
  • the reference signal generator is designed such that it can provide a very precise test signal reference, in particular a very precise voltage reference. Apart from the requirement of the amplitude accuracy, the requirements on the reference signal generator are not particularly great, because the reference signal is only operated almost without load and is only stable during a measurement cycle that usually lasts a few hundred milliseconds.
  • Each input contact has at least one comparator unit arranged close to the input contact, which can be operated in a test mode.
  • this test mode it can be determined individually for each integrated circuit to be tested - whether the value of the test signal becomes too large or too small or whether the test signal exceeds or falls below the reference signal.
  • the precision signal generator can be switched off directly by the comparator unit concerned.
  • the parallelization of the test ensures that n integrated circuits can be tested at the same time. This reduces the total test time by a factor of n.
  • the equipment of the tester used remains the same. Only the loadboard has to be adapted to accommodate several integrated circuits.
  • the integrated circuits are supplied with the same input signal by a common precision signal generator.
  • the digital outputs of the integrated circuits are evaluated separately.
  • the fact that the comparator unit is arranged directly at the input contact assigned to it ensures that the test signals applied directly to the integrated circuit are detected and considered.
  • the test signals are routed to the integrated circuit under test over several board levels. Each of the transitions between the board levels has an ohmic contact resistance. Due to possible contamination, oxidation or wear, the exact control of these resistors can hardly be guaranteed during production use. Even with the smallest currents, this can lead to considerable voltage drops on the route from the precision signal generator to the respective integrated circuit.
  • the test device comprises two reference signal generators.
  • the first reference signal generator generates a lower reference signal and the second reference signal generator generates an upper reference signal.
  • each input contact has two comparator units, namely a first comparator unit which is connected to the first reference signal generator and a second comparator unit which is connected to the second reference signal generator.
  • each comparator unit also includes a calibration unit, on the control input of which the output of the comparator unit is guided.
  • the calibration line and the reference line are routed as closely as possible together with the signal line so that all these lines experience the same external interference.
  • the comparator unit can also be operated in a calibration mode, in which the switching properties of the comparator unit, in particular the offset / deviation from the zero value and the hysteresis / after-effect of the test signal after switching off, are set by the on the calibration and on the reference line of the Signal values applied to the calibration unit are compared with one another.
  • the integrated circuits to be tested in parallel can have various production-related internal offsets. Because all integrated circuits are connected to a common signal generator, offset errors can occur which identify a good integrated circuit as defective and thus lead to a reduction in the yield. By adjusting the offsets in calibration mode, such offset errors are reliably avoided.
  • the calibration mode which is to be carried out in particular at the start of the test, ensures that the comparator unit switches exactly at the same voltages and that the precision signal generator in the test mode is switched off exactly when the value of the reference signal is reached. To do this, it must be ensured that the comparator unit (s) has a very high-impedance input, so that it is ensured that no currents flow through the calibration and reference lines and therefore there is no voltage drop even with larger contact resistances these two lines comes up. This ensures that the reference voltage is present exactly at the input of the comparator unit (s), regardless of the quality of the cable routing.
  • this calibration mode ensures that all integrated circuits to be tested in parallel are supplied with exactly the same voltage levels.
  • the test values actually applied to the input contacts of the integrated circuits are known and do not exceed / fall below the reference signal values generated by the reference signal generators. This can significantly increase the accuracy and reliability of the input signals and thus the test results.
  • the input pins of the various integrated circuits are in fact spatially separated from one another on the loadboard. Without such a calibration mode, the input signals actually present at the input contacts, even if a common precision signal generator is present, are different due to the cable routing, the contact resistances and the external interference and are not identical to the expected test signal.
  • the comparator unit (s) can be switched back and forth between the test and the calibration mode, so that the calibration and the test mode can be run one after the other or alternately.
  • each comparator unit in each case comprises a comparator. It is particularly simple and inexpensive if the test device each comprises a comparator with two inputs and with one output. The first input of each comparator is connected to the reference line of the reference signal generator in question, the second input of each comparator can be switched to the calibration line of the reference signal generator in question and to the connecting line of its input contact. The output of each comparator can be switched to its calibration unit and the precision signal generator.
  • the switching properties, in particular the offset and the hysteresis of the comparator can be set by the calibration unit.
  • a decision logic unit is also provided which is connected to the comparator units and which can generate control signals for the precision signal generator from the output signals of the comparator units, the comparator units or the comparators can be calibrated in parallel before the start of a test cycle. This can further accelerate the test.
  • a validation signal line is provided, which is used by each comparator Unit leads to the relevant output line, which starts at the output contact of the integrated circuit to be tested. Via this validation signal line, a validation signal is routed to the respective output line, in particular 5 to an AND gate arranged behind the output contact, where it is linked to the digital output of each integrated circuit.
  • test device .0 according to the invention described above can be implemented in various ways.
  • the different forms of the test device according to the invention differ only in the partitioning or in the arrangement of the individual elements of the test device according to the invention.
  • individual or even all elements of the test device described can be incorporated into the integrated circuits as a BIST / built-in self-test circuit.
  • different cost savings can be achieved.
  • the invention also relates to an integrated circuit with a test device described above.
  • a test device described above.
  • test device monolithically integrated on this integrated circuit and formed in addition to the actual circuit of the integrated circuit. It is possible to replace the common precision signal generator with local digital signal sources formed in the integrated circuits. This on-chip solution is particularly inexpensive.
  • the entire arrangement of the test device described can be placed on the integrated circuit with the precision signal generator, with the comparator unit or with the comparator and with the calibration unit and with the reference signal generators.
  • this requires that the additional chip area required for this is available.
  • Sufficient chip area is usually available, particularly in the case of integrated circuits in which the button is only limited by the number of connection contacts to be fitted.
  • a filter in particular a low-pass filter, is additionally required on the loadboard, which is able to convert a generated test signal into a desired analog signal.
  • the reference voltage sources can be implemented, for example, by highly stable and temperature-compensated band gaps.
  • test device according to the invention described above can furthermore be formed on a loadboard for receiving at least one needle card for testing integrated circuit and / or with at least one test socket for testing integrated circuit and / or for connecting a handler to a tester of integrated circuits. All elements of the test device described above can be placed on the loadboard.
  • test device when the test device is designed on the loadboard, to locally integrate the tester's central precision signal generator into the integrated one Circuits to replace recorded digital signal sources.
  • the comparator units or the comparators are placed on the loadboard and can control the internal precision signal generators. This requires that the integrated circuit has an external control interface, such as bpsw. via an I 2 C bus. This is the case with many mixed signal devices. These are therefore particularly suitable for this solution.
  • the invention further relates to a tester for testing integrated circuits, which has a number of instruments for generating signals or data streams and a number of measuring sensors, in particular for currents and voltages.
  • the tester further comprises a load board and a test device, also described above.
  • the precision signal generator and the reference signal generator (s) on the tester and the comparator units or the comparators with the calibration units on the loadboard are arranged adjacent to the input contacts for the integrated circuits.
  • a tester with a test device arranged in this way can test almost any number of integrated circuits in parallel, the test device according to the invention ensuring that the test results obtained are reliable.
  • the invention also relates to a method for testing a plurality of integrated circuits in parallel.
  • a tester with a loadboard already described is provided.
  • This loadboard is equipped with several integrated circuits.
  • the tester, the loadboard or the integrated circuits are available in one of the forms of implementation described above and have a precision signal generator, at least one reference signal generator and via a comparator unit or a comparator with a calibration unit for each integrated circuit.
  • test mode to be carried out is carried out as follows. First, a test signal is generated by a precision signal generator, which is applied to the integrated circuits. Then at least one reference signal is generated by the reference signal generator (s) and applied to the comparator units. The test signals and the reference signals are present in particular as voltages.
  • the reference line are the Refe s and the signal line 'renzsignälgenerator' to the precision signal generator.
  • the output of the comparator units is in particular routed to a control input of the precision signal generator.
  • the precision signal generator starts with a test signal value of zero and increases linearly with time.
  • the relevant comparator unit switches and switches off the precision signal generator. The measuring process is now complete.
  • the precision signal generator can be reset for the next measurement cycle.
  • a calibration mode is carried out before or after the test module is carried out.
  • the inputs of the comparator units are each connected to the calibration line and to the reference line of the reference signal generator in question.
  • the switching properties of the comparator units are set by means of the signal values of the calibration line and the reference line present at the relevant comparator units.
  • the offset and the hysteresis of the comparator unit are adjusted by the calibration unit until this comparator unit switches exactly when the voltage is equal. This ensures that the reference signal is exactly at the input of the, regardless of the quality of the cable routing
  • Comparator unit is present. By using the calibration mode, particularly accurate and reliable test results can be achieved.
  • the method according to the invention can be carried out with a test device described above and with an integrated circuit described above with such a test device, with a loadboard described above with such a test device and with a tester described above with such a device.
  • the possible uses of the method according to the invention are accordingly extremely diverse.
  • the invention is also implemented in a computer program for executing the method for parallel testing of integrated circuit
  • the computer program contains program instructions that cause a computer system to carry out such test methods in an embodiment described above. execution form. In particular, the method steps of the test mode and the calibration mode are controlled with a computer system or carried out on a computer system itself.
  • the computer program outputs the results of the tested integrated circuits as digital data sequences or in a representation form generated therefrom on an output unit, in particular on a screen or on a printer, or stores these result data in a memory area.
  • Integrated circuits can be tested quickly, effectively and reliably by the computer program according to the invention, with the parallel handling of several circuits resulting in a significant acceleration of the test runtime.
  • the invention also relates to a computer program, which is contained on a storage medium, in particular in a computer memory or in a random access memory, or which is transmitted on an electrical carrier signal.
  • the invention also relates to a carrier medium, in particular a data carrier, such as, for example, a floppy disk, a zip drive, or a
  • the invention further relates to a computer system on which such a computer program is stored. Finally, the invention also relates to a download method in which such a computer program is downloaded from an electronic data network, such as from the Internet, to a computer connected to the data network.
  • FIG. 1 shows a schematic illustration of a tester structure
  • FIG. 2 shows a first parallel test representation with three AD converters
  • FIG. 3 shows a first test circuit diagram for a first AD converter
  • FIG. 4 shows a second test circuit diagram for the first AD converter
  • Figure 5 shows a parallel test circuit diagram with three AD converters.
  • FIG. 1 shows a schematic illustration of a tester structure 1.
  • the tester assembly 1 comprises a control computer system 101, which is connected via a network line 103 to the signal generators and measuring instruments 102 designated as “rack instruments” in FIG. 1 and to a measuring table 106 and to a tester 105 via a control line 104.
  • a support surface 107 on the measuring table 106 which is often also referred to as a chuck. 1.
  • Semiconductor wafers (not shown in FIG. 1) with integrated circuits to be tested or already separated integrated circuits lie on this support surface 107.
  • a base for packaged modules or by a needle card 108 are contacted by a base for packaged modules or by a needle card 108 and connected to a switching matrix 113 via a first intermediate level 109, via a second intermediate level 110, via a third intermediate level 111 and via a fourth intermediate level 112 and via measurement data lines 114.
  • a load board which is provided for the accommodation of one or more integrated circuits.
  • the switching matrix 113 is connected to the tester 105 and to the measuring instruments 102 by means of measurement data lines 114.
  • the switching matrix 113 is designed such that it can transmit the signals from the measuring instruments 102 and the input data of the tester 105 via the intermediate levels 109-112 to certain connection contacts of the needle card 108 or to certain connection contacts of the loadboard (not shown in FIG. 1).
  • the connecting lines of the loadboard with the tester 105 are also referred to as "tester channels".
  • the tester 105 is an inexpensive, digitally working tester that can be equipped with optional analog measuring devices and analog generators.
  • the highly sensitive and highly precise measuring instruments 102 are arranged at a certain distance from the measuring table 106 and from the tester 105 in a separate measuring instrument cabinet.
  • the data lines between the measuring instruments 102 and the connection contacts of the needle card 108 and the load board have a length of up to 2 m. This long cable routing and the ohmic contact resistances of the transitions between the intermediate levels 109-112 result in voltage drops in the measurement signals generated by the measuring instruments 102 at the test contacts of the needle card 108 and the loadboard.
  • FIG. 2 shows a first parallel test representation 2 with three AD converters.
  • a precision signal generator 201 which is arranged in the measuring instruments 102 and which is capable of an analog ramp voltage, is provided to generate.
  • This ramp voltage is applied via a first test signal line 202 to a first input contact 211, to a second input contact 221 and to a third input contact 231.
  • This ramp voltage present at the input contacts 211, 221 and 231 is processed by a first AD converter 21, by a second AD converter 22 and by a third AD converter 23.
  • the digital output values generated as a function of the analog ramp voltage by the AD converters 21-23 are forwarded by output contacts 212, 222 and 232 to a memory area of the tester 105, which is not shown in FIG. 2.
  • the input contacts 211, 221 and 231 and the output contacts 212, 222 and 232 are arranged on the loadboard.
  • the measured output values are then compared with the expected setpoints by the tester 105, which then outputs a fail or a pass signal, which indicates whether the AD converter in question has passed the test or not.
  • a first reference line 203 is routed in parallel with the first test signal line 202, which leads the voltage value fed back back to the tester 105. It is clear from the illustration in FIG. 2 that this first reference line 203 only leads to the branch point of the first test signal line 202 and accordingly only the test voltage present at this branch point, but not the actual input voltage present at the input contacts 211, 221 and 231 can return the tester 105. A branching of the first reference line 203 to the input contacts 211, 221 and 231 is not yet possible on conventional testers. A check of the contact resistances between the intermediate levels 109-112 shown in FIG. 1 is carried out once when setting up the loadboard with the aid of a TDR measurement / time domain reflectometer measurement.
  • a prerequisite for the test carried out according to the first parallel test representation 2 to deliver reliable test results is that the voltage output by the precision signal generator 201 is applied unchanged to the input contacts 211, 221 and 231. In practice, however, this is not the case, especially since the signal lines, in particular the first test signal line 202, are very long and usually have contact resistances in the line routing. there is a considerable drop in voltage.
  • the first test signal line 202 leads, as can be seen in FIG. 1, from the tester 105 via the measurement data lines 114, via the switching matrix 113 and via the intermediate levels 109-112 to the input contacts 211, 221 and 231 on the load board.
  • the first parallel test display 2 is therefore greatly simplified and only partially functional.
  • FIG. 3 shows a first test circuit diagram 3 for the first AD converter 21.
  • the first test circuit diagram 3 comprises a first reference signal generator 301, which is led via a long second test signal line 306 and via several intermediate levels 109-112 to the input contact 211 of the first AD converter 21 to be tested on the loadboard. Very close to the first input contact 211 there is a first comparator 302 with a first calibration unit 303.
  • the first calibration unit 303 is connected to the first comparator 302 and controls it.
  • the measuring instruments 102 comprise a first reference signal generator 301, to which a second reference line 307 and a first calibration line 308 attach.
  • the second reference line 307 leads to the first input of the first comparator 302.
  • the first calibration line 308 leads to the second input of the comparator 302.
  • a first switch 304 is provided, which is designed such that that it can switch the second input of the first comparator 302 either to the first calibration line 308 or to the second test signal line 306.
  • a second switch 305 which can switch the output either " to the calibration unit 303 or to a first switch-off line 309 connected to the precision signal generator 201.
  • the second test signal line 306, the second reference line 307 and the first calibration line 308 are routed together as closely as possible, so that all three lines experience the same external interference.
  • the switch positions of switches 304 and 305 are designated in FIG. 3 by the letters "T" for test mode and "K" for calibration mode.
  • the first reference signal generator 301 is set to the maximum value of the voltage profile of the precision signal generator 201.
  • switches 304 and 305 each take that
  • the voltage of the precision signal generator 302 and the voltage of the first reference signal generator are at the inputs of the first comparator 302. tors 301.
  • the output of the first comparator 302 is fed to the precision signal generator 201.
  • the precision signal generator 201 first generates the test voltage value zero. The generated test voltage values then increase linearly with time.
  • the first comparator 302 switches and thus switches off the precision signal generator 201. The measurement process is complete and the precision signal generator 201 can be reset for the next measurement cycle.
  • the first comparator 302 switches at exactly the same voltages. To ensure this, the first comparator 302 must first be calibrated before the measurement process described. For this calibration mode , the switches 304 and 305 are brought into the switch position “K ⁇ . The first calibration line 308 and the second reference line 307 are now connected to the inputs of the first comparator 302. The output of the first comparator 302 leads to the control input of the first calibration unit 303.
  • the first calibration unit 303 automatically adjusts the offset and the hysteresis of the first comparator 302 until it switches exactly when the voltage is equal. This ensures that, in the test mode, the precision signal generator 201 is switched off exactly when the reference voltage of the first reference signal generator 301 is reached.
  • FIG. 4 shows a second test circuit diagram 4 for the first AD converter 21.
  • the calibration method described in FIG. 3 is expanded to a two-stage min-max calibration.
  • the second test circuit diagram 4 has a second reference signal generator 401 for generating a maximum reference voltage and a third reference signal generator 411 for generating a minimum reference voltage.
  • a second comparator 402 and a second calibration unit 403 as well as a third switch 404 and a fourth switch 405 are assigned to the second reference signal generator 401.
  • the structure and connection of these elements corresponds to the structure described in FIG. 3.
  • a third comparator 412 and a third calibration unit 413 as well as a fifth switch 414 and a sixth switch 415 are assigned to the third reference signal generator 411.
  • the structure and the interconnection of these elements also corresponds to the structure described in FIG. 3.
  • the minimum value of the voltage to be generated by the precision signal generator 201 is also defined, specifically by the third reference signal generator 411.
  • five lines are routed directly next to one another, specifically the third test signal line 409 with the third reference line 406, with the second calibration line 407, with the fourth reference line 416 and with the third calibration line 417.
  • the third comparator 412 continuously checks whether the voltage applied to the first input of the third comparator 412 corresponds to the voltage applied to the second Input of the third comparator 412 falls below the minimum reference voltage value. If this is the case, the third comparator 412 switches and at the same time switches off the precision signal generator 201.
  • the second comparator 402 switches analogously if the voltage value present at its second input exceeds the maximum reference voltage value.
  • the comparators 402 and 412 are each set by their calibration units 403 and 413 in such a way that they switch exactly when the voltage is equal.
  • the calibration mode is usually carried out before the test mode.
  • Figure 5 shows a parallel test circuit diagram 5 with the first
  • AD converter 21 with the second AD converter 22 and with the third AD converter 23.
  • the parallel test circuit diagram 5 like the second test circuit diagram 4, contains the precision signal generator 201, the second reference signal generator 401 and the third reference signal generator 411.
  • the comparators 402 and 412 shown in FIG. 4, as well as the respectively assigned calibration units 403 and 413 and switches 404 , 405, 414 and 415 in FIG. 5 are combined to form a first comparator unit 501, a second comparator unit 511 and a third comparator unit 521.
  • the third reference line 406 and the second calibration line 407 of the second reference signal generator 401, as well as the fourth reference line 416 and the third calibration line 417 of the third reference signal generator nerators 411 branched and led to the comparator units 501, 511 and 521.
  • the third test signal line 409 originating from the precision signal generator 201 is also branched and leads both to the input contacts 211, 221 and 231 and to the comparator units 501, 511 and 521.
  • a first AND gate 505 After the output contacts 212, 222 and 232, a first AND gate 505, a second AND gate 515 and a third AND gate 525 are provided, to the first input of which the output contacts 212, 222 and 232 are each connected.
  • a first validation signal line 504 extends from the first comparator unit 501 to the first AND gate 505.
  • a second and a third validation signal line 514 and 524 each go from the comparator units 511 and 521 to the AND gates 515 and 525.
  • the parallel test circuit diagram 5 also includes a decision logic unit 531, which is also arranged on the loadboard.
  • the comparator units 501, 511 and 521 are connected to the decision logic unit 531 by means of output signal lines 502, 503, 512, 513, 522 and 523.
  • the decision logic unit 531 is connected to the precision signal generator 201 by means of a control signal line 532.
  • Each of the AD converters 21-23 has its own calibration unit 501, 511 and 521 at its input contact 211, 221 and 231, which is supplied with five lines, each with a calibration line 406 and a reference line 407 for the maximum voltage level , each with a calibration line 417 and with a reference line 416 for the minimum voltage level and with a test signal line 409 for the analog ramp signal.
  • the comparator units 501, 511 and 521 are calibrated in parallel.
  • the output signals of the calibration units contained in the comparator units 501, 511 and 521 and not shown in FIG. 5 are routed together to the decision logic unit 531, which derives the control signals for the precision signal generator 201 from these signals. Deriving this
  • the AD converter 21 will be - 23 tested in the 'test mode. If test values lying outside the permissible interval are determined by one of the comparator units 501, 511 and 521, the precision signal generator 201 is switched off by the decision logic unit 531.
  • the valid time window must be communicated to the tester 105 or the evaluation logic present on the tester 105. This is done by a validation signal, which is generated by the comparator units 501, 511 and 521 and is communicated to the AND gates 505, 515 and 525 via the validation signal lines 504, 514, 524.

Landscapes

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Abstract

Die erfindungsgemäße Testvorrichtung umfasst einen Präzisionssignalgenerator (201) zum Generieren eines Testsignals, der über eine Anschlussleitung (409) mit einem zum Anschluss an einen Eingang eines integrierten Schaltkreis bestimmten Eingangskontakt (211; 221; 231) verbunden ist, und wenigstens einen Referenzsignalgenerator (401, 411) zum Erzeugen eines Referenzsignals. Ferner ist für jeden Eingangskontakt (211, 221, 231) wenigstens eine Vergleichereinheit (501, 511, 521) vorgesehen, die einem Testmodus aufweist. Im Testmodus wird das Testsignal mit dem Referenzsignal verglichen. Der Präzisionssignalgenerator (201) wird durch die Vergleichereinheit (501, 511, 521) abgeschaltet, wenn das Testsignal das Referenzsignal übersteigt oder unterschreitet.

Description

Beschreibung
Vorrichtung und Verfahren zum Testen von integrierten Schaltkreisen
Die Erfindung betrifft eine Vorrichtung sowie ein Verfahren zum parallelen Testen von integrierten Schaltkreisen.
Der Produktionstest von integrierten Schaltkreisen stellt ei- nen wesentlichen Kostenfaktor bei der Herstellung solcher integrierter Schaltkreise dar. Um die bei dem Produktionstest von integrierten Schaltkreisen entstehenden Kosten zu optimieren, wird häufig versucht, die zur Verfügung stehenden Testanlagen bestmöglich auszulasten. Wenn der Testalgorithmus, mit dem die integrierten Schaltkreise getestet werden, auf eine minimale Testzeit optimiert ist, sind bei diesem Ansatz bereits alle Möglichkeiten zur Kostenreduktion ausgeschöpft.
Ein weiterer Ansatz zum Testen von integrierten Schaltkreisen besteht darin, mehrere integrierte Schaltkreise auf einem Tester zeitgleich zu überprüfen. Dafür ist es notwendig, die zum Einsatz kommenden Tester entsprechend umzurüsten, insbesondere das loadboard zur Aufnahme mehrerer integrierter Schaltkreise anzupassen. Unter einem loadboard wird dabei ein bei einem solchen Test verwendeter Sockel verstanden, der in der Lage ist ein oder mehrere zu testende integrierte Schaltkreise aufzunehmen. Bei derart durchgeführten Paralleltests von integrierten Schaltkreisen ist es bisher nicht möglich, die zu testenden integrierten Schaltkreise mit den gleichen Signalpegeln zu versorgen. Daher haben die Ergebnisse von derartigen Paralleltests von integrierten Schaltkreisen oft nur eine geringe Aussagekraft. Dies führt dazu, dass bei solchen Paralleltests an sich fehlerfreie integrierte Schaltkreise aussortiert und fehlerhafte integrierte Schaltkreise für gut befunden werden.
Es ist Aufgabe der vorliegenden Erfindung, eine Vorrichtung sowie ein Verfahren bereitzustellen, mit der/mit dem auf einfache Weise ein Paralleltest von integrierten Schaltkreises durchgeführt werden kann, der zuverlässige und aussagekräftige Testergebnisse liefert.
Diese Aufgabe wird mit dem Gegenstand der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den jeweiligen Unteransprüchen.
Die Erfindung betrifft eine Testvorrichtung zum Testen von in- tegrierten Schaltkreisen, insbesondere von dynamischen Analog- Digital-Wandlern/AD-Wandlern, sowie Sigma-Delta-Wandlern. Die vorliegende Erfindung ist dabei nicht auf den Test von solchen Wandlern limitiert, sondern kann überall dort eingesetzt werden, wo analoge Spannungen mit großer Genauigkeit benötigt werden.
Die erfindungsgemäße Testvorrichtung verfügt über einen gemeinsamen Präzisionssignalgenerator, der ein Testsignal, insbesondere eine analoge Rampenspannung oder einen sinusförmigen Spannungs- oder Stromverlauf generiert, und der über Anschlussleitungen mit insbesondere auf dem loadboard angeordneten Eingangskontakten für die zu testenden integrierten Schaltkreise verbunden ist. Des weiteren umfasst die Testvorrichtung wenigstens einen Referenzsignalgenerator, insbesonde- re eine Referenzspannungsquelle, der/die ein konstantes Referenzsignal, insbesondere einen Grenzspannungswert erzeugen kann. Das Referenzsignal stellt dabei einen Maximalwert oder einen Minimalwert dar, den das Testsignal über- oder unter- schreiten soll. Der Referenzsignalgenerator ist dabei so ausgebildet, dass er eine sehr genaue Testsignalreferenz, insbesondere eine sehr genaue Spannungsreferenz zur Verfügung stellen kann. Abgesehen von der Anforderung der Amplitudengenauigkeit, sind die Anforderungen an den Referenzsignalgenerator nicht besonders groß, denn das Referenzsignal wird nur nahezu unbelastet betrieben und uss nur während eines üblicherweise einige hundert Millisekunden andauernden Messzyklus stabil sein.
Jeder Eingangskontakt verfügt über wenigstens eine nahe bei dem Eingangskontakt angeordnete Vergleichereinheit, die in einem Testmodus betrieben werden kann. In diesem Testmodus kann individuell für jeden zu testenden integrierten Schaltkreis festgestellt werden, - ob der Wert des Testsignals zu groß oder zu klein wird bzw. ob das Testsignal das Referenzsignal übersteigt oder unterschreitet. In diesem Fall kann der Präzisionssignalgenerator direkt von der betreffenden Vergleichereinheit ausgeschaltet werden.
Gemäß einem Grundgedanken der Erfindung wird durch die Paral- lelisierung des Tests gewährleistet, dass n integrierte Schaltkreise zeitgleich getestet werden können. Dadurch reduziert sich die Gesamttestzeit um den Faktor n. Die Geräteaus- stattung des zum Einsatz kommenden Testers bleibt gleich. Lediglich das loadboard muss zur Aufnahme mehrerer integrierter Schaltkreise angepasst werden.
Die integrierten Schaltkreise werden von einem gemeinsamen Präzisionssignalgenerator mit dem gleichen Eingangssignal versorgt. Die digitalen Ausgänge der integrierten Schaltkreise werden hingegen separat ausgewertet. Dadurch, dass die Vergleichereinheit jeweils direkt bei dem ihr zugeordneten Eingangskontakt angeordnet ist, ist sichergestellt, dass jeweils die direkt am integrierten Schaltkreis anliegenden Testsignale erfasst und betrachtet werden. Zwi- sehen dem Präzisionssignalgenerator und den Eingangskontakten werden die Testsignale nämlich über mehrere Boardebenen zu dem zu testenden integrierten Schaltkreis geführt. Jeder der Übergänge zwischen den Boardebenen weist einen Ohmschen Kontaktwiderstand auf. Durch mögliche Verschmutzung, Oxidation oder Ab- nutzung ist die exakte Kontrolle dieser Widerstände während des Produktionseinsatzes kaum zu gewährleisten. Schon bei kleinsten Strömen kann dies zu erheblichen Spannungsabfällen auf der Strecke von dem Präzisionssignalgenerator bis zu dem jeweiligen integrierten Schaltkreis führen.
Gemäß einer ersten Ausführungsform der Erfindung umfasst die Testvorrichtung zwei Referenzsignalgeneratoren. Der erste Referenzsignalgenerator erzeugt dabei ein unteres Referenzsignal und der zweite Referenzsignalgenerator erzeugt ein oberes Re- ferenzsignal. Bei dieser Ausführungsform verfügt jeder Eingangskontakt über zwei Vergleichereinheiten, und zwar über eine erste Vergleichereinheit, die mit dem ersten Referenzsignalgenerator verbunden ist, und über eine zweite Vergleichereinheit, die mit dem zweiten Referenzsignalgenerator verbunden ist.
Dadurch wird gewährleistet, dass die integrierten Schaltkreise nur mit Testsignalen getestet werden, die innerhalb des durch das untere und das obere Referenzsignal aufgespannten Testin- tervalls angeordnet sind. Dadurch können die tatsächlich an den Eingangskontakten der integrierten Schaltkreise anliegenden Testsignalwerte zuverlässig kontrolliert werden. Gemäß einer weiteren Ausführungsform der Erfindung werden vom Referenzsignalgenerator oder von den Referenzsignalgeneratoren jeweils zwei Leitungen, nämlich eine Kalibrierleitung und eine Referenzleitung an die Vergleichereinheit (en) herangeführt. Des weiteren umfasst jede Vergleichereinheit auch eine Kalibriereinheit, auf deren Steuereingang der Ausgang der Vergleichereinheit jeweils geführt ist. Die Kalibrierleitung und die Referenzleitung werden so eng wie möglich gemeinsam mit der Signalleitung geführt, so dass alle diese Leitungen die glei- chen externen Störungen erfahren. Die Vergleichereinheit kann auch in einem Kalibriermodus betrieben werden, bei dem die Schalteigenschaften der Vergleichereinheit, insbesondere der Offset/die Abweichung zum Nullwert und die Hysterese/das Nachwirken des Testsignals nach dem Abschalten eingestellt werden, indem die an der Kalibrier- und an der Referenzleitung der Kalibriereinheit anliegenden Signalwerte miteinander verglichen werden.
Die parallel zu testenden integrierten Schaltkreise können über verschiedene fertigungsbedingte interne Offsets verfügen. Dadurch, dass alle integrierten Schaltkreise an einen gemeinsamen Signalgenerator angeschlossen sind, können Offsetfehler auftreten, die einen guten integrierten Schaltkreis als fehlerhaft ausweisen und so zu einer Verringerung der Ausbeute führen. Durch das Justieren der Offsets im Kalibriermodus werden solche Offsetfehler sicher vermieden.
Durch den, insbesondere zu Testbeginn auszuführenden Kalibriermodus wird sichergestellt, dass die Vergleichereinheit ex- akt bei den gleichen Spannungen schaltet und dass der Präzisionssignalgenerator im Testmodus exakt beim Erreichen des Werts des Referenzsignals abgeschaltet wird. Dafür ist zu gewährleisten, dass die Vergleichereinheit (en) über einen sehr hochohmigen Eingang verfügt/verfügen, so dass sichergestellt ist, dass über die Kalibrier- und über die Referenzleitung keine Ströme fließen und es somit auch bei grö- ßeren Kontaktwiderständen zu keinem Spannungsabfall auf diesen beiden Leitungen kommt. Dadurch wird sichergestellt, dass die Referenzspannung unabhängig von der Qualität der Zuleitungsführung exakt am Eingang der Vergleichereinheit (en) anliegt.
Gemäß einem weiteren Grundgedanken der Erfindung wird durch das Vorsehen dieses Kalibriermodus sichergestellt, dass alle parallel zu testenden integrierten Schaltkreise mit exakt den gleichen Spannungspegeln versorgt werden. Die tatsächlich an den Eingangskontakten des integrierten Schaltkreise anliegen- den Testwerte sind bekannt und über-/unterschreiten die durch die Referenzsignalgeneratoren erzeugten Referenzsignalwerte nicht. Dadurch kann die Genauigkeit und die Verlässlichkeit der Eingangssignale und damit der Testergebnisse deutlich erhöht werden.
Die Eingangspins der verschiedenen integrierten Schaltkreise liegen nämlich auf dem loadboard räumlich getrennt voneinander. Ohne einen solchen Kalibriermodus sind die tatsächlich an den Eingangskontakten anliegenden Eingangssignale, selbst wenn ein gemeinsamer Präzisionssignalgenerator vorhanden ist, bedingt durch die Leitungsführung, durch die Übergangswiderstände und durch die externen Störeinflüsse unterschiedlich und nicht mit dem erwarteten Testsignal identisch.
In einer vorteilhaften Weiterbildung der Erfindung ist/sind die Vergleichereinheit (en) zwischen dem Test- und dem Kalibriermodus hin- und herschaltbar, so dass der Kalibrier- und der Testmodus hintereinander oder abwechselnd ausgeführt werden können.
Bei einer einfach herstellbaren Realisierungsform der erfin- dungsgemäßen Testvorrichtung umfasst jede Vergleichereinheit jeweils einen Komparator. Besonders einfach und kostengünstig ist es, wenn die Testvorrichtung je einen Komparator mit zwei Eingängen und mit einem Ausgang umfasst. Der erste Eingang jedes Komparators ist mit der Referenzleitung des betreffenden Referenzsignalgenerators verbunden, der zweite Eingang jedes Komparators ist auf die Kalibrierleitung des betreffenden Referenzsignalgenerators und auf die Anschlussleitung seines Eingangskontakts schaltbar. Der Ausgang jedes Komparators ist auf seine Kalibriereinheit und auf den Präzisionssignalgenera- tor schaltbar. Die Schalteigenschaften, insbesondere der Off- set und die Hysterese des Komparators sind dabei durch die Kalibriereinheit einstellbar.
Wenn des weiteren eine Entscheidungslogikeinheit vorgesehen ist, die mit den Vergleichereinheiten verbunden ist und die aus den Ausgangssignalen der Vergleichereinheiten Steuersignale für den Präzisionssignalgenerator erzeugen kann, können die Vergleichereinheiten oder die Komparatoren vor Beginn eines Testzyklus parallel kalibriert werden. Dadurch lässt sich eine weitere Beschleunigung des Tests erreichen.
Aufgrund externer Störungen oder durch den Einfluss der unterschiedlichen Signalwege ist es möglich, dass der Testmodus bei den unterschiedlichen integrierten Schaltkreisen zu leicht versetzten Zeitpunkten startet und endet. Um dies zu verhindern, wird der Auswertelogik des Testers das jeweils gültige Zeitfenster mitgeteilt. Dafür ist erfindungsgemäß je eine Validierungssignalleitung vorgesehen, die von jeder Vergleicher- einheit zu der betreffenden Ausgangsleitung führt, die an dem Ausgangskontakt des zu testenden integrierten Schaltkreises ansetzt. Über diese Validierungssignalleitung wird ein Validierungssignal zu der jeweiligen Ausgangsleitung, insbesondere 5 zu einem hinter dem Ausgangskontakt angeordneten UND-Gatter geführt und dort mit dem digitalen Ausgang jedes integrierten Schaltkreises verknüpft.
Die vorstehend beschriebene erfindungsgemäße Testvorrichtung .0 kann auf verschiedene Art und Weise realisiert werden. Die unterschiedlichen Ausprägungen der erfindungsgemäßen Testvor-' richtung unterscheiden sich dabei lediglich in der Partionie- rung bzw. in der Anordnung der einzelnen Elemente der erfindungsgemäßen Testvorrichtung. Je nach Verfügbarkeit von Schal- L5 tungsfläche auf den integrierten Schaltkreisen können einzelne oder sogar alle Elemente der beschriebenen Testvorrichtung als BIST-/Built-In-Self-Test-Schaltung in die integrierten Schaltkreise aufgenommen werden. Abhängig davon, wie viele Elemente der erfindungsgemäßen Testvorrichtung auf dem integrierten 10 Schaltkreis aufgenommen werden können, lassen sich unterschiedliche Kosteneinsparungen erzielen.
Die Erfindung betrifft auch einen integrierten Schaltkreis mit einer vorstehend beschriebenen Testvorrichtung. Dabei ist die
25 Testvorrichtung auf diesem integrierten Schaltkreis monolithisch integriert und zusätzlich zu der eigentlichen Schaltung des integrierten Schaltkreises ausgebildet. Dabei ist es möglich, den gemeinsamen Präzisionssignalgenerator durch lokale, in den integrierten Schaltkreisen ausgebildete digitale Sig- 0 nalquellen zu ersetzen. Diese On-Chip-Lösung ist besonders kostengünstig. Bei dieser Realisierungsform der Testvorrichtung kann die gesamte Anordnung der beschriebenen Testvorrichtung mit dem Präzisionssignalgenerator, mit der Vergleichereinheit bzw. mit dem Komparator und mit der Kalibriereinheit sowie mit den Re- ferenzsignalgeneratoren auf dem integrierten Schaltkreis platziert werden. Hierfür ist jedoch Voraussetzung, dass die dafür benötigte zusätzliche Chipfläche zur Verfügung steht. Insbesondere bei integrierten Schaltkreisen, bei denen die Schaltfläche lediglich durch die Anzahl der aufzubringenden An- Schlusskontakte begrenzt ist, steht i.d.R. genügend Chipfläche zur Verfügung. Bei dieser Realisierungsform der Erfindung wird auf dem loadboard für jeden integrierten Schaltkreis zusätzlich ein Filter, insbesondere ein Tiefpassfilter, benötigt, der in der Lage ist, ein erzeugtes Testsignal in ein gewünsch- tes Analogsignal zu wandeln. Die Referenzspannungsquellen können bspw. durch hochstabile und temperaturkompensierte Band- Gaps realisiert werden. Diese Ausprägung der erfindungsgemäßen Testvorrichtung ist besonders kostenoptimal, zumal sie keinerlei spezielle Testereigenschaften mehr voraussetzt und beson- ders vielseitig anwendbar ist.
Die vorstehend beschriebene erfindungsgemäße Testvorrichtung kann weiterhin auf einem loadboard zur Aufnahme wenigstens einer Nadelkarte zum Testen von integrierten Schaltkreis und/ oder mit wenigstens einem Testsockel zum Testen von integrierten Schaltkreis und/oder zum Anschluss eines handlers an einen Tester von integrierten Schaltkreisen ausgebildet sein. Dabei können sämtliche Elemente der vorstehend beschriebenen Testvorrichtung auf dem loadboard platziert werden.
Alternativ dazu ist es auch bei der Ausbildung der Testvorrichtung auf dem loadboard möglich, den zentralen Präzisionssignalgenerator des Testers durch lokal in die integrierten Schaltkreise aufgenommene digitale Signalquellen zu ersetzen. Die Vergleichereinheiten bzw. die Komparatoren sind bei dieser Anordnung auf dem loadboard platziert und können die internen Präzisionssignalgeneratoren steuern. Dies setzt voraus, dass der integrierte Schaltkreis über ein externes Control Interface/über eine externe Kontrollschnittstelle verfügt, wie bpsw. über einen I2C-Bus . Bei vielen Mixed-Signal-Bausteinen ist dies der Fall. Diese eignen sich daher besonders für diese Lösung.
Die Erfindung betrifft ferner einen Tester zum Testen von integrierten Schaltkreisen, der über mehrere Instrumente zum Erzeugen von Signalen oder Datenströmen und über mehrere Mess- Sensoren, insbesondere für Ströme und Spannungen verfügt. Der Tester umfasst weiterhin ein oben beschriebenes loadboard und eine ebenfalls oben beschriebene Testvorrichtung. Dabei sind der Präzisionssignalgenerator und der/die Referenzsignalgenerator (en) auf dem Tester und die Vergleichereinheiten bzw. die Komparatoren mit den Kalibriereinheiten auf dem loadboard, je- weils benachbart zu den Eingangskontakten für die integrierten Schaltkreise angeordnet. Ein Tester mit einer derartig angeordneten Testvorrichtung kann eine beinahe beliebige Anzahl von integrierten Schaltkreisen parallel testen, wobei durch die erfindungsgemäße Testvorrichtung sichergestellt wird, dass die dabei erhaltenen Testergebnisse zuverlässig sind.
Die Erfindung betrifft auch ein Verfahren zum parallelen Testen von mehreren integrierten Schaltkreisen. Dabei wird zunächst ein Tester mit einem bereits beschriebenen loadboard bereitgestellt. Dieses loadboard wird mit mehreren integrierten Schaltkreisen bestückt. Dabei liegen der Tester, das loadboard oder die integrierten Schaltkreise in einer der vorstehend beschriebenen Realisierungsformen vor und verfügen über einen Präzisionssignalgenerator, wenigstens einen Referenzsignalgenerator und über je eine Vergleichereinheit bzw. über einen Komparator mit einer Kalibriereinheit für jeden integrierten Schaltkreis.
Der dann durchzuführende Testmodus wird wie folgt durchgeführt. Zunächst wird durch einen Präzisionssignalgenerator ein Testsignal erzeugt, das an die integrierten Schaltkreise angelegt wird. Dann wird wenigstens ein Referenzsignal durch den/ die Referenzsignalgenerator (en) erzeugt und an die Vergleichereinheiten angelegt. Die Testsignale und die Referenzsignale liegen insbesondere als Spannungen vor.
An den Eingängen der Vergleichereinheit liegen insbesondere die Referenzleitung des Refe'renzsignälgenerator's und die Signalleitung des Präzisionssignalgenerators an. Der Ausgang der Vergleichereinheiten ist insbesondere auf einen Steuereingang des Präzisionssignalgenerators geführt.
Nun werden das Testsignal und die jeweiligen Referenzsignale durch die Vergleichereinheiten miteinander verglichen. Mit Beginn der Messung startet der Präzisionssignalgenerator mit einem Testsignalwert Null und steigt linear mit der Zeit an. Wenn das Testsignal den Referenzwert erreicht, schaltet die betreffende Vergleichereinheit und schaltet den Präzisionssignalgenerator ab. Nun ist der Messvorgang abgeschlossen. Der Präzisionssignalgenerator kann für den nächsten Messzyklus zurückgesetzt werden.
Durch dieses Verfahren ist gewährleistet, dass die integrierten Schaltkreise mit Testsignalen beaufschlagt werden, die innerhalb eines gewünschten Intervalls liegen. Dadurch ergeben sich zuverlässige und verlässliche Testergebnisse. In einer vorteilhaften Weiterbildung des beschriebenen Verfahrens wird vor oder nach dem Durchführen des Testmodul ein Kalibriermodus durchgeführt. Bei diesem Kalibriermodus werden die Eingänge der Vergleichereinheiten jeweils mit der Kalibrierleitung und mit der Referenzleitung des betreffenden Referenzsignalgenerators verbunden. Dann werden die Schalteigenschaften der Vergleichereinheiten mittels der an den betreffenden Vergleichereinheiten anliegenden Signalwerte der Kalib- rierleitung und der Referenzleitung eingestellt. Dabei werden insbesondere der Offset und die Hysterese der Vergleichereinheit durch die Kalibrierungseinheit justiert, bis diese Vergleichereinheit exakt bei Spannungsgleichheit schaltet. Dadurch ist sichergestellt, dass das Referenzsignal unabhängig von der Qualität der Zuleitungsführung exakt am Eingang der
Vergleichereinheit anliegt. Durch Anwenden des Kalibriermodus können besonders genaue und zuverlässige Testergebnisse erzielt werden.
Das erfindungsgemäße Verfahren kann mit einer vorstehend beschriebenen Testvorrichtung sowie mit einem vorstehend beschriebenen integrierten Schaltkreis mit einer solchen Testvorrichtung, mit einem vorstehend beschriebenen loadboard mit einer solchen Testvorrichtung und mit einem vorstehend be- schriebenen Tester mit einer solchen Vorrichtung durchgeführt werden. Die Einsatzmöglichkeiten des erfindungsgemäßen Verfahrens sind dementsprechend äußerst vielfältig.
Die Erfindung wird auch in einem Computerprogramm zum Ausfüh- ren des Verfahrens zum parallelen Testen von integrierten
Schaltkreisen verwirklicht. Das Computerprogramm enthält dabei Programmanweisungen, die ein Computersystem veranlassen, solche Testverfahren in einer vorstehend beschriebenen Ausfüh- rungsform auszuführen. Dabei werden insbesondere die Verfahrensschritte des Testmodus und des Kalibriermodus mit einem Computersystem gesteuert oder auf einem Computersystem selbst durchgeführt. Das Computerprogramm gibt die Ergebnisse der ge- testeten integrierten Schaltkreise als digitale Datenfolgen oder in einer daraus generierten Darstellungsform auf einer Ausgabeeinheit aus, insbesondere auf einem Bildschirm oder auf einem Drucker, oder speichert diese Ergebnisdaten in einem Speicherbereich. Durch das erfindungsgemäße Computerprogramm können integrierte Schaltkreise schnell, effektiv und zuverlässig getestet werden, wobei sich durch die parallele Behandlung von mehreren Schaltkreisen eine deutliche Beschleunigung der Testlaufzeit ergibt.
Die Erfindung betrifft außerdem ein Computerprogramm,, das auf einem Speichermedium, insbesondere in einem Computerspeicher oder in einem Direktzugriffsspeicher enthalten ist oder das auf einem elektrischen Trägersignal übertragen wird. Die Erfindung betrifft auch ein Trägermedium, insbesondere einen Da- tenträger, wie bspw. eine Diskette, ein Zip-Laufwerk, einen
Streamer, eine CD oder eine DVD, auf denen ein vorstehend beschriebenes Computerprogramm abgelegt ist. Ferner betrifft die Erfindung ein Computersystem, auf dem ein solches Computerprogramm gespeichert ist. Schließlich betrifft die Erfindung auch ein Download-Verfahren, bei dem ein solches Computerprogramm aus einem elektronischen Datennetz, wie bspw. aus dem Internet, auf einen an das Datennetz angeschlossenen Computer heruntergeladen wird.
Die Erfindung ist in den Zeichnungen anhand eines Ausführungsbeispiels näher veranschaulicht. Figur 1 zeigt eine schematische Darstellung eines Testeraufbaus,
Figur 2 zeigt eine erste Paralleltestdarstellung mit drei AD-Wandlern, Figur 3 zeigt einen ersten Testschaltplan für einen ersten AD-Wandler,
Figur 4 zeigt einen zweiten Testschaltplan für den ersten AD-Wandler,
Figur 5 zeigt einen Paralleltestschaltplan mit drei AD- Wandlern.
Figur 1 zeigt eine schematische Darstellung eines Testeraufbaus 1.
Der Testeraufbau 1 umfasst ein Steuercomputersystem 101, das über eine Netzwerkleitung 103 mit den in Figur 1 als "Rack Instruments" bezeichneten Signalgeneratoren und Messinstrumenten 102 und mit einem Messtisch 106 sowie über eine Steuerleitung 104 mit einem Tester 105 in Verbindung steht. Auf dem Mess- tisch 106 befindet sich eine Auflagefläche 107, die oft auch als Chuck bezeichnet wird. Auf dieser Auflagefläche 107 liegen in Figur 1 nicht gezeigte Halbleiterwafer mit zu testenden integrierten Schaltkreisen oder bereits separierte integrierte Schaltkreise auf. Diese werden von einem Sockel für gehäuste Bausteine bzw. von einer Nadelkarte 108 kontaktiert und über eine erste Zwischenebene 109, über eine zweite Zwischenebene 110, über eine dritte Zwischenebene 111 und über eine vierte Zwischenebene 112 und über Messdatenleitungen 114 mit einer Schaltmatrix 113 verbunden. Nicht dargestellt in Figur 1 ist ebenfalls ein loadboard, das für die Aufnahme eines oder mehrerer integrierter Schaltkreise vorgesehen ist. Die Schaltmatrix 113 ist mittels Messdatenleitungen 114 mit dem Tester 105 und mit den Messinstrumenten 102 verbunden. Die Schaltmatrix 113 ist dabei so ausgebildet, dass sie die Signale der Messinstrumente 102 und die Eingangsdaten des Testers 105 über die Zwischenebenen 109 - 112 an bestimmte Anschlusskontakte der Nadelkarte 108 oder an bestimmte Anschlusskontakte des in Figur 1 nicht gezeigten loadboards leiten kann. Die Verbindungsleitungen des loadboards mit dem Tester 105 werden auch als "Testerkanäle" bezeichnet.
Bei dem Tester 105 handelt es sich um einen kostengünstigen, digital arbeitenden Tester, der mit optionalen Analogmessgeräten und Analoggeneratoren ausgestattet sein kann. Die hoch empfindlichen und hoch genau arbeitenden Messinstrumente 102 sind dabei in einem bestimmten Abstand zu dem Messtisch 106 und zu dem Tester 105 in einem separaten Messinstrumen- teschrank angeordnet.
Die Datenleitungen zwischen den Messinstrumenten 102 und den Anschlusskontakten der Nadelkarte 108 sowie des loadboards weisen eine Länge von bis zu 2 m auf. Durch diese lange Leitungsführung und durch die ohmschen Kontaktwiderstände der Übergänge zwischen den Zwischenebenen 109 - 112 ergeben sich Spannungsabfälle der durch die Messinstrumente 102 erzeugten Mess-Signale an den Testkontakten der Nadelkarte 108 und des loadboards.
Figur 2 zeigt eine erste Paralleltestdarstellung 2 mit drei AD-Wandlern.
Bei der ersten Paralleltestdarstellung 2 ist ein bei den Messinstrumenten 102 angeordneter Präzisionssignalgenerator 201 vorgesehen, der in der Lage ist, eine analoge Rampenspannung zu generieren. Diese Rampenspannung wird über eine erste Testsignalleitung 202 an einen ersten Eingangskontakt 211, an einen zweiten Eingangskontakt 221 und an einen dritten Eingangskontakt 231 angelegt. Diese an den Eingangskontakten 211, 221 und 231 anliegende Rampenspannung wird von einem ersten AD- Wandler 21, von einem zweiten AD-Wandler 22 und von einem dritten AD-Wandler 23 verarbeitet. Die in Abhängigkeit der a- nalogen Rampenspannung von den AD-Wandlern 21 - 23 jeweils erzeugten digitalen Ausgabewerte werden von Ausgangskontakte 212, 222 und 232 an einen in Figur 2 nicht näher bezeichneten Speicherbereich des Testers 105 weitergeleitet. Die Eingangskontakte 211, 221 und 231 sowie die Ausgangskontakte 212, 222 und 232 sind auf dem loadboard angeordnet.
Anschließend werden die gemessenen Ausgangswerte mit den zu erwartenden Sollwerten vom Tester 105 verglichen, der daraufhin ein Fail- oder ein Pass-Signal ausgibt, das besagt, ob der betreffende AD-Wandler den Test bestanden hat oder nicht.
Um zu überprüfen, dass die von dem Präzisionssignalgenerator 201 abgegebene Spannung die AD-Wandler 21 - 23 erreicht, wird parallel mit der ersten Testsignalleitung 202 eine erste Referenzleitung 203 geführt, die den eingespeisten Spannungswert wieder zu dem Tester 105 zurückführt. Aus der Darstellung in Figur 2 wird deutlich, dass diese erste Referenzleitung 203 nur bis zu dem Verzweigungspunkt der ersten Testsignalleitung 202 führt und demnach nur die an diesem Verzweigungspunkt anliegende Testspannung, nicht aber die an den Eingangskontakten 211, 221 und 231 anliegende, tatsächliche Eingangsspannung an den Tester 105 zurückführen kann. Eine Verzweigung der ersten Referenzleitung 203 zu den Eingangskontakten 211, 221 und 231 ist auf herkömmlichen Testern noch nicht möglich. Eine Überprüfung der Kontaktwiderstände zwischen den in Figur 1 gezeigten Zwischenebenen 109 - 112 wird bei der Einrichtung des loadboards mit Hilfe einer TDR-Messung/Time-Domain- Reflectometer-Messung einmalig durchgeführt.
Eine Voraussetzung, dass der gemäß der ersten Paralleltestdarstellung 2 durchgeführte Test verlässliche Testergebnisse liefert, liegt darin, dass die von dem Präzisionssignalgenerator 201 abgegebene Spannung unverändert an den Eingangskontak- ten 211, 221 und 231 anliegt. Dies ist jedoch in der Praxis nicht der Fall, zumal die Signalleitungen, insbesondere die erste Testsignalleitung 202, sehr lang sind und durch Kontaktwiderstände in der Leitungsführung i.d.R. ein beachtlicher Spannungsabfall gegeben ist. Die erste Testsignalleitung 202 führt nämlich, wie in Figur 1 zu sehen ist, von dem Tester 105 über die Messdatenleitungen 114, über die Schaltmatrix 113 und über die Zwischenebenen 109 - 112 bis zu den Eingangskontakten 211, 221 und 231 auf dem loadboard. Die erste Paralleltestdarstellung 2 ist daher stark vereinfacht und nur bedingt funkti- onsfähig.
Für die erste Paralleltestdarstellung 2 können gängige Tester verwendet werden. Lediglich das loadboard muss zur Aufnahme mehrerer AD-Wandler 21 - 23 angepasst werden.
Figur 3 zeigt einen ersten Testschaltplan 3 für den ersten AD- Wandler 21.
Der erste Testschaltplan 3 umfasst einen ersten Referenzsig- nalgenerator 301, der über eine lange zweite Testsignalleitung 306 und über mehrere Zwischenebenen 109 - 112 an den Eingangskontakt 211 des zu testenden ersten AD-Wandlers 21 auf dem loadboard geführt ist. Sehr nahe am ersten Eingangskontakt 211 liegt ein erster Komparator 302 mit einer ersten Kalibriereinheit 303. Die erste Kalibriereinheit 303 ist mit dem ersten Komparator 302 verbunden und steuert diesen. Die Messinstrumente 102 umfassen einen ersten Referenzsignalgenerator 301, an dem eine zweite Referenzleitung 307 sowie eine erste Kalibrierleitung 308 ansetzen. Die zweite Referenzleitung 307 führt auf den ersten Eingang des ersten Komparators 302. Die erste Kalibrierleitung 308 führt auf den zweiten Eingang des Komparators 302. Direkt vor dem zweiten Eingang des ersten Kompara- tors 302 ist ein erster Schalter 304 vorgesehen, der so ausgebildet ist, dass er den zweiten Eingang des ersten Komparators 302 entweder auf die erste Kalibrierleitung 308 oder auf die zweite Testsignalleitung 306 schalten kann. Am Ausgang des ersten Komparators 302 ist ein zweiter Schalter 305 angeord- net, der den Ausgang entweder" auf die Kalibriereinheit 303 oder auf eine mit dem Präzisionssignalgenerator 201 verbundene erste Abschaltleitung 309 schalten kann.
Die zweite Testsignalleitung 306, die zweite Referenzlei- tung 307 und die erste Kalibrierleitung 308 werden so eng wie möglich gemeinsam geführt, so dass alle drei Leitungen die gleichen externen Störungen erfahren. Die Schalterstellungen der Schalter 304 und 305 sind in Figur 3 mit den Buchstaben "T" für Testmodus und "K" für Kalibriermodus bezeichnet.
Der erste Referenzsignalgenerator 301 ist im vorliegenden Ausführungsbeispiel auf den Maximalwert des Spannungsverlaufs des Präzisionssignalgenerators 201 eingestellt.
Im Testmodus nehmen die Schalter 304 und 305 jeweils die
Schalterstellung "T" ein. Dabei liegen an den Eingängen des ersten Komparators 302 die Spannung des Präzisionssignalgenerators 302 und die Spannung des ersten Referenzsignalgenera- tors 301. Der Ausgang des ersten Komparators 302 ist auf den Präzisionssignalgenerator 201 geführt. Mit Beginn des Testmodus generiert der Präzisionssignalgenerator 201 zunächst den Testspannungswert Null. Die generierten Testspannungswerte steigen danach linear mit der Zeit an. Wenn die Testspannung des Präzisionssignalgenerators 201 den Wert der Referenzspannung erreicht, schaltet der erste Komparator 302 und schaltet somit den Präzisionssignalgenerator 201 ab. Der Messvorgang ist abgeschlossen und der Präzisionssignalgenerator 201 kann für den nächsten Messzyklus zurückgesetzt werden.
Diese Verfahren funktioniert allerdings nur dann korrekt, wenn der erste Komparator 302 exakt bei gleichen Spannungen schaltet. Um dies sicherzustellen, muss der erste Komparator 302 vor dem beschriebenen Messvorgang zunächst kalibriert werden. Für diesen Kalibriermodus werden die Schalter 304 und 305 in die Schalterstellung „KλΛ gebracht. An den Eingängen des ersten Komparators 302 sind jetzt die erste Kalibrierleitung 308 und die zweite Referenzleitung 307 angeschlossen. Der Ausgang des ersten Komparators 302 führt auf den Steuereingang der ersten Kalibriereinheit 303.
Im Kalibriermodus justiert die erste Kalibriereinheit 303 automatisch den Offset und die Hysterese des ersten Kompara- tors 302, bis dieser exakt bei Spannungsgleichheit schaltet. Damit ist gewährleistet, dass im Testmodus der Präzisionssignalgenerator 201 exakt beim Erreichen der Referenzspannung des ersten Referenzsignalgenerators 301 abgeschaltet wird.
Figur 4 zeigt einen zweiten Testschaltplan 4 für den ersten AD-Wandler 21. Bei dem zweiten Testschaltplan 4 ist das in Figur 3 beschriebene Kalibrierverfahren auf eine zweistufige Min-Max-Kali- brierung erweitert. Der zweite Testschaltplan 4 verfügt über einen zweiten Referenzsignalgenerator 401 zum Erzeugen einer maximalen Referenzspannung und über einen dritten Referenzsignalgenerator 411 zum Erzeugen einer minimalen Referenzspannung.
Dem zweiten Referenzsignalgenerator 401 sind ein zweiter Ko - parator 402 und eine zweite Kalibriereinheit 403 sowie ein dritter Schalter 404 und ein vierter Schalter 405 zugeordnet. Der Aufbau und der Anschluss dieser Elemente entspricht dem in Figur 3 beschriebenen Aufbau. Dem dritten Referenzsignalgenerator 411 ist ein dritter Komparator 412 und eine dritte Ka- libriereinheit 413 sowie ein fünfter Schalter 414 und ein sechster Schalter 415 zugeordnet. Der Aufbau und die Verschal- tung dieser Elemente entspricht ebenfalls dem in Figur 3 beschriebenen Aufbau.
Bei der Min-Max-Kalibrierung gemäß dem zweiten Testschaltplan 4 wird auch der Minimalwert der durch den Präzisionssignalgenerator 201 zu erzeugenden Spannung definiert, und zwar durch den dritten Referenzsignalgenerator 411. Bei dem zweiten Testschaltplan 4 sind fünf Leitungen direkt nebeneinander ge- führt, und zwar die dritte Testsignalleitung 409 mit der dritten Referenzleitung 406, mit der zweiten Kalibrierleitung 407, mit der vierten Referenzleitung 416 und mit der dritten Kalibrierleitung 417.
Im Testmodus mit der Schalterstellung "T" der Schalter 404, 405, 414 und 415 erfolgt durch den dritten Komparator 412 ständig eine Überprüfung, ob die an dem ersten Eingang des dritten Komparators 412 anliegende Spannung den an dem zweiten Eingang des dritten Komparators 412 anliegenden minimalen Referenzspannungswert unterschreitet. Ist dies der Fall, so schaltet der dritte Komparator 412 und schaltet gleichzeitig den Präzisionssignalgenerator 201 ab. Analog dazu schaltet der zweite Komparator 402, falls der an seinem zweiten Eingang anliegende Spannungswert den maximalen Referenzspannungswert überschreitet .
Im Kalibriermodus mit der Schalterstellung "K" der Schalter 404, 405, 414 und 415 werden die Komparatoren 402 und 412 von ihren Kalibriereinheiten 403 und 413 jeweils so eingestellt, dass sie exakt bei Spannungsgleichheit schalten. Der Kalibriermodus wird üblicherweise vor dem Testmodus durchgeführt.
Figur 5 zeigt einen Paralleltestschaltplan 5 mit dem ersten
AD-Wandler 21, mit dem zweiten AD-Wandler 22 und mit dem dritten AD-Wandler 23.
Der Paralleltestschaltplan 5 beinhaltet, ebenso wie der zweite Testschaltplan 4, den Präzisionssignalgenerator 201, den zweiten Referenzsignalgenerator 401 und den dritten Referenzsignalgenerator 411. Der Übersichtlichkeit halber sind die in Figur 4 gezeigten Komparatoren 402 und 412 sowie die jeweils zugeordneten Kalibriereinheiten 403 und 413 und Schalter 404, 405, 414 und 415 in Figur 5 jeweils zu einer ersten Vergleichereinheit 501, zu einer zweiten Vergleichereinheit 511 und zu einer dritten Vergleichereinheit 521 zusammengefasst.
Wie in Figur 5 ersichtlich, werden die dritte Referenzleitung 406 und die zweite Kalibrierleitung 407 des zweiten Referenzsignalgenerators 401, sowie die vierte Referenzleitung 416 und die dritte Kalibrierleitung 417 des dritten Referenzsignalge- nerators 411 jeweils verzweigt und auf die Vergleichereinheiten 501, 511 und 521 geführt.
Die vom Präzisionssignalgenerator 201 ausgehende dritte Test- signalleitung 409 ist ebenfalls verzweigt und sowohl auf die Eingangskontakte 211, 221 und 231 als auch auf die Vergleichereinheiten 501, 511 und 521 geführt.
Nach den Ausgangskontakten 212, 222 und 232 ist jeweils ein erstes UND-Gatter 505, ein zweites UND-Gatter 515 und ein drittes UND-Gatter 525 vorgesehen, mit deren ersten Eingang die Ausgangskontakte 212, 222 und 232 jeweils verbunden sind.
Von der ersten Vergleichereinheit 501 erstreckt sich eine ers- te Validierungssignalleitung 504 auf das erste UND-Gatter 505. Ebenso gehen von den Vergleichereinheiten 511 und 521 jeweils eine zweite und eine dritte Validierungssignalleitung 514 und 524 auf die UND-Gatter 515 und 525.
Ferner ist von dem Paralleltestschaltplan 5 eine Entscheidungslogikeinheit 531 umfasst, die ebenfalls auf dem loadboard angeordnet ist. Mittels Ausgangssignalleitungen 502, 503, 512, 513, 522 und 523 stehen die Vergleichereinheiten 501, 511 und 521 mit der Entscheidungslogikeinheit 531 in Verbindung. Die Entscheidungslogikeinheit 531 ist mittels einer Steuersignalleitung 532 mit dem Präzisionssignalgenerator 201 verbunden.
Jeder der AD-Wandler 21 - 23 verfügt an seinem Eingangskontakt 211, 221 und 231 über eine eigene Kalibriereinheit 501, 511 und 521, die mit fünf Leitungen versorgt wird, und zwar mit je einer Kalibrierleitung 406 und mit je einer Referenzleitung 407 für den Maximumspannungspegel, mit je einer Kalibrierleitung 417 und mit je einer Referenzleitung 416 für den Minimum- spannungspegel sowie mit einer Testsignalleitung 409 für das analoge Rampensignal.
Vor Beginn jedes Testzyklus werden die Vergleichereinheiten 501, 511 und 521 parallel kalibriert. In diesem Kalibriermodus werden die Ausgangssignale der in den Vergleichereinheiten 501, 511 und 521 enthaltenen, in Figur 5 nicht extra gezeigten Kalibriereinheiten gemeinsam auf die Entscheidungslogikeinheit 531 geführt, die aus diesen Signalen die Steuersignale für den Präzisionssignalgenerator 201 ableitet. Das Ableiten dieser
Steuersignale ist dem Fachmann aus dem in dieser Patentschrift enthaltenen Informationen klar und braucht hier nicht näher erläutert werden.
Anschließend werden die AD-Wandler 21 - 23 im' Testmodus getestet. Falls von einem der Vergleichereinheiten 501, 511 und 521 außerhalb des zulässigen Intervalls liegende Testwerte festgestellt werden, so wird der Präzisionssignalgenerator 201 von der Entscheidungslogikeinheit 531 abgeschaltet.
Aufgrund externer Störungen oder durch den Einfluss der unterschiedlichen Signalwege ist es möglich, dass der Messvorgang bei den AD-Wandlern 21 - 23 zu leicht versetzten Zeiten startet und endet. Daher muss dem Tester 105 bzw. der auf dem Tes- ter 105 vorhandenen Auswertelogik das gültige Zeitfenster mitgeteilt werden. Dies geschieht durch ein Validierungssignal, das von den Vergleichereinheiten 501, 511 und 521 erzeugt und über die Validierungssignalleitungen 504, 514, 524 den UND- Gattern 505, 515 und 525 mitgeteilt wird.

Claims

Patentansprüche
1. Testvorrichtung zum Testen von integrierten Schaltkreisen, insbesondere von dynamischen AD-Wandlern, wobei die Test- Vorrichtung (3; 4) die folgenden Merkmale aufweist: - einen Präzisionssignalgenerator (201) , der zum Generieren eines Testsignals bestimmt ist und der über je eine Anschlussleitung (306; 409) , mit je einem zum Anschluss an einen Eingang eines integrierten Schaltkreis be- stimmten Eingangskontakt (211; 221; 231) verbunden ist, wenigstens einen Referenzsignalgenerator (301; 401, 411) , der zum Erzeugen eines Referenzsignals bestimmt ist, für je einen Eingangskontakt (211, 221, 231) ist we- nigstens eine Vergleichereinheit (303; 403, 413; 501, 511, 521) vorgesehen, die in einem Testmodus betreibbar ist, der so ausgebildet ist, dass das Testsignal mit dem Referenzsignal vergleichbar ist und dass der Präzisionssignalgenerator (201) durch die Vergleichereinheit (303; 403, 413; 501, 511, 521) abschaltbar ist, wenn das Testsignal das Referenzsignal übersteigt oder unterschreitet.
2. Testvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass zwei Referenzsignalgeneratoren (401, 411) vorgesehen sind, wobei der erste Referenzsignalgenerator (401) zum Erzeugen eines unteren Referenzsignals und der zweite Referenzsignalgenerator (411) zum Erzeugen eines oberen Referenzsig- nals bestimmt sind, wobei für jeden Eingangskontakt (211, 221, 231) eine mit dem ersten Referenzsignalgenerator (401) verbindbare erste Vergleichereinheit (403; 501, 511, 521) und eine mit dem zweiten Referenzsignalgenerator (411) verbindbare zweite Vergleichereinheit (413; 501, 511, 521) vorgesehen ist.
3. Testvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Referenzsignalgenerator (301) oder der erste und der zweite Referenzsignalgenerator (401, 411) jeweils über eine Kalibrierleitung (307; 406, 416) und über eine Referenzleitung (308; 407, 417) verfügt/verfügen, wobei die/jede Vergleichereinheit (303; 403, 413; 501, 511, 521) mit der Kalibrierleitung (307; 406, 416) und mit der Referenzleitung (308; 407, 417) des betreffenden Referenzsignalgenerators (301; 401, 411) verbunden ist, wobei jede Vergleichereinheit (303; 403, 413; 501, 511, 521) über ei- ne Kalibriereinheit (303; 403, 413) verfügt, und wobei die Vergleichereinheit (303; 403, 413; 501, 511, 521) auch in einem Kalibriermodus betreibbar ist, der so ausgebildet ist, dass die Schalteigenschaften der Vergleichereinheit (303; 403, 413; 501, 511, 521) mittels der an der Verglei- chereinheit (303; 403, 413; 501, 511, 521) anliegenden Signalwerte der Kalibrierleitung (307; 406, 416) und der Referenzleitung (308; 407, 417) durch die Kalibriereinheit (303; 403, 413) einstellbar sind.
4. Testvorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass die Vergleichereinheit (303) oder die Vergleichereinheiten (403, 413; 501, 511, 521) zwischen dem Test- und dem Kalibriermodus hin- und herschaltbar ist/sind.
Testvorriσhtung nach einem der Ansprüche 1 - 4, dadurch gekennzeichnet, dass die Vergleichereinheit (en) (303; 403, 413; 501, 511, 521) jeweils einen Komparator (302; 402, 412) aufweist / aufweisen.
6. Testvorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass je ein Komparator (302; 402, 412) über zwei Eingänge und über einen Ausgang verfügt, wobei der erste Eingang jedes Komparators (302; 402, 412) mit der Referenzleitung (308; 407, 417) des betreffenden Referenzsignalgenerators (301; 401, 411) verbunden ist, wobei der zweite Eingang jedes Komparators (302; 402, 412) auf die Kalibrierleitung (307; 406, 416) des betreffenden Referenzsignalgenerators (301; 401, 411) und auf die Anschlussleitung seines Eingangskon- takts (211, 221, 231) schaltbar ist, wobei der Ausgang jedes Komparators auf seine Kalibriereinheit (303; 403, 413) und auf den Präzisionssignalgenerator (201) schaltbar ist, und wobei die Schalteigenschaften der Kalibriereinheit (303; 403, 413) durch den Komparator (302; 402, 412) ein- stellbar sind.
7. Testvorrichtung nach einem der Ansprüche 1 - 6, dadurch gekennzeichnet, dass eine Entscheidungslogik-Einheit (531) vorgesehen ist, die mit den Vergleichereinheiten (501, 511, 521) verbunden ist und die so ausgebildet ist, dass aus den Ausgangssignalen der Vergleichereinheiten (501, 511, 521) Steuersignale für den Präzisionssignalgenerator (201) erzeugbar sind.
8. Testvorrichtung nach einem der Ansprüche 1 - 7, dadurch gekennzeichnet, dass für jeden Eingangskontakt (211, 221, 231) je ein zum An- schluss an einen Ausgang eines integrierten Schaltkreises bestimmter Ausgangskontakt (212, 222, 232) vorgesehen ist, der mit einer Ausgangsleitung verbunden ist.
9. Testvorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass von jeder Vergleichereinheit (501, 511, 521) je eine Validierungssignalleitung (504, 514, 524) zu der betreffenden Ausgangsleitung führt.
10. Testvorrichtung nach einem der Ansprüche 1 - 9, dadurch gekennzeichnet, dass die Testvorrichtung (3; 4) auf einem integrierten Schaltkreis monolithisch integriert ist.
11. Loadboard zur Aufnahme wenigstens einer Nadelkarte (108) zum Testen von integrierten Schaltkreisen und/oder mit wenigstens einem Testsockel zum Testen von integrierten Schaltkreisen und/oder zum Anschluss eines Handlers an einen Tester (1) von integrierten Schaltkreisen, wobei das Loadboard eine Testvorrichtung (3; 4) nach einem der Ansprüche 1 - 9 aufweist.
12. Tester zum Testen von integrierten Schaltkreisen mit den folgenden Merkmalen: - der Tester (105) verfügt über mehrere Instrumente zum Erzeugen von Signalen oder Datenströmen und über mehrere Mess-Sensoren, insbesondere für Ströme und Spannungen, der Tester (105) weist ein Loadboard auf, das zur Auf- nähme wenigstens einer Nadelkarte (108) zum Testen von integrierten Schaltkreisen und/oder zum Anschluss eines Handlers an einen Tester von integrierten Schaltkreisen vorgesehen ist und/oder das mit wenigstens einem Test- sockel zum Testen von integrierten Schaltkreisen ausgestattet ist, der Tester (105) weist eine Testvorrichtung (3; 4) nach einem der Ansprüche 1 - 10 auf, wobei der Präzisions- signalgenerator (201) und der Referenzsignalgenerator (301) oder die Referenzsignalgeneratoren (401, 411) auf dem Tester (105) ausgebildet sind, und wobei die Vergleichereinheit (en) (303; 403, 413; 501, 511, 521) mit der Kalibriereinheit (303) / mit den Kalibrierein- heiten (403, 413) auf dem Loadboard, benachbart zu den Eingangskontakten (211, 221, 231) für die integrierten Schaltkreise angeordnet sind.
13. Verfahren zum parallelen Testen von integrierten Schalt- kreisen mit den folgenden Schritten: a) Bereitstellen eines Testers (105) mit einem Loadboard, das zur Aufnahme mehrerer Nadelkarten (108) zum Testen von inte-grierten Schaltkreisen und/oder zum Anschluss eines Handlers an einen Tester (105) von integrierten Schaltkreisen vorgesehen ist und/oder das mit mehreren Testsockeln zum Testen von integrierten Schaltkreisen ausgestattet ist, b) Bestücken des Loadboards mit mehreren integrierten Schaltkreisen, wobei ein Präzisionssignalgenerator (201) , wenigstens ein Referenzsignalgenerator (301; 401, 411) und für jeden inte-grierten Schaltkreis je eine Vergleichereinheit (303; 403, 413; 501, 511, 521) vorgesehen ist, c) Durchführen eines Testmodus mit den folgenden Schrit- ten: cl) Erzeugen eines Testsignals durch einen Präzisionssignalgenerator (201) und Anlegen des Testsignals an die integrierten Schaltkreise, c2) Erzeugen wenigstens eines Referenzsignals durch den Referenzsignalgenerator (301) /durch die Referenzsignalgeneratoren (301; 401, 411) und Anlegen des Referenzsignals/der Referenzsignale an die Vergleichereinheiten (303; 403, 413; 501, 511, 521), c3) Vergleichen des Testsignals mit dem jeweiligen Referenzsignal durch die Vergleichereinheiten (303; 403, 413; 501, 511, 521), c4) Abschalten des Präzisionssignalgenerators (201) durch eine der Vergleichereinheiten (303; 403, 413; 501, 511, 521) , wenn das Testsignal das Referenzsignal übersteigt oder unterschreitet.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass der bereitgestellte Referenzsignalgenerator (301) oder der erste und der zweite Referenzsignalgenerator (401, 411) jeweils über eine Kalibrierleitung (307; 406, 416) und über eine Referenzleitung (308; 407, 417) verfügt bzw. verfügen, wobei vor oder nach dem Durchführen des Testmodus ein Kalibriermodus mit den folgenden Schritten durchgeführt wird: d) Verbinden jeder Vergleichereinheit (303; 403, 413; 501, 511, 521) mit der Kalibrierleitung (307; 406, 416) und mit der Referenzleitung (308; 407, 417) des betreffenden Referenzsignalgenerators (301; 401, 411) , e) Einstellen der Schalteigenschaften der Vergleichereinheiten (303; 403, 413; 501, 511, 521) mittels der an den betreffenden Vergleichereinheiten (303; 403, 413; 501, 511, 521) anliegenden Signalwerte der Kalibrierleitung (307; 406, 416) und der Referenzleitung (308; 407, 417).
15. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass die Verfahrensschritte mit einer Testvorrichtung nach einem der Ansprüche 1 - 10, mit einem Loadboard nach An- spruch 11 oder mit einem Tester (1) nach Anspruch 12 durchgeführt werden.
16. Computerprogramm zum Ausführen eines Verfahrens zum parallelen Testen von integrierten Schaltkreisen, das so ausge- bildet ist, daß die Verfahrensschritte c)-e) gemäß einem der Ansprüche 13-15 ausführbar sind.
17. Computerprogramm nach Anspruch 16, das auf einem Speichermedium, insbesondere in einem Computerspeicher oder in ei- nem Direktzugriffsspeicher enthalten ist.
18. Computerprogramm nach Anspruch 16, das auf einem elektrischen Trägersignal übertragen wird.
19. Datenträger mit einem Computerprogramm nach Anspruch 16.
20. Verfahren, bei dem ein Computerprogramm nach Anspruch 16 aus einem elektronischen Datennetz wie bspw. aus dem Internet auf einen an das Datennetz angeschlossenen Computer heruntergeladen wird.
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