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WO2004114412A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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WO2004114412A1
WO2004114412A1 PCT/JP2003/007765 JP0307765W WO2004114412A1 WO 2004114412 A1 WO2004114412 A1 WO 2004114412A1 JP 0307765 W JP0307765 W JP 0307765W WO 2004114412 A1 WO2004114412 A1 WO 2004114412A1
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WO
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region
gate electrode
forming
conductivity type
drift region
Prior art date
Application number
PCT/JP2003/007765
Other languages
English (en)
French (fr)
Inventor
Masaru Kariyama
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to PCT/JP2003/007765 priority Critical patent/WO2004114412A1/ja
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Priority to US10/560,905 priority patent/US20070096245A1/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same. More specifically, the present invention relates to a high breakdown voltage semiconductor device that can be used, for example, as a power supply IC, and a method of manufacturing the same.
  • a high breakdown voltage semiconductor device that can be used, for example, as a power supply IC, and a method of manufacturing the same.
  • FIG. 3 shows a schematic sectional view (conventional example 1) of the high breakdown voltage semiconductor device.
  • FIG. 3 shows the gate electrode 3, the first drift region 6 of the second conductivity type and low concentration overlapping just below the end portion thereof, and the first drift region 6 isolated from the gate electrode 3 and surrounded by the first drift region 6.
  • This is a semiconductor device having a two-conductivity-type high-concentration source region 4 and drain region 5.
  • 1 is a semiconductor substrate of the first conductivity type
  • 2 is a gate insulating film
  • 6 A is an end of the first drift region
  • 6 B is a boundary portion between the drain region and the first drift region
  • 8 is an element isolation region
  • 1 4 Is an interlayer insulating film
  • 15 is a drain electrode
  • 16 is a source electrode
  • 17 is the length of the first drift region.
  • the concentration of the first drift region 6 is reduced in order to improve the breakdown voltage at the end 6 A of the first drift region and promote the voltage drop in the first drift region 6.
  • FIG. 4D is a schematic cross-sectional view of a semiconductor device of Conventional Example 2 as an improved type of Conventional Example 1. This is because the second conductive type low-concentration first drift region 6 that overlaps immediately below the end portion of the gate electrode 3 and the second drift region 6 that is isolated from the gate electrode 3 and adjacent to the first drift region 6 This is a semiconductor device having two drift regions 7, a second conductivity type high-concentration source region 4 and a drain region 5, which are isolated from the gate electrode 3 and surrounded by the second drift region 7.
  • the principle of increasing the withstand voltage in Conventional Example 2 will be described below.
  • the second drift region 7 is provided so as to surround the drain region 5 as shown in FIG. 4 (d), and the concentration of the second drift region 7 is made higher than that of the first drift region 6.
  • the electric field at the boundary ⁇ B between the drain region and the second drift region is reduced, and the withstand voltage of the entire transistor is increased.
  • 7 A indicates the boundary between the first drift region and the second drift region.
  • Japanese Unexamined Patent Application Publication No. Sho 61-180483 is equivalent to the second conventional example.
  • the technology for increasing the breakdown voltage causes an increase in the number of processes and there is a limit to miniaturization.
  • the drift regions are formed individually using a photosensitive resist mask 10 as shown in FIGS. 4 (a) and 4 (b). It is necessary to perform impurity implantation (1 1 and 1 2). This will increase the process.
  • the transistor characteristic is deteriorated because the first drift region length 17 fluctuates due to an alignment error with the already introduced first drift region. May be stable. In order to suppress this, it is necessary to increase the design value of the first drift region length 17 to about 5 times the alignment error (if the manufacturing error is 0.2 ⁇ m, the entire drift length is about 1 m). Therefore, miniaturization was limited.
  • the overlapping width of the gate electrode and the drift region is set to 2 times the alignment error so that the gate electrode and the drift region are not separated by the alignment error between the gate electrode and the first drift region 6. It had to be about twice.
  • reference numeral 13 denotes impurity implantation for forming a source region and a drain region. Disclosure of the invention
  • the inventor of the present invention has found a semiconductor device having a drift region which can be manufactured without increasing the number of steps and which can be miniaturized, and has come to the present invention.
  • a semiconductor substrate of the first conductivity type in which an element isolation region is formed, a gate electrode formed on a semiconductor substrate via a gate insulating film, and an insulating film arbitrarily formed on a side wall of the gate electrode.
  • the second conductivity type drift region having a low-concentration region formed on at least one side of the semiconductor substrate at an end in the channel length direction of the gate electrode, and a drift region excluding the low-concentration region A high-concentration region of the second conductivity type surrounded by, an interlayer insulating film formed over the entire surface of the semiconductor substrate, a contact hole formed at a predetermined location, and a metal wiring,
  • a semiconductor device in which a drift region of the second conductivity type including a low concentration region is a region formed by ion implantation of impurities from four different directions and having a predetermined implantation angle.
  • the process of forming a loose base and four different directions Forming a second conductivity type drift region having a low concentration region on at least one side of the semiconductor substrate at an end in the channel length direction of the gate electrode by ion implantation of an impurity having a predetermined implantation angle from the substrate; Forming a pattern, forming a high-concentration region of the second conductivity type surrounded by a drift region excluding the low-concentration region via a resist pattern, removing the resist pattern, and forming an interlayer insulating film on the entire surface of the semiconductor substrate.
  • a method of manufacturing a semiconductor device including a step of forming and a step of forming a metal wiring by forming a contact hole at a predetermined position.
  • a step of forming a gate electrode via a gate insulating film on a semiconductor substrate of the first conductivity type on which an element isolation region is formed, and optionally forming an insulating film on a side wall of the gate electrode is different from the step of forming a groove by etching a semiconductor substrate using a gate electrode as a mask and using a sidewall spacer as a mask.
  • FIGS. 1A to 1C are schematic cross-sectional views illustrating a manufacturing process of the semiconductor device of the first embodiment.
  • FIGS. 2A to 2C are schematic cross-sectional views illustrating manufacturing steps of the semiconductor device of the third embodiment.
  • FIG. 3 is a schematic cross-sectional view of the semiconductor device of Conventional Example 1.
  • 4 (a) to 4 (d) are schematic cross-sectional views showing steps of manufacturing a semiconductor device of Conventional Example 2.
  • the impurity implantation for forming the drift region which is usually performed at an incident angle of 0 ° with the wafer surface, is inclined (for example, 30 °). Further, by changing the direction of introduction during implantation, (1) impurity introduction is restricted in the region immediately below the end of the gate electrode by the shadow of the gate electrode, so that the concentration of the region is reduced. (2) furthermore, it is characterized by having a drift region overlapping just below the end of the gate electrode formed by the burial, because impurities are present immediately below the end of the gate electrode due to oblique incidence. .
  • the overlap width of the gate electrode and the drift region and the length of the low-concentration region are determined by the incident angle of the impurity implantation and the thickness of the gate electrode, and the values are stable. It is possible to plan. More specifically, the size can be reduced by about 10 to 40% as compared with the semiconductor device of Conventional Example 2 shown in FIG.
  • a depth penetrating directly below the end of the gate electrode due to oblique incidence is obtained. Can be limited. Therefore, the width of overlap between the gate electrode and the drift region can be reduced, and the semiconductor device can be further miniaturized.
  • the side wall portion of the groove adjacent immediately below the end of the gate electrode is the lowest, and then the drift region can have a low concentration at a part of the groove bottom. Therefore, the effective length of the low-concentration region can be extended, and the withstand voltage of the semiconductor device can be further increased. Specifically, it is 1.1 to 1.3 times that of the semiconductor device shown in FIG. High breakdown voltage can be achieved.
  • the semiconductor substrate that can be used in the present invention is not particularly limited, and a known substrate such as a silicon substrate or a silicon germanium substrate can be used.
  • the element isolation region is formed in the semiconductor substrate.
  • the element isolation region may be either an LOCOS isolation region or a trench isolation region.
  • a gate electrode is formed at a predetermined location on the semiconductor substrate in a region defined by the element isolation region via a gate insulating film.
  • a gate insulating film silicon oxide film
  • the gate electrode examples include a metal film such as Al and Cu, a polysilicon film, a silicide film of silicon and a refractory metal (eg, titanium, tungsten, etc.), and a laminate of a polysilicon film and a silicide film ( Polycide film).
  • the gate insulating film can be formed by selecting, for example, a thermal oxidation method, a sputtering method, or the like according to a material, and the gate electrode can be formed by selecting, for example, a CVD method, an evaporation method, or the like according to a material. .
  • a side wall spacer made of an insulating film for example, a silicon oxide film or a silicon nitride film
  • the side wall spacer can be formed by selecting a CVD method, a spa method, or the like according to the material.
  • the trench may be formed by dry or gate etching the semiconductor substrate using the gate electrode and the sidewall spacer, if formed, as a mask.
  • the depth of the groove for example, It can be 0.1 to 0.5 ⁇ m.
  • the shape of the groove is not particularly limited, and examples thereof include a shape in which the wall surface of the groove is vertical, a shape in which the bottom surface of the groove is narrower than the upper surface, and a shape in which the bottom surface of the groove is wider than the upper surface.
  • Impurity ions are implanted into the semiconductor substrate from four different directions and at a predetermined implantation angle to provide a low concentration region at the end of the gate electrode in the channel length direction.
  • the second conductive type drift region is formed at least on the drain region forming side of the semiconductor substrate.
  • the implantation angle varies depending on the desired characteristics of the semiconductor device. For example, the implantation angle can be set to 30 ° or more, and more specifically, can be selected in the range of 30 ° to 70 °.
  • the mutually different four directions may have any relationship with each other as long as the drift region can be formed.
  • one direction is a direction parallel to the channel width direction, and the other three directions are 90 °, 180 °, and 270 ° with respect to the one direction.
  • the direction preferably has an incident angle.
  • a second-conductivity-type high-concentration drain region surrounded by the drift region excluding the low-concentration region is formed via the resist pattern.
  • the source region may also be formed in the drift region. Further, the source region may be formed alone so as to overlap the lower part of the side wall of the gate electrode.
  • an interlayer insulating film is provided on the entire surface of the semiconductor substrate, and a contact hole and a metal wiring are provided at predetermined locations.
  • the interlayer insulating film is not particularly limited, and any known film such as a silicon oxide film or a SOG film formed by a known method can be used.
  • the predetermined location where the contact hole is formed may be on a source region, a drain region, a gate electrode, or the like.
  • Examples of the metal wiring include an A1 film and Cufl. Example
  • FIG. 1C is a schematic sectional view of the semiconductor device of the first embodiment.
  • the semiconductor substrate 1 of the first conductor type is, for example, a P type, and has a boron concentration of about 1 ⁇ 10 15 / cm 3 .
  • a gate insulating film 2 having a thickness of 4 Onm, for example, and a gate electrode 3 made of polycide having a thickness of 200 nm are formed as an example.
  • the channel length of the gate electrode 3 is of the order of magnitude
  • a sidewall spacer 23 made of an insulating film is selectively formed on the side wall of the gate electrode, and the film thickness at the bottom is, for example, 10 Onm.
  • drift region 21 including a portion immediately below the edge of the gate electrode 3 and overlapping by about 0.1 m in a self-alignment manner is formed.
  • the low-concentration region length 22 of this drift region is about 0.2 ⁇ m, the concentration is 0.9xl0 17 Zcm 3 , and the junction depth is about 0.4 m.
  • the concentration of the drift region itself is 1.2xl0 17 Zcm 3 and the junction depth is about 0.5 Aim.
  • the distance between the gate electrode 3 and the drain region 5 is 1 m.
  • FIG. 1C The method of manufacturing the semiconductor device shown in FIG. 1C will be described with reference to schematic cross-sectional views illustrating the manufacturing steps of the semiconductor device shown in FIGS. 1A to 1C.
  • an element isolation region 8 is selectively formed on a semiconductor substrate 1, a gate insulating film 2 is formed, and a gate electrode 3 is further formed.
  • a side wall spacer 23 made of an insulating film is selectively formed on the side wall of the gate electrode 3.
  • the thickness of the bottom of the sidewall spacer 23 is adjusted by the overlap width of the gate electrode and the drift region 21 to be formed later.
  • phosphorus is divided into four directions different from each other at an energy of about 18 OkeV and an implantation angle of 45 °, and ion implantation is performed at a total implantation amount of about 7 ⁇ 10 12 / cm 2 in a drift region.
  • Impurity implantation for formation is performed.
  • two of the four directions are parallel to the channel width direction and have directions different from each other by 180 °, the other two directions are parallel to the channel length direction, and 180 ° Have different directions.
  • the injection angle is adjusted to 30 to 70 to adjust the overlap width of the drift region 21. Can be selected at any time within the range.
  • the energy, the implantation amount, and the implantation angle are determined by determining the length 22 of the low-concentration region later and by the desired breakdown voltage.
  • the oblique impurity implantation 18 for forming the drift region and the oblique impurity implantation 19 for forming the drift region in the opposite direction cause the gate electrode in the region adjacent to the gate electrode 3 according to FIG. A shadow 20 is formed, and the amount of impurities introduced into the region is limited.
  • the same amount of impurities is introduced in four directions, so that the amount of impurities introduced into the region adjacent to the gate electrode 3 becomes the shadow 20 of the gate electrode only in one direction.
  • the amount of the impurity is about 3/4 of the total implantation amount, and the width of the drift region is formed to be about 20 Onm from the end of the gate electrode 3.
  • arsenic is selectively implanted 13 at an energy of 40 keV at a dose of 3 ⁇ 10 15 / cm 2 for forming a drain / source region.
  • the interlayer insulating film 14 is formed, for example, to a thickness of 90 ⁇ , a contact hole is formed, and an electrode is formed.
  • a high breakdown voltage transistor can be formed by a known method.
  • Example 2 is the same as Example 1 except that no sidewall spacer is formed. Since no spacer is formed, a finer semiconductor device can be obtained.
  • FIG. 2C is a schematic sectional view of the semiconductor device of the third embodiment.
  • the first conductor type semiconductor substrate 1 is, for example, a P type, and has a boron concentration of about 1 ⁇ 10 15 / cm 3 .
  • An element isolation region 8 having a thickness of about 40 Onm is formed on this substrate, and then a gate insulating film 2 having a thickness of 4 Onm, for example, and a gate electrode 3 made of, for example, a 200 nm-thick polycide are formed.
  • the channel of this gate electrode 3 The length is about l ⁇ m, a sidewall spacer 23 made of an insulating film is selectively formed on the side wall of the gate electrode, and the film thickness at the bottom is, for example, 10 Onm.
  • drift region 21 including a portion immediately below the edge of the gate electrode 3 and overlapping by about 0.1 m in a self-alignment manner is formed.
  • the drift region 21 is formed on the side wall and the bottom of the groove having a depth of 0.2 m.
  • the low-concentration region length 22 of this drift region is about 0.6 / m in total of the side wall and part of the bottom, the concentration is 0.3 xl 0 17 / cm 3 at the side wall, and the junction depth is Is about 0.2 zm, 0.9xl 0 17 / cm 3 at the bottom, and the junction depth is about 0.4 m.
  • the concentration of the drift region itself is 1.2 ⁇ 10 17 / cm 3 , and the junction depth is about 0.5 ⁇ 111.
  • FIG. 2C The method of manufacturing the semiconductor device shown in FIG. 2C will be described with reference to schematic cross-sectional views illustrating the manufacturing steps of the semiconductor device shown in FIGS. 2A to 2C.
  • an element isolation region is selectively formed on a first conductivity type semiconductor substrate 1, a gate insulating film 2 is formed, and a gate electrode 3 is further formed.
  • a sidewall spacer 23 made of an insulating film is selectively formed on the side wall of the gate electrode.
  • the thickness of the spacer is adjusted by the overlap width of the gate electrode and the drift region 21 formed later.
  • phosphorus energy of about 180 keV and implantation angle of 45 are implanted on the surface of such a semiconductor substrate.
  • impurity implantation for forming a drift region is performed with a total implantation amount of about 7 ⁇ 10 12 / cm 2 in four different directions.
  • two of the four directions are parallel to the channel width direction and have directions different from each other by 180 °, the other two directions are parallel to the channel length direction, and 180 ° Have different directions.
  • the energy, the injection amount, and the incident angle are determined by determining the low-concentration region length 22 later and by the desired withstand voltage.
  • the oblique impurity implantation 18 for forming the drift region and the oblique impurity implantation 19 for forming the drift region in the opposite direction cause the gate electrode to be in a region adjacent to the gate electrode 3.
  • a shadow 20 is formed, and the amount of impurities introduced into the region is limited.
  • the impurity introduced into the side wall region of the groove adjacent to the gate is ion-implanted in only one direction. Since the amount of impurities introduced into the low-concentration region at the bottom of the groove is shaded in only one direction, 3/4 of the total amount of ions implanted is implanted.
  • the shadow 20 of the gate electrode is 40 Onm which is the sum of the depth of the gate electrode and the groove formed by silicon etching, and the length of the drift layer is about 60 Onm.
  • the injection angle can be appropriately selected within a range of 30 to 70 °.
  • annealing is performed at 800 ° C. for about 10 minutes in an N 2 atmosphere to activate the drift region.
  • the photosensitive resist mask 10 selectively performs impurity implantation 13 for drain-source region formed in the injection amount of 3x10 15 Bruno 0111 2 at energy 40 ke V, for example, arsenic.
  • the interlayer insulating film 14 is formed, for example, to a thickness of 90 ⁇ , a contact hole is formed, and electrodes are formed to form a high breakdown voltage transistor.
  • Each of the first to third embodiments is a semiconductor device having a structure capable of applying a high voltage to the source region.
  • the drift region is reduced on the source region side. Omitting, a high concentration source region 4 can be provided immediately below the end of the gate electrode 3.
  • the step of forming the first drift region is unnecessary, and the overlap between the gate electrode and the drift region and the length of the low concentration region depend on the incident angle of impurity implantation and the thickness of the gate electrode. Therefore, the characteristics are stable and miniaturization can be achieved.

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Abstract

　本発明は、半導体基板に互に異なる４方向からかつ所定の注入角度をもたせて不純物のイオン注入をしてゲート電極のチャネル長方向の少なくとも片側に低濃度領域を備える第２導電型のドリフト領域を形成する工程と、低濃度領域を除くドリフト領域に囲まれる第２導電型の高濃度領域を形成する工程を少なくとも含む半導体装置の製造方法に関する。　上記方法により、工程数を増やすことなく、微細化の可能なドリフト領域を有する半導体装置及びその製造方法を提供することができる。

Description

明 細 書 半導体装置及びその製造方法 技術分野
本発明は、 半導体装置及びその製造方法に関する。 より詳しくは、 本発明は、 例えば電源 I Cとして使用できる高耐圧半導体装置及びその製造方法に関する。 従来の技術
半導体装置の中で、 代表的な高耐圧な半導体装置は、 電源用 I Cや表示装置用 ドライバ一等に使用されている。 高耐圧半導体装置の概略断面図 （従来例 1 ) を 、 図 3に示す。 図 3は、 ゲート電極 3と、 その端部直下を含み重複している第 2 導電型で低濃度の第 1 ドリフト領域 6と、 ゲート電極 3と隔離され第 1 ドリフト 領域 6に囲まれた第 2導電型で高濃度のソース領域 4及びドレイン領域 5を有す る半導体装置である。 ここで、 1は第 1導電型の半導体基板、 2はゲート絶縁膜 、 6 Aは第 1 ドリフト領域端、 6 Bはドレイン領域と第 1 ドリフト領域の境界部 、 8は素子分離領域、 1 4は層間絶縁膜、 1 5はドレイン電極、 1 6はソース電 極、 1 7は第 1 ドリフト領域長である。 この従来例 1における高耐圧化の原理を 以下に説明する。
従来例 1では、 ドレイン領域 5に高電圧が印加された際、 第 1 ドリフト領域 6 の空乏化により、 ドリフト領域 6で電圧降下を生じさせ、 ゲート電極 3下の第 1 ドリフト領域端 6 Aの電界を緩和させることで、 高耐圧化を図っている。 つまり 、 第 1ドリフト領域端 6 Aでの耐圧を向上させ、 第 1ドリフト領域 6での電圧降 下を促進させるために第 1ドリフト領域 6の濃度を低くしている。
また、 ゲート電極 3を、 その端部直下で第 1 ドリフト領域 6と重複させること で、 ゲート電極 3との電位差により当重複領域で更に空乏化が促進され、 ドリフ ト領域端 6 Aの電界を更に緩和することでも高耐圧化を実現している。
従来例 1の改良型として、 図 4 ( d ) に従来例 2の半導体装置の概略断面図を 示す。 これは、 ゲート電極 3と、 その端部直下を含み重複している第 2導電型で 低濃度の第 1 ドリフト領域 6と、 ゲ一ト電極 3と隔離され第 1 ドリフト領域 6に 隣接する第 2ドリフト領域 7と、 ゲート電極 3と隔離され第 2ドリフト領域 7に 囲まれた第 2導電型で高濃度のソ一ス領域 4及びドレイン領域 5とを有する半導 体装置である。 この従来例 2における高耐圧化の原理を以下に説明する。
図 3の従来例 1において、 第 1ドリフト領域端 6 Aでの耐圧を向上するには、 第 1 ドリフト領域 6での電圧降下を促進させるために第 1 ドリフト領域 6の濃度 を低くする必要がある。 その一方、 ドレイン領域と第 1 ドリフト領域の境界部 6 Bでは、 第 1ドリフト領域 6の空乏化により、 電圧降下が発生するため、 境界部 6 Bの電界強度が高くなり、 耐圧低下を引き起こす。
そのため、 従来例 2では、 図 4 ( d ) にあるようにドレイン領域 5を囲むよう にして、 第 2 ドリフト領域 7を設け、 第 2 ドリフト領域 7の濃度を、 第 1 ドリフ ト領域 6よりも高くしておくことでドレイン領域と第 2ドリフト領域の境界部 Ί Bの電界を緩和し、 トランジスタ全体の高耐圧化を実現している。 図中、 7 Aは 第 1 ドリフト領域と第 2 ドリフト領域の境界部を意味している。
この従来例 2に相当するものに、 特開昭 6 1 - 1 8 0 4 8 3号公報がある。 しかしながら、 上言己高耐圧化技術は、 工程の増加を招き、 また微細化には限界 があるという課題があった。
つまり、 従来例 2のように濃度が異なる 2つのドリフト領域を製造するには、 図 4 ( a ) と （b ) に示すように個別に感光性レジ.ストマスク 1 0を用いてドリ フト領域形成のための不純物注入 （1 1、 1 2 ) を行なう必要がある。 これはェ 程の増加となる。
また、 第 2ドリフト領域形成時、 既に導入済みの第 1ドリフト領域とのァライ メント誤差により第 1ドリフト領域長 1 7が揺らぐことでトランジスタ特性が不 安定になることがある。 これを抑えるため第 1 ドリフト領域長 1 7をァライメン ト誤差の 5倍程度 （製造でのァライメント誤差が 0 . 2〃mの場合、 全体のドリ フト長 1 m程度） まで設計値を大きくする必要があり、 そのため微細化には限 界があった。
更に、 ゲート電極形成時、 ゲート電極と第 1 ドリフト領域 6とのァライメント 誤差により、 ゲート電極とドリフト領域とが隔離しないようにゲ一ト電極とドリ フト領域の重複する幅は、 ァライメント誤差の 2倍程度とする必要があった。 図 中、 1 3はソース領域とドレイン領域形成のための不純物注入を意味する。 発明の開示
本発明の発明者は、 上記の課題に鑑み、 工程数を増やすことなく製作でき、 微 細化の可能なドリフト領域を有する半導体装置及びその製造方法を見い出し本発 明にいたった。
かくして本発明によれば、 素子分離領域を形成した第 1導電型の半導体基板、 半導体基板上にゲート絶縁膜を介して形成されたゲート電極、 ゲート電極の側壁 に任意に形成された絶縁膜からなるサイドウォ一ルスぺ一サ一、 ゲート電極のチ ャネル長方向の端部の少なくとも片側の半導体基板に形成された低濃度領域を備 える第 2導電型のドリフト領域、 低濃度領域を除く ドリフト領域に囲まれた第 2 導電型の高濃度領域、 半導体基板全面に形成された層間絶縁膜、 所定の箇所に形 成されたコンタクトホールと金属配線とを備え、
低濃度領域を備える第 2導電型のドリフト領域が、 互に異なる 4方向からかつ 所定の注入角度をもたせた不純物のイオン注入で形成された領域である半導体装 置が提供される。
更に本発明によれば、 素子分離領域を形成した第 1導電型の半導体基板上に、 ゲート絶縁膜を介してゲート電極を形成する工程と、 任意にゲート電極の側壁に 絶縁膜からなるサイドウォ一ルスべ一サーを形成する工程と、 互に異なる 4方向 からかつ所定の注入角度をもたせた不純物のィォン注入によりゲート電極のチヤ ネル長方向の端部の少なくとも片側の半導体基板に低濃度領域を備える第 2導電 型のドリフト領域を形成する工程と、 レジストパターンを形成し、 レジストパ夕 ーンを介して低濃度領域を除く ドリフト領域に囲まれる第 2導電型の高濃度領域 を形成する工程と、 レジストパターンを除去し、 半導体基板全面に層間絶縁膜を 形成する工程と、 所定の箇所にコンタクトホールを形成し、 金属配線を形成する 工程を含む半導体装置の製造方法が提供される。
また本発明によれば、 素子分離領域を形成した第 1導電型の半導体基板上に、 ゲ一ト絶縁膜を介してゲート電極を形成する工程と、 任意にゲート電極の側壁に 絶縁膜からなるサイドウォールスぺーサ一を形成する工程と、 ゲート電極と形成 されている場合はサイドゥォ一ルスぺ一サ一をマスクにして半導体基板をェヅチ ングして溝を形成する工程と、 互に異なる 4方向からかつ所定の注入角度をもた せた不純物のィォン注入によりゲート電極のチヤネル長方向の端部の少なくとも 片側の半導体基板に低濃度領域を備える第 2導電型のドリフト領域を形成するェ 程と、 レジストパターンを形成し、 レジストパターンを介して低濃度領域を除く ドリフト領域に囲まれる第 2導電型の高濃度領域を形成する工程と、 レジストパ 夕一ンを除去し、 半導体基板全面に層間絶縁膜を形成する工程と、 所定の箇所に コンタクトホールを形成し、 金属配線を形成する工程を含む半導体装置の製造方 法が提供される。 図面の簡単な説明
図 1 ( a )〜（c ) は、 実施例 1の半導体装置の製造工程を示す概略断面図で ある。
図 2 ( a )〜（c ) は、 実施例 3の半導体装置の製造工程を示す概略断面図で ある。
図 3は、 従来例 1の半導体装置の概略断面図である。 図 4 ( a ) ~ ( d ) は、 従来例 2の半導体装置の製造工程を示す概略断面図で ある。 発明の実施の形態
本発明では、 ゲート電極を形成した後のドリフト領域形成用の不純物導入工程 において、 通常、 ウェハー面との入射角 0 ° で行われるドリフト領域形成のため の不純物注入を傾け （例えば、 3 0 ° 以上） 、 更に注入中に導入の向きを変化さ せることで、 （1 ) ゲート電極の影によりゲート電極の端部直下に隣接する領域 で不純物導入が制限されるため、 同領域が低濃度化すること、 （2 ) 更に斜め入 射によるゲート電極の端部直下への不純物のもく、り込みにより形成されたゲ一ト 電極の端部直下に重複するドリフト領域を有することを特徴とする。
これにより、 従来例 2の第 1 ドリフト領域形成のための工程が不要となる。 ま た、 ゲート電極とドリフト領域との重複幅及び低濃度領域長は、 不純物注入の入 射角度とゲート電極の厚みにより決まるため、 それらの値は安定しているので、 半導体装置の微細化を図ることが可能である。 具体的には、 図 4 ( d ) の従来例 2の半導体装置に比べて、 約 1 0〜4 0 %微細化することができる。
また、 ゲート電極側壁に絶縁膜からなるサイドウォ一ルスべ一サ一を選択的に 形成することで、 その後のドリフト領域形成用の不純物導入工程において、 斜め 入射によるゲート電極の端部直下にもぐり込む深さを制限できる。 そのため、 ゲ ―ト電極とドリフト領域との重複幅を減少させ、 半導体装置をより微細化できる また、 ドリフト領域の半導体基板表面を、 ゲート電極直下の半導体表面に対し て溝状とすることで、 ゲート電極の端部直下に隣接する溝の側壁部が最も低く、 次いで溝底部の一部でドリフト領域を低濃度にすることができる。 そのため、 実 効の低濃度領域長を延ばすことができ、 より半導体装置の高耐圧化を図ることが 可能である。 具体的には、 図 1 ( c ) の半導体装置に比べて、 1 . 1〜1 . 3倍 高耐圧化することができる。 二
なお、 ソ一ス領域に印加する電圧が低い場合、 ソース領域側におい； rは、 ドリ フト領域を省き、 ゲート電極の端直下に隣接して、 高濃度のソース領域を設ける ことに,より、 微細化を図ることが可能である。
本発明に使用できる半導体基板は、 特に限定されず、 シリコン基板、 シリコン ゲルマニウム基板等の公知の基板を使用することができる。
半導体基板には、 素子分離領域が形成されている。 素子分離領域は、 L O C O S分離領域や、 トレンチ分離領域のいずれであってもよい。
素子分離領域で区画される領域の半導体基板上の所定の箇所に、 ゲ一ト絶縁膜 を介してゲート電極が形成されている。 ゲート絶縁膜としては、 シリコン酸ィ匕膜
、 シリコン窒化膜及びこれら膜の積層体等が挙げられる。 ゲート電極としては、 例えば、 A l、 C u等の金属膜、 ポリシリコン膜、 シリコンと高融点金属 （例え ば、 チタン、 タングステン等） とのシリサイド膜、 ポリシリコン膜とシリサイド 膜の積層体 （ポリサイド膜） が挙げられる。 ゲート絶縁膜は、 例えば、 熱酸化法 、 スパヅ夕法等を材料に応じて選択することで形成でき、 ゲート電極は、 例えば 、 C V D法、 蒸着法等を材料に応じて選択することで形成できる。
ゲート電極の側壁には、 絶縁膜 （例えば、 シリコン酸化膜、 シリコン窒化膜） からなるサイドウォ一ルスぺ一サ一を形成してもよい。 サイドウォ一ルスぺ一サ —は、 C VD法、 スパヅ夕法等を材料に応じて選択することで形成できる。 更に、 ゲート電極及び形成されている場合にはサイドウォールスぺ一サーをマ スクとして、 半導体基板をドライ又はゥェヅトエッチングすることで溝を形成し ていてもよい。 溝の深さは、 例えば、。 0 . 1〜0 . 5〃mとすることができる。 溝の形状は、 特に限定されず、 例えば、 溝の壁面が垂直な形状、 溝の底面が上面 より狭い形状、 溝の底面が上面より広い形状等が挙げられる。
半導体基板には、 互に異なる 4方向からかつ所定の注入角度をもたせて不純物 のイオン注入することで、 ゲート電極のチャネル長方向の端部に低濃度領域を備 える第 2導電型のドリフト領域が少なくとも.半導体基板のドレイン領域形成側に 形成されている。 注入角度は、 所望する半導体装置の特性によって異なるが、 例 えば、 3 0 ° 以上で行うことができ、 より具体的には 3 0 ° 〜7 0 ° の範囲で選 択することができる。
ここで、 互に異なる 4方向は、 上記ドリフト領域を形成することができさえす れば、 互にどのような関係を有していてもよい。 特に、 4方向は、 その内の 1方 向が、 チャネル幅方向に平行な方向であり、 他の 3方向が、 前記 1方向に対して 9 0 ° 、 1 8 0 ° 及び 2 7 0 ° の入射角を有する方向であることが好ましい。 更に、 レジストパターンを介して低濃度領域を除く ドリフト領域に囲まれる第 2導電型の高濃度のドレイン領域を形成する。 なお、 ソース領域もドリフト領域 内に形成されていてもよい。 また、 ゲート電極の側壁下部と重複するようにソ一 ス領域単独で形成してもよい。
また、 半導体基板全面に層間絶縁膜を備え、 所定の箇所にコンタクトホールを と金属配線を備えている。 層間絶縁膜としては、 特に限定されず、 公知の方法で 形成されたシリコン酸化膜、 S O G膜等の公知の膜をいずれも使用することがで きる。 また、 コンタクトホールが形成される所定の箇所は、 ソース領域、 ドレイ ン領域、 ゲート電極等の上が挙げられる。 金属配線としては、 A 1膜、 C ufl莫等 が挙げられる。 実施例
以下、 本発明の半導体装置及びその製造方法に係る実施例について、 具体的な 数値を示しながら、 説明する。
実施例 1
図 1 ( c ) は実施例 1の半導体装置の概略断面図である。
第 1導電体型の半導体基板 1は例えば P型であり、 ボロン濃度はおよそ 1 x 1 0 1 5/c m3である。 この基板上に厚さ 4 0 O nm程度の素子分離領域 8がある 。 また、 例えば厚さ 4 Onmのゲート絶縁膜 2、 更に例として厚み 200 nmの ポリサイドからなるゲート電極 3が形成されている。 このゲート電極 3のチヤネ ル長は 程度であり、 ゲート電極の側壁に選択的に絶縁膜からなるサイドウ ォ一ルスぺーサ一23が形成されており、 底部の膜厚は例えば 10 Onmである o
また、 ゲート電極 3の端部直下を含み、 自己整合で 0. l〃m程重複するドリ フト領域 21が形成されている。 このドリフト領域の低濃度領域長 22は、 0. 2〃m程度であり、 濃度は 0. 9xl 017Zcm3、 接合深さは 0. 4 m程度 である。 また、 ドリフト領域自体の濃度は 1. 2xl 017Zcm3、 接合深さは 0. 5 Aim程度である。
ゲート電極 3とドレイン領域 5との距離は 1 mである。
図 1 (c) の半導体装置の製造方法を、 図 1 (a)〜（c) の半導体装置の製 造工程を示す概略断面図により説明する。
図 1 (a) について、 半導体基板 1上に素子分離領域 8が選択的に形成され、 次いでゲート絶縁膜 2が形成され、 更にゲート電極 3が形成されている。
ゲート電極 3の側壁に選択的に、 絶縁膜からなるサイドウォ一ルスぺ一サ一 2 3が形成されている。 サイドウオールスぺ一サー 23の底部の膜厚はゲート電極 と、 後に形成されるドリフト領域 21との重複幅により調整される。
このような半導体基板表面に、 例えばリンをエネルギーおよそ 18 OkeV、 注入角度 45°で互に異なる 4方向に分けてイオン注入を全注入量が 7x1012 /cm2程度の注入量にて、 ドリフト領域形成のための不純物注入を行う。 実施 例 1では、 4方向の内、 2方向がチャネル幅方向に平行であり、 かつ互に 180 ° 異なる方向を有し、 他の 2方向がチャネル長方向に平行であり、 かつ互に 18 0° 異なる方向を有する。 またドリフト領域 21の重複幅の調整には注入角度を 30〜70。の範囲内で適時選択が可能である。 このときエネルギー、 注入量、 注入角度は、 後の低濃度領域長 22を決定し、 所望する耐圧により調整する。 このとき、 図 1 (a) に従えば、 ドリフト領域形成のための不純物斜め注入 1 8と反対方向のドリフト領域形成のための不純物斜め注入 19により、 ゲート電 極 3に隣接する領域でゲート電極の影 20ができ、 該領域に導入される不純物量 は制限される。
この実施例の場合、 4方向に同量の不純物を導入する.ため、 ゲート電極 3に隣 接する領域に導入される不純物量は 1方向のみゲ一ト鼋極の影 20になるため、 この部分の不純物量は全注入量の 3/4程度となりこのドリフト領域の幅はゲー ト電極 3の端部より約 20 Onm程度に形成される。
その後、 図 1 (b) において、 N2雰囲気で 800。C、 10分程度のァニール を行い、 ドリフト領域を活性ィ匕させる。
次いで、 感光性レジストマスク 10により、 例えば砒素をエネルギー 40 ke Vにて 3x1015/cm2の注入量で選択的にドレイン ·ソース領域形成のため の不純物注入 13を行う。
次いで、 図 1 (c) において、 層間絶縁膜 14を例えば 90 Onm形成し、 コ ン夕クト穴を空け、 電極を形成する。
その後既知の方法で高耐圧トランジスタが作成できる。
実施例 2
この実施例 2は、 サイドウォ一ルスぺーサ一を形成しないこと以外は、 上記実 施例 1と同じである。 スぺ一サ一を形成しないのでより微細な半導体装置を得る ことができる。
実施例 3
図 2 (c) は実施例 3の半導体装置の概略断面図である。
第 1導電体型半導体基板 1は例えば P型であり、 ボロン濃度はおよそ 1x10 15/cm3である。 この基板上に厚さ 40 Onm程度の素子分離領域 8があり、 次いで例えば厚さ 4 Onmのゲート絶縁膜 2、 更に例として厚み 200 nmのポ リサイドからなるゲート電極 3が形成されている。 このゲ一ト電極 3のチヤネル 長は l〃m程度であり、 ゲート電極の側壁に選択的に絶縁膜からなるサイドウォ 一ルスぺーサ一23が形成されており、 底部の膜厚は例えば 10 Onmである。 また、 ゲート電極 3の端部直下を含み、 自己整合で 0. l〃m程重複するドリ フト領域 21が形成されている。 このドリフト領域 21は、 深さ 0. 2 mの溝 の側壁部及び底部に形成されている。 このドリフト領域の低濃度領域長 22は、 側壁部と底部の一部を合わせて 0. 6 /m程度であり、 濃度は側壁部で、 0. 3 xl 017/cm3で、 接合深さは 0. 2 zm程度、 底部で 0. 9xl 017/cm3 、 接合深さは 0. 4 m程度である。 また、 ドリフト領域自体の濃度は 1. 2χ 1017/cm3、 接合深さは 0. 5〃111程度である。
図 2 (c) の半導体装置の製造方法を、 図 2 (a)〜（c) の半導体装置の製 造工程を示す概略断面図により説明する。
図 2の （a) について、 第 1導電型半導体基板 1上に素子分離領域が選択的に 形成され、 次いでゲート絶縁膜 2が形成され、 更にゲート電極 3が形成されてい る。
このゲート電極の側壁に選択的に、 絶縁膜からなるサイドウォールスぺ一サ一 23が形成されている。 スぺ一サ一の膜厚はゲート電極と後に形成されるドリフ ト領域 21との重複幅により調整される。 また、 サイドウォ一ルスべ一サ一形成 後に、 半導体基板表面の後にドリフト領域を形成する領域を例えば深さ 0. 2^ mの溝状に加工してある。
このような半導体基板表面に、 例えばリンをエネルギーおよそ 180 keV、 注入角度 45。で互に異なる 4方向に分けてイオン注入を全注入量が 7 X 1012 /cm2程度の注入量にて、 ドリフト領域形成のための不純物注入を行う。 実施 例 1では、 4方向の内、 2方向がチャネル幅方向に平行であり、 かつ互に 180 ° 異なる方向を有し、 他の 2方向がチャネル長方向に平行であり、 かつ互に 18 0 ° 異なる方向を有する。 このときエネルギー、 注入量、 入射角は、 後の低濃度 領域長 22を決定し、 所望する耐圧により調整する。 このとき、 図 2の （a) に従えば、 ドリフト領域形成のための不純物斜め注入 18と反対方向のドリフト領域形成のための不純物斜め注入 19により、 ゲート 電極 3に隣接する領域でゲート電極の影 20ができ、 該領域に導入される不純物 量は制限される。
この実施例の場合、 4つの方向に同量の不純物を導入するため、 ゲートに隣接 する溝の側壁領域に導入される不純物は、 1つの方向のみイオン注入されるため 全注入量の 1/4になり、 溝の底部の低濃度領域に導入される不純物量は 1つの 方向のみ影になるため、 イオン注入される全注入量の 3/4がイオン注入される ことになる。
ゲート電極の影 20は、 45° の斜め注入の場合、 ゲート電極とシリコンェヅ チングした溝の深さの和である 40 Onmでありドリフト層の長さは約 60 On mが得られる。 またドリフト領域 21の幅の調整には注入角度を 30〜70°範 囲内で適時選択が可能である。
その後、 図 2 (b) において、 N2雰囲気で 800°C；、 10分程度のァニール を行い、 ドリフト領域を活性化させる。
次いで、 感光性レジストマスク 10により、 例えば砒素をエネルギー 40 ke Vにて 3x1015ノ01112の注入量で選択的にドレイン ·ソース領域形成のため の不純物注入 13を行う。
次いで、 図 2 (c) において、 層間絶縁膜 14を例えば 90 Onm形成し、 コ ン夕クト穴を空け、 電極を形成して高耐圧トランジスタが形成される。
実施例 4
上記実施例 1〜 3はいずれも、 ソース領域にも高電圧を印加できる構造の半導 体装置であつたが、 ソース領域に印加する電圧が低い場合、 ソース領域側におい ては、 ドリフト領域を省き、 ゲート電極 3の端直下に隣接して、 高濃度のソース 領域 4を設けることができる。 本発明の半導体装置によれば、 第 1ドリフト領域形成のための工程が不要とな り、 ゲート電極とドリフト領域との重複及び低濃度領域長は、 不純物注入の入射 角度とゲート電極の厚みにより決まるため、 特性が安定しており、 かつ微細化を 図ることが可能となる。

Claims

請 求 の 範 囲
1 . 素子分離領域を形成した第 1導電型の半導体基板、 半導体基板上にゲート絶 縁膜を介して形成されたゲート電極、 ゲート電極の側壁に任意に形成された絶縁 膜からなるサイドウォ一ルスぺーサ一、 ゲート電極のチャネル長方向の端部の少 なくとも片側の半導体基板に形成された低濃度領域を ,備える第 2導電型のドリフ ト領域、 低濃度領域を除くドリフト領域に囲まれた第 2導電型の高濃度領域、 半 導体基板全面に形成された層間絶縁膜、 所定の箇所に形成されたコンタクトホ一 ルと金属配線とを備え、
低濃度領域を備える第 2導電型のドリフト領域が、 互に異なる 4方向からかつ 所定の注入角度をもたせた不純物のイオン注入で形成された領域である半導体装
2 . 半導体基板が、 ゲート電極及び形成されている場合はサイドウォ一ルスべ一 サ一をマスクにしてエッチングされて形成された溝を有し、 ドリフト領域と高濃 度領域が溝に形成されている請求項 1に記載の半導体装置。
3 . 低濃度領域を備える第 2導電型のドリフト領域が、 ゲート電極のチャネル長 方向の両側に形成され、 第 2導電型の高濃度領域が、 低濃度領域を除く ドリフト 領域にソース領域とドレイン領域として形成される請求項 1に記載の半導体装置 ο
4 . 注入角度が、 3 0〜 7 0 ° である請求項 1に記載の半導体装置。
5 . 互に異なる 4方向は、 その内の 1方向が、 チャネル幅方向に平行な方向であ り、 他の 3方向が、 前記 1方向に対して 9 0 ° 、 1 8 0 ° 及び 2 7 0 ° の入射角 を有する方向である請求項 1に記載の半導体装置。
6 . 素子分離領域を形成した第 1導電型の半導体基板上に、 ゲート絶縁膜を介し てゲ一ト電極を形成する工程と、 任意にゲ一ト電極の側壁に絶縁膜からなるサイ ドウォールスぺ一サ一を形成する工程と、 互に異なる 4方向からかつ所定の注入 角度をもたせた不純物のイオン注入によりゲート電極のチャネル長方向の端部の 少なくとも片側の半導体基板に低濃度領域を備える第 2導電型のドリフト領域を 形成する工程と、 レジストパターンを形成し、 レジストパターンを介して低濃度 領域を除く ドリフト領域に囲まれる第 2導電型の高濃度領域を形成する工程と、 レジストパターンを除去し、 半導体基板全面に層間絶縁膜を形成する工程と、 所 定の箇所にコンタクトホールを形成し、 金属配線を形成する工程を含む半導体装 置の製造方法。
7 . 素子分離領域を形成した第 1導電型の半導体基板上に、 ゲート絶縁膜を介し てゲ一ト電極を形成する工程と、 任意にゲート電極の側壁に絶縁膜からなるサイ ドウオールスぺ一サ一を形成する工程と、 ゲート電極と形成されている場合はサ イドウォールスぺ一サーをマスクにして半導体基板をェヅチングして溝を形成す る工程と、 互に異なる 4方向からかつ所定の注入角度をもたせた不純物のイオン 注入によりゲート電極のチャネル長方向の端部の少なくとも片側の半導体基板に 低濃度領域を備える第 2導電型のドリフト領域を形成する工程と、 レジストパ夕 —ンを形成し、 レジストパターンを介して低濃度領域を除く ドリフト領域に囲ま れる第 2導電型の高濃度領域を形成する工程と、 レジストパターンを除去し、 半 導体基板全面に層間絶縁膜を形成する工程と、 所定の箇所にコンタクトホールを 形成し、 金属配線を形成する工程を含む半導体装置の製造方法。
8 . 注入角度が、 3 0〜7 0 ° である請求項 6又は 7に記載の半導体装置の製造 方法。
9 . 低濃度領域を備える第 2導電型のドリフト領域が、 ゲート電極のチャネル長 方向の端部の両側の半導体基板に形成され、 第 2導電型の高濃度領域が、 低濃度 領域を除く ドリフト領域にソース領域とドレイン領域として形成される請求項 6 又は 7に記載の半導体装置の製造方法。
1 0 . 互に異なる 4方向は、 その内の 1方向が、 チャネル幅方向に平行な方向で あり、 他の 3方向が、 前記 1方向に対して 9 0 ° 、 1 8 0 ° 及び 2 7 0 ° の入射 角を有する方向である請求項 6又は Ίに記載の半導体装置の製造方法 c
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