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WO1996033557A1 - Procede et circuit de synchronisation de phase - Google Patents

Procede et circuit de synchronisation de phase Download PDF

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Publication number
WO1996033557A1
WO1996033557A1 PCT/JP1996/001072 JP9601072W WO9633557A1 WO 1996033557 A1 WO1996033557 A1 WO 1996033557A1 JP 9601072 W JP9601072 W JP 9601072W WO 9633557 A1 WO9633557 A1 WO 9633557A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
phase
circuit
input
digital
Prior art date
Application number
PCT/JP1996/001072
Other languages
English (en)
French (fr)
Inventor
Yasuhide Mogi
Etsuro Yamauchi
Original Assignee
Sony Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corporation filed Critical Sony Corporation
Priority to KR1019960706401A priority Critical patent/KR970703678A/ko
Priority to EP96910207A priority patent/EP0779713A4/en
Priority to JP53162696A priority patent/JP3861291B2/ja
Priority to US08/750,903 priority patent/US5805231A/en
Publication of WO1996033557A1 publication Critical patent/WO1996033557A1/ja

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    • H04N9/44—Colour synchronisation
    • H04N9/45—Generation or recovery of colour sub-carriers

Definitions

  • Patent application title Phase synchronization method and circuit
  • the present invention relates to a phase synchronization method and a circuit suitable for, for example, synchronizing the phase of a video signal.
  • the present invention relates to a phase synchronizing method and a circuit used for forming a desired # 3 ⁇ synchronized with the phase of an input signal by digital signal processing.
  • the first video signal is converted into digital data and stored in three storage means in order.
  • the first video signal stored in these storage means is synchronized with the second video signal by reading out these storage means in synchronization with the second video iff number, and the first and the second video iff signals are read out.
  • the second video signal can be synthesized.
  • phase synchronization not only signals of the same kind, such as analog signals and analog signals, digital signals and digital signals, but also analog signals and digital signals are mixed. Even in such situations, it is required to achieve phase synchronization.
  • the present application has been made in view of such a point, and has a simple configuration and a phase synchronization method that can form a desired signal synchronized with the phase of an input signal by digital signal processing.
  • the purpose is to provide a circuit and circuit. Disclosure of the invention
  • the present invention has a memory means for storing a desired signal waveform, finds out the ir of the desired waveform stored in the memory means, and inputs an arbitrary frequency.
  • the phase of the signal is compared with the signal of the desired signal waveform read from the memory stage, and the memory stage is read based on the phase error signal detected by the phase comparison.
  • Controlling the dress signal to synchronize the phase of the signal having the desired signal waveform output from the memory means with the phase of the input signal having the arbitrary frequency.
  • FIG. 1 is a block diagram showing a configuration of a first embodiment of the phase locked loop circuit according to the present invention.
  • FIG. 2 is a timing chart illustrating generation of an address signal in the address forming circuit of FIG.
  • FIG. 3 is a diagram illustrating a method of generating an arbitrary signal waveform in generating a phase-locked signal.
  • FIG. 4 is a block diagram showing a configuration for forming a chrominance subcarrier signal using a phase-synchronized signal.
  • FIG. 5 is a block diagram showing a configuration of a second embodiment of the phase locked loop circuit according to the present invention.
  • FIG. 6 is a timing chart illustrating generation of an address signal in the address forming circuit of FIG.
  • FIG. 7 is a block diagram showing a configuration of a third embodiment of the phase locked loop circuit according to the present invention.
  • FIG. 8 is a timing chart illustrating the generation of an address signal in the address forming circuit of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • the present invention seeks to form a desired signal synchronized with the phase of a human signal by digital signal processing. For this reason, in the present invention, the signal stored in the memory means is read, and the phase of the human-power signal is compared with the signal read from the memory means, and the memory is read out based on the detected phase error signal.
  • the read address signal of the memory means is controlled so that the phase of the read signal is synchronized with the phase of the input signal.
  • FIG. 1 is a block diagram showing the configuration of the first embodiment of the phase locked loop circuit according to the present invention.
  • an input terminal 1 receives, for example, an analog sine wave signal Sr serving as a reference.
  • This sine wave signal Sr is supplied to one input of a phase detection circuit 2 for detecting the direction and magnitude of the phase difference between the two analog signals.
  • a memory 3 in which the waveform of a desired sine wave signal is stored as a digital value is provided.
  • a clock signal is supplied from the input terminal 4 and a read address signal from an address signal generation circuit 5 described later is supplied. Thereby, the waveform of the above-mentioned sine wave signal is read out. Then, the read digital sine wave signal Sd is taken out to the output terminal 6.
  • the sine wave signal Sd read from the memory 3 is supplied to the DZA conversion circuit 7 and converted into an analog signal.
  • the converted analog sine wave signal Sa is supplied to the other input of the phase detection circuit 2 described above.
  • the direction and magnitude of the phase difference between the two analog signals are detected by the phase detection circuit 2, and the phase difference is detected.
  • the signal (a) is supplied to the above-mentioned address signal generation circuit 5.
  • the above-described read address signal is generated, for example, as described below.
  • the above-mentioned clock signal supplied to the input terminal 4 is supplied to the clock terminal of the counter ⁇ ) 1 constituting the dress signal generation circuit 5.
  • a phase difference between two supplied analog signals is detected by a pulse width modulation (PWM) signal.
  • PWM pulse width modulation
  • the detected phase difference signal (a) is supplied to the enable terminal (EN) of the counter 51.
  • the clock signal supplied to the input terminal 4 is counted while the phase difference signal from the phase detection circuit 2 is at a high potential, for example.
  • the counter 51 is supplied with, for example, a clear (CLR) signal from the terminal 52, for example, indicating that the detection has been performed by the phase detection circuit 2. Then, the count value of the counter 51 is reset by this clear signal.
  • CLR clear
  • the force count value counted by the counter 51 is supplied to the holding circuit 53.
  • the strobe (STB) signal formed immediately before the above-described clear signal, for example, from the terminal 5 is supplied to the holding circuit 53. Then, the strobe signal holds the count value of the counter 51 at that time in the holding circuit 53 o.
  • the count value of the clock signal corresponding to, for example, the high potential period of the phase difference signal held in the holding circuit 53 is supplied to the adding circuit 55.
  • the addition circuit 55 adds, for example, a predetermined value (1 n) described later from the terminal 56. Further, the added value from the adding circuit 55 is supplied to the adding circuit 57. Then, the adder circuit 57 adds, for example, the equal difference address value from the memory 3.
  • this equal difference address value is, for example, the data stored in the memory 3. It is obtained by an arithmetic progression based on the ratio between the sample rate of the digital sine wave signal Sd and the clock signal. Therefore, this equality address value can be stored in advance in, for example, the memory 3. For example, the values stored in the memory 3 are sequentially read out and stored in the adder circuit 57. Supplied.
  • the address value (count value + predetermined value (1 n) + equal address value) added by the adding circuit 57 is supplied to the memory 3, and the above-described digital sine The reading of the wave signal Sd is performed.
  • the count value and the predetermined ft: ( ⁇ ) are, for example, values that are updated by 3 ⁇ 4i every cycle of the analog sine wave signal Sr input to the input terminal 1.
  • the equal difference address value is, for example, a value that is changed for each clock signal. By adding these values, the readout address that is changed for each clock signal is obtained. A dress is formed and supplied to memory 3.
  • the phase detection circuit 2 supplies a counter 51 with a phase difference signal (a), for example, as indicated by A in FIG.
  • a phase difference signal
  • the terminals 52 and 54 for example, a strobe (STB) signal and a clear (CI, K) signal as shown in B and C of F1G.2 are supplied.
  • the input terminal 4 is supplied with a clock (CLK) signal as indicated by D in F1G.2, for example.
  • the addition value of “0” is output from the adder circuit 55.
  • the memory 3 is supplied with a read address signal having, for example, an address value “0” as a start end. Then, from the memory 3, the stored digital sine wave signal Sd is read out at a predetermined frequency synchronized with the clock signal, for example, at a reference phase.
  • the read digital sine wave signal S d is output to the output terminal 6 And supplied to the phase detection circuit 2 through the DZA conversion circuit 7.
  • the phase detection circuit 2 outputs a phase difference signal (a) in which, for example, the force signal value of the short-circuit signal during the high potential period is (n)
  • the addition from the addition circuit 55 The added value remains "0", and this circuit is stable in this state.
  • the output of the phase detection circuit 2 is set so that the length of the high potential period of the phase difference signal (a) becomes longer, for example. Be changed.
  • the count value of the counter 51 becomes large ( ⁇ - ⁇ ), and the adder circuit 55 outputs the added value of “4 um”.
  • a read address signal starting from, for example, the address value “+ ⁇ ” is output from the adder circuit 57 and supplied to the memory 3.
  • the stored digital sine wave signal S d is at a predetermined frequency synchronized with the clock signal, and the phase is shifted to the “′ + ⁇ ” shift (late phase).
  • the read digital sine wave signal S d is read.
  • the output of the phase detection circuit 2 is set so that the length of the high potential period of the phase difference signal (a) becomes short. Is changed. As a result, the count ⁇ of the counter 51 becomes smaller (n ⁇ ), and the addition circuit 55 outputs an addition value of “1”.
  • the adder circuit 57 outputs, for example, a read address signal starting with the address value “ ⁇ ” and supplies it to the memory 3.
  • the stored digital sine wave signal S d is at a predetermined frequency synchronized with the clock signal and the phase is “1 ⁇ ” shift (leading phase).
  • the read digital sine wave signal S d is read.
  • FIG. 3 shows a procedure for actually reading the digital sine wave signal Sd from the memory 3.
  • memory 3 stores only the waveform of 1 Z cycle indicated by the solid line.
  • the 1 / A period of (1) is read out in the same order, the 1Z4 ⁇ period of (2) is read with the query axis reversed, and the 1-to-4 period of (3) Reads out the pole n., And the 1 Z 4 period of 4 reverses the time axis and reverses the polarity. Thereby, the digital sine wave signal Sd of one cycle is read.
  • the sine wave signal r input to the input terminal 1 is shifted.
  • the digital sine wave signal S d whose phase is synchronized with that of the digital sine wave is taken out to the output terminal 6.
  • the value of the reference (n) is set to 1/2 of the maximum count value of the counter 5i, that is, the maximum force point value of the counter 51 is set to 2n.
  • the sinusoidal wave signal S r input to the input terminal r r! It can be made to correspond to a phase change of ⁇ + n.
  • the time corresponding to the maximum count value 2 n to be counted by the counter 51 is set to be equal to or more than one cycle of the obtained sine wave signal, a phase change of 360 degrees is obtained. Can be made to correspond.
  • the read position of memory 3 is
  • the digital cosine wave signal can be extracted by synchronizing the phase with the sine wave signal S r input to the input terminal 1 by shifting the ⁇ Z period by 4 periods. Further, by storing an arbitrary waveform in the memory 3, it is also possible to form a signal other than the above-described trigonometric function waveform in phase synchronization with an input signal.
  • the signal stored in the memory means is read, and the phase of the input signal and the signal read from the memory means are compared with each other, and the memory is read based on the detected phase error signal.
  • the phase of the read signal is synchronized with the phase of the input signal, and with a simple drawing, the phase of the input signal is synchronized with the digital signal processing.
  • a desired signal can be formed.
  • FIG. 4 includes a digital sine wave signal S in and a digital cosine wave signal C os formed as described above for encoding a composite video signal. 1 shows a circuit configuration.
  • the Conclusions Li click scan circuit 4 first digital data Le through C R input terminal 4 0.
  • the matrix circuit 41 extracts a luminance signal Y and a chrominance signal R-Y from the above-described signal, and the extracted luminance signal ⁇ is converted into a digital NTSC encoder circuit 4. Supplied to 2.
  • the color difference signal R ⁇ Y from the matrix circuit 41 is supplied to the multiplication circuit 43 and is multiplied by the above-mentioned digital sine wave signal S in supplied to the terminal 4.
  • the color difference signal B—Y from the matrix circuit 41 is supplied to the multiplication circuit 45 and multiplied by the above-mentioned digital cosine wave signal C os supplied to the terminal 46.
  • these multiplied signals are added by an adder circuit 47 to form a color subcarrier signal Sc digitally.
  • the color subcarrier signal Sc is supplied to a digital NTSC encoder circuit 42, and is combined with the luminance signal Y described above.
  • a composite video signal of the NTSC system is digitally formed. You. Then, the composite video signal is supplied to a DZA conversion circuit 48, converted into an analog signal, and taken out to an output terminal 49.
  • a composite video signal is obtained by using the digital positive sinusoidal signal S i ⁇ and the digital cosine wave signal C os phase-locked to the signal supplied to the input terminal 1 of FIG. Encoding is performed. Therefore, the phase supplied to the input terminal 1 is synchronized with the color subcarrier signal of the television signal by using the color subcarrier of the negative television signal as the color subcarrier.
  • a composite video signal is formed, and these video signals can be combined.
  • the digital video signal supplied to the input terminal 40 can be encoded in phase synchronization with the video signal supplied to the input terminal 1, for example, and the analog signal and the analog signal can be encoded. Even in a situation where digital signals are mixed, phase synchronization can be achieved.
  • FIG. 5 is a block diagram showing a configuration of a second embodiment of the phase locked loop circuit according to the present invention.
  • this F 1 G the same reference numerals are given to portions corresponding to the above-described FIG. 1 and duplicate description is omitted.
  • the clock signal supplied to, for example, the input terminal 4 described above in the end address signal generation circuit 5 is a counter that constitutes the address signal generation circuit 5. Supplied to the clock terminal of counter 61. Further, the phase difference signal (a) (PWM signal) from the above-described phase detection circuit 2 is supplied to the up-down control terminal (UZD) of the counter 61.
  • the phase detection circuit 2 The clock signal supplied to the input terminal 4 during the high potential period when the phase difference signal from the input terminal 4 is at the high potential is counted up, and the clock signal supplied to the input terminal 4 during the low potential period is counted down. Counting is performed. Also, a clear (CLR) signal indicating that detection has been performed by, for example, the phase detection circuit 2 is supplied to the power counter 61 from, for example, the terminal 62. Then, the count value of the counter 61 is reset by the clear signal.
  • CLR clear
  • the count value counted by the counter 61 is supplied to the holding circuit 63.
  • the holding circuit 63 is supplied with, for example, a st ⁇ -B (STB) signal formed from the terminal 64, for example, the above-mentioned clear signal i i: i: ij. Then, the count value of the counter 61 at that time is held in the holding circuit ⁇ ; 3 by this stop ⁇ - ⁇ signal ⁇
  • the addition circuit 65 adds, for example, the equal difference address value from the memory 3 described above. Then, the address value (count value 10 difference address value) added by the adding circuit 65 is supplied to the memory 3, and the above-mentioned digital sine wave signal Sd is read out. Is performed.
  • a phase difference signal (a), for example, as indicated by A in FIG. 6 is supplied to the counter (] 1 from the phase detection circuit 2.
  • the terminals 62 and 64 are provided.
  • a strobe (STB) signal and a clear (CLR) signal as shown in B and C of FIG. 6 are supplied to the input terminal 4.
  • the input terminal 4 is provided with a D signal of FIG. A clock (CLK) signal as shown in the figure is supplied.
  • CLK clock
  • the count value of the counter 61 is set to "0".
  • the memory 3 starts with the address value “0”, for example. Read address signal is supplied. Then, from the memory 3, the stored digital sine wave signal Sd 'is read out at a predetermined frequency synchronized with the clock signal, for example, at a reference phase.
  • the read digital sine wave signal S (] is taken out to the output terminal 6 and supplied to the phase detection circuit 2 through the A-conversion circuit 7. At this time, for example, If the phase difference signal 3 ⁇ 4 (a) having the same length between the high-potential period and the low-potential period is output, the count value of the counter ⁇ 1 remains “()” and this circuit Will be stable in this state.
  • the adder circuit 65 outputs, for example, a read address signal starting with the address “+ ⁇ ” and supplies it to the memory 3.
  • the stored digital sine wave signal S d has a predetermined frequency synchronized with the clock signal and a phase force of “4 ⁇ ” shift (slow phase).
  • the digital sine wave signal Sd is output.
  • the output of the phase detection circuit 2 is set so that the low potential period of the phase difference signal (a) becomes longer. Be changed.
  • the counter 61 outputs an addition value of "one ⁇ ".
  • a read address signal starting from, for example, the address value “ ⁇ ” is output from the adder circuit 65 and supplied to the memory 3.
  • the stored digital sine wave signal S d is at a predetermined frequency synchronized with the clock signal, and the phase is “one ⁇ ” shift (leading phase).
  • Digital sine wave signal Sd Is spilled out.
  • the digital sine wave signal Sd is read out from the memory 3 by shifting the phase of the sine wave signal Sr input to the input terminal 1 by an amount corresponding to a change in the phase ( ⁇ ).
  • a digital sine wave signal S d whose phase is synchronized with the sine wave signal S r input to the input terminal 1 is output to the output terminal 6. Then, this operation is repeatedly performed, for example, by resetting the count value of the counter 61 by the clear signal each time the detection is performed by the phase detection circuit 2, for example.
  • the signal stored in the memory means is read, and the phase of the input ⁇ is compared with the phase of the signal read from the memory ⁇ stage.
  • the phase of the signal to be read is synchronized with the phase of the input signal.
  • FIG. 7 is a block diagram showing a configuration of a third embodiment of the phase locked loop according to the present invention.
  • this IG.7 the above!
  • the parts corresponding to 7 IG.1 are denoted by the reference numerals, and overlapping descriptions are omitted.
  • the configuration of the above-described phase detection circuit 2 is changed in the address signal generation circuit 5, and in this example, for example, the power is supplied from the phase detection circuit 21.
  • the magnitude of the phase difference between the two analog signals is detected by the pulse number modulation ( ⁇ ⁇ ⁇ ) signal, and the U ⁇ D signal indicating the direction of the phase difference is detected.
  • the phase difference signal (a) (the PNM signal) is supplied to the clock terminal of the counter 71 constituting the address signal generation circuit 5, and the UZD signal is supplied to the up-down control terminal (UZD). D).
  • the counter 71 counts up Z down according to the magnitude and direction of the phase difference between the two analog signals supplied to the phase detection circuit 21, for example.
  • the clear (CLI) signal is supplied to the counter 71 when the number of pulses of the PNM signal from the terminal 72, for example, from the phase detection circuit 21 becomes 2 m . Then, the count value of the counter 71 is reset by this clear signal.
  • the count value counted by the counter 71 is supplied to the holding circuit 73.
  • the holding circuit 73 is supplied with, for example, a st ⁇ -bu (sTB) signal formed from the terminal 74, for example, formed directly on the above-mentioned clear signal Hij. Then, by the strobe signal, the count value of the counter 71 at that time is held in the holding circuit 73.
  • sTB st ⁇ -bu
  • the count value of the power counter 7] held in the holding circuit 73 is supplied to the adding circuit 75, and, for example, in the adding circuit 75, the equality difference address from the memory 3 is stored. Value is added.
  • the address value (count value 4 equal difference address value) added by the adding circuit 75 is supplied to the memory 3, and the above-described digital sine wave signal S d Is read.
  • the phase detection circuit 21 supplies the U / D signal and the phase difference signal (a) shown in A and B of FIG. 8 to the counter 71, for example.
  • a strobe (STB) signal and a clear (CLR) signal as shown in FIG. 8 (: and D) are supplied.
  • the count value of the counter 71 is set to "0".
  • the memory 3 is supplied with, for example, a read address signal starting with the address value “0”. .
  • the stored digital sine wave signal Sd is read at a predetermined frequency synchronized with the clock signal, for example, at a reference phase.
  • the read digital sine wave signal Sd is taken out to the output terminal 6 and supplied to the phase detection circuit 21 through the DZA conversion circuit 7. Then, at this time, the phase detection circuit 21 outputs, for example, the UZD signal is a phase difference signal having the same high potential period and low potential period.
  • the phase of the sine wave ⁇ [S r input to the input terminal ⁇ is delayed, the phase of the UZD signal is increased so that the number of pulses of the phase difference signal (a) in the high potential period increases.
  • the output of the detection circuit 21 changes.
  • the added value of is output from the counter 71.
  • a read address signal starting from, for example, the address value “+ ⁇ ” is output from the adder circuit 5 and supplied to the memory 3.
  • the stored digital sine wave signal S d is at a predetermined frequency synchronized with the clock signal, and the phase force ⁇ “10 ⁇ ” shift (delay)
  • the phased digital sine wave signal S d is output.
  • the number of pulses of the phase difference signal (a) in the low potential period [3 ⁇ 4] of the UZD signal is increased.
  • the output of the phase detection circuit 21 is changed.
  • the counter 7] outputs an added value of “one”.
  • the adder circuit 75 outputs, for example, a read address signal starting with the address value “1 ⁇ ”, and supplies the read address signal to the memory 3.
  • the stored digital A digital sine wave signal Sd is read out in which the sine wave signal Sd is at a predetermined frequency synchronized with the clock signal and the phase is shifted by "one ⁇ ".
  • a digital sine wave signal Sd shifted by an amount (_! ⁇ ) of the phase of the sine wave signal Sr input to the input terminal 1 is read.
  • a digital sine wave signal S d whose phase is synchronized with the sine wave signal S r input to the input terminal 1 is output to the output terminal 6.
  • This operation is repeatedly performed, for example, by resetting the count value of the power counter 71 by the clearer every time the detection is performed in the phase detection circuit 2, for example.
  • the signal stored in the memory means is read, and the phase of the input signal is compared with the signal read from the memory, and the detection is performed.
  • the phase of the read signal is synchronized with the phase of the input signal by controlling the read end dress signal of the memory means based on the phase difference signal. in which it is possible to form a desired signal synchronized with the phase of the signal ()
  • phase synchronization method and channel of the present invention it is possible to form a desired signal synchronized with the phase of a human-powered signal by digital processing with a simple configuration, for example. It is.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

明 細
発明の名称 位相同期方法及び回路 技術分野
本発明は、 例えば映像信号の位相を同期する際に好適な位相同 期方法及び回路に関する。 特に、 本発明はデジタ ル 号処理によ つて入力信号の位相に同期した所望の ί3·号を形成する際に使用さ れる位相同期方法及び回路に関する。 背景技術
例えば複数の映像信号を合成する場合には、 合成される複数の 映像信号の同期信号等の位相を同期させる必要がある。 そこで、 このような例えば映像信号の位相を同期させる際に使用される位 相同期方法及び回路と しては、 従来から例えば特開昭 6 4 — 1 1 4 7 7号公報や、 特開平 1 — 1 9 0 1 7 6号公報に^示されるよ うな技術が知られている。
すなわち、 例えば特開昭 6 4 1 1 4 7 7 号公報においては、 第 1 の映像信号はデジタルデータに変換されて 3個の記憶手段に 順番に記憶される。 そしてこれらの記憶手段が第 2の映像 iff号に 同期して読み出されることによって、 これらの記憶手段に記憶さ れた第 1 の映像信号が第 2の映像 号に同期され、 これら第 1 及 び第 2の映像信号を合成できるようになるものである。
しかしながらこの特開昭 6 4 — 1 1 4 7 7号公報では、 第 1 及 び第 2の映像信号は同期信号レベルでは同期されるものの、 それ より高周波の色副搬送信号の同期に関しては考慮されておらず、 従って色信号の合成はできず、 例えば第 】 の映像信号が輝度信号 (白黒信号） のみの場合しか合成ができないものである。
これに対して特開平 1 一 1 9 0 1 7 6号公報においては、 第 1 及び第 2の映像信号からそれぞれ K G Β信号をデコ ー ド して、 そ れぞれの同期信号に従つて第 1 及び第 2 のフ レーム メ モ リ に記憶 する。 そしてこれらのフ レーム メ モ リをいずれか一方の映像 号 に同期して読み出すと共に、 読み出された第 1 及び第 2の映像信 号を R G Β信号の状態で合成し、 合成された K G 1' から び 複合映像信号をェ ンコ 一 ド しているものである。
これによれば、 R G B信号で合成を行うので色副搬送信号の同 期の問題は生じることがない。 しかしこの構成では、 A Z I)変換 器 6 〗 c： 、 ί! 2 cから Ι) Ζ Λ変換器 7 2 —よでの問の 1リ1路に、 それ ぞれ R G Βの 3系統が必要とされ、 冋路描成が極めて膨人なもの になってしまう。
ところで、 例えば複合映像信号の合成を行うには、 色副搬送 号の位相同期を行う必要がある。 その場合に、 従来は了ナ グ処 理によるいわゆる P L L等が用いられていたが、 そのためには発 振器等の複雑な回路素子が必要とされ、 またアナ uグ処理による 特性のばらつきや不安定性等の問题が生じていた。
また、 近年デジタルテ レビジョ ン放送等に見られる映像信号の デジタ ル化が進められており、 このよ ό なデジタ ル 号の処理に おいては、 デジタル信号処理による位相同期の実現が求められて いる。
さ らにこのような位相同期においては、 アナ口グ信号とアナ口 グ信号、 デジタ ル信号とデジタ ル信号のような同種の信号同士に 限らず、 アナ口グ信号とデジタル信号が混在しているような状況 においても、 位相同期を実現することが求められている。
この出願はこのような点に鑑みて成されたものであって、 簡単 な構成で、 デジタ ル信号処理により、 入力信号の位相に同期した 所望の信号を形成するこ とのできる位相同期方法反び回路を提供 することを目的とするものである。 発明の開示
本発明は、 所望の信号波形の記憶されたメ モ リ手 f殳を有し、 上 記メ モ リ手段に記憶された上記所望の^ 波形の ir を^み出す と共に、 任意の周波数の入力信号と上記メ モ リ 段から読み出さ れる上記所望の信号波形の信号とを位相比較し、 上記位相比較に よって検出される位相誤差信号に ¾づいて上記メ モ リ ^段の読み 出しを行うァ ド レ ス信号を制御して、 上記メ モ リ 手段から み出 される上記所望の信号波形の信号の位相を上記任意の周波数の入 力信号の位相に同期させるようにしたものであり、 これに関速し て位相同期方法及び回路を開示する。 図面の簡単な説明
F I G. 1 は、 本発明による位相同期回路の第 1の実施例の構成 を示したブロ ッ ク図である。
F I G. 2は、 F I G . 1のア ド レス形成回路におけるア ド レス 信号の生成を説明するタイ ミ ングチ ヤ 一 ト図である。
F I G. 3は、 位相同期された信号の発生における任意の信号波 形の生成の方法を説明する線図である。
F I G. 4は、 位相同期された信号を用いて色副搬送信号を形成 するための構成を示したブロ ッ ク図である。
F I G. 5は、 本発明による位相同期回路の第 2の実施例の構成 を示したブロ ッ ク図である。
F I G. 6は、 F I G. 5のア ド レス形成回路におけるア ド レ ス 信号の生成を 兑明するタィ ミ ングチ ヤ 一 ト図である。
F I G. 7は、 本発明による位相同期回路の第 3の実施例の構成 を示したプロ ッ ク図である。
F I G. 8は、 F I G. 7のア ド レス形成回路におけるア ド レス 信号の生成を 兑明するタイ ミ ングチ ヤ 一 ト図である。 発明を実施するための最良の形態
以下、 図面を参照して、 本発明に係る ί 相ト ϊ]期方法及び回路に ついて詳細に説明する。
本発明は、 デジタル信号処理によつて人力信¾の位相に同期し た所望の信号を形成しょうとするものである。 このため本発明に おいては、 メ モ リ手段に記憶された信号を読み出すと共に、 人力 信号とメ モ リ手段から読み出される信号とを位相比較し、 検出さ れる位相誤差信号に基づいてメ モ リ手段の読み出しァ ドレス信号 を制御して、 読み出される信 ¾の位相を入力 ί Γϊ号の位相に同期さ せるようにする。
そこで本発明の第 1 の実施例においては、 次のような構成を提 案する。 すなわち F I G . 1 は、 本発明による位相同期回路の第 1 の実施例の構成を示したブ ッ ク図である。
この F I G . 1 において、 入力端子 1 には、 例えば基準となる アナログ正弦波信号 S rが入力される。 この正弦波信号 S rが、 2つのアナ口グ信号間の位相差の方向 &び大きさを検出する位相 検波回路 2の一方の入力に供給される。
また、 例えば所望の正弦波信号の波形がデジタル値で記憶され たメ モ リ 3が設けられる。 このメ モ リ ：；に入力端子 4からのク π ッ ク信号が供給されると共に、 後述するア ド レ ス信号生成回路 5 からの読み出しァ ド レス信号が供給される。 これによつて上述の 例えば正弦波信号の波形が読み出される。 そしてこの読み出され たデジタル正弦波信号 S dが出力端子 6 に取り出される。
それと共に、 メ モ リ 3から読み出された正弦波信号 S dが D Z A変換回路 7 に供給されてアナログ信号に変換される。 この変換 されたアナ oグ正弦波信号 S aが上述の位相検波回路 2の他方の 入力に供給される。 そしてこの位相検波回路 2で上述の 2つのァ ナログ信号間の位相差の方向及び大きさが検出され、 この位相差 信号 （ a ) が上述のア ド レス信号生成回路 5 に供 される。
さ らに、 ア ド レス信号生成回路 5 においては、 例えば ^下に述 ベるようにして上述の読み出しァ ド レ ス信号の生成が行われる。
すなわち、 例えば上述の入力端子 4 に供給されるク π ッ ク信号 が了 ド レス信号生成回路 5を構成するカ ウ ンタ Γ) 1 のク π ッ ク端 子に供給される。 また上述の位相検波回路 2では、 例えば供給さ れる 2つのアナ πグ信号間の位相差がパルス幅変調 （ P W M ) 信 号で検出されている。 そしてこの検出された位相差 号 （ a ) が カ ウ ンタ 5 1 のイ ネーブル端子 （ E N ) に供給される。
これによつて、 このカ ウ ンタ 5 1 では、 位相検波回路 2からの 位相差信号が例えば高電位の期間に、 入力端子 4 に供給されるク ロ ッ ク信号の計数が行われる。 またこのカ ウ ンタ 5 1 には、 例え ば端子 5 2からの、 例えば位相検波回路 2で検出が行われたこと を示すク リ ア （ C L R ) 信号が供給される。 そしてこのク リ ア信 号によってカ ウ ンタ 5 1 の計数値がリ セッ 卜 される。
さ らに、 このカウ ンタ 5 1 で計数された力ゥ ン ト値が保持回路 5 3に供給される。 この保持回路 5 3には、 例えば端子 5 から の、 例えば上述のク リ ア信号の直前に形成されるス ト ローブ （ S T B ) 信号が供給される。 そしてこのス ト ローブ信号によって、 そのときのカ ウ ンタ 5 1 のカ ウ ン ト値が保持回路 5 3 に保持され o。
この保持回路 5 3に保持された、 例えば位相差信号の高電位期 間に相当するク ロ ッ ク信号のカ ウ ン ト値が、 加算回路 5 5 に供給 される。 そ してこの加算回路 5 5 で、 例えば端子 5 6からの後述 する所定値 （一 n ) が加算される。 さ らにこの加算回路 5 5から の加算値が加算回路 5 7 に供給される。 そしてこの加算回路 5 7 で、 例えばメ モ リ 3からの等差ア ド レス値が加算される。
ここでこの等差ア ドレス値は、 例えばメ モ リ 3 に記憶されたデ ジタ ル正弦波信号 S dのサ ンプリ ングレー ト とク ロ ッ ク信号との 比に基づいて等差数列で求められるものである。 従ってこの等差 ァ ド レス値は、 例えばメ モ リ 3に予め記憶しておく ことが可能な ものであり、 例えばこのメ モ リ 3に記憶された値が順次読み出さ れて加算回路 5 7 に供給される。
そ してこの加算回路 5 7で加算されたア ド レス値 （カ ウ ン ト値 +所定値 （一 n ) +等差ァ ドレス値） がメ モ リ 3に供給されて、 上述のデジタル正弦波信号 S dの読み出しが行われる。
なお、 この場合にカ ウ ン ト値及び所定 ft: ( π ) は、 例えば入 力端子 1 に入力されるアナログ正弦波信号 S rの 1 周期ごとに ¾i 新される値である。 これに対して等差ア ド レス値は、 例えばク 口 ッ ク信号ごとに変化される値であり、 これらの値が加算されるこ とによって、 ク 口 ッ ク信号ごとに変化される読み出しァ ド レスが 形成されて、 メ モ リ 3に供給される。
そして上述の回路において、 位相検波回路 2からは、 例えば F I G . 2の Aに示すような位相差信号 ( a ) がカウ ンタ 5 1 に供 給される。 また、 端子 5 2、 5 4 には、 例えば F 1 G . 2 の B、 Cに示すようなス ト ローブ （ S T B ) 号とク リ 了 （ C I , K ) 号が供給される。 さ らに入力端子 4 には、 例えば F 1 G . 2 の D に示すようなク ロ ッ ク （ C L K ) 信号が供給されている。
従って、 例えば位相差信号 （ a ) の高電位期間の力ゥ ンタ Γ) 1 のカ ウ ン ト値が （ η ) のときに、 加算回路 5 5からは " 0 " の加 算値が出力される。 これによつてメ モ リ 3には、 例えばア ド レス 値 " 0 " を始端と した読み出しァ ドレス信号が供給される。 そし てこのメ モ リ 3からは、 記憶されたデジタル正弦波信号 S dが、 ク ロ ッ ク信号に同期した所定の周波数で、 例えば基準の位相で読 み出される。
さ らにこの読み出されたデジタル正弦波信号 S dが出力端子 6 に取り出されると共に、 DZ A変換回路 7を通じて位相検波回路 2 に供給される。 そしてこのとき位相検波回路 2から、 例えば高 電位期間のク 口 ッ ク信号の力 ゥ ン ト値が （ n ) となる位相差信号 ( a ) が出力されていれば、 加算回路 5 5からの加算値は " 0 " のままとなり、 この回路はこの状態で安定することになる。
これに対して、 例えば入力端子 1 に入力される正弦波信号 S r の位相が遅く なると、 例えば位相差信号 （ a ) の高電位期間の長 さが長く なるように位相検波回路 2の出力が変化される。 これに よってカ ウ ンタ 5 1 のカ ウ ン ト値が大き く （ π - △ ) なり、 加算 回路 5 5からは " 4 厶 " の加算値が出力される。
このため加算回路 5 7からは、 例えばァ ドレス値 " + △ " を始 端と した読み出しア ド レス信号が出力されて、 メ モ リ 3 に供給さ れる。 これによつてこのメ モ リ 3からは、 記憶されたデジタル正 弦波信号 S dがク 口 ッ ク信号に同期した所定の周波数で、 且つ位 相が ' ' + Δ " シフ ト （遅相） されたデジタ ル正弦波信号 S dが読 み出される。
また、 例えば入力端子 1 に入力される正弦波信号 S rの位相が 早く なつた場合には、 例えば位相差信号 （ a ) の高電位期間の長 さが短く なるように位相検波回路 2 の出力が変化される。 これに よってカ ウ ンタ 5 1 のカ ウ ン ト愤が小さ く （ n - Δ ) なり、 加算 回路 5 5からは "一厶 " の加算値が出力される。
このため加算回路 5 7からは、 例えばア ド レス値 " - Δ " を始 端と した読み出しア ド レス信号が出力されて、 メ モ リ 3に供給さ れる。 これによつてこのメ モ リ 3からは、 記憶されたデジタル正 弦波信号 S dがク π ッ ク信号に同期した所定の周波数で、 且つ位 相が "一 Δ " シフ ト （進相） されたデジタ ル正弦波信号 S dが読 み出される。
すなわちこのメ モ リ 3からは、 入力端子 〗 に入力される正弦波 信号 S rの位相の変化した分 （土 Δ ) シフ ト されたデジタル正弦 波信号 S dが読み出される。 これによつて、 入力端子 1 に人力さ れる正弦波信号 S r に位相の同期されたデジタル正弦波信号 S d が出力端子 6 に取り出される。 そしてこの動作が、 例えば位相検 波回路 2で検出が行われるごとにク リ ァ信号によつてカ ウ ンタ 5 1 の計数値がリセッ 卜 されることで、 繰り返し実行される。
さらに、 F I G . 3には、 実際にメ モ リ 3からデジタ ル正弦波 信号 S dを読み出す際の手順を示す。 すなわち F 〗 G . 3におい て、 メ モ リ 3には实線で示す 1 Z 周期分の波形のみが記憶され ている。
そしてデジタル正弦波信号 S dを読み出す際には、 ①の 1 / A 周期はその儘の順序で読み出し、 ②の 1 Z 4 ^期は 問軸を逆に して読み出し、 ③の 1 ノ 4周期は極 n.を反 して読み出し、 ④の 1 Z 4周期は時間軸を逆にし、 且つ極性を反^して^み出す。 こ れによって 1周期のデジタ ル正弦波信号 S dが読み出される。
また、 この読み出しの始端の位置を、 入力端子 1 に入力される 正弦波信号 S rの位相の変化 （ Δ ) に応じてシフ トすることに より、 入力端子 1 に入力される正弦波信 r に位相の同期され たデジタ ル正弦波信号 S dが出力端子 6 に取り出されるものであ る。
なお、 上述の回路において、 基準となる ( n ) の値をカウ ン夕 5 i の最大カ ウ ン ト値の 1 / 2、 すなわちカ ウ ンタ 5 1 の最大力 ゥ ン ト値を 2 n とすることによって、 入力端子 〗 に入力される正 弦波信号 S rの r！〜 + nの位相の変化に対応させることができ る。 また、 最大カ ウ ン ト値 2 nがカ ウ ンタ 5 1 で計数されるに相 当する時間を、 求められる正弦波信号の 1 周期分以上とすること によって、 3 6 0度の位相の変化に対応させることができる。
さ らに、 上述の回路において、 メ モ リ 3 の読み出し位置を全体 的に 〗 Z 4周期ずらせることによって、 デジタル余弦波信号を、 入力端子 1 に入力される正弦波信号 S r に位相同期させて取り出 すこともできる。 また、 メ モ リ 3に任意の波形を記憶させること によって、 上述の三角関数波形以外の信号を入力される信号に位 相同期させて形成することも可能である。
こう して上述の回路によれば、 メ モ リ手段に記憶された信号を 読み出すと共に、 入力信号とメ モ リ手段から読み出される信号と を位相比較し、 検出される位相誤差信号に基づいてメ モ リ手段の 読み出しア ド レ ス信号を制御することによって、 読み出される信 号の位相を入力信号の位相に同期させ、 簡単な描成で、 デジタ ル 信号処理により、 入力信号の位相に同期した所望の信 を形成を 行う ことができるものである。
さ らに、 F I G . 4 には、 上述のようにして形成されたデジタ ル正弦波信号 S i n及びデジタ ル余弦波信号 C o sを用いて、 複 合映像信号のエ ン コ ー ドを行うための回路構成を示す。
すなわち F I G . 4 において、 例えばデジタ ル映像信号の輝度 信号 Y及び 2軸の色信号 C B 、 C R が入力端子 4 0を通じてデジ タ ルのマ ト リ ク ス回路 4 1 に供給される。 そしてこのマ ト リ ク ス 回路 4 1 で、 上述の信号から輝度信号 Y及び色差信号 R - Y、 Β 一 Υが取り出され、 取り出された輝度信号 Υは、 デジタ ルの N T S C エ ン コーダ回路 4 2 に供給される。
また、 マ ト リ ク ス回路 4 1 からの色差信号 R— Yは乗算回路 4 3に供給されて、 端子 4 に供給される上述のデジタル正弦波信 号 S i n と乗算される。 さ らにマ ト リ ク ス回路 4 1 からの色差信 号 B— Yは乗算回路 4 5 に供給されて、 端子 4 6に供給される上 述のデジタル余弦波信号 C o s と乗算される。 そしてこれらの乗 算信号が加算回路 4 7で加算されて色副搬送信号 S cがデジタル で形成される。 さ らにこの色副搬送信号 S cがデジタ ルの N T S Cェ ンコ 一ダ 回路 4 2に供給されて、 上述の輝度信号 Yと共に複合されて、 例 えば N T S C方式の複合映像信号がデジタルで形成される。 そし てこの複合映像信号が D Z A変換回路 4 8に供給されてアナ πグ 信号に変換されて出力端子 4 9に取り出される。
このよ όにして、 例えば上述の F I G . 1 の入力端子 1 に供給 される信号に位相同期されたデジタル正.弦波信号 S i η及びデジ タル余弦波信号 C o sを用いて複合映像信号のェンコ ー ドが行わ れる。 従ってこの入力端子 1 に供^される ίΠ— を、 仃-怠のテ レビ ジ ョ ン信号の色副搬送波とすることによつて、 このテ レビジ ン 信号の色副搬送信号に位相同期された複合映像信号が形成され、 これらの映像信号の合成を可能にすることができる。
すなわちこの回路において、 例えば入力端子 4 0 に供給される デジタル映像信号を、 例えぱ入力端子 1 に供給される了十 πグ映 像信号に位相同期してエンコー ドすることができ、 アナログ信号 とデジタル信号が混在しているような状況においても、 位相同期 を実現することができるものである„
さ らに、 F I G . 5 は、 本発明による位相同期回路の第 2の ¾ 施例の構成を示したブ口 ッ ク図である。 なおこの F 1 G . にお いて、 上述の F I G . 1 と対応する部分には同一の符号を付して 重複する ΐ兑明を省略する。
すなわちこの第 2の実施例の回路においては、 了 ドレス信号生 成回路 5 において、 例えば上述の入力端子 4 に供給されるク ロ ッ ク信号がア ド レ ス信号生成回路 5を構成するカ ウ ンタ 6 1 のク ロ ッ ク端子に供給される。 また上述の位相検波回路 2からの位相差 信号 （ a ) ( P W M信号） がカウ ンタ 6 1 のアップダウ ン制御端 子 （U Z D ) に供給される。
これによつて、 このカウ ンタ 6 1 では、 例えば位相検波回路 2 からの位相差信号が高電位の期間に入力端子 4 に供給されるク ロ ッ ク信号のァップ計数が行われ、 低電位の期間に入力端子 4 に供 給されるク 口 ッ ク信号のダウ ン計数が行われる。 またこの力 ゥ ン タ 6 1 には、 例えば端子 6 2からの、 例えば位相検波回路 2で検 出が行われたことを示すク リ ア （C L R ) 信¾が供給される。 そ してこのク リ ア信号によってカウ ンタ 6 1 の計数値がリセ ッ ト さ れる。
さ らに、 このカウ ンタ 6 1 で計数されたカウ ン ト値が保持回路 6 3に供 される。 この保持回路 6 3 には、 例えば端子 6 4 から の、 例えば上述のク リ ァ信号の i i: i¾ijに形成されるス ト π—ブ （ S T B ) 信号が供給される。 そしてこのス ト π —ブ信 ¾によって、 そのときのカ ウ ンタ 6 1 のカウ ン ト値が保持回路 ί; 3に保持され る ο
この保持回路 6 3に保持された、 例えば位相差信号の高' ¾：位期 間に相当するク ロ ッ ク信号の力ゥ ン ト値が、 加算回路 6 5 に供給 される。 この加算回路 6 5で、 例えば上述のメ モ リ 3からの等差 ア ド レス値が加算される。 そしてこの加算回路 6 5で加算された ア ド レス値 （カ ウ ン ト値十等差ア ド レ ス値） がメ モ リ 3 に供給さ れて、 上述のデジタル正弦波信号 S dの読み出しが行われる。
そして上述の回路において、 位相検波回路 2からは、 例えば F I G . 6の Aに示すような位相差信号 （ a ) がカ ウ ンタ （] 1 に供 給される。 また、 端子 6 2、 6 4 には、 例えば F I G . 6 の B、 Cに示すようなス ト ローブ （ S T B ) 信号とク リ ア （ C L R ) 号が供給される。 さ らに入力端子 4 には、 例えば F I G . 6 の D に示すようなク ロ ッ ク （C L K ) 信号が供給されている。
従って、 例えば位相差信号 （ a ) の高電位期間と低電位期間と の長さが等しいときにカウ ンタ 6 1 のカウ ン ト値が " 0 " にされ る。 これによつてメ モ リ 3には、 例えばア ド レス値 " 0 " を始端 と した読み出しア ド レス信号が供給される。 そしてこのメ モ リ 3 からは、 記憶されたデジタル正弦波信号 S d力'、 ク ロ ッ ク信号に 同期した所定の周波数で、 例えば基準の位相で読み出される。
さ らに、 この読み出されたデジタル正弦波信 S (]が出力端子 6 に取り出されると共に、 A変換回路 7を通じて位相検波回 路 2 に供給される。 そしてこのとき位相検波回路 2から、 例えば 高電位期間と低電位期間との長さの等しい位相差信 ¾ ( a ) が出 力されていれば、 カウ ンタ ΰ 1 のカウ ン ト値は "（） " のままとな り、 この回路はこの状態で安定する こ と になる„
これに対して、 例えば入力端子 1 に入力される 弦波 ^ S r の位相が遅く なると、 例えば位相差信号 （ a ) の高電位期間が く なるように位相検波回路 2の出力が変化される。 これによ て カウ ンタ G 1 からは " 4 △ " の加 ftが出力される„
このため加算回路 6 5からは、 例えばァ ド レス慎 " + Δ " を始 端と した読み出しア ド レス信号が出力されて、 メ モ リ 3に供給さ れる。 これによつてこのメ モ リ 3からは、 記憶されたデジタル正 弦波信号 S dがク 口 ッ ク信号に同期した所定の周波数で、 且つ位 相力 " 4 △ " シフ ト （遅相） されたデジタ ル正弦波信号 S dが み出される。
また、 例えば入力端子 1 に入力される正弦波信 ¾ S rの位相が 早く なつた場合には、 例えば位相差信号 （ a ) の低電位期間が長 く なるように位相検波回路 2の出力が変化される。 これによつて カ ウ ンタ 6 1 からは " 一 Δ " の加算値が出力される。
このため加算回路 6 5からは、 例えばァ ドレス値 " - Δ " を始 端と した読み出しァ ドレス信号が出力されて、 メ モ リ 3に供給さ れる。 これによつてこのメ モ リ 3からは、 記憶されたデジタル正 弦波信号 S dがク ロ ッ ク信号に同期した所定の周波数で、 且つ位 相が " 一 Δ " シフ ト （進相） されたデジタ ル正弦波信号 S dが読 み出される。
すなわちこのメ モ リ 3からは、 入力端子 1 に入力される正弦波 信号 S rの位相の変化した分 （士 Δ ) シフ ト されたデジタル正弦 波信号 S dが読み出される。 これによつて、 入力端子 1 に入力さ れる正弦波信号 S r に位相の同期されたデジタル正弦波信号 S d が出力端子 6 に取り出される。 そしてこの動作が、 例えば位相検 波回路 2で検出が行われるごとにク リ ァ信号によってカ ウ ンタ 6 1 の計数値がリ セッ 卜 されることで、 繰り返し実行される。
このようにして、 この第 2の実施例の回路においても、 メ モ リ 手段に記憶された信号を読み出すと共に、 入力 ^ とメ モ リ ^段 から読み出される信号とを位相比較し、 検出される位相誤差信号 に基づいてメ モ リ手段の読み出しァ ド レス信¾を制御することに よって、 読み出される信号の位相を入力 ί ¾の位相に同期させ、 簡単な構成で、 デジタル信号処理により、 入力 号の位相に同期 した所望の信号の形成を行うことができるものである。
さ らに、 F I G. 7 は、 本発明による位相同期^路の第 3の実 施例の構成を示したプロ ッ ク図である。 なおこの I G . 7 にお いて、 上述の！7 I G . 1 と対応する部分には の符号を付して 重複する説明を省略する。
すなわちこの第 3の実施例の回路においては、 ア ド レス信号生 成回路 5 において、 例えば上述の位相検波回路 2の構成が変更さ れ、 この例で位相検波回路 2 1 からは、 例えば供給される 2つの アナ σグ信号間の位相差の大きさがパルス数変調 （ Ρ Ν Μ) 信号 で検出されると共に、 位相差の方向を示す U Ζ D信号が検出され る。 そして、 この位相差信号 （ a ) ( P N M信号） がア ド レス信 号生成回路 5を構成するカウ ンタ 7 1 のク ロ ッ ク端子に供給され ると共に、 UZD信号がアップダウ ン制御端子 （ UZ D) に供給 される。 これによつて、 このカ ウ ンタ 7 1 では、 例えば位相検波回路 2 1 に供給される 2つのアナ口グ信号間の位相差の大きさ及び方向 に応じてアップ Zダウ ンの計数が行われる。 またこのカウ ンタ 7 1 には、 例えば端子 7 2からの、 例えば位相検波回路 2 1 からの P N M信号のパルス数が 2 m になったときにク リ ア （ C L I ) 信 号が供給される。 そしてこのク リ ア信号によってカ ウ ンタ 7 1 の 計数値がリセッ 卜 される。
さ らに、 このカ ウ ンタ 7 1 で計数されたカ ウ ン ト値が保持回路 7 3に供給される。 この保持回路 7 3には、 例えば端子 7 4から の、 例えば上述のク リ ア信号の直 Hijに形成されるス ト π —ブ （ s T B ) 信号が供給される。 そ してこのス ト "ーブ信号によって、 そのときのカ ウ ンタ 7 1 のカ ウ ン ト値が保持回路 7 3 に保持され る。
この保持回路 7 3に保持された力 ゥ ンタ 7 】 のカ ウ ン ト値が、 加算回路 7 5 に供給され、 この加算回路 7 5で、 例えば上述のメ モ リ 3からの等差ァ ドレ ス値が加算される。 そしてこの加算回路 7 5 で加算されたア ド レス値 （カ ウ ン ト値 4 等差ァ ド レ ス値） が メ モ リ 3に供給されて、 上述のテ'ジタ ル正弦波信号 S dの読み出 しが行われる。
そ して上述の回路において、 位相検波回路 2 1 からは例えばド I G . 8の A、 Bに示すような U / D信号及び位相差信号 （ a ) がカ ウ ンタ 7 1 に供給される。 また、 端子 7 2、 7 4 には、 例え ば F I G . 8の（：、 Dに示すようなス ト ローブ （ S T B ) 信号と ク リ 了 （ C L R ) 信号が供給される。
従って、 例えば U Z D信号の高電位期間と低電位期間における 位相差信号 （ a ) のパルス数が等しいときにカウ ンタ 7 1 のカウ ン ト値が " 0 " にされる。 これによつてメ モ リ 3には、 例えばァ ドレス値 " 0 " を始端と した読み出しァ ドレス信号が供給される 。 そしてこのメ モ リ 3からは、 記憶されたデジタル正弦波信号 S dが、 ク π ッ ク信号に同期した所定の周波数で、 例えば基準の位 相で読み出される。
さ らに、 この読み出されたデジタル正弦波信号 S dが出力端子 6 に取り出されると共に、 D Z A変換回路 7を通じて位相検波回 路 2 1 に供給される。 そ してこのとき位相検波回路 2 1 力、ら、 例 えば U Z D信号が高電位期間と低電位期問のの等しい位相差信号
( a ) が出力されていれば、 カ ウ ンタ 7 1 のカ ウ ン ト は " 0 " のままとなり、 この回路はこの状態で安定することになる。
これに対して、 例えば入力端子 〗 に入力される正弦波 ίΓ【 S r の位相が遅く なると、 例えば U Z D信号が高電位期問の位相差信 号 （ a ) のパルス数が多く なるように位相検波回路 2 1 の出力が 変化される。 これによつてカ ウ ンタ 7 1 からは の加算値 が出力される。
このため加算回路 Ί 5からは、 例えばァ ドレス値 " + Δ " を始 端と した読み出しア ド レス信号が出力されて、 メ モ リ 3に供給さ れる。 これによつてこのメ モ リ 3からは、 記憶されたデジタル正 弦波 号 S dがク ロ ッ ク信号に同期した所定の周波数で、 且つ位 相力《 "十 Δ " シ フ ト （遅相） されたデジ タ ル正弦波信号 S dが^ み出される。
また、 例えば入力端子 1 に入力される正弦波信号 S rの位相が 早く なつた場合には、 例えば U Z D信号が低電位期 [¾]の位相差信 号 （ a ) のパルス数が多く なるように位相検波回路 2 1 の出力が 変化される。 これによつてカ ウ ンタ 7 】 からは " 一△ " の加算値 が出力される。
このため加算回路 7 5からは、 例えばア ド レス値 " 一 Δ " を始 端と した読み出しア ド レス信号が出力されて、 メ モ リ 3に供給さ れる。 これによつてこのメ モ リ 3からは、 記憶されたデジタル正 弦波信号 S dがク π ッ ク信号に同期した所定の周波数で、 且つ位 相が " 一 Δ " シフ ト （進相） されたデジタ ル正弦波 号 S dが読 み出される。
すなわちこのメ モ リ 3からは、 入力端子 1 に人力される正弦波 信号 S rの位相の変化した分 （ _! △ ) シ フ ト されたデジタル正弦 波信号 S dが読み出される。 これによつて、 人力端子 1 に人力さ れる正弦波信号 S r に位相の同期されたデジタル正弦波信号 S d が出力端子 6 に取り出される。 そしてこの動作が、 例えば位相検 波回路 2 で検出が行われるごとにク リ ァ ¾によつて力 ゥ ンタ 7 1 の計数値がリ セッ ト されることで、 繰り返し¾行される。
このようにして、 この第 3の実施例の回路においても、 メ モ リ 手段に記憶された信号を読み出すと共に、 入力信号とメ モ リ手投 から読み出される信号とを位相比較し、 検出される位相 ¾差信号 に基づいてメ モ リ手段の読み出し了 ド レ ス信号を制御することに よって、 読み出される信号の位相を入力信号の位相に同期させ、 簡単な構成で、 デジタル信号処理により、 人力信号の位相に同期 した所望の信号の形成を行う ことができるものである (）
従ってこのような本発明の位相同期方法及び问路を用いること によって、 例えば簡単な構成で、 デジタ ル 処现によ り、 人力 信号の位相に同期した所望の信号の形成を行う ことができるもの である。
尚、 上述した例では、 例えば複合映像信号の合成を行う場合を 例にとって本発明の実用例を説明したが、 本発明はその他の回路 装置において位相の同期されたデジタル信号を得る場合にも適用 することができるものである。 また、 本発明は、 本発明の主旨を 大き く逸脱しない範囲で種々の変形が可能であることはいうまで もない。

Claims

5± 求 の 範 囲
. 所望の信号波形の記憶されたメ モ リ手段を有し、
上記メ モ リ手段に記憶された上記所望の信号波形の信号を読 み出すと共に、
任意の周波数の入力信号と上記メ モ リ -f-段から読み出される 上記所望の信号波形の信号とを位相比較し、
上記位相比較によって検出される位相誤差信号に基づいて上 記メモ リ手段の読み出しを行うァ ドレ ス信 を制御して、
上記メ モ リ手段から読み出される h記所望の信 ¾波形の i の位相を上記任意の周波数の入力 · ¾の位相に Μ期させる
ことを特徴とする位相同期方法。
. 任意の周波数信号の入力される入力手段と、
所望の信号波形の記憶されたメ モ リ手设と、
上記メ モ リ手段から上記所望の信号波形を読み出すためのァ ドレス信号を生成するァ ドレス信号生成手段と、
上記メ モ リ手段から読み出された上記所望の信号波形の信号 と上記入力手 1^に入力される上記任意の周波数信 ^との位相を 比較する位相比較手段とを冇し、
上記位相比較手段から^られる位 in %. 号に kづいて上 ^ 了 ド レス信号生成手段で生成される上 丁 ド レ ス 号を制御し て、
上記メモ リ手段から上記入力手投に人力される上記任意の周 波数信号に位相が同期した上記所望の信号波形の信 ¾を読み出 す
ことを特徴とする位相同期回路。
. 上記ア ド レス信号生成手段は、 基準のア ド レ ス信号と上記位 相誤差信号から形成した誤差ァ ドレス信号とを演算して上記ァ ド レス信号を生成する ことを特徴とする請求の範囲第 2項記載の位相同期回路。 . 上記位相誤差信号はパルス幅変調信号であり、
上記ア ド レス信号生成手段は、 上記パルス幅変 1信 ¾によつ てク ロ ッ ク信号を計数する計数回路と、
この計数回路の計数値を保持する保持回路と、
上記基準のア ド レス信号と上記保持回路に保持された上記計 数値とを演算する演算回路とを有する
ことを特徴とする請求の範囲第 3項記載の位相同期回路。
. 上記計数回路は、 上記パルス幅変調信¾が -方の極性のとき 上記ク ロ ッ ク信号をァップカウ ン ト し、 他方の^性のときダゥ ンアップカ ウ ン トする
ことを特徴とする請求の範固第 4项記載の位相同期回路。 . 上記位相誤差信号は位相誤差の人きさを示すパルス数変調信 号と位相誤差の方向を示すァップダウ ン信号とからなり、
上記ァ ップダウ ン信号が一方の極性のとき上記パルス数変調 信号をアップカウ ン ト し、 他方の極性のときダウ ンアップカウ ン 卜する計数回路と、
この計数回路の計数値を保持する保持回路と、
上記基準のァ ド レス信号と上記保持回路に保持された上^ 数値とを演算する演算回路とを有する
ことを特徴とする請求の範囲第 3項記載の位相同期回路。 . 上記メ モ リ手段から読み出された上記所望の信号波形の信号 はデジタ ル信号であって、
デジタル Zアナログ変換器を有し、
このデジタルノアナ πグ変換器によって上記デジタル信号を アナ口グ信号に変換して上記位相比較手段に供給する
こ とを特徴とする請求の範囲第 2項記載の位相同期回路。 . 上記メ モ リ手段から読み出された上記所望の信号波形の信号 はデジタ ルサイ ン信号またはデジタ ルコ サイ ン信号である ことを特徴とする請求の範囲第 7項記載の位相同期回路。 9 . 上記入力手段に入力される上記任意の周波数信号はテレビジ ョ ン信号の色副搬送波である
ことを特徴とする請求の範囲第 8项記載の位相同期回路。
10. 上記メ モ リ手段には、 上記所望の信号波形の 1 Z 4周期の波 形が記憶され、 この波形の極性及び時間軸を任意に反転して J 周期の信号波形を読み出す
ことを特徴とする請求の範開第 2項記載の位相同期回路。
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