[go: up one dir, main page]

TWI867072B - 攝像裝置及電子機器 - Google Patents

攝像裝置及電子機器 Download PDF

Info

Publication number
TWI867072B
TWI867072B TW109136623A TW109136623A TWI867072B TW I867072 B TWI867072 B TW I867072B TW 109136623 A TW109136623 A TW 109136623A TW 109136623 A TW109136623 A TW 109136623A TW I867072 B TWI867072 B TW I867072B
Authority
TW
Taiwan
Prior art keywords
plane
substrate
transistor
semiconductor layer
gate
Prior art date
Application number
TW109136623A
Other languages
English (en)
Other versions
TW202125794A (zh
Inventor
山川真彌
Original Assignee
日商索尼半導體解決方案公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商索尼半導體解決方案公司 filed Critical 日商索尼半導體解決方案公司
Publication of TW202125794A publication Critical patent/TW202125794A/zh
Application granted granted Critical
Publication of TWI867072B publication Critical patent/TWI867072B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80377—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/014—Manufacture or treatment of image sensors covered by group H10F39/12 of CMOS image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H10F39/182—Colour image sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本發明提供一種可降低雜訊之攝像裝置、及使用該攝像裝置之電子機器。本發明之攝像裝置具備：受光元件；及讀出電路，其用於讀出由受光元件予以光電轉換之電信號。讀出電路中包含之場效電晶體具備：半導體層，其供形成通道；閘極電極，其覆蓋半導體層；及閘極絕緣膜，其配置於半導體層與閘極電極之間。半導體層具有主面及第1側面，該第1側面於場效電晶體之閘極寬度方向上位於主面之一端之側。閘極電極具有：第1部位，其介隔著閘極絕緣膜與主面對向；及第2部位，其介隔著閘極絕緣膜與第1側面對向。第1側面之結晶面為(100)面、或與(100)面等效之面。

Description

攝像裝置及電子機器
本發明係關於一種攝像裝置及電子機器。
業已知悉具備具有至少1個以上之鰭部之閘極電極之固體攝像元件(例如，參照專利文獻1)。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開2017-183636號公報
於攝像裝置中，期望降低雜訊。
本發明係鑒於如上述之事態而完成者，其目的在於提供一種可降低雜訊之攝像裝置、及使用該攝像裝置之電子機器。
本發明之一態樣之攝像裝置具備：受光元件；及讀出電路，其用於讀出由前述受光元件予以光電轉換之電信號。前述讀出電路中包含之場效電晶體具有：半導體層，其供形成通道；閘極電極，其覆蓋前述半導體層；及閘極絕緣膜，其配置於前述半導體層與前述閘極電極之間。前述半導體層具有：主面；及第1側面，其於前述場效電晶體之閘極寬度方向上位於前述主面之一端之側。前述閘極電極具有：第1部位，其隔著前述閘極絕緣膜與前述主面對向；及第2部位，其隔著前述閘極絕緣膜與前述第1側面對向。前述第1側面之結晶面為(100)面、或與(100)面等效之面。
據此，讀出電路中包含之場效電晶體可降低供通道形成之第1側面之界面能階，減少於界面能階捕集到之電荷(例如電子)。藉此，攝像裝置可降低因上述之界面能階而產生之雜訊(例如1/f雜訊)。
本發明之一態樣之電子機器具備：光學零件；攝像裝置，其供透過前述光學零件之光入射；及信號處理電路，其對自前述攝像裝置輸出之信號進行處理。前述攝像裝置具備：受光元件；及讀出電路，其用於讀出由前述受光元件予以光電轉換之電信號。前述讀出電路中包含之場效電晶體具有：半導體層，其供形成通道；閘極電極，其覆蓋前述半導體層；及閘極絕緣膜，其配置於前述半導體層與前述閘極電極之間。前述半導體層具有：主面；及第1側面，其於前述場效電晶體之閘極寬度方向上位於前述主面之一端之側。前述閘極電極具有：第1部位，其隔著前述閘極絕緣膜與前述主面對向；及第2部位，其隔著前述閘極絕緣膜與前述第1側面對向。前述第1側面之結晶面為(100)面、或與(100)面等效之面。
據此，電子機器能夠利用可降低雜訊之攝像裝置。藉此，電子機器能夠謀求性能提高。
以下，參照圖式，說明本發明之實施形態。於在以下之說明中參照 之圖式之記載中，對同一或類似之部分賦予同一或類似之符號。惟，應當注意圖式係示意性圖式，厚度與平面尺寸之關係、各層之厚度之比率等與現實之情形不同。因此，具體的厚度及尺寸係應該參考以下之說明而進行判斷者。又，毋庸置疑，在圖式相互間亦包含彼此之尺寸之關係或比率不同之部分之情形。
以下之說明中之上下等之方向之定義僅為便於說明上之定義，並非係限定本發明之技術性思想者。例如，毋庸置疑，若將對象旋轉90°而觀察，則上下轉換為左右而解讀，若旋轉180°而觀察，則上下反轉而解讀。
於以下之說明中，在例如P型之半導體中，有對導電型附記+而進行說明之情形。經附記+之P型之半導體意指與未附記+之P型之半導體比較，P型之雜質濃度相對較高。惟，即便為附加相同之P與P之半導體，亦並非係意指各個半導體之雜質濃度嚴密地相同者。
<實施形態1>
(整體構成)
圖1係顯示本發明之實施形態1之攝像裝置100之構成例的示意圖。攝像裝置100例如具備：第1基板部110、第2基板部120、及第3基板部130。攝像裝置100係將第1基板部110、第2基板部120、及第3基板部130貼合而構成之三維構造之攝像裝置。第1基板部110、第2基板部120、及第3基板部130依序積層。
第1基板部110具有：半導體基板111、及設置於半導體基板111之複數個感測器像素112。複數個感測器像素112進行光電轉換。複數個感測器像素112於第1基板部110中之像素區域113內行列狀設置。第2基板部120具有：半導體基板121、設置於半導體基板121之讀出電路122、設置於半導體基板121且於列方向延伸之複數條像素驅動線123、及設置於半導體基板121且於行方向延伸之複數條垂直信號線124。讀出電路122輸出基於自感測器像素112輸出之電荷之像素信號。讀出電路122就每4個感測器像素112各設置1個。
第3基板部130具有：半導體基板131、及設置於半導體基板131之邏輯電路132。邏輯電路132具有對像素信號予以處理之功能，例如，具有：垂直驅動電路133、行信號處理電路134、水平驅動電路135及系統控制電路136。
垂直驅動電路133例如以列單位依序選擇複數個感測器像素112。行信號處理電路134例如對於從由垂直驅動電路133選擇之列之各感測器像素112輸出之像素信號，施以相關雙取樣(Correlated Double Sampling：CDS)處理。行信號處理電路134例如藉由施以CDS處理而提取像素信號之信號位準，並保持與各感測器像素112之受光量相應之像素資料。水平驅動電路135例如將由行信號處理電路134保持之像素資料依次輸出至外部。系統控制電路136例如控制邏輯電路132內之各區塊(垂直驅動電路133、行信號處理電路134及水平驅動電路135)之驅動。
此外，於圖1中，顯示第1基板部110與第2基板部120由分別之基板構成之情形，但其終極而言僅為一例。第1基板部110與第2基板部120可由1片基板構成。例如，可於第1基板部110，設置複數個感測器像素112及讀出電路122。後述之圖3及圖17例示於第1基板部110設置有複數個感測器像素112、及讀出電路122(包含放大電晶體AMP、重置電晶體RST及選擇電晶體SEL)之情形。後述之圖4例示於第1基板部110設置有感測器像素112，於第2基板部120設置有讀出電路122之情形。
圖2係顯示本發明之實施形態1之像素單元PU之構成例的電路圖。如圖2所示，於攝像裝置100中，4個感測器像素112電性連接於1個讀出電路122，而構成1個像素單元PU。4個感測器像素112共有1個讀出電路122，4個感測器像素112之各輸出朝共有之讀出電路122輸入。
各感測器像素112具有相互共通之構成要素。於圖2中，為了將各感測器像素112之構成要素相互區別，而於各感測器像素112之構成要素之符號(例如後述之PD、TG、FD)之末尾賦予辨識編號(1、2、3、4)。以下，於無須將各感測器像素112之構成要素相互區別之情形下，省略各感測器像素112之構成要素之符號之末尾之辨識編號。
各感測器像素112例如具有：光電二極體PD(本發明之「受光元件」之一例)、與光電二極體PD電性連接之傳送電晶體TR、及暫時保持經由傳送電晶體TR自光電二極體PD輸出之電荷之浮動擴散部FD。傳送電晶體 TR為N型之場效電晶體。浮動擴散部FD為N型之雜質擴散層。
光電二極體PD進行光電轉換而產生與受光量相應之電荷(電信號)。光電二極體PD之陰極電性連接於傳送電晶體TR之源極，光電二極體PD之陽極電性連接於基準電位線(例如接地)。傳送電晶體TR之汲極電性連接於浮動擴散部FD，傳送電晶體TR之閘極電極電性連接於像素驅動線123。傳送電晶體TR例如為CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)電晶體。傳送電晶體TR之閘極電極稱為傳送閘極TG。
共有1個讀出電路122之各感測器像素112之浮動擴散部FD相互電性連接，且電性連接於共通之讀出電路122之輸入端。讀出電路122例如具有放大電晶體AMP、重置電晶體RST及選擇電晶體SEL。放大電晶體AMP、與重置電晶體RST及選擇電晶體SEL為N型之場效電晶體。此外，選擇電晶體SEL可根據需要而省略。
重置電晶體RST之源極(讀出電路122之輸入端)電性連接於浮動擴散部FD，重置電晶體RST之汲極電性連接於電源線VDD及放大電晶體AMP之汲極。重置電晶體RST之閘極電極電性連接於像素驅動線123(參照圖1)。放大電晶體AMP之源極電性連接於選擇電晶體SEL之汲極，放大電晶體AMP之閘極電極電性連接於重置電晶體RST之源極。選擇電晶體SEL之源極(讀出電路122之輸出端)電性連接於垂直信號線124，選擇電晶體SEL之閘極電極電性連接於像素驅動線123(參照圖1)。
藉由上述之連接關係，而傳送電晶體TR切換光電二極體PD與浮動擴散部FD之連接之導通、關斷。放大電晶體AMP將由浮動擴散部FD暫時儲存之電信號放大。選擇電晶體SEL切換放大電晶體AMP與垂直信號線124之連接之導通、關斷。重置電晶體RST切換浮動擴散部FD與電源線VDD之連接之導通、關斷。
傳送電晶體TR當傳送電晶體TR成為導通狀態時，將光電二極體PD之電荷傳送至浮動擴散部FD。重置電晶體RST將浮動擴散部FD之電位重置為特定之電位。當重置電晶體RST成為導通狀態時，將浮動擴散部FD之電位重置為電源線VDD之電位。選擇電晶體SEL控制像素信號(電信號)自讀出電路122之輸出時序。
放大電晶體AMP產生與由浮動擴散部FD保持之電荷之位準相應之電壓之信號，而作為像素信號。放大電晶體AMP係構成源極隨耦型放大器，輸出與由光電二極體PD產生之電荷之位準相應之電壓之像素信號者。放大電晶體AMP當選擇電晶體SEL成為導通狀態時將浮動擴散部FD之電位放大，將與該電位相應之電壓經由垂直信號線124輸出至行信號處理電路134。
(場效電晶體之配置、構成)
圖3係示意性顯示本發明之實施形態1之攝像裝置100之重置電晶體RST、放大電晶體AMP及選擇電晶體SEL之配置例1的俯視圖。如上述 般，於圖3所示之例中，光電二極體PD、傳送電晶體TR、重置電晶體RST、放大電晶體AMP及選擇電晶體SEL設置於第1基板部110。
構成第1基板部110之半導體基板111(參照圖1)之主面(例如上表面)之結晶面成為(100)面、或與(100)面等效之面。此外，作為與(100)面等效之面，可舉出(010)、(001)、(-100)、(0-10)及(00-1)之各面。於本說明書中，為便於說明，而有將與(100)面等效之面簡稱為(100)面之情形。又，結晶面之法線方向為結晶方位。(100)面之結晶方位為<100>方向。於本說明書中，為便於說明，而不僅將(100)面之結晶方位，而且亦將與(100)面等效之面之結晶方位，簡稱為<100>方向。
如圖3所示，於第1基板部110中，傳送電晶體TR係以閘極長方向與<100>方向成為平行之方式配置。所謂閘極長方向係自場效電晶體之源極至汲極之方向。同樣地，重置電晶體RST、放大電晶體AMP及選擇電晶體SEL亦分別以閘極長方向與<100>方向成為平行之方式配置。
於本發明之實施形態中，重置電晶體RST、放大電晶體AMP及選擇電晶體SEL中至少放大電晶體AMP之供通道形成之半導體層之形狀成為鰭(Fin)形狀。不僅針對放大電晶體AMP，而且針對重置電晶體RST及選擇電晶體SEL，供通道形成之半導體層之形狀亦可成為鰭形狀。
圖4係示意性顯示本發明之實施形態1之攝像裝置100之重置電晶體RST、放大電晶體AMP及選擇電晶體SEL之配置例2的俯視圖。如上述 般，於圖4所示之例中，重置電晶體RST、放大電晶體AMP及選擇電晶體SEL設置於第2基板部120。於圖4中，為了圖示重置電晶體RST、放大電晶體AMP及選擇電晶體SEL之各閘極電極RG、AG、SG、及半導體層21，而省略層間絕緣膜57(參照圖7)之圖示。
圖5及圖6係顯示本發明之實施形態1之放大電晶體AMP之構成例的剖視圖。圖5顯示以A-A’線切斷圖4所示之俯視圖之剖面。圖6顯示以B-B’線切斷圖4所示之俯視圖之剖面。圖7係顯示本發明之實施形態1之攝像裝置100之構成例之剖視圖。圖7顯示以C-C’線切斷圖4所示之俯視圖之剖面，且顯示包含第1基板部110及第2基板部120之積層體之剖面。
如圖4所示，於第2基板部120，設置有重置電晶體RST、放大電晶體AMP及選擇電晶體SEL。如圖4至圖7所示，放大電晶體AMP具有：供通道形成之P型之半導體層21、覆蓋半導體層21之閘極電極AG、及配置於半導體層21與閘極電極AG之間之閘極絕緣膜25。
構成第2基板部120之半導體基板121(參照圖1)之主面(例如上表面)之結晶面成為(100)面、或與(100)面等效之面。半導體層21係例如半導體基板121之一部分，由單晶之矽構成。半導體層21係藉由對半導體基板121之上表面21a側之一部分進行蝕刻而形成之部位。半導體層21之形狀為例如鰭(Fin)形狀。所謂鰭形狀係例如於閘極長方向較長、於與閘極長方向正交之閘極寬度方向較短之長方體之形狀。閘極寬度方向之半導體層21之長度(寬度)L1較理想為300nm以下。藉此，能夠獲得鰭之限制效應。所 謂鰭之限制效應係藉由閘極電極包圍成為通道之半導體層，而使電流於更遠離半導體層與閘極氧化膜界面之位置流通之效應。
半導體層21具有：上表面21a(本發明之「主面」之一例)、第1側面21b、及第2側面21c。於放大電晶體AMP之閘極寬度方向上，第1側面21b位於上表面21a之一端之側，第2側面21c位於上表面21a之一端之側。上表面21a、與第1側面21b及第2側面21c之結晶面分別為(100)面，結晶面之法線方向即結晶方位成為<100>方向。
放大電晶體AMP具有複數個鰭形狀之半導體層21。複數個半導體層21於放大電晶體AMP之閘極寬度方向隔開間隔地排列配置。
閘極絕緣膜25設置為覆蓋半導體層21之上表面21a、第1側面21b、及第2側面21c。閘極絕緣膜20係由例如矽氧化膜(SiO2膜)構成。
閘極電極AG介隔著閘極絕緣膜25覆蓋半導體層21。例如，閘極電極AG具有：第1部位31，其介隔著閘極絕緣膜25與半導體層21之上表面21a對向；第2部位32，其介隔著閘極絕緣膜25與半導體層21之第1側面21b對向；及第3部位33，其介隔著閘極絕緣膜25與半導體層21之第2側面21c對向。於第1部位31之下表面，分別連接有第2部位32及第3部位33。
藉此，閘極電極AG可對半導體層21之上表面21a、第1側面21b、第2側面21c同時施加閘極電壓。即，閘極電極30可對半導體層21，自上側與 左右兩側之總計3個方同時施加閘極電壓。藉此，閘極電極30可將半導體層21完全空乏化。閘極電極30係由例如多晶矽(Poly-Si)膜構成。
源極區域41及汲極區域42設置於半導體基板121且為自閘極電極AG下露出之區域。於放大電晶體AMP之閘極長方向上，源極區域41連接於供通道形成之半導體層21之一側，汲極區域42連接於供通道形成之半導體層21之另一側。源極區域41及汲極區域42之導電型為例如N型。
選擇電晶體SEL及重置電晶體RST具有與放大電晶體AMP同樣之構成。亦即，選擇電晶體SEL具有：鰭形狀之半導體層21、閘極絕緣膜25、及閘極電極SG。半導體層21具有上表面21a、第1側面21b、及第2側面21c。於選擇電晶體SEL中亦然，半導體層21之上表面21a、與第1側面21b及第2側面21c之結晶面分別為(100)面，結晶方位成為<100>方向。選擇電晶體SEL具有複數個鰭形狀之半導體層21。複數個半導體層21於選擇電晶體SEL之閘極寬度方向隔開間隔地排列配置。閘極電極SG介隔著閘極絕緣膜25分別覆蓋複數個半導體層21之上表面21a與第1側面21b及第2側面21c。
重置電晶體RST具有鰭形狀之半導體層21、閘極絕緣膜25、及閘極電極RG。半導體層21具有上表面21a、第1側面21b、及第2側面21c。於重置電晶體RST中亦然，半導體層21之上表面21a、與第1側面21b及第2側面21c之結晶面分別為(100)面，結晶方位成為<100>方向。選擇電晶體SEL具有1個鰭形狀之半導體層21。閘極電極RG介隔著閘極絕緣膜25，覆 蓋1個半導體層21之上表面21a與第1側面21b及第2側面21c。
如圖7所示，於第2基板部120中，放大電晶體AMP之閘極電極AG、選擇電晶體SEL之閘極電極SG及重置電晶體RST之閘極電極RG由絕緣膜52予以相互元件分離，且由層間絕緣膜57覆蓋。元件分離用之絕緣膜52例如由矽氧化膜(SiO2膜)構成。層間絕緣膜57例如由SiO2膜或矽氮化膜(SiN膜)、或將其等積層之膜構成。
於層間絕緣膜57設置有複數個貫通孔。於該等貫通孔內設置有貫通配線54、59。又，於層間絕緣膜57上設置有配線55。放大電晶體AMP之閘極電極AG經由貫通配線54、59及配線55，連接於重置電晶體RST之源極、及第1基板部110之浮動擴散部FD。
如圖7所示，於第1基板部110之半導體基板111，設置有：光電二極體PD、供形成傳送電晶體TR之通道的P井區域43、及相當於傳送電晶體TR之汲極的浮動擴散部FD。光電二極體PD係由N型雜質擴散層47、及設置於N型雜質擴散層47上之P+型雜質擴散層48構成。N型雜質擴散層47與P+型雜質擴散層48為p-n接面(p-n junction)。浮動擴散部FD為N型之雜質擴散層。又，於半導體基板111上介隔著閘極絕緣膜15，設置有傳送電晶體TR之閘極電極即傳送閘極TG。傳送閘極TG由設置於半導體基板111上之層間絕緣膜46覆蓋。
雖然於圖7中未顯示，但於第2基板部120上配置有第3基板部130。 又，於第1基板部110中，於設置有層間絕緣膜46之面之相反側，配置有彩色濾光器及受光透鏡。
(場效電晶體與缺口之位置關係)
圖8係示意性顯示於本發明之實施形態中利用45°缺口基板之情形之場效電晶體1與缺口3N之位置關係的俯視圖。如圖8所示，場效電晶體1具有：源極1S、汲極1D、及閘極電極1G。於閘極電極1G下，配置有鰭型之半導體層2。
半導體晶圓3為例如單晶之矽晶圓。半導體晶圓3之上表面3a(亦即，供場效電晶體1形成之面)之結晶面成為(100)面。又，於半導體晶圓3中，在<100>方向設置有缺口3N。針對結晶方位，<100>方向相對於<110>方向傾斜45°。於本說明書中，亦將於<100>方向設置有缺口3N之半導體晶圓3稱為45°缺口基板。
於45°缺口基板中，缺口3N之切口方向、跟與切口方向正交之方向分別為<100>方向。如圖8所示，藉此，位於半導體層2之閘極寬度方向之兩端之第1側面2b及第2側面2c之結晶面成為(100)面。
於本發明之實施形態中，第2基板部120之半導體基板121相當於圖8所示之半導體晶圓3。放大電晶體AMP相當於圖8所示之場效電晶體1。又，除放大電晶體AMP以外，重置電晶體RST、放大電晶體AMP及選擇電晶體SEL中1者以上可相當於場效電晶體1。
(製造方法)
其次，說明圖7所示之攝像裝置100之製造方法。此外，攝像裝置100係利用成膜裝置(包含CVD(Chemical Vapor Deposition，化學汽相沈積)裝置、濺鍍裝置)、離子佈植裝置、熱處理裝置、蝕刻裝置、CMP(Chemical Mechanical Polishing，化學機械研磨)裝置、貼合裝置等各種裝置而製造。以下，將該等裝置總稱為製造裝置。
圖9至圖14係依步驟順序顯示本發明之實施形態1之攝像裝置100之製造方法的剖視圖。如圖9所示，製造裝置於半導體基板111形成P井區域43。對於半導體基板111，可利用任意基板。舉出一例，對於半導體基板111，使用主面為(100)面之45°缺口基板。
其次，製造裝置於P井區域43上形成閘極絕緣膜15，於閘極絕緣膜15上形成傳送閘極TG。其次，製造裝置於半導體基板111，形成由浮動擴散部FD、N型之雜質擴散層47、及P+型之雜質擴散層48構成之光電二極體PD。於浮動擴散部FD之形成步驟、與光電二極體PD之形成步驟中，製造裝置可使用傳送閘極TG，而作為離子佈植之遮罩之一部分。其次，製造裝置於半導體基板111上形成層間絕緣膜46。經由以上之步驟，製造第1基板部110。
其次，如圖10所示，製造裝置將半導體基板121貼合於第1基板部110之層間絕緣膜46上。對於半導體基板121，利用主面為(100)面之45°缺口 基板。其次，製造裝置對半導體基板121之上表面進行研磨或蝕刻，將半導體基板121形成為預設之厚度。藉由將(100)基板用於半導體基板121，而半導體層21之上表面21a成為(100)面。
其次，如圖11所示，製造裝置對半導體基板121進行蝕刻，形成鰭狀之半導體層21。於該蝕刻步驟中，於在半導體基板121上配置有遮罩(例如抗蝕劑圖案或硬遮罩等)之狀態下，半導體基板121被蝕刻。於配置遮罩之步驟中，以相對於利用遮罩而形成之半導體層21之閘極長方向，缺口之切口方向(例如，如圖7所示般<100>方向)成為平行或垂直之方式，預先調整缺口之位置。藉此，利用遮罩而形成之半導體層21之第1側面21b與第2側面21c分別成為(100)面。
其次，製造裝置將半導體層21熱氧化。藉此，如圖12所示，製造裝置於半導體層21之上表面21a、第1側面21b及第2側面21c形成閘極絕緣膜25。
其次，製造裝置利用CVD法，於層間絕緣膜46上形成多晶矽膜。製造裝置形成摻雜有例如P型之雜質之多晶矽膜。其次，製造裝置對多晶矽膜進行蝕刻，如圖13所示般形成閘極電極SG、AG、RG。閘極電極SG、AG、RG之導電型為例如P+型。
其次，製造裝置將閘極電極SG、AG、RG用於遮罩，並於半導體層21離子佈植N型雜質。其次，製造裝置對經離子佈植N型雜質之半導體層 21施以熱處理。藉此，形成選擇電晶體SEL之源極區域及汲極區域、放大電晶體AMP之源極區域41(參照圖5)及汲極區域42(參照圖5)、以及重置電晶體RST之源極區域及汲極區域。
其次，製造裝置利用CVD法，於層間絕緣膜46上形成元件分離用之絕緣膜52。其次，製造裝置對絕緣膜52施以回蝕或CMP處理，將絕緣膜52平坦化。其次，如圖14所示，製造裝置利用CVD法，於絕緣膜52上及閘極電極SG、AG、RG上形成層間絕緣膜57。
其次，製造裝置對層間絕緣膜57進行蝕刻，於閘極電極SG、AG、RG上分別形成貫通孔h1。又，製造裝置對層間絕緣膜57、元件分離用之絕緣膜52及層間絕緣膜46進行蝕刻，於浮動擴散部FD上形成貫通孔h2。貫通孔h1、h2之形成可同時進行，亦可分別進行。
其次，製造裝置於貫通孔h1內形成貫通配線59(參照圖7)，於貫通孔h2內形成貫通配線54(參照圖7)。又，製造裝置於層間絕緣膜46上形成配線55(參照圖7)。貫通配線54、59、配線55之形成可同時進行，亦可分別進行。經由以上之步驟，而圖7所示之攝像裝置100完成。
如以上所說明般，本發明之實施形態1之攝像裝置100具備：光電二極體PD、及用於讀出由光電二極體PD予以光電轉換之電信號之讀出電路122。讀出電路122中包含之場效電晶體(例如放大電晶體AMP)具有：供通道形成之半導體層21、覆蓋半導體層21之閘極電極AG、及配置於半導 體層21與閘極電極AG之間之閘極絕緣膜25。半導體層21具有：上表面21a、及於放大電晶體AMP之閘極寬度方向上位於上表面21a之一端之側之第1側面21b。閘極電極AG具有：第1部位31，其介隔著閘極絕緣膜25與上表面21a對向；及第2部位32，其介隔著閘極絕緣膜25與第1側面21b對向。第1側面21b之結晶面為(100)面、或與(100)面等效之面。
據此，讀出電路122中包含之放大電晶體AMP可降低供通道形成之第1側面21b之界面能階，減少於界面能階捕集到之電荷(例如電子)。藉此，攝像裝置100可降低因上述之界面能階而產生之雜訊(例如1/f雜訊)。又，攝像裝置100由於可降低雜訊，故可縮短放大電晶體AMP之閘極長。藉此，攝像裝置100能夠減小像素尺寸，能夠提高像素內之配置之自由度。
又，半導體層21可更具有於閘極寬度方向上位於上表面21a之另一端之側之第2側面21c。閘極電極AG可更具有介隔著閘極絕緣膜25與第2側面21c對向之第3部位33。第2側面21c之結晶面可為(100)面、或與(100)面等效之面。據此，不僅於半導體層21之第1側面21b，而且於第2側面21c亦形成通道。放大電晶體AMP能夠擴展閘極寬度，能夠降低導通電阻。又，放大電晶體AMP於第2側面21c中亦能夠降低界面能階。
又，半導體層21之上表面21a之結晶面可為(100)面、或與(100)面等效之面。據此，放大電晶體AMP於上表面21a中亦能夠降低界面能階。
此外，於本發明之實施形態中，半導體層21之上表面21a、第1側面 21b及第2側面21c之各結晶面可對於(100)面包含稍許製造誤差(偏差)。例如，於圖11所示之形成半導體層21之步驟中，若相對於製造裝置(例如曝光裝置)之載台，半導體晶圓以位置略微偏移之狀態設置，則有可能於第1側面21b及第2側面21c之各結晶面產生製造誤差。本發明之實施形態容許此製造誤差。
例如，本發明之實施形態將較(100)面與(110)面之中間更靠近(100)面之結晶面視為(100)面。本發明之實施形態將相對於(100)面之斜率未達±22．5°(=45°÷2)之結晶面視為(100)面。半導體層21之第1側面21b及第2側面21c之各結晶面較佳為無誤差之(100)面，但於如上述般包含製造誤差之情形下，攝像裝置100亦能夠降低供放大電晶體AMP之通道形成之半導體層21之界面能階，能夠降低因界面能階而產生之雜訊(例如1/f雜訊)。
(變化例1)
圖15係顯示本發明之實施形態1之變化例之攝像裝置100A之構成的剖視圖。如圖15所示，於攝像裝置100A中，鰭形狀之半導體層21其下部相互連接。該構造於圖11所示之半導體層21之形成步驟中，並非以蝕刻完全去除自遮罩露出之半導體基板121，而是可將其較薄地殘留而形成。攝像裝置100A與上述之攝像裝置100同樣地，能夠降低供放大電晶體AMP之通道形成之半導體層21之界面能階，能夠降低因界面能階而產生之雜訊(例如1/f雜訊)。
(變化例2)
於圖7及圖15中，顯示放大電晶體AMP具有2個半導體層21之情形，但本發明之實施形態並不限定於此。放大電晶體AMP所具有之半導體層21之個數可為1個，亦可為3個以上。於放大電晶體AMP所具有之半導體層21之個數為1個之情形下，放大電晶體AMP具有與圖7及圖15所示之重置電晶體RST同樣之構造。又，於放大電晶體AMP所具有之半導體層21之個數為3個以上之情形下，3個以上之半導體層21於放大電晶體AMP之閘極寬度方向隔開間隔地排列配置。變化例2之攝像裝置與上述之攝像裝置100同樣地，降低供放大電晶體AMP之通道形成之半導體層21之界面能階，能夠降低因界面能階而產生之雜訊(例如1/f雜訊)。
<實施形態2>
於上述之實施形態中，說明了對於半導體基板111、121，利用在<100>方向設置有缺口之半導體晶圓(亦即45°缺口基板)之情形。然而，本發明之實施形態並不限定於此。於本發明之實施形態中，可對於半導體基板111、121，利用於<110>方向而非於<100>方向，設置有缺口之半導體晶圓。於本說明書中，將於<110>方向設置有缺口之半導體晶圓稱為0°缺口基板。
圖16係示意性顯示於本發明之實施形態中利用0°缺口基板之情形之場效電晶體1與缺口3N之位置關係的俯視圖。於0°缺口基板中，缺口3N之切口方向、跟與切口方向正交之方向分別為<110>方向。如圖16所示，於利用0°缺口基板之情形下，以相對於缺口3N之切口方向傾斜45°之方向成為閘極長方向之方式，於半導體晶圓3形成場效電晶體1。藉此，半導體 層2之第1側面2b及第2側面2c之結晶面成為(100)面。
圖17係示意性顯示本發明之實施形態2之攝像裝置100B之重置電晶體RST、放大電晶體AMP及選擇電晶體SEL之配置例的俯視圖。如上述般，於圖17所示之例中，重置電晶體RST、放大電晶體AMP及選擇電晶體SEL設置於第1基板部110。於實施形態2中，對於第1基板部110之半導體基板，利用0°缺口基板。
如圖17所示，於第1基板部110中，以缺口之切口方向成為閘極長方向之方式，形成傳送電晶體TR。又，於第1基板部110中，以相對於缺口之切口方向傾斜45°之方向成為閘極長方向之方式，分別形成重置電晶體RST、放大電晶體AMP及選擇電晶體SEL。
此情形下亦然，於重置電晶體RST、放大電晶體AMP及選擇電晶體SEL各者中，半導體層21之上表面21a、與第1側面21b及第2側面21c之結晶面分別成為(100)面。因此，實施形態2之攝像裝置100B與實施形態1之攝像裝置100同樣地，能夠降低供放大電晶體AMP之通道形成之半導體層21之界面能階，能夠降低因界面能階而產生之雜訊(例如1/f雜訊)。
此外，傳送電晶體TR之閘極長方向並不限定於上文。傳送電晶體TR之閘極長方向可相對於缺口之切口方向為垂直，亦可相對於缺口之切口方向傾斜。又，重置電晶體RST及選擇電晶體SEL各者之閘極長方向亦並不限定於上文。於實施形態2中，若至少放大電晶體AMP之閘極長方向為相 對於缺口之切口方向傾斜45°之方向，則能夠降低上述之界面能階，能夠降低因界面能階而產生之雜訊(例如1/f雜訊)。
<界面能階之測定結果>
圖18係顯示本發明之實施例之場效電晶體之界面能階、與比較例之場效電晶體之界面能階之測定結果之圖。圖18之橫軸表示界面能階之大小。橫軸之a為整數。又，圖18之縱軸表示界面能階之標準偏差σ。
於實施例之場效電晶體中，供通道形成之半導體層之第1側面及第2側面分別成為(100)面。於比較例之場效電晶體中，供通道形成之半導體層之第1側面及第2側面分別成為(110)面。如圖18所示，確認實施例之場效電晶體之界面能階為比較例之場效電晶體之界面能階之1/2左右。
<具體例>
上述之實施形態1、2及其變化例可應用於具有各種構造之攝像裝置。以下，將可應用本發明之實施形態之攝像裝置之一例作為具體例而顯示。
(具體例1)
圖19係顯示本發明之實施形態之攝像裝置之具體例1的剖視圖。如圖19所示，具體例1之攝像裝置依序積層有第1基板部210、第2基板220及第3基板230而構成，進而，於第1基板部210之背面側(光入射面側)具備彩色濾光器240及受光透鏡250。彩色濾光器240及受光透鏡250分別就每一感測器像素212各設置1個。圖19所示之攝像裝置係背面照射型攝像裝置。
第1基板部210於半導體基板211上積層絕緣層246而構成。第1基板部210具有絕緣層246，而作為層間絕緣膜251之一部分。絕緣層246設置於半導體基板211、與後述之半導體基板221之間隙。半導體基板211係由矽基板構成。半導體基板211於表面之一部分及其附近具有P井區域242，且於較P井區域242更深之區域具有光電二極體PD。光電二極體PD係由N型之半導體區域構成。又，半導體基板211於P井區域242內具有作為N型之半導體區域之浮動擴散部FD。
第1基板部210就每一感測器像素212具有光電二極體PD、傳送電晶體TR及浮動擴散部FD。於半導體基板211之表面側(與光入射面側為相反側、第2基板220側)，設置有傳送電晶體TR及浮動擴散部FD。第1基板部210具有將各感測器像素212分離之元件分離部243。元件分離部243於半導體基板211之表面之法線方向延伸。元件分離部243設置於相互相鄰之2個感測器像素212之間，將相互相鄰之感測器像素212彼此電性分離。元件分離部243係由氧化矽(SiO2)構成。元件分離部243貫通半導體基板211。第1基板部210更具有位於元件分離部243與光電二極體PD之間之P井區域244。
第1基板部210更具有與半導體基板211之背面相接之固定電荷膜245。固定電荷膜245為了抑制因半導體基板211之受光面側之界面能階引起之暗電流之產生，而帶負電。固定電荷膜245係由具有負的固定電荷之絕緣膜形成。作為此絕緣膜之材料，例如，可舉出：氧化鉿、氧化鋯、氧 化鋁、氧化鈦或氧化鉭。藉由固定電荷膜245誘發之電場，而於半導體基板211之受光面側之界面形成電洞蓄積層。藉由該電洞蓄積層，而抑制電子自界面之產生。
彩色濾光器240設置於半導體基板211之背面側。彩色濾光器240與固定電荷膜245相接地設置，設置於介隔著固定電荷膜245與感測器像素212對向之位置。受光透鏡250與彩色濾光器240相接地設置，設置於介隔著彩色濾光器240及固定電荷膜245與感測器像素212對向之位置。
第2基板220於半導體基板221上積層絕緣層252而構成。第2基板220具有絕緣層252，而作為層間絕緣膜251之一部分。絕緣層252設置於半導體基板221與半導體基板231之間隙。半導體基板221係由矽基板構成。第2基板220就每4個感測器像素212具有1個讀出電路222。第2基板220成為於半導體基板221之表面側(第3基板230側)之部分設置有讀出電路222之構成。第2基板220於半導體基板211之表面側朝向半導體基板221之背面，貼合於第1基板部210。即，第2基板220面對背地貼合於第1基板部210。第2基板220進一步於與半導體基板221相同之層內，具有貫通半導體基板221之絕緣層253。第2基板220具有絕緣層253，而作為層間絕緣膜251之一部分。絕緣層253設置為覆蓋後述之貫通配線254之側面。
包含第1基板部210及第2基板220之積層體具有層間絕緣膜251、及設置於層間絕緣膜251內之貫通配線254。上述積層體就每一感測器像素212，具有1條貫通配線254。貫通配線254於半導體基板221之法線方向延 伸，貫通層間絕緣膜251中之包含絕緣層253之部位而設置。第1基板部210及第2基板220係藉由貫通配線254而相互電性連接。具體而言，貫通配線254電性連接於浮動擴散部FD及後述之連接配線255。
第2基板220於絕緣層252內，具有與讀出電路222及半導體基板221電性連接之複數個連接部259。第2基板220進一步於例如絕緣層252上具有配線層256。配線層256具有：絕緣層257、設置於絕緣層257內之複數條像素驅動線223及複數條垂直信號線224。配線層256進一步就每4個感測器像素212具有連接配線255。連接配線255設置於絕緣層257內。連接配線255經由貫通配線254與共有讀出電路222之4個感測器像素212中包含之浮動擴散部FD電性連接。
配線層256進一步於絕緣層257內具有複數個墊電極258。各墊電極258例如由銅(Cu)、鋁(Al)等之金屬形成。各墊電極258露出於配線層256之表面。各墊電極258係用於第2基板220與第3基板230之電性連接、及第2基板220與第3基板230之貼合。複數個墊電極258就像素驅動線223及垂直信號線224之每一者各設置1個。
第3基板230於半導體基板231上積層層間絕緣膜261而構成。半導體基板231係由矽基板構成。第3基板230成為在半導體基板231之表面側之部分設置有邏輯電路232之構成。第3基板230進一步於層間絕緣膜261上具有配線層262。配線層262具有：絕緣層263、及設置於絕緣層263內之複數個墊電極264。複數個墊電極264與邏輯電路232電性連接。各墊電極 264例如由銅(Cu)形成。各墊電極264露出於配線層262之表面。各墊電極264係用於將第2基板220與第3基板230電性連接、及將第2基板220與第3基板230貼合。又，墊電極264可未必為複數個，即便為1個亦可與邏輯電路232電性連接
第2基板220及第3基板230藉由墊電極258、264彼此之接合，而相互電性連接。即，傳送電晶體TR之閘極(傳送閘極)TG經由貫通配線254、墊電極258、264而電性連接於邏輯電路232。第3基板230於半導體基板221之表面側朝向半導體基板231之表面，貼合於第2基板220。即，第3基板230面對面地貼合於第2基板220。
圖19所示之讀出電路222具有：如圖2所示之放大電晶體AMP、重置電晶體RST、及選擇電晶體SEL。而且，放大電晶體AMP、重置電晶體RST及選擇電晶體SEL中，至少放大電晶體AMP具有如圖5至圖7所示之鰭構造(Fin)。亦即，於圖19所示之放大電晶體AMP中，供形成通道之半導體層(半導體基板221)具有鰭形狀。而且，於鰭形狀之半導體層中，位於通道寬度方向兩側之第1側面及第2側面之結晶面為(100)面。藉此，攝像裝置之具體例1能夠降低供形成放大電晶體AMP之通道之半導體層之界面能階，能夠降低因界面能階而產生之雜訊(例如1/f雜訊)。
此外，於具體例1中，重置電晶體RST及選擇電晶體SEL可與放大電晶體AMP同樣地具有鰭構造(Fin)，亦可具有與放大電晶體AMP不同之構造(例如平面構造)。
(具體例2)
圖20係顯示本發明之實施形態之攝像裝置之具體例2的剖視圖。如圖20所示，具體例2之攝像裝置係將第1基板部310、第2基板部320、第3基板部330貼合而構成之三維構造之攝像裝置。第1基板部310、第2基板部320及第3基板部330被依序積層。
第1基板部310於半導體基板311具有進行光電轉換之複數個感測器像素312。複數個感測器像素312於第1基板部310中之像素區域313內行列狀設置。第1基板部310具有於列方向延伸之複數條驅動配線314。複數條驅動配線314電性連接於垂直驅動電路。
第2基板部320於321，就每1個或複數個感測器像素312，各具有1個輸出基於自感測器像素312輸出之電荷之像素信號之讀出電路322。複數個讀出電路322於第2基板部320之讀出電路區域323內行列狀設置。第2基板部320具有：於列方向延伸之複數條驅動配線、及於行方向延伸之複數條垂直信號線VSL(參照後述之圖21)。設置於第2基板部320之複數條驅動配線電性連接於垂直驅動電路。複數條垂直信號線VSL電性連接於行信號處理電路。
第3基板部330於半導體基板331具有邏輯電路332、及升壓電路333。邏輯電路332控制各感測器像素312及各讀出電路322，且對自各讀出電路322獲得之像素信號予以處理。邏輯電路332具有：垂直驅動電 路、行信號處理電路、水平驅動電路及系統控制電路。邏輯電路332將就每一感測器像素312獲得之輸出電壓輸出至外部。
圖21係本發明之實施形態之攝像裝置之具體例2，且係顯示感測器像素312及讀出電路322之一例之電路圖。各感測器像素312具有相互共通之構成要素。各感測器像素312具有：光電二極體PD、傳送電晶體TR、及浮動擴散部FD。對於共有讀出電路322之複數個感測器像素312，設置有1個浮動擴散部FD。此外，可對於1個感測器像素312，設置1個浮動擴散部FD。此情形下，於共有讀出電路322之複數個感測器像素312中，設置有將各浮動擴散部FD相互電性連接之配線。
於浮動擴散部FD，連接有讀出電路322之輸入端。具體而言，於浮動擴散部FD，連接有讀出電路322之重置電晶體RST，且經由放大電晶體AMP及選擇電晶體SEL連接有垂直信號線VSL。於浮動擴散部FD，產生電容Cfd。電容Cfd如圖21所示般，於將各感測器像素312與FD接合電極317連接之配線、與於第1基板部310中成為基準電位VSS之區域(P井區域341)之間產生。
如圖21所示，讀出電路322具有：重置電晶體RST、選擇電晶體SEL、及放大電晶體AMP。重置電晶體RST之源極(讀出電路322之輸入端)電性連接於浮動擴散部FD，重置電晶體RST之汲極經由貫通配線343電性連接於電源線VDD、及放大電晶體AMP之汲極。重置電晶體RST之閘極經由貫通配線342電性連接於邏輯電路332。放大電晶體AMP之源極 電性連接於選擇電晶體SEL之汲極，放大電晶體AMP之閘極電性連接於重置電晶體RST之源極。選擇電晶體SEL之源極(讀出電路322之輸出端)經由垂直信號線VSL及貫通配線342電性連接於邏輯電路332，選擇電晶體SEL之閘極經由貫通配線342電性連接於邏輯電路332。
圖22係本發明之實施形態之攝像裝置之具體例2，且係顯示垂直方向之剖面構成之一例之圖。於圖22中，例示在攝像裝置中，與像素區域313(感測器像素312)對向之部位之剖面構成、及像素區域313之周邊之區域之剖面構成。攝像裝置於第1基板部310之背面側(光入射面側)，具備彩色濾光器340及受光透鏡350。彩色濾光器340及受光透鏡350分別就每一感測器像素312各設置1個。攝像裝置係背面照射型攝像裝置。
第1基板部310於半導體基板311上積層絕緣層319而構成。絕緣層319係層間絕緣膜。絕緣層319設置於半導體基板311與第2基板部320之間。第1基板部310於絕緣層319內具有複數條驅動配線314。複數條驅動配線314於行列狀配置之複數個感測器像素312中，就每一列各設置1條。半導體基板311係由矽基板構成。半導體基板311於表面之一部分及其附近具有P井區域341，於其以外之區域(較P井區域341更深之區域)具有光電二極體PD。光電二極體PD係由N型之半導體區域構成。半導體基板311於P井區域341內具有浮動擴散部FD，而作為N型之半導體區域。
第1基板部310就每一感測器像素312具有光電二極體PD、傳送電晶體TR及浮動擴散部FD。第1基板部310成為於半導體基板311之表面側(與 光入射面側為相反側、第2基板部320側)之部分設置有傳送電晶體TR及浮動擴散部FD之構成。第1基板部310具有將各感測器像素312分離之元件分離部。元件分離部於半導體基板311之表面之法線方向延伸而形成。元件分離部設置於相互相鄰之2個感測器像素312之間，將相互相鄰之感測器像素312彼此電性分離。元件分離部例如由氧化矽構成。第1基板部310更具有與半導體基板311之背面相接之固定電荷膜。
彩色濾光器340設置於半導體基板311之背面側。彩色濾光器340與固定電荷膜相接地設置，設置於介隔著固定電荷膜與感測器像素312對向之位置。受光透鏡350與彩色濾光器340相接地設置，設置於介隔著彩色濾光器340及固定電荷膜與感測器像素312對向之位置。
第1基板部310於絕緣層319內，具有複數條FD貫通配線315及複數條VSS貫通配線316。複數條FD貫通配線315及複數條VSS貫通配線貫通絕緣層319。各VSS貫通配線316配置於在複數條FD貫通配線315中相互相鄰之2條FD貫通配線315之間隙。第1基板部310進一步於絕緣層319內，具有複數個FD接合電極317及1個VSS接合電極318。複數個FD接合電極317及1個VSS接合電極318均露出於絕緣層319之表面。複數條FD貫通配線315及複數條VSS貫通配線316設置於與像素區域313對向之區域。各VSS接合電極318與各FD接合電極317形成於同一面內。VSS接合電極318配置於在複數個FD接合電極317中相互相鄰之2個FD接合電極317之間隙。
於對於共有讀出電路322之複數個感測器像素312，設置有1個浮動擴 散部FD之情形下，複數條FD貫通配線315就共有讀出電路322之每複數個感測器像素312各設置1條。於對於1個感測器像素312設置有1個浮動擴散部FD之情形下，複數條FD貫通配線315可就每一感測器像素312各設置1條。
各FD貫通配線315連接於浮動擴散部FD、及FD接合電極317。於對於共有讀出電路322之複數個感測器像素312，設置有1個浮動擴散部FD之情形下，複數條VSS貫通配線316就共有讀出電路322之每複數個感測器像素312各設置1條。於對於1個感測器像素312設置有1個浮動擴散部FD之情形下，複數條VSS貫通配線316就每一感測器像素312各設置1條。各VSS貫通配線316連接於P井區域341、及VSS接合電極318。任一情形下，複數條VSS貫通配線316均就每一讀出電路322各設置1條。
第2基板部320於半導體基板321上積層絕緣層328而構成。第2基板部320具有絕緣層328，而作為層間絕緣膜。絕緣層328設置於半導體基板321與第1基板部310之間。半導體基板321係由矽基板構成。第2基板部320就每4個感測器像素312，具有1個讀出電路322。第2基板部320成為於半導體基板321之表面側(第3基板部330側)之部分設置有讀出電路322之構成。第2基板部320於半導體基板311之表面側朝向半導體基板321之表面，貼合於第1基板部310。
第2基板部320於絕緣層328內，具有複數條FD貫通配線326及複數條VSS貫通配線327。複數條FD貫通配線326及複數條VSS貫通配線327貫通 絕緣層328。各VSS貫通配線327配置於在複數條FD貫通配線326中相互相鄰之2條FD貫通配線326之間隙。第2基板部320進一步於絕緣層328內，具有複數個FD接合電極324及1個VSS接合電極325。複數個FD接合電極324及1個VSS接合電極325均露出於絕緣層328之表面。
複數個FD接合電極324就第1基板部310之每一FD接合電極317各設置1個。FD接合電極324與FD接合電極317電性連接。FD接合電極324及FD接合電極317係由例如銅形成，且相互接合。VSS接合電極325與第1基板部310之VSS接合電極318電性連接。VSS接合電極325及VSS接合電極318係由例如銅形成，且相互接合。各VSS接合電極325與各FD接合電極324形成於同一面內。VSS接合電極325配置於在複數個FD接合電極324中相互相鄰之2個FD接合電極324之間隙。感測器像素312及讀出電路322藉由FD接合電極317、24彼此之接合，而相互電性連接。
FD接合電極317、324配置於與浮動擴散部FD對向之位置。於浮動擴散部FD由4個感測器像素312共有之情形下，浮動擴散部FD設置於包含4個感測器像素312之區域之中心部分。因此，於浮動擴散部FD由4個感測器像素312共有之情形下，各FD接合電極317、324配置於與包含4個感測器像素312之區域之中心部分對向之位置。各FD接合電極317、324成為例如方形狀。
複數個FD接合電極324及複數條FD貫通配線326設置於與像素區域313對向之區域。複數條FD貫通配線326就每一FD貫通配線315各設置1 條。各FD貫通配線326連接於FD接合電極324、及讀出電路322(具體而言為放大電晶體AMP之閘極)。複數個VSS接合電極325及複數條VSS貫通配線327設置於與像素區域313對向之區域。複數條VSS貫通配線327就每一VSS貫通配線316各設置1條。各VSS貫通配線327連接於VSS接合電極325、及於第2基板部320中被施加基準電位VSS之區域(讀出電路322之基準電位區域)。
包含第1基板部310及第2基板部320之積層體於像素區域313之周邊之區域，具有貫通第1基板部310及第2基板部320之複數條貫通配線342。複數條貫通配線342就每一第1基板部310之驅動配線314各設置1條。各貫通配線342連接於驅動配線314、及邏輯電路332之垂直驅動電路。因此，邏輯電路332經由複數條貫通配線342，控制感測器像素312及讀出電路322。各貫通配線342係由TSV(Through Silicon Via，穿矽導通體)構成。
此外，可取代各貫通配線342，而設置貫通絕緣層319之貫通配線(以下稱為「貫通配線a」)、貫通絕緣層328之貫通配線(以下稱為「貫通配線b」)、連接於貫通配線a之接合電極(以下稱為「接合電極c」)、及連接於貫通配線b之接合電極(以下稱為「接合電極d」)。此時，接合電極c、d係由例如銅形成，接合電極c及接合電極d相互接合。
包含第1基板部310及第2基板部320之積層體進一步於像素區域313之周圍，具有貫通第1基板部310及第2基板部320之貫通配線343及貫通配線344。貫通配線343、344係由TSV構成。貫通配線343連接於第3基板部 330之升壓電路333，成為電源線VDD之電位(電源電位)。電源電位成為例如2.5V~2.8V之範圍內之值。貫通配線344電性連接於在第3基板部330中被施加基準電位VSS之區域(第3基板部330之基準電位區域)，且成為基準電位VSS。基準電位VSS為例如零伏特。
第3基板部330於半導體基板331上積層絕緣層336而構成。第3基板部330具有絕緣層336，而作為層間絕緣膜。絕緣層336設置於半導體基板331與第2基板部320之間。半導體基板331係由矽基板構成。第3基板部330成為於半導體基板331之表面側(第2基板部320側)之部分設置有邏輯電路332之構成。第3基板部330於半導體基板321之背面側朝向半導體基板331之表面，貼合於第2基板部320。
圖20所示之讀出電路322具有：放大電晶體AMP(參照圖21)、重置電晶體RST(參照圖21)、及選擇電晶體SEL(參照圖21)。而且，放大電晶體AMP、重置電晶體RST及選擇電晶體SEL中至少放大電晶體AMP具有如圖5至圖7所示之鰭構造(Fin)。於放大電晶體AMP所具有之鰭形狀之半導體層(例如半導體基板321)中，位於通道寬度方向之兩側之第1側面及第2側面之結晶面成為(100)面。藉此，攝像裝置之具體例2能夠降低供放大電晶體AMP之通道形成之半導體層之界面能階，能夠降低因界面能階而產生之雜訊(例如1/f雜訊)。
此外，於具體例2中亦然，重置電晶體RST及選擇電晶體SEL可與放大電晶體AMP同樣地具有鰭構造(Fin)，亦可具有與放大電晶體AMP不同 之構造(例如平面構造)。
<對於電子機器之應用例>
本發明之技術(本發明)例如可應用於數位靜態相機及數位視訊攝影機等(以下總稱為相機)之攝像系統、具備攝像功能之行動電話等行動機器、或具備攝像功能之其他之機器等各種電子機器。
圖23係顯示將本發明之技術(本發明)應用於電子機器300之例之概念圖。如圖23所示，電子機器300為例如相機，具有固體攝像裝置401、光學透鏡410、快門裝置411、驅動電路412、及信號處理電路413。光學透鏡410係本發明之「光學零件」之一例。
透過光學透鏡410之光入射至固體攝像裝置401。例如，光學透鏡410使來自被攝體被寫體像光(入射光)成像於固體攝像裝置401之攝像面上。藉此，於固體攝像裝置401內，於一定期間蓄積信號電荷。快門裝置411控制對於固體攝像裝置401之光照射期間及遮光期間。驅動電路412供給控制固體攝像裝置401之傳送動作等及快門裝置411之快門動作之驅動信號。藉由自驅動電路412供給之驅動信號(時序信號)，進行固體攝像裝置401之信號傳送。信號處理電路413進行各種信號處理。例如，信號處理電路413對自固體攝像裝置401輸出之信號予以處理。已進行信號處理之映像信號記憶於記憶體等之記錄媒體、或輸出至監視器。
於電子機器300中，上述之實施形態1之攝像裝置100、實施形態2之 攝像裝置100A、具體例1、2之攝像裝置之任一者以上被應用於固體攝像裝置401。藉此，能夠獲得已謀求提高性能之電子機器300。此外，電子機器300並非係限定於相機者。電子機器300可為具備攝像功能之行動電話等之行動機器、或具備攝像功能之其他之機器。
<其他之實施形態>
如上述般，本發明係藉由實施形態及變化例而記載，但不應理解為形成本發明之一部分之論述及圖式限定本發明。根據本發明，各種替代實施形態、實施例及運用技對精通此項技術者而言應是不言而喻。本發明毋庸置疑包含此處未記載之各種實施形態等。於不脫離上述之實施形態、變化例及具體例之要旨之範圍內，可進行構成要素之各種省略、置換及變更中之至少一者。又，本說明書所記載之效果終極而言僅為例示而並非被限定者，亦可具有其他之效果。
此外，本發明亦可採用如以下之構成。
(1)一種攝像裝置，其具備：受光元件；及讀出電路，其用於讀出由前述受光元件予以光電轉換之電信號；且前述讀出電路中包含之場效電晶體具有：半導體層，其供形成通道；閘極電極，其覆蓋前述半導體層；及閘極絕緣膜，其配置於前述半導體層與前述閘極電極之間；前述半導體層具有： 主面；及第1側面，其於前述場效電晶體之閘極寬度方向上位於前述主面之一端之側；前述閘極電極具有：第1部位，其介隔著前述閘極絕緣膜與前述主面對向；及第2部位，其介隔著前述閘極絕緣膜與前述第1側面對向；前述第1側面之結晶面為(100)面、或與(100)面等效之面。
(2)如上述(1)之攝像裝置，其中前述半導體層更具有：第2側面，其於前述閘極寬度方向上位於前述主面之另一端之側；且前述閘極電極更具有：第3部位，其介隔著前述閘極絕緣膜與前述第2側面對向；且前述第2側面之結晶面為(100)面、或與(100)面等效之面。
(3)如上述(1)或(2)之攝像裝置，其中前述主面之結晶面為(100)面、或與(100)面等效之面。
(4)如上述(1)至(3)中任一項之攝像裝置，其中前述讀出電路包含放大電晶體，作為前述場效電晶體，前述放大電晶體用於將前述電信號放大。
(5)如上述(4)之攝像裝置，其中前述讀出電路更包含選擇電晶體，作為前述場效電晶體，前述選擇電晶體切換前述放大電晶體與信號線之連接之導通、關斷。
(6)如上述(4)或(5)之攝像裝置，其中前述讀出電路更包含重置電晶體，作為前述場效電晶體， 前述重置電晶體切換浮動擴散部與電源線之連接之導通、關斷，前述浮動擴散部用於暫時保持自前述受光元件輸出之前述電信號。
(7)如上述(1)至(6)中任一項之攝像裝置，其中前述場效電晶體具有複數個前述半導體層；且前述複數個半導體層於前述場效電晶體之閘極寬度方向隔開間隔地排列配置。
(8)一種電子機器，其具備：光學零件；攝像裝置，其供透過前述光學零件之光入射；及信號處理電路，其對自前述攝像裝置輸出之信號進行處理；且前述攝像裝置具備：受光元件；及讀出電路，其用於讀出由前述受光元件予以光電轉換之電信號；前述讀出電路中包含之場效電晶體具有：半導體層，其供形成通道；閘極電極，其覆蓋前述半導體層；及閘極絕緣膜，其配置於前述半導體層與前述閘極電極之間；前述半導體層具有：主面；及第1側面，其於前述場效電晶體之閘極寬度方向上位於前述主面之一端之側；前述閘極電極具有：第1部位，其介隔著前述閘極絕緣膜與前述主面對向；及 第2部位，其介隔著前述閘極絕緣膜與前述第1側面對向；前述第1側面之結晶面為(100)面、或與(100)面等效之面。
1:場效電晶體
1D:汲極
1G:閘極電極
1S:源極
2:半導體層
2b,21b:第1側面
2c,21c:第2側面
3:半導體晶圓
3a:上表面
3N:缺口
15:閘極絕緣膜
20:閘極絕緣膜
21:半導體層
21a:上表面
25:閘極絕緣膜
30:閘極電極
31:第1部位
32:第2部位
33:第3部位
41:源極區域
42:汲極區域
43,242,244,341:P井區域
46,57,251,261:層間絕緣膜
47:N型雜質擴散層/N型之雜質擴散層
48:P+型雜質擴散層/P+型之雜質擴散層
52:絕緣膜
54,59,254,342,343,344:貫通配線
55:配線
100,100A,100B:攝像裝置
110,210,310:第1基板部
111,121,131,211,221,231,311,321,331:半導體基板
112,212,312:感測器像素
113:像素區域
120,220,320:第2基板部
122,222,322:讀出電路
123:像素驅動線
124:垂直信號線
130,230,330:第3基板部
132,232,332:邏輯電路
133:垂直驅動電路
134:行信號處理電路
135:水平驅動電路
136:系統控制電路
223:像素驅動線
224:垂直信號線
240,340:彩色濾光器
243:元件分離部
245:固定電荷膜
246,252,253,257,263,319,328,336:絕緣層
250,350:受光透鏡
255:連接配線
256,262:配線層
258,264:墊電極
259:連接部
300:電子機器
313:像素區域
314:驅動配線
315,326:FD貫通配線
316,327:VSS貫通配線
317,324:FD接合電極
318,325:VSS接合電極
323:讀出電路區域
333:升壓電路
401:固體攝像裝置
410:光學透鏡
411:快門裝置
412:驅動電路
413:信號處理電路
A-A’,B-B’,C-C’:線
AG,RG,SG:閘極電極
AMP:放大電晶體
Cfd:電容
FD,FD1,FD2,FD3,FD4:浮動擴散部
h1,h2:貫通孔
L1:長度(寬度)
PD,PD1,PD2,PD3,PD4:光電二極體
PU:像素單元
RST:重置電晶體
SEL:選擇電晶體
TG:傳送閘極
TG:閘極(傳送閘極)
TR,TR1,TR2,TR3,TR4:傳送電晶體
VDD:電源線
VSS:基準電位
VSL:垂直信號線
σ:標準偏差
圖1係顯示本發明之實施形態1之攝像裝置之構成例的示意圖。
圖2係顯示本發明之實施形態1之像素單元之構成例的電路圖。
圖3係示意性顯示本發明之實施形態1之攝像裝置之重置電晶體、放大電晶體及選擇電晶體之配置例1的俯視圖。
圖4係示意性顯示本發明之實施形態1之攝像裝置之重置電晶體、放大電晶體及選擇電晶體之配置例2的俯視圖。
圖5係顯示本發明之實施形態1之放大電晶體之構成例的剖視圖。
圖6係顯示本發明之實施形態1之放大電晶體之構成例的剖視圖。
圖7係顯示本發明之實施形態1之攝像裝置之構成例的剖視圖。
圖8係示意性顯示於本發明之實施形態中利用45°缺口基板之情形之場效電晶體與缺口之位置關係的俯視圖。
圖9係依步驟順序顯示本發明之實施形態1之攝像裝置之製造方法的剖視圖。
圖10係依步驟順序顯示本發明之實施形態1之攝像裝置之製造方法的剖視圖。
圖11係依步驟順序顯示本發明之實施形態1之攝像裝置之製造方法的剖視圖。
圖12係依步驟順序顯示本發明之實施形態1之攝像裝置之製造方法的 剖視圖。
圖13係依步驟順序顯示本發明之實施形態1之攝像裝置之製造方法的剖視圖。
圖14係依步驟順序顯示本發明之實施形態1之攝像裝置之製造方法的剖視圖。
圖15係顯示本發明之實施形態1之變化例之攝像裝置之構成的剖視圖。
圖16係示意性顯示於本發明之實施形態中利用0°缺口基板之情形之場效電晶體與缺口之位置關係的俯視圖。
圖17係示意性顯示本發明之實施形態2之攝像裝置之重置電晶體、放大電晶體及選擇電晶體之配置例的俯視圖。
圖18係顯示本發明之實施例之場效電晶體之界面能階、與比較例之場效電晶體之界面能階之測定結果之圖。
圖19係顯示本發明之實施形態之攝像裝置之具體例1的剖視圖。
圖20係顯示本發明之實施形態之攝像裝置之具體例2的剖視圖。
圖21係本發明之實施形態之攝像裝置之具體例2，且係顯示感測器像素及讀出電路之一例之電路圖。
圖22係本發明之實施形態之攝像裝置之具體例2，且係垂直方向之剖面構成之一例之圖。
圖23係顯示將本發明之技術應用於電子機器之例之概念圖。
100:攝像裝置
110:第1基板部
111,121,131:半導體基板
112:感測器像素
113:像素區域
120:第2基板部
122:讀出電路
123:像素驅動線
124:垂直信號線
130:第3基板部
132:邏輯電路
133:垂直驅動電路
134:行信號處理電路
135:水平驅動電路
136:系統控制電路

Claims (8)

  1. 一種攝像裝置，其具備： 受光元件；及 讀出電路，其用於讀出由前述受光元件予以光電轉換之電信號；且 前述讀出電路中包含之場效電晶體具有： 半導體層，其供形成通道； 閘極電極，其覆蓋前述半導體層；及 閘極絕緣膜，其配置於前述半導體層與前述閘極電極之間； 前述半導體層具有： 主面；及 第1側面，其於前述場效電晶體之閘極寬度方向上位於前述主面之一端之側； 前述閘極電極具有： 第1部位，其介隔著前述閘極絕緣膜與前述主面對向；及 第2部位，其介隔著前述閘極絕緣膜與前述第1側面對向； 前述第1側面之結晶面為(100)面、或與(100)面等效之面。
  2. 如請求項1之攝像裝置，其中前述半導體層更具有： 第2側面，其於前述閘極寬度方向上位於前述主面之另一端之側；且 前述閘極電極更具有： 第3部位，其介隔著前述閘極絕緣膜與前述第2側面對向；且 前述第2側面之結晶面為(100)面、或與(100)面等效之面。
  3. 如請求項1之攝像裝置，其中前述主面之結晶面為(100)面、或與(100)面等效之面。
  4. 如請求項1之攝像裝置，其中前述讀出電路包含放大電晶體，作為前述場效電晶體， 前述放大電晶體用於將前述電信號放大。
  5. 如請求項4之攝像裝置，其中前述讀出電路更包含選擇電晶體，作為前述場效電晶體， 前述選擇電晶體切換前述放大電晶體與信號線之連接之導通、關斷。
  6. 如請求項4之攝像裝置，其中前述讀出電路更包含重置電晶體，作為前述場效電晶體， 前述重置電晶體切換浮動擴散部與電源線之連接之導通、關斷，前述浮動擴散部用於暫時保持自前述受光元件輸出之前述電信號。
  7. 如請求項1之攝像裝置，其中 前述場效電晶體具有複數個前述半導體層；且 前述複數個半導體層於前述場效電晶體之閘極寬度方向隔開間隔地排列配置。
  8. 一種電子機器，其具備： 光學零件； 攝像裝置，其供透過前述光學零件之光入射；及 信號處理電路，其對自前述攝像裝置輸出之信號進行處理；且 前述攝像裝置具備： 受光元件；及 讀出電路，其用於讀出由前述受光元件予以光電轉換之電信號； 前述讀出電路中包含之場效電晶體具有： 半導體層，其供形成通道； 閘極電極，其覆蓋前述半導體層；及 閘極絕緣膜，其配置於前述半導體層與前述閘極電極之間； 前述半導體層具有： 主面；及 第1側面，其於前述場效電晶體之閘極寬度方向上位於前述主面之一端之側； 前述閘極電極具有： 第1部位，其介隔著前述閘極絕緣膜與前述主面對向；及 第2部位，其介隔著前述閘極絕緣膜與前述第1側面對向； 前述第1側面之結晶面為(100)面、或與(100)面等效之面。
TW109136623A 2019-10-29 2020-10-22 攝像裝置及電子機器 TWI867072B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-196095 2019-10-29
JP2019196095 2019-10-29

Publications (2)

Publication Number Publication Date
TW202125794A TW202125794A (zh) 2021-07-01
TWI867072B true TWI867072B (zh) 2024-12-21

Family

ID=75714509

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109136623A TWI867072B (zh) 2019-10-29 2020-10-22 攝像裝置及電子機器

Country Status (5)

Country Link
US (3) US11942493B2 (zh)
JP (1) JPWO2021084959A1 (zh)
CN (1) CN114600244A (zh)
TW (1) TWI867072B (zh)
WO (1) WO2021084959A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021084959A1 (ja) 2019-10-29 2021-05-06 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
WO2023106215A1 (ja) * 2021-12-09 2023-06-15 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
WO2023136174A1 (ja) * 2022-01-13 2023-07-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
KR20230171764A (ko) * 2022-06-14 2023-12-21 에스케이하이닉스 주식회사 이미지 센싱 장치 및 그 제조방법
CN119487864A (zh) * 2022-06-15 2025-02-18 索尼半导体解决方案公司 比较器、光检测元件和电子设备
WO2024095639A1 (ja) * 2022-10-31 2024-05-10 ソニーセミコンダクタソリューションズ株式会社 受光素子および電子機器
WO2025069737A1 (ja) * 2023-09-28 2025-04-03 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130107097A1 (en) * 2011-11-02 2013-05-02 Hamamatsu Photonics K.K. Solid-state imaging device
US20140374571A1 (en) * 2013-06-24 2014-12-25 Kabushiki Kaisha Toshiba Solid-state imaging device
TWI660490B (zh) * 2014-03-13 2019-05-21 日商半導體能源研究所股份有限公司 攝像裝置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2706547B2 (ja) * 1990-03-13 1998-01-28 松下電子工業株式会社 固体撮像装置
JP4373986B2 (ja) * 2006-02-16 2009-11-25 株式会社東芝 半導体記憶装置
US7947589B2 (en) * 2009-09-02 2011-05-24 Freescale Semiconductor, Inc. FinFET formation with a thermal oxide spacer hard mask formed from crystalline silicon layer
US9768174B2 (en) 2015-07-21 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2017183636A (ja) 2016-03-31 2017-10-05 ソニー株式会社 固体撮像素子、センサ装置、および電子機器
WO2021084959A1 (ja) 2019-10-29 2021-05-06 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130107097A1 (en) * 2011-11-02 2013-05-02 Hamamatsu Photonics K.K. Solid-state imaging device
US20140374571A1 (en) * 2013-06-24 2014-12-25 Kabushiki Kaisha Toshiba Solid-state imaging device
TWI660490B (zh) * 2014-03-13 2019-05-21 日商半導體能源研究所股份有限公司 攝像裝置

Also Published As

Publication number Publication date
US20250022895A1 (en) 2025-01-16
TW202125794A (zh) 2021-07-01
US11942493B2 (en) 2024-03-26
CN114600244A (zh) 2022-06-07
US12176363B2 (en) 2024-12-24
WO2021084959A1 (ja) 2021-05-06
US20220302192A1 (en) 2022-09-22
US20240153971A1 (en) 2024-05-09
JPWO2021084959A1 (zh) 2021-05-06

Similar Documents

Publication Publication Date Title
TWI867072B (zh) 攝像裝置及電子機器
JP4046067B2 (ja) 固体撮像素子の製造方法
US8426238B2 (en) Solid-state image pickup device, method for manufacturing the same, and electronic apparatus
US9564464B2 (en) Monolithically stacked image sensors
CN102157537B (zh) 固体摄像器件及其制造方法、电子装置和半导体器件
US7564079B2 (en) Solid state imager device with leakage current inhibiting region
JP2008060356A (ja) 光電変換装置及び撮像システム
KR20140099811A (ko) 카메라 모듈, 고체 촬상 장치 및 고체 촬상 장치의 제조 방법
KR20100100624A (ko) 고체 촬상 소자, 그 제조 방법 및 그것을 사용한 전자 기기
US9412778B2 (en) Semiconductor device, solid-state image sensor, methods of manufacturing the same, and camera
US8421178B2 (en) Solid-state imaging device, electronic module and electronic apparatus
TW201106476A (en) Solid-state image capturing device, method of manufacturing solid-state image capturing device, and image capturing apparatus
US20160156817A1 (en) Manufacturing method of imaging apparatus, imaging apparatus, and imaging system
JP4816603B2 (ja) 固体撮像素子の製造方法
US20240021631A1 (en) Solid-state imaging device and electronic device
JP2016219792A (ja) 固体撮像装置、固体撮像装置の製造方法、および撮像システム
JP4858367B2 (ja) 固体撮像素子の製造方法
JP4816602B2 (ja) 固体撮像素子の製造方法