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TWI819264B - 射頻裝置及其電壓產生與諧波抑制器 - Google Patents

射頻裝置及其電壓產生與諧波抑制器 Download PDF

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TWI819264B
TWI819264B TW109146187A TW109146187A TWI819264B TW I819264 B TWI819264 B TW I819264B TW 109146187 A TW109146187 A TW 109146187A TW 109146187 A TW109146187 A TW 109146187A TW I819264 B TWI819264 B TW I819264B
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voltage
circuit
radio frequency
signal
harmonic
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TW109146187A
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Inventor
陳智聖
朱佑祥
Original Assignee
立積電子股份有限公司
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Abstract

本發明提供一種射頻裝置及其電壓產生與諧波抑制器。射頻裝置包括電壓產生與諧波抑制器以及射頻電路。電壓產生與諧波抑制器用以接收射頻信號，以輸出相關於射頻信號的至少一直流電壓，以及用以抑制射頻信號在電壓產生與諧波抑制器所產生的諧波。射頻電路用以接收射頻信號，以及用以根據至少一直流電壓進行操作。

Description

射頻裝置及其電壓產生與諧波抑制器
本發明是有關於一種射頻(Radio Frequency，RF)裝置及其電壓產生與諧波(harmonic)抑制器，且特別是有關於一種不僅可用於輸出直流電壓還可用以抑制諧波的射頻裝置及其電壓產生與諧波抑制器。
在射頻裝置中，經常會額外設置正電壓產生器及負電壓產生器，以提供正電壓及負電壓給射頻裝置中的射頻電路使用。然而，習知的正電壓產生器及負電壓產生器僅用於提供固定準位的正電壓及負電壓，導致射頻電路無法有較佳的性能表現。此外，在設計射頻裝置時，還需考量電子元件的電氣特性對射頻信號是否會造成影響，以免進一步影響射頻電路的性能表現。
本發明的實施例提供一種射頻裝置。射頻裝置包括電壓產生與諧波抑制器以及射頻電路。電壓產生與諧波抑制器用以接 收射頻信號，以輸出相關於射頻信號的至少一直流電壓，以及用以抑制射頻信號在電壓產生與諧波抑制器所產生的諧波。射頻電路用以接收射頻信號，以及用以根據至少一直流電壓進行操作。
本發明的實施例提供一種電壓產生與諧波抑制器。電壓產生與諧波抑制器包括第一電壓產生與諧波抑制電路以及第二電壓產生與諧波抑制電路。第一電壓產生與諧波抑制電路用以接收射頻信號，以及用以抑制射頻信號在第一電壓產生與諧波抑制電路所產生的第一偶次諧波。第二電壓產生與諧波抑制電路用以接收射頻信號，以及用以抑制射頻信號在第一電壓產生與諧波抑制電路所產生的第一奇次諧波。其中第一電壓產生與諧波抑制電路以及第二電壓產生與諧波抑制電路至少其中之一用以輸出相關於射頻信號的至少一直流電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200、300、400:射頻裝置
110:電壓產生與諧波抑制器
120:射頻電路
230:邏輯電路
240:射頻元件
350、360、450、460:電壓選擇電路
511、C11、C12、C21、C22:隔直流電容
512、613:電壓產生與諧波抑制電路
701、702、801、802、1002、1003、FC11、FC12、FC21、FC22:電容
703、903、FR11、FR12、FR21、FR22:電阻
803、901、902、1001:電感
CC11、CC12、CC21、CC22:轉換電路
COMP1、COMP2:比較器
CT11、CT12、CT21、CT22:控制端
CTRL1、CTRL2:控制器
D11、D12、D21、D22:整流電路
D351、D352、D361、D362:二極體
F11、F12、F21、F22:濾波電路
IN1、IN2:輸入端
INV1、INV2:反相器
MT1、MT2:主電壓接收端
N2:節點
OT1、OT2:輸出端
P62:相位調整電路
RFIN:共同端
S1:射頻信號
S2:負半周信號
S3:正半周信號
S4、S5、S6:信號
ST1、ST2:次電壓接收端
SW351、SW352、SW361、SW362、SW451、SW452、SW461、SW462:開關電路
T451、T452、T461、T462:電晶體
VC:控制信號
VH:高準位供電電壓
VL:低準位供電電壓
VNEG、VNEG1、VNEG2、VPEG、VPEG1、VPEG2:直流電壓
VO:輸出信號
VR1、VR2:電壓調節電路
VREF:參考電壓
VREG1、VREG2:基準電壓
圖1是依照本發明的一實施例所繪示的一種射頻裝置的電路方塊示意圖。
圖2是依照本發明的另一實施例所繪示的一種射頻裝置的電路示意圖。
圖3是依照本發明的又一實施例所繪示的一種射頻裝置的電 路示意圖。
圖4是依照本發明的再一實施例所繪示的一種射頻裝置的電路示意圖。
圖5是依照本發明的一實施例說明圖1至4所示電壓產生與諧波抑制器的電路示意圖。
圖6是依照本發明的另一實施例說明圖1至4所示電壓產生與諧波抑制器的電路示意圖。
圖7是依照本發明的一實施例說明圖6所示相位調整電路的電路示意圖。
圖8是依照本發明的另一實施例說明圖6所示相位調整電路的電路示意圖。
圖9是依照本發明的又一實施例說明圖6所示相位調整電路的電路示意圖。
圖10是依照本發明的再一實施例說明圖6所示相位調整電路的電路示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接(或連接)」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接(或連接)於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。本案 說明書全文(包括申請專利範圍)中提及的「第一」、「第二」等用語是用以命名元件(element)的名稱，或區別不同實施例或範圍，而並非用來限制元件數量的上限或下限，亦非用來限制元件的次序。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依照本發明的一實施例所繪示的一種射頻裝置100的電路方塊(circuit block)示意圖。射頻裝置100包括電壓產生與諧波抑制器110以及射頻電路120。
電壓產生與諧波抑制器110的輸入端耦接共同端RFIN，用以接收射頻信號S1。射頻信號S1可以來自天線。電壓產生與諧波抑制器110的至少一輸出端用以輸出相關於射頻信號S1的至少一直流電壓VPEG及/或VNEG。進一步而言，電壓產生與諧波抑制器110可根據射頻信號S1產生至少一直流電壓VPEG及/或VNEG，至少一直流電壓VPEG及/或VNEG的準位可以隨著射頻信號S1的功率變化。直流電壓VPEG可以大於直流電壓VNEG。舉例來說，直流電壓VPEG可為正電壓，而直流電壓VNEG可為負電壓。在圖1所示實施例中，電壓產生與諧波抑制器110的至少一輸出端包括第一輸出端及第二輸出端。第一輸出端用以輸出直流電壓VPEG，第二輸出端用以輸出直流電壓VNEG。在一些實施例中，電壓產生與諧波抑制器110可用以輸出直流電壓VNEG及VPEG其中之一，並對應設置電壓產生與諧波抑制器110的輸 出端數量。此外，本發明可透過適當設計電壓產生與諧波抑制器110，以使其還可用於抑制射頻信號S1在電壓產生與諧波抑制器110所產生的諧波。
射頻電路120耦接共同端RFIN，用以接收射頻信號S1。射頻電路120還可用以傳輸射頻信號S1。依照設計需求，射頻電路120可包括射頻開關、低雜訊放大器(low noise amplifier，LNA)、功率放大器或是其他射頻元件。射頻電路120還耦接電壓產生與諧波抑制器110，用以接收至少一直流電壓VPEG及/或VNEG，以及用以根據至少一直流電壓VPEG及/或VNEG進行操作。
本實施例以射頻電路120包括射頻開關，且射頻電路120用以根據至少一直流電壓VPEG及/或VNEG進行操作包括對射頻開關進行截止操作為舉例說明。射頻開關可包括具有三重井(triple-well)結構的N型金屬氧化物半導體(N-Metal Oxide Semiconductor，NMOS)電晶體，或是，具有三重井結構的P型金屬氧化物半導體(P-Metal Oxide Semiconductor，PMOS)電晶體。可將直流電壓VPEG施加於NMOS電晶體的深N型井(deep N-well)，及將直流電壓VNEG施加於NMOS電晶體的P型井(P-well)，以使NMOS電晶體為截止狀態；或者是，可將直流電壓VPEG施加於PMOS電晶體的N型井(N-well)，及將直流電壓VNEG施加於PMOS電晶體的深P型井(deepP-well)，以使PMOS電晶體為截止狀態。如此一來，當射頻信號S1的功率變大時，直流電壓VNEG及VPEG的準位會隨之增加，由於NMOS電晶體的 P型井與深N型井會形成PN接面(PN junction)，又或是，PMOS電晶體的深P型井與N型井會形成PN接面，直流電壓VNEG及VPEG相當於對PN接面施加反向偏壓，藉此可增加NMOS電晶體的閾值電壓(threshold voltage)或PMOS電晶體的閾值電壓，有利於降低NMOS電晶體或PMOS電晶體發生非預期的導通現象。再進一步以射頻開關為單刀單擲(Single-Pole Single-Throw,SPST)開關為例說明，當串聯路徑上的NMOS電晶體或PMOS電晶體為導通狀態以用於傳輸射頻信號S1時，分流(shunt)路徑上的NMOS電晶體或PMOS電晶體則為截止狀態，亦即可將直流電壓VPEG及VNEG施加於分流路徑上的NMOS電晶體或PMOS電晶體，以增加NMOS電晶體的閾值電壓或PMOS電晶體的閾值電壓。據此，射頻信號S1將不易洩漏至分流路徑，從而不易衍生出非線性成份。
圖2是依照本發明的另一實施例所繪示的一種射頻裝置200的電路示意圖。圖2的射頻電路120包括邏輯電路230以及射頻元件240。
射頻電路120用以根據至少一直流電壓VPEG及/或VNEG進行操作包括對邏輯電路230進行供電操作。邏輯電路230的高準位供電電壓VH相關於直流電壓VPEG及/或邏輯電路230的低準位供電電壓VL相關於直流電壓VNEG，從而對邏輯電路230進行供電。在圖2所示實施例中，邏輯電路230的第一端用以接收直流電壓VPEG，直流電壓VPEG為邏輯電路230的高準位供 電電壓VH。邏輯電路230的第二端用以接收直流電壓VNEG，直流電壓VNEG為邏輯電路230的低準位供電電壓VL。如此一來，便可利用直流電壓VPEG及VNEG來對邏輯電路230進行供電。在一些實施例中，依照設計需求，邏輯電路230可接收直流電壓VPEG以及VNEG其中之一。此外，邏輯電路230的輸入端用以接收控制信號VC，邏輯電路230的輸出端用以輸出輸出信號VO。
邏輯電路230可以包括反相器(inverter)。舉例而言，當邏輯電路230接收的控制信號VC的電壓準位接近或等於高準位供電電壓VH的準位時，邏輯電路230輸出的輸出信號VO的電壓準位會被拉低至接近或等於低準位供電電壓VL的準位。反之，當邏輯電路230接收的控制信號VC的電壓準位接近或等於低準位供電電壓VL的準位時，邏輯電路230輸出的輸出信號VO的電壓準位會被拉升至接近或等於高準位供電電壓VH的準位。由於直流電壓VPEG及VNEG的準位可以隨射頻信號S1的功率變化，因此高準位供電電壓VH及低準位供電電壓VL的準位亦可隨射頻信號S1的功率變化，使得輸出信號VO的電壓準位具有更廣的操作範圍。
射頻元件240耦接邏輯電路230的輸出端，用以接收輸出信號VO。輸出信號VO可用以控制射頻元件240。本實施例以射頻電路120包括射頻開關，且射頻元件240包括NMOS電晶體作為舉例說明。輸出信號VO可提供至NMOS電晶體的控制端(例如閘極)，以控制NMOS電晶體的導通狀態。進一步來說，當輸出 信號VO的電壓準位接近或等於高準位供電電壓VH的準位時，將有利於完全導通NMOS電晶體，以使NMOS電晶體具有較低的導通電阻(on-resistance)，從而降低NMOS電晶體的插入損耗(insertion loss)。反之，當輸出信號VO的電壓準位接近或等於低準位供電電壓VL的準位時，將有利於完全截止NMOS電晶體，從而提升射頻開關的隔離(isolation)能力。在一實施例中，邏輯電路230可包括二個反相器，且二個反相器輸出的輸出信號VO可互為反相。進一步以射頻開關為SPST開關作為舉例說明，二個反相器其中之一可用以控制串聯路徑上的NMOS電晶體，而二個反相器其中之另一可用以控制分流路徑上的NMOS電晶體。
圖3是依照本發明的又一實施例所繪示的一種射頻裝置300的電路示意圖。相較於圖2的射頻裝置200，圖3的射頻電路120還包括電壓選擇電路350以及360。
電壓選擇電路350的主電壓接收端MT1耦接電壓產生與諧波抑制器110的第一輸出端，用以接收直流電壓VPEG。電壓選擇電路350的次電壓接收端ST1耦接電壓調節電路(圖3未繪示)，用以接收基準電壓VREG1。電壓選擇電路350的輸出端OT1耦接邏輯電路230的第一端，用以輸出高準位供電電壓VH，並提供給邏輯電路230。基準電壓VREG1可以是固定電壓(例如可以是具有固定準位的正電壓)，與直流電壓VPEG的變化無關，可依照設計需求來決定基準電壓VREG1的準位。電壓選擇電路350可用以根據直流電壓VPEG與基準電壓VREG1產生高準位供電電壓VH。 舉例來說，電壓選擇電路350可以從直流電壓VPEG與基準電壓VREG1二者之中選擇具有較高電壓者，來產生高準位供電電壓VH，以對邏輯電路230進行供電。
電壓選擇電路350包括開關電路SW351以及SW352。開關電路SW351的第一端耦接電壓選擇電路350的主電壓接收端MT1，第二端耦接電壓選擇電路350的輸出端OT1。開關電路SW352的第一端耦接電壓選擇電路350的次電壓接收端ST1，第二端耦接開關電路SW351的第二端。當直流電壓VPEG尚未備妥時(亦即射頻信號S1不存在，或是射頻信號S1的功率較小)，直流電壓VPEG的準位會低於基準電壓VREG1的準位，開關電路SW351可為截止狀態，而開關電路SW352可為導通狀態，因此電壓選擇電路350可以選擇基準電壓VREG1來產生高準位供電電壓VH。當直流電壓VPEG已備妥時(亦即射頻信號S1的功率足夠大)，直流電壓VPEG的準位會高於基準電壓VREG1的準位，開關電路SW351可為導通狀態，而開關電路SW352可為截止狀態，因此電壓選擇電路350可以選擇直流電壓VPEG來產生高準位供電電壓VH，從而使高準位供電電壓VH的準位可隨直流電壓VPEG的準位變化。如此一來，當輸出信號VO的電壓準位被拉升至接近或等於高準位供電電壓VH的準位時，可具有更廣的操作範圍，進而使射頻元件240能有較佳的性能表現。
電壓選擇電路360的主電壓接收端MT2耦接電壓產生與諧波抑制器110的第二輸出端，用以接收直流電壓VNEG。電壓 選擇電路360的次電壓接收端ST2耦接電壓調節電路(圖3未繪示)，用以接收基準電壓VREG2。電壓選擇電路360的輸出端OT2耦接邏輯電路230的第二端，用以輸出低準位供電電壓VL，並提供給邏輯電路230。基準電壓VREG2可以是固定電壓(例如可以是具有固定準位的負電壓或是0伏特電壓)，與直流電壓VNEG的變化無關，可依照設計需求來決定基準電壓VREG2的準位。電壓選擇電路360可用以根據直流電壓VNEG與基準電壓VREG2產生低準位供電電壓VL。舉例來說，電壓選擇電路360可以從直流電壓VNEG與基準電壓VREG2二者之中選擇具有較低電壓者，來產生低準位供電電壓VL，以對邏輯電路230進行供電。
電壓選擇電路360包括開關電路SW361以及SW362。開關電路SW361的第一端耦接電壓選擇電路360的輸出端OT2，第二端耦接電壓選擇電路360的主電壓接收端MT2。開關電路SW362的第一端耦接開關電路SW361的第一端，第二端耦接電壓選擇電路360的次電壓接收端ST2。當直流電壓VNEG尚未備妥時(亦即射頻信號S1不存在，或是射頻信號S1的功率較小)，直流電壓VNEG的準位會高於基準電壓VREG2的準位，開關電路SW361為截止狀態，而開關電路SW362為導通狀態，因此電壓選擇電路360可以選擇基準電壓VREG2來產生低準位供電電壓VL。當直流電壓VNEG已備妥時(亦即射頻信號S1的功率足夠大)，直流電壓VNEG的準位會低於基準電壓VREG2的準位，開關電路SW361為導通狀態，而開關電路SW362為截止狀態，因此電壓選 擇電路360可以選擇直流電壓VNEG來產生低準位供電電壓VL，從而使低準位供電電壓VL的準位可隨直流電壓VNEG的準位變化。如此一來，當輸出信號VO的電壓準位被拉低至接近或等於低準位供電電壓VL的準位時，可具有更廣的操作範圍，進而使射頻元件240能有較佳的性能表現。
在圖3所示實施例中，開關電路SW351、SW352、SW361及SW362可分別包含二極體D351、D352、D361及D362，二極體D351至D362的第一端(例如陽極)耦接對應的開關電路SW351至SW362的第一端，第二端(例如陰極)耦接對應的開關電路SW351至SW362的第二端。然而開關電路SW351至SW362的實施方式並不受限於圖3。在一些實施例中，連接成二極體形式的電晶體(diode-connected transistor)可以被用來取代圖3所示的二極體D351至D362。在另一些實施例中，依照設計需求，可選擇性設置電壓選擇電路350及/或360。
圖4是依照本發明的再一實施例所繪示的一種射頻裝置400的電路示意圖。相較於圖2的射頻裝置200，圖4的射頻電路120還包括電壓選擇電路450、460、控制器CTRL1、CTRL2以及電壓調節電路VR1、VR2。在一些實施例中，電壓調節電路VR1及VR2可以被設置在射頻電路120的外部。電壓調節電路VR1及VR2分別用於輸出基準電壓VREG1及VREG2。
電壓選擇電路450的主電壓接收端MT1耦接電壓產生與諧波抑制器110的第一輸出端，用以接收直流電壓VPEG。電壓選 擇電路450的次電壓接收端ST1耦接電壓調節電路VR1，用以接收基準電壓VREG1。電壓選擇電路450的輸出端OT1耦接邏輯電路230的第一端，用以輸出高準位供電電壓VH，並提供給邏輯電路230。電壓選擇電路450的控制端CT11以及CT12耦接控制器CTRL1。基準電壓VREG1可以是固定電壓(例如可以是具有固定準位的正電壓)，與直流電壓VPEG的變化無關，可依照設計需求來決定基準電壓VREG1的準位。
電壓選擇電路450包括開關電路SW451以及SW452。開關電路SW451的第一端耦接電壓選擇電路450的主電壓接收端MT1，第二端耦接電壓選擇電路450的輸出端OT1，控制端耦接電壓選擇電路450的控制端CT11。開關電路SW452的第一端耦接電壓選擇電路450的次電壓接收端ST1，第二端耦接開關電路SW451的第二端，控制端耦接電壓選擇電路450的控制端CT12。
控制器CTRL1包括比較器COMP1以及反相器INV1。比較器COMP1的第一輸入端耦接電壓產生與諧波抑制器110的第一輸出端，用以接收直流電壓VPEG。比較器COMP1的第二輸入端耦接電壓調節電路VR1，用以接收基準電壓VREG1。比較器COMP1的輸出端耦接電壓選擇電路450的控制端CT11。反相器INV1的輸入端耦接比較器COMP1的輸出端，輸出端耦接電壓選擇電路450的控制端CT12。控制器CTRL1可以根據直流電壓VPEG與基準電壓VREG1來控制電壓選擇電路450產生高準位供電電壓VH。舉例來說，控制器CTRL1可用以判斷直流電壓VPEG 與基準電壓VREG1中具有較高電壓者，以控制電壓選擇電路450據以產生高準位供電電壓VH。也就是說，電壓選擇電路450可用以根據直流電壓VPEG與基準電壓VREG1產生高準位供電電壓VH，以對邏輯電路230進行供電。
當直流電壓VPEG尚未備妥時(亦即射頻信號S1不存在，或是射頻信號S1的功率較小)，直流電壓VPEG的準位會低於基準電壓VREG1的準位，比較器COMP1輸出的信號可使開關電路SW451為截止狀態，而反相器INV1輸出的信號可使開關電路SW452為導通狀態。因此電壓選擇電路450可以選擇基準電壓VREG1來產生高準位供電電壓VH。當直流電壓VPEG已經備妥時(亦即射頻信號S1的功率足夠大)，直流電壓VPEG的準位會高於基準電壓VREG1的準位，比較器COMP1輸出的信號可使開關電路SW451為導通狀態，而反相器INV1輸出的信號可使開關電路SW452為截止狀態。因此電壓選擇電路450可以選擇直流電壓VPEG來產生高準位供電電壓VH，從而使高準位供電電壓VH的準位可隨直流電壓VPEG的準位變化。如此一來，當輸出信號VO的電壓準位被拉升至接近或等於高準位供電電壓VH的準位時，可具有更廣的操作範圍，進而使射頻元件240能有較佳的性能表現。
電壓選擇電路460的主電壓接收端MT2耦接電壓產生與諧波抑制器110的第二輸出端，用以接收直流電壓VNEG。電壓選擇電路460的次電壓接收端ST2耦接電壓調節電路VR2，用以 接收基準電壓VREG2。電壓選擇電路460的輸出端OT2耦接邏輯電路230的第二端，用以輸出低準位供電電壓VL，並提供給邏輯電路230。電壓選擇電路460的控制端CT21以及CT22耦接控制器CTRL2。基準電壓VREG2可以是固定電壓(例如可以是具有固定準位的負電壓或是0伏特電壓)，與直流電壓VNEG的變化無關，可依照設計需求來決定基準電壓VREG2的準位。
電壓選擇電路460包括開關電路SW461以及SW462。開關電路SW461的第一端耦接電壓選擇電路460的輸出端OT2，第二端耦接電壓選擇電路460的主電壓接收端MT2，控制端耦接電壓選擇電路460的控制端CT21。開關電路SW462的第一端耦接開關電路SW461的第一端，第二端耦接電壓選擇電路460的次電壓接收端ST2，控制端耦接電壓選擇電路460的控制端CT22。
控制器CTRL2包括比較器COMP2以及反相器INV2。比較器COMP2的第一輸入端耦接電壓產生與諧波抑制器110的第二輸出端，用以接收直流電壓VNEG。比較器COMP2的第二輸入端耦接電壓調節電路VR2，用以接收基準電壓VREG2。比較器COMP2的輸出端耦接電壓選擇電路460的控制端CT21。反相器INV2的輸入端耦接比較器COMP2的輸出端，輸出端耦接電壓選擇電路460的控制端CT22。控制器CTRL2可以根據直流電壓VNEG與基準電壓VREG2來控制電壓選擇電路460產生低準位供電電壓VL。舉例來說，控制器CTRL2可用以判斷直流電壓VNEG與基準電壓VREG2中具有較低電壓者，以控制電壓選擇電路460 據以產生低準位供電電壓VL。也就是說，電壓選擇電路460可用以根據直流電壓VNEG與基準電壓VREG2產生低準位供電電壓VL，以對邏輯電路230進行供電。
當直流電壓VNEG尚未備妥時(亦即射頻信號S1不存在，或是射頻信號S1的功率較小)，直流電壓VNEG的準位會高於基準電壓VREG2的準位，比較器COMP2輸出的信號可使開關電路SW461為截止狀態，而反相器INV2輸出的信號可使開關電路SW462為導通狀態。因此電壓選擇電路460可以選擇基準電壓VREG2來產生低準位供電電壓VL。當直流電壓VNEG已經備妥時(亦即射頻信號S1的功率足夠大)，直流電壓VNEG的準位會低於基準電壓VREG2的準位，比較器COMP2輸出的信號可使開關電路SW461為導通狀態，而反相器INV2輸出的信號可使開關電路SW462為截止狀態。因此電壓選擇電路460可以選擇直流電壓VNEG來產生低準位供電電壓VL，從而使低準位供電電壓VL的準位可隨直流電壓VNEG的準位變化。如此一來，當輸出信號VO的電壓準位被拉低至接近或等於低準位供電電壓VL的準位時，可具有更廣的操作範圍，進而使射頻元件240能有較佳的性能表現。
開關電路SW451、SW452、SW461及SW462可分別包含電晶體T451、T452、T461及T462，電晶體T451至T462的第一端(例如汲極)耦接對應的開關電路SW451至SW462的第一端，第二端(例如源極)耦接對應的開關電路SW451至SW462的第 二端，控制端(例如閘極)耦接對應的開關電路SW451至SW462的控制端。在圖4所示實施例中，是以NMOS電晶體來實現電晶體T451至T462，然而電晶體T451至T462的實施方式並不受限於圖4。在一些實施例中，電晶體T451至T462可以是其他類型的電晶體。在另一些實施例中，依照設計需求，可選擇性設置電壓選擇電路450與控制器CTRL1及/或電壓選擇電路460與控制器CTRL2。
圖5是依照本發明的一實施例說明圖1至4所示電壓產生與諧波抑制器110的電路示意圖。於圖5所示實施例中，電壓產生與諧波抑制器110包括隔直流電容511以及電壓產生與諧波抑制電路512。隔直流電容511可用於阻隔射頻信號S1中的直流成份。電壓產生與諧波抑制電路512可用以接收射頻信號S1以及用以抑制射頻信號S1在電壓產生與諧波抑制電路512所產生的偶次諧波。電壓產生與諧波抑制電路512的輸入端IN1可以透過隔直流電容511耦接電壓產生與諧波抑制器110的輸入端。電壓產生與諧波抑制電路512包括轉換電路CC11以及CC12。
轉換電路CC11用以將射頻信號S1轉換成直流電壓VNEG1。轉換電路CC11包括隔直流電容C11、整流電路D11以及濾波電路F11。隔直流電容C11的第一端耦接電壓產生與諧波抑制電路512的輸入端IN1。隔直流電容C11可用於阻隔射頻信號S1中的直流成份。
整流電路D11的第一端耦接隔直流電容C11的第二端， 第二端耦接參考電壓端。參考電壓端可用以接收參考電壓VREF。參考電壓VREF的準位可依照設計需求來決定。舉例來說，參考電壓VREF可以是接地電壓或是其他固定電壓。整流電路D11可包括半波整流電路，用以將射頻信號S1整流成負半周信號S2。舉例來說，整流電路D11包括二極體，二極體的第一端(例如陽極)耦接整流電路D11的第一端，第二端(例如陰極)耦接整流電路D11的第二端。
濾波電路F11的第一端耦接隔直流電容C11的第二端，第二端耦接電壓產生與諧波抑制電路512的第一輸出端。濾波電路F11可減少負半周信號S2中的漣波(ripple)，以提供直流電壓VNEG1。在一些實施例中，直流電壓VNEG1存在交流成份。濾波電路F11可包括電阻FR11及電容FC11。電阻FR11的第一端耦接濾波電路F11的第一端，第二端耦接濾波電路F11的第二端。電容FC11的第一端耦接電阻FR11的第二端，第二端耦接參考電壓端。
轉換電路CC12用以將射頻信號S1轉換成直流電壓VPEG1。轉換電路CC12包括隔直流電容C12、整流電路D12以及濾波電路F12。隔直流電容C12對應隔直流電容C11設置，整流電路D12對應整流電路D11設置，濾波電路F12對應濾波電路F11設置，換言之，轉換電路CC11以及轉換電路CC12具有對應的電路結構。
隔直流電容C12的第一端耦接電壓產生與諧波抑制電路 512的輸入端IN1。隔直流電容C12可用於阻隔射頻信號S1中的直流成份。在一些實施例中，可以選擇性設置隔直流電容511及/或隔直流電容C11與C12。
整流電路D12的第一端耦接參考電壓端，第二端耦接隔直流電容C12的第二端。整流電路D12可包括半波整流電路，用以將射頻信號S1整流成正半周信號S3。舉例來說，整流電路D12包括二極體，二極體的第一端(例如陽極)耦接整流電路D12的第一端，第二端(例如陰極)耦接整流電路D12的第二端。
濾波電路F12的第一端耦接隔直流電容C12的第二端，第二端耦接電壓產生與諧波抑制電路512的第二輸出端。濾波電路F12可減少正半周信號S3中的漣波，以提供直流電壓VPEG1。在一些實施例中，直流電壓VPEG1存在交流成份。濾波電路F12可包括電阻FR12及電容FC12。電阻FR12的第一端耦接濾波電路F12的第一端，第二端耦接濾波電路F12的第二端。電容FC12的第一端耦接參考電壓端，第二端耦接電阻FR12的第二端。
依照設計需求，可選擇性將直流電壓VPEG1作為圖1至4所示直流電壓VPEG及/或將直流電壓VNEG1作為圖1至4所示直流電壓VNEG。舉例來說，可將電壓產生與諧波抑制電路512的第二輸出端耦接電壓產生與諧波抑制器110的第一輸出端，以輸出直流電壓VPEG1作為直流電壓VPEG。又或是，可將電壓產生與諧波抑制電路512的第二輸出端浮接(floating)，以不輸出直流電壓VPEG1作為直流電壓VPEG。相似的，可將電壓產生與諧 波抑制電路512的第一輸出端耦接電壓產生與諧波抑制器110的第二輸出端，以輸出直流電壓VNEG1作為直流電壓VNEG。又或是，可將電壓產生與諧波抑制電路512的第一輸出端浮接，以不輸出直流電壓VNEG1作為直流電壓VNEG。
於圖5所示實施例中，射頻信號S1經電壓產生與諧波抑制電路512執行信號處理後於電壓產生與諧波抑制電路512的輸入端IN1形成信號S4。信號處理為電壓產生與諧波抑制電路512對射頻信號S1執行整流，以產生負半周信號S2及正半周信號S3。進一步而言，由於整流電路D11及D12中的二極體為非線性元件，導致負半周信號S2及正半周信號S3中具有偶次諧波及奇次諧波。負半周信號S2及正半周信號S3可能會回饋至輸入端IN1，並在輸入端IN1上疊加形成信號S4。信號S4為週期信號。然而，轉換電路CC11及CC12具有對應的電路結構，因此可用以抑制信號S4中的偶次諧波(亦即轉換電路CC11及CC12用以抑制射頻信號S1在電壓產生與諧波抑制電路512所產生的偶次諧波)，但信號S4中仍會殘留下奇次諧波。請同時參照圖1至5，信號S4還可能進一步透過電壓產生與諧波抑制器110的輸入端回饋至射頻電路120，導致射頻電路120的性能受到影響。
圖6是依照本發明的另一實施例說明圖1至4所示電壓產生與諧波抑制器110的電路示意圖。相較於圖5的電壓產生與諧波抑制器110，圖6的電壓產生與諧波抑制器110還包括電壓產生與諧波抑制電路613。
於圖6所示實施例中，電壓產生與諧波抑制電路613的輸入端IN2耦接電壓產生與諧波抑制器110的輸入端，用以接收射頻信號S1以及用以抑制射頻信號S1在電壓產生與諧波抑制電路512所產生的奇次諧波。電壓產生與諧波抑制電路613包括轉換電路CC21、CC22以及相位調整電路P62。轉換電路CC21的輸入端耦接轉換電路CC22的輸入端，以形成節點N2。相位調整電路P62耦接於電壓產生與諧波抑制電路613的輸入端IN2與電壓產生與諧波抑制電路613的節點N2之間。
轉換電路CC21用以將射頻信號S1轉換成直流電壓VNEG2。轉換電路CC21包括隔直流電容C21、整流電路D21以及濾波電路F21。隔直流電容C21的第一端耦接節點N2。隔直流電容C21可用於阻隔射頻信號S1中的直流成份。
整流電路D21的第一端耦接隔直流電容C21的第二端，第二端耦接參考電壓端。參考電壓端可用以接收參考電壓VREF。整流電路D21可包括半波整流電路，用以將射頻信號S1整流成負半周信號。舉例來說，整流電路D21包括二極體，二極體的第一端(例如陽極)耦接整流電路D21的第一端，第二端(例如陰極)耦接整流電路D21的第二端。
濾波電路F21的第一端耦接隔直流電容C21的第二端，第二端耦接電壓產生與諧波抑制電路613的第一輸出端。濾波電路F21可減少負半周信號中的漣波，以提供直流電壓VNEG2。在一些實施例中，直流電壓VNEG2存在交流成份。濾波電路F21 可包括電阻FR21及電容FC21。電阻FR21的第一端耦接濾波電路F21的第一端，第二端耦接濾波電路F21的第二端。電容FC21的第一端耦接電阻FR21的第二端，第二端耦接參考電壓端。
轉換電路CC22用以將射頻信號S1轉換成直流電壓VPEG2。轉換電路CC22包括隔直流電容C22、整流電路D22以及濾波電路F22。隔直流電容C22對應隔直流電容C21設置，整流電路D22對應整流電路D21設置，濾波電路F22對應濾波電路F21設置，換言之，轉換電路CC21以及轉換電路CC22具有對應的電路結構。此外，轉換電路CC21及CC22的電路架構對應於轉換電路CC11及CC12的電路架構。
隔直流電容C22的第一端耦接節點N2。隔直流電容C22可用於阻隔射頻信號S1中的直流成份。整流電路D22的第一端耦接參考電壓端，第二端耦接隔直流電容C22的第二端。整流電路D22可包括半波整流電路，用以將射頻信號S1整流成正半周信號。舉例來說，整流電路D22包括二極體，二極體的第一端(例如陽極)耦接整流電路D22的第一端，第二端(例如陰極)耦接整流電路D22的第二端。
濾波電路F22的第一端耦接隔直流電容C22的第二端，第二端耦接電壓產生與諧波抑制電路613的第二輸出端。濾波電路F22可減少正半周信號中的漣波，以提供直流電壓VPEG2。在一些實施例中，直流電壓VPEG2存在交流成份。濾波電路F22可包括電阻FR22及電容FC22。電阻FR22的第一端耦接濾波電路 F22的第一端，第二端耦接濾波電路F22的第二端。電容FC22的第一端耦接參考電壓端，第二端耦接電阻FR22的第二端。
依照設計需求，可選擇性將直流電壓VPEG1與VPEG2作為圖1至4所示直流電壓VPEG及/或可選擇性將直流電壓VNEG1與VNEG2作為圖1至4所示直流電壓VNEG。舉例來說，可將電壓產生與諧波抑制電路512的第二輸出端及/或電壓產生與諧波抑制電路613的第二輸出端耦接電壓產生與諧波抑制器110的第一輸出端，以輸出直流電壓VPEG1及/或VPEG2作為直流電壓VPEG。又或是，可將電壓產生與諧波抑制電路512的第二輸出端及/或電壓產生與諧波抑制電路613的第二輸出端浮接，以不輸出直流電壓VPEG1及/或VPEG2作為直流電壓VPEG。相似的，可將電壓產生與諧波抑制電路512的第一輸出端及/或電壓產生與諧波抑制電路613的第一輸出端耦接電壓產生與諧波抑制器110的第二輸出端，以輸出直流電壓VNEG1及/或VNEG2作為直流電壓VNEG。又或是，可將電壓產生與諧波抑制電路512的第一輸出端及/或電壓產生與諧波抑制電路613的第一輸出端浮接，以不輸出直流電壓VNEG1及/或VNEG2作為直流電壓VNEG。換言之，電壓產生與諧波抑制電路512以及電壓產生與諧波抑制電路613至少其中之一可用以輸出相關於射頻信號S1的至少一直流電壓VPEG1、VPEG2、VNEG1及/或VNEG2。
於圖6所示實施例中，除了在電壓產生與諧波抑制電路512的輸入端IN1上會存在具有奇次諧波的信號S4以外，射頻信 號S1經電壓產生與諧波抑制電路613執行信號處理後亦可能會於電壓產生與諧波抑制電路613的節點N2形成信號S5。信號處理為電壓產生與諧波抑制電路613對射頻信號S1執行整流，以產生負半周信號及正半周信號。進一步而言，由於轉換電路CC21及CC22的電路架構對應於轉換電路CC11及CC12的電路架構，因此，轉換電路CC21中的整流電路D21產生的負半周信號以及轉換電路CC22中的整流電路D22產生的正半周信號亦可能會回饋至節點N2，並在節點N2上疊加形成信號S5。信號S5為週期信號。具有對應電路結構的轉換電路CC21及CC22可用以抑制信號S5中的偶次諧波(亦即轉換電路CC21及CC22用以抑制射頻信號S1在電壓產生與諧波抑制電路613所產生的偶次諧波)，但信號S5中仍會殘留下奇次諧波。請同時參照圖1至4及6，信號S5還可能進一步透過電壓產生與諧波抑制器110的輸入端回饋至射頻電路120，導致射頻電路120的性能受到影響。
相位調整電路P62可用於調整信號S5的相位，以產生信號S6。信號S6中殘留奇次諧波。舉例來說，相位調整電路P62可將信號S5的相位調整成與信號S4的相位相差180度，以產生信號S6。亦即，信號S6的相位與信號S4的相位將實質上相差180度。如此一來，當信號S4與信號S6朝向射頻電路120回饋時，信號S4中的奇次諧波與信號S6中的奇次諧波便可在電壓產生與諧波抑制器110的輸入端上互相抵消，進而降低諧波對射頻電路120的影響。在一些實施例中，信號S4與信號S6間的相位差可 以依照設計需求來決定。在另一些實施例中，相位調整電路P62可以包括T型網路、π型網路或傳輸線。其中，T型網路或π型網路可以由電阻、電容與電感其中至少二者所構成。
圖7是依照本發明的一實施例說明圖6所示相位調整電路P62的電路示意圖。於圖7所示實施例中，相位調整電路P62包括T型網路。T型網路包括電容701、702與電阻703。電容701的第一端耦接電壓產生與諧波抑制電路613的輸入端IN2。電阻703的第一端耦接電容701的第二端，第二端耦接參考電壓端。參考電壓端用以接收參考電壓VREF。電容702的第一端耦接電容701的第二端，第二端耦接電壓產生與諧波抑制電路613的節點N2。
圖8是依照本發明的另一實施例說明圖6所示相位調整電路P62的電路示意圖。於圖8所示實施例中，相位調整電路P62包括T型網路。T型網路包括電容801、802與電感803。電容801的第一端耦接電壓產生與諧波抑制電路613的輸入端IN2。電感803的第一端耦接電容801的第二端，第二端耦接參考電壓端。參考電壓端用以接收參考電壓VREF。電容802的第一端耦接電容801的第二端，第二端耦接電壓產生與諧波抑制電路613的節點N2。
圖9是依照本發明的又一實施例說明圖6所示相位調整電路P62的電路示意圖。於圖9所示實施例中，相位調整電路P62包括T型網路。T型網路包括電感901、902與電阻903。電感901 的第一端耦接電壓產生與諧波抑制電路613的輸入端IN2。電阻903的第一端耦接電感901的第二端，第二端耦接參考電壓端。參考電壓端用以接收參考電壓VREF。電感902的第一端耦接電感901的第二端，第二端耦接電壓產生與諧波抑制電路613的節點N2。
圖10是依照本發明的再一實施例說明圖6所示相位調整電路P62的電路示意圖。於圖10所示實施例中，相位調整電路P62包括π型網路。π型網路包括電感1001、電容1002與1003。電感1001的第一端耦接電壓產生與諧波抑制電路613的輸入端IN2，第二端耦接電壓產生與諧波抑制電路613的節點N2。電容1002的第一端耦接電感1001的第一端，第二端耦接參考電壓端。電容1003的第一端耦接電感1001的第二端，第二端耦接參考電壓端。參考電壓端用以接收參考電壓VREF。
綜上所述，本發明諸實施例所述射頻裝置及其電壓產生與諧波抑制器，可根據射頻信號產生至少一直流電壓，如此一來，至少一直流電壓的準位可以隨著射頻信號的功率變化，從而使得射頻信號中不易衍生出非線性成份或從而使得射頻裝置中的射頻電路能有較佳的性能表現。此外，藉由設計電壓產生與諧波抑制器的電路結構，還可抑制射頻信號在電壓產生與諧波抑制器所產生的諧波，進而減少諧波對射頻電路的影響。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的 精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:射頻裝置
110:電壓產生與諧波抑制器
120:射頻電路
RFIN:共同端
S1:射頻信號
VNEG、VPEG:直流電壓

Claims (19)

  1. 一種射頻裝置，包括：一電壓產生與諧波抑制器，用以接收一射頻信號，以輸出相關於該射頻信號的至少一直流電壓，以及用以抑制該射頻信號在該電壓產生與諧波抑制器所產生的一諧波；以及一射頻電路，用以接收該射頻信號，以及用以根據該至少一直流電壓進行操作，其中該射頻電路包括：一第一電壓選擇電路，用以根據一第一直流電壓與一第一基準電壓產生一邏輯電路的一高準位供電電壓與該邏輯電路的一低準位供電電壓其中之一；其中該第一直流電壓的準位隨著該射頻信號的功率變化，而該第一基準電壓與該第一直流電壓的準位變化無關。
  2. 如請求項1所述的射頻裝置，其中該至少一直流電壓包括該第一直流電壓與一第二直流電壓；該射頻電路包括一射頻開關，該射頻電路用以根據該至少一直流電壓進行操作包括對該射頻開關進行截止操作；其中該射頻開關包括具有三重井結構的一N型金屬氧化物半導體電晶體或具有三重井結構的一P型金屬氧化物半導體電晶體；該第一直流電壓與該第二直流電壓對該N型金屬氧化物半導體電晶體的一PN接面施加反向偏壓以使該N型金屬氧化物半導體電晶體為截止狀態；或該第一直流電壓與該第二直流電壓對該P型 金屬氧化物半導體電晶體的一PN接面施加反向偏壓以使該P型金屬氧化物半導體電晶體為截止狀態。
  3. 如請求項1所述的射頻裝置，其中該至少一直流電壓包括該第一直流電壓；該射頻電路還包括：該邏輯電路，用以接收一控制信號並輸出一輸出信號；以及一射頻元件，用以接收該輸出信號，該輸出信號用以控制該射頻元件；其中該射頻電路用以根據該至少一直流電壓進行操作包括對該邏輯電路進行供電操作，該邏輯電路的該高準位供電電壓與該低準位供電電壓其中之一相關於該第一直流電壓。
  4. 如請求項3所述的射頻裝置，其中該第一直流電壓為該邏輯電路的該高準位供電電壓與該低準位供電電壓其中之一。
  5. 如請求項1所述的射頻裝置，其中該射頻電路還包括：一第一控制器，用以判斷該第一直流電壓與該第一基準電壓中具有較高電壓者，以控制該第一電壓選擇電路據以產生該高準位供電電壓。
  6. 一種射頻裝置，包括： 一電壓產生與諧波抑制器，用以接收一射頻信號，以輸出相關於該射頻信號的至少一直流電壓，以及用以抑制該射頻信號在該電壓產生與諧波抑制器所產生的一諧波；以及一射頻電路，用以接收該射頻信號，以及用以根據該至少一直流電壓進行操作，其中該至少一直流電壓包括一第二直流電壓；其中該射頻電路包括一邏輯電路，該邏輯電路的一高準位供電電壓與一低準位供電電壓其中之一相關於該第二直流電壓。
  7. 如請求項6所述的射頻裝置，其中該第二直流電壓為該邏輯電路的該高準位供電電壓與該低準位供電電壓其中之一。
  8. 如請求項6所述的射頻裝置，其中該射頻電路還包括：一第二電壓選擇電路，用以根據該第二直流電壓與一第二基準電壓產生該高準位供電電壓與該低準位供電電壓其中之一；其中該第二直流電壓的準位隨著該射頻信號的功率變化，而該第二基準電壓與該第二直流電壓的準位變化無關。
  9. 如請求項8所述的射頻裝置，其中該射頻電路還包括：一第二控制器，用以判斷該第二直流電壓與該第二基準電壓中具有較低電壓者，以控制該第二電壓選擇電路據以產生該低準位供電電壓。
  10. 一種電壓產生與諧波抑制器，包括：一第一電壓產生與諧波抑制電路，用以接收一射頻信號，以及用以抑制該射頻信號在該第一電壓產生與諧波抑制電路所產生的一第一偶次諧波；以及一第二電壓產生與諧波抑制電路，用以接收該射頻信號，以及用以抑制該射頻信號在該第一電壓產生與諧波抑制電路所產生的一第一奇次諧波；其中該第一電壓產生與諧波抑制電路以及該第二電壓產生與諧波抑制電路至少其中之一用以輸出相關於該射頻信號的至少一直流電壓。
  11. 如請求項10所述的電壓產生與諧波抑制器，其中該射頻信號經該第一電壓產生與諧波抑制電路執行一第一信號處理後於該第一電壓產生與諧波抑制電路的一輸入端形成一第一信號，該第一信號具有該第一奇次諧波。
  12. 如請求項11所述的電壓產生與諧波抑制器，其中該第一信號處理為該第一電壓產生與諧波抑制電路對該射頻信號執行整流，以產生一第一負半週信號與一第一正半週信號，該第一負半週信號與該第一正半週信號用以形成該第一信號。
  13. 如請求項11所述的電壓產生與諧波抑制器，其中該射頻信號經該第二電壓產生與諧波抑制電路執行一第二信號處理後於該第二電壓產生與諧波抑制電路的一節點形成一第二信號，該第二信號具有一第二奇次諧波。
  14. 如請求項13所述的電壓產生與諧波抑制器，其中該第二信號處理為該第二電壓產生與諧波抑制電路對該射頻信號執行整流，以產生一第二負半週信號與一第二正半週信號，該第二負半週信號與該第二正半週信號用以形成該第二信號。
  15. 如請求項13所述的電壓產生與諧波抑制器，其中該第二電壓產生與諧波抑制電路包括一相位調整電路，耦接於該第二電壓產生與諧波抑制電路的一輸入端與該第二電壓產生與諧波抑制電路的該節點之間，用以調整該第二信號的相位，以產生一第三信號。
  16. 如請求項15所述的電壓產生與諧波抑制器，其中該第三信號的相位與該第一信號的相位實質上相差180度。
  17. 如請求項15所述的電壓產生與諧波抑制器，其中該相位調整電路包括一T型網路、一π型網路或一傳輸線。
  18. 如請求項10所述的電壓產生與諧波抑制器，其中該至少一直流電壓包括一第一直流電壓與一第二直流電壓；該第一電壓產生與諧波抑制電路包括：一第一轉換電路，用以將該射頻信號轉換成該第一直流電壓；以及一第二轉換電路，用以將該射頻信號轉換成該第二直流電壓；其中該第一轉換電路與該第二轉換電路具有對應的電路結構，用以抑制該射頻信號在該第一電壓產生與諧波抑制電路所產生的 該第一偶次諧波。
  19. 如請求項18所述的電壓產生與諧波抑制器，其中該至少一直流電壓還包括一第三直流電壓與一第四直流電壓；該第二電壓產生與諧波抑制電路包括：一第三轉換電路，用以將該射頻信號轉換成該第三直流電壓；以及一第四轉換電路，用以將該射頻信號轉換成該第四直流電壓；其中該第三轉換電路與該第四轉換電路具有對應的電路結構，用以抑制該射頻信號在該第二電壓產生與諧波抑制電路所產生的一第二偶次諧波。
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