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TWI774083B - 開關電路 - Google Patents

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TWI774083B
TWI774083B TW109135401A TW109135401A TWI774083B TW I774083 B TWI774083 B TW I774083B TW 109135401 A TW109135401 A TW 109135401A TW 109135401 A TW109135401 A TW 109135401A TW I774083 B TWI774083 B TW I774083B
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Abstract

本案提供一種開關電路包含P型電晶體開關及第一P型控制電晶體。P型電晶體開關包含第一控制端、第一輸出端及第一輸入端，第一輸入端接收邏輯位準為一之第一輸入訊號。第一P型控制電晶體耦接第一輸入端及第一控制端。第一P型控制電晶體包含第二控制端，第二控制端接收邏輯位準為零之第二輸入訊號，以導通第一P型控制電晶體，第一P型控制電晶體於導通時傳輸第一輸入訊號至P型電晶體開關之第一控制端，以關閉P型電晶體開關。

Description

開關電路
本案是關於一種開關電路。
金屬氧化物半導體（MOS）是一種可以廣泛使用在類比電路與數位電路的電晶體。金屬氧化物半導體依照其通道極性的不同，可分為電子占多數的N通道型與電洞占多數的P通道型，通常分別稱為N型金屬氧化物半導體（NMOS）及P型金屬氧化物半導體（PMOS）。NMOS及PMOS皆可透過閘極（Gate）接收輸入訊號之邏輯位準為零或一以控制NMOS及PMOS之導通或關閉，其中，NMOS之閘極根據接收邏輯位準為一之輸入訊號導通，NMOS之閘極根據接收邏輯位準為零之輸入訊號關閉；PMOS之閘極根據接收邏輯位準為零之輸入訊號導通，PMOS之閘極根據接收邏輯位準為一之輸入訊號關閉。
當開關電路設置PMOS且開關電路之電源關閉時，基於PMOS的特性，PMOS之閘極之邏輯電位為零而使PMOS為導通狀態，PMOS無法完全關閉，因此導致寄生電路漏電及PMOS漏電，漏電電流可能從PMOS之源極（Source）漏電至基極（Body）或汲極（Drain）。
在一些實施例中，一種開關電路包含P型電晶體開關及第一P型控制電晶體。P型電晶體開關包含第一控制端、第一輸出端及第一輸入端，第一輸入端接收邏輯位準為一之第一輸入訊號。第一P型控制電晶體耦接第一輸入端及第一控制端。第一P型控制電晶體包含第二控制端，第二控制端接收邏輯位準為零之第二輸入訊號，以導通第一P型控制電晶體，第一P型控制電晶體於導通時傳輸第一輸入訊號至P型電晶體開關之第一控制端，以關閉P型電晶體開關。
請參照圖1，圖1為根據本案之開關電路之一實施例之電路示意圖。開關電路包含一P型金屬氧化物半導體場效電晶體（PMOS）作為開關電路中之其中一開關，以下稱為P型電晶體開關11。P型電晶體開關11包含一控制端（為方便描述，以下稱為第一控制端111）、一輸入端（以下稱為第一輸入端112）及一輸出端（以下稱為第一輸出端113），第一控制端111為P型電晶體開關11之閘極（Gate），第一輸入端112可為P型電晶體開關11之源極（Source），且第一輸出端113可為P型電晶體開關11之汲極（Drain）。P型電晶體開關11可根據第一控制端111接收之控制訊號之邏輯位準為零或一控制P型電晶體開關11導通或關閉，當第一控制端111接收邏輯位準為零之控制訊號時，P型電晶體開關11可導通，P型電晶體開關11傳遞第一輸入端112接收之輸入訊號，輸入訊號可自第一輸入端112傳輸至第一輸出端113；當第一控制端111接收邏輯位準為一之輸入訊號時，P型電晶體開關11則可關閉。其中，當開關電路之電源關閉時，位於第一控制端111之邏輯位準為零，此時P型電晶體開關11因導通，而位於開關電路外部之電流可根據如圖1所示之路徑P1自第一輸入端112漏電至第一輸出端113，或是根據路徑P2自第一輸入端112漏電至P型電晶體開關11之基極（Body）114。
為避免發生前述之漏電情形，請參照圖2，圖2係為根據本案之開關電路之另一實施例之電路示意圖。開關電路包含如圖1之P型電晶體開關11及一P型控制電晶體（以下稱為第一P型控制電晶體12），第一P型控制電晶體12耦接在P型電晶體開關11之第一輸入端112與第一控制端111之間，即第一P型控制電晶體12之源極耦接於第一輸入端112，第一P型控制電晶體12之汲極耦接於第一控制端111。第一P型控制電晶體12亦包含一控制端（以下稱為第二控制端121），第二控制端121為第一P型控制電晶體12之閘極。
當開關電路之電源關閉時，P型電晶體開關11之第一輸入端112接收邏輯位準為一之一第一輸入訊號S1，其中，第一輸入訊號S1為如上所述漏電之電流訊號，第一P型控制電晶體12之第二控制端121接收邏輯位準為零之輸入訊號（以下稱為第二輸入訊號S2），使第一P型控制電晶體12根據第二輸入訊號S2導通，在第一P型控制電晶體12導通時，於第一輸入端112接收之邏輯位準為一之第一輸入訊號S1，第一輸入訊號S1經由第一P型控制電晶體12傳輸至P型電晶體開關11之第一控制端111，即第一控制端111接收邏輯位準為一之一第一輸入訊號S1，使P型電晶體開關11根據第一輸入訊號S1之邏輯位準關閉，藉此，以阻絕於第一輸入端112接收之邏輯位準為一之第一輸入訊號S1經由P型電晶體開關11傳輸至第一輸出端113。
基此，於開關電路設置第一P型控制電晶體12耦接於P型電晶體開關11，並控制第一P型控制電晶體12導通，使邏輯位準為一之第一輸入訊號S1傳輸至P型電晶體開關11以關閉P型電晶體開關11，可消除開關電路之電源關閉時所產生之漏電現象，使當P型電晶體開關11之第一輸入端112接收為漏電電流訊號之第一輸入訊號S1時，可根據P型電晶體開關11關閉而完全隔絕第一輸入訊號S1傳輸至第一輸出端113，確保P型電晶體開關11於開關電路之電源關閉時確實關閉。
在一些實施例中，開關電路更包含N型電晶體開關13，N型電晶體開關13耦接於P型電晶體開關11之第一輸入端112與第一輸出端113之間，即N型電晶體開關13之汲極耦接於第一輸入端112，N型電晶體開關13之源極耦接於第一控制端111。N型電晶體開關13亦包含一控制端 （以下稱為第三控制端131），第三控制端131接收輸入反相訊號S3。其中，輸入反相訊號S3之邏輯位準與第一輸入訊號S1之邏輯位準互為反相，也就是說，當第一輸入訊號S1之邏輯位準為一時，輸入反相訊號S3之邏輯位準為零，N型電晶體開關13及P型電晶體開關11皆為關閉；當第一輸入訊號S1之邏輯位準為零時，輸入反相訊號S3之邏輯位準為一，N型電晶體開關13及P型電晶體開關11皆為導通。因此，N型電晶體開關13及P型電晶體開關11可共同形成一組互補式金屬氧化物場效電晶體（CMOS；Complementary MOS）開關。
在一些實施例中，開關電路更包含反相器2，反相器2用以作用於控制P型電晶體開關11及N型電晶體開關13之元件。請合併參照圖2及圖3，圖3係為根據圖1之開關電路之反相器2之一實施例之電路示意圖。反相器2耦接於N型電晶體開關13之第三控制端131與P型電晶體開關11之第一控制端111之間。反相器2包含一P型電晶體21及一N型電晶體22，P型電晶體21包含第四控制端211、第二輸入端213及第二輸出端212，第四控制端211為P型電晶體21之閘極，第二輸入端213可為P型電晶體21之源極，第二輸出端212可為P型電晶體21之汲極，N型電晶體22包含第六控制端221，第六控制端221可為N型電晶體22之閘極，其中，N型電晶體22與P型電晶體21串接，N型電晶體22之汲極耦接於P型電晶體21之第二輸出端212。第二輸出端212耦接於P型電晶體開關11之第一控制端111，即第一控制端111耦接於P型電晶體21與N型電晶體22之間。P型電晶體21之第四控制端211與N型電晶體22之第六控制端221相互耦接，並且第四控制端211及N型電晶體22共同耦接於N型電晶體開關13之第三控制端131，即第三控制端131耦接於第四控制端211與第六控制端221之間。
在一些實施例中，開關電路更包含另一P型控制電晶體（以下稱為第二P型控制電晶體23），第二P型控制電晶體23耦接在P型電晶體21之第四控制端211與第二輸出端212之間，第二P型控制電晶體23亦包含一控制端（以下稱為第五控制端231）。當開關電路之電源關閉時，P型電晶體21之第二輸入端213接收與第二控制端121相同之邏輯位準為零之第二輸入訊號S2，且因第一控制端111與第二輸出端212相互耦接，因此，P型電晶體21之第二輸出端212接收如上所述為漏電電流訊號之第一輸入訊號S1，即於P型電晶體開關11之第一輸入端112接收之第一輸入訊號S1，第一輸入訊號S1經由第一P型控制電晶體12及第一控制端111傳輸至第二輸出端212，使第二輸出端212接收第一輸入訊號S1。
第二P型控制電晶體23之第五控制端231接收與第二控制端121相同之為零之第二輸入訊號S2，使第二P型控制電晶體23根據第二輸入訊號S2導通，在第二P型控制電晶體23導通時，於P型電晶體21之第二輸出端212接收之邏輯位準為一之第一輸入訊號S1經由第二P型控制電晶體23傳輸至P型電晶體21之第四控制端211，即第四控制端211接收邏輯位準為一之第一輸入訊號S1，使P型電晶體21根據第一輸入訊號S1之邏輯位準關閉，藉此，以阻絕於第二輸出端212接收之邏輯位準為一之第一輸入訊號S1經由P型電晶體21傳輸至第二輸入端213。
在一些實施例中，開關電路更包含一電阻器31，電阻器31具有保護開關電路之作用，電阻器31耦接於P型電晶體開關11與第一P型控制電晶體12之間，即電阻器31之一端耦接於P型電晶體開關11之第一輸入端112，而電阻器31之另一端耦接於第一P型控制電晶體12之源極。
在一些實施例中，當開關電路之電源關閉時，為了防止P型電晶體開關11之第一控制端111之邏輯位準為零而導通，導致邏輯位準為一之第一輸入訊號S1可根據如圖1所示之路徑P2自第一輸入端112漏電至P型電晶體開關11之基極114，因此，P型電晶體開關11之基極114可設置為浮接（floating），使基極114之邏輯位準不為零。此外同理，第一P型控制電晶體12之基極122可設置為浮接、P型電晶體21之基極214可設置為浮接，以及第二P型控制電晶體23之基極232可設置為浮接，以防止邏輯位準為一之第一輸入訊號S1因第一P型控制電晶體12、P型電晶體21及第二P型控制電晶體23導通而分別漏電至第一P型控制電晶體12、P型電晶體21及第二P型控制電晶體23之基極122、214、232。
在一些實施例中，開關電路以一晶片實現，且晶片之輸入端與晶片之外部電路耦接。其中，第一輸入端112、第二輸入端213、第二控制端121及第五控制端231為晶片之輸入端，於第一輸入端112接收之第一輸入訊號S1來自晶片之外部電路，並且於第二輸入端213、第二控制端121及第五控制端231接收之第二輸入訊號S2亦來自晶片之外部電路。此外，第二輸出端212、控制端111、131、211、221位於晶片之內部電路，使用者無法直接設定於第二輸出端212、控制端111、131、211、221接收之輸入訊號S1、S2之邏輯位準，因此，為了完全關閉P型電晶體開關11及P型電晶體21，以防止來自外部電路為漏電電流之第一輸入訊號S1自P型電晶體開關11之第一輸入端112漏電至第一輸出端113及基極114，以及防止第一輸入訊號S1自P型電晶體21之第二輸出端212漏電至第二輸入端213及基極214，開關電路可藉由使用者於晶片外部電路設定之為零之第二輸入訊號S2，以及第一輸入端112接收之第一輸入訊號S1經由第一P型控制電晶體12傳輸第一輸入訊號S1至第一控制端111，以完全關閉P型電晶體開關11，並且，第一輸入訊號S1經由第一P型控制電晶體12、第一控制端111、第二輸出端212及第二P型控制電晶體23傳輸至第四控制端211，以完全關閉P型電晶體21。
綜上所述，設置P型控制電晶體耦接於開關電路之P型電晶體開關及P型電晶體，並控制P型控制電晶體導通以傳輸邏輯位準為一之輸入訊號至P型電晶體開關及P型電晶體，以關閉P型電晶體開關及P型電晶體，可阻隔在開關電路之電源關閉時所形成之自P型電晶體開關及P型電晶體之輸入端漏電至輸出端之路徑，以及阻隔自輸入端漏電至P型電晶體開關及P型電晶體之基極之路徑，以消除開關電路之電源關閉時所產生之漏電現象，使當P型電晶體開關及P型電晶體之輸入端接收漏電電流訊號之輸入訊號時，可確保P型電晶體開關確實關閉，而完全阻絕輸入訊號傳輸至P型電晶體開關之基極及輸出端。
雖然本案已以實施例揭露如上然其並非用以限定本案，任何所屬技術領域中具有通常知識者，在不脫離本案之精神和範圍內，當可作些許之更動與潤飾，故本案之保護範圍當視後附之專利申請範圍所界定者為準。
11:P型電晶體開關 111:第一控制端 112:第一輸入端 113:第一輸出端 114:基極 12:第一P型控制電晶體 121:第二控制端 122:基極 13:N型電晶體開關 131:第三控制端 2:反相器 21:P型電晶體 211:第四控制端 212:第二輸出端 213:第二輸入端 214:基極 22:N型電晶體 221:第六控制端 23:第二P型控制電晶體 231:第五控制端 232:基極 31:電阻器 P1:路徑 P2:路徑 S1:第一輸入訊號 S2:第二輸入訊號 S3:輸入反相訊號
[圖1]係為根據本案之開關電路之一實施例之電路示意圖。 [圖2]係為根據本案之開關電路之另一實施例之電路示意圖。 [圖3]係為根據圖1之開關電路之反相器之一實施例之電路示意圖。
11:P型電晶體開關
111:第一控制端
112:第一輸入端
113:第一輸出端
114:基極
12:第一P型控制電晶體
121:第二控制端
122:基極
13:N型電晶體開關
131:第三控制端
2:反相器
31:電阻器
S1:第一輸入訊號
S2:第二輸入訊號
S3:輸入反相訊號

Claims (9)

  1. 一種開關電路，包含：一P型電晶體開關，包含：一第一控制端；一第一輸出端；及一第一輸入端，用以接收邏輯位準為一之一第一輸入訊號，其中該P型電晶體開關之基極為浮接；及一第一P型控制電晶體，耦接該第一輸入端及該第一控制端，包含：一第二控制端，用以接收邏輯位準為零之一第二輸入訊號，以導通該第一P型控制電晶體，該第一P型控制電晶體於導通時傳輸該第一輸入訊號至該P型電晶體開關之該第一控制端，以關閉該P型電晶體開關；其中，該開關電路以一晶片實現，該第一控制端位於該晶片之內部，該第一輸入端及該第二控制端為該晶片之輸入端，該第一輸入訊號及該第二輸入訊號來自耦接該晶片之一外部電路。
  2. 如請求項1所述之開關電路，更包含：一N型電晶體開關，耦接該第一輸入端及該第一輸出端，包含：一第三控制端，用以接收一第一輸入反相訊號，該第一輸入反相訊號與該第一輸入訊號互為反相。
  3. 如請求項2所述之開關電路，該第三控制端位於該晶片之內部。
  4. 如請求項2所述之開關電路，更包含： 一反相器，耦接該第三控制端及該第一控制端，包含：一P型電晶體，包含：一第二輸入端，用以接收該第二輸入訊號；一第四控制端，耦接該第三控制端；及一第二輸出端，耦接該第一控制端，使該第一輸入訊號自該第一控制端傳輸至該第二輸出端；及一N型電晶體，耦接該第二輸出端；及一第二P型控制電晶體，耦接該第四控制端及該第二輸出端，包含：一第五控制端，用以接收邏輯位準為零之該第二輸入訊號，以導通該第二P型控制電晶體，該第二P型控制電晶體導通時傳輸該第一輸入訊號至該P型電晶體之該第四控制端，以關閉該P型電晶體。
  5. 如請求項4所述之開關電路，該開關電路以一晶片實現，該第一控制端及該第三控制端位於該晶片之內部，該第一輸入端、該第二輸入端、該第二控制端及該第五控制端為該晶片之輸入端，該第一輸入訊號及該第二輸入訊號來自耦接該晶片之一外部電路。
  6. 如請求項1所述之開關電路，更包含一電阻器，該電阻器耦接該N型電晶體開關及該第一輸入端。
  7. 如請求項1所述之開關電路，該第一P型控制電晶體之基極為浮接。
  8. 如請求項4所述之開關電路，該P型電晶體之基極為浮接。
  9. 如請求項4所述之開關電路，該第二P型控制電晶體之基極為浮接。
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