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TWI753700B - 電子封裝件及其製法 - Google Patents

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TWI753700B
TWI753700B TW109143885A TW109143885A TWI753700B TW I753700 B TWI753700 B TW I753700B TW 109143885 A TW109143885 A TW 109143885A TW 109143885 A TW109143885 A TW 109143885A TW I753700 B TWI753700 B TW I753700B
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conductor
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circuit
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郭家妤
戴瑞豐
姜亦震
江東昇
林長甫
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矽品精密工業股份有限公司
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Abstract

一種電子封裝件，係於電子元件之電極墊上形成寬度較大之導電體，以令線路層接觸該導電體，故於該電子元件與該線路層之相對位置發生偏移時，該線路層仍會接觸該導電體而得以電性連接該電子元件。

Description

電子封裝件及其製法
本發明係有關一種半導體結構，尤指一種電子封裝件及其製法。
隨著半導體技術的演進，半導體產品已開發出不同封裝產品型態，而為追求半導體封裝件之輕薄短小，因而發展出一種晶片級封裝件(chip scale package，簡稱CSP)，其特徵在於此種晶片級封裝件僅具有與晶片尺寸相等或略大的尺寸。
圖1A至圖1D係為習知半導體封裝件1之製法的剖面示意圖。
如圖1A所示，提供具有第一黏著層100a之第一承載件10a，且設置至少一半導體元件11於該第一黏著層100a上，並以模封(molding)方式形成一包覆層12以包覆該半導體元件11，其中，該半導體元件11係具有相對之作用面11a與非作用面11b，且該作用面11a上具有複數電極墊110，並使該半導體元件11以其作用面11a結合於該第一黏著層100a。
如圖1B所示，以研磨方式去除部份該包覆層12，以令該半導體元件11之非作用面11b外露於該包覆層12之第二表面12b。接著，於該包覆層12 之第二表面12b上接置具有第二黏著層100b之第二承載件10b，再移除該第一承載件10a及第一黏著層100a以外露於該包覆層12之第一表面12a。
如圖1C所示，形成一線路重佈層(redistribution layer，簡稱RDL)13於該包覆層12之第一表面12a與該半導體元件11之作用面11a上，且令該線路重佈層13之墊部130電性連接該半導體元件11之電極墊110。
如圖1D所示，移除該第二黏著層100b及該第二承載件10b，再進行切單製程，並可形成凸塊底下金屬構造(Under Bump Metallurgy，簡稱UBM)15於該線路重佈層13上，以供接置複數如銲球之導電元件17，其中，該UBM15包含有結合該線路重佈層13之黏附層、結合該黏附層之潤濕層與結合該潤濕層之保護層，該黏附層之材質係為鈦(Ti)、鉻(Cr)或鈦鎢(TiW)，該潤濕層之材質係為鎳(Ni)或銅(Cu)，該保護層之材質係為如金、銅等之低電阻金屬。
惟，習知半導體封裝件1之製法中，進行該線路重佈層13之製作時，常因精度問題，會造成其與該半導體元件11之相對位置發生對位錯誤，如於圖1A之製程中，該包覆層12可能擠壓該半導體元件11而使該半導體元件11位移，或於圖1C之製程中，該線路重佈層13於製作時所使用之圖案化光阻可能發生曝光顯影偏位，而導致該線路重佈層13之墊部130無法接觸該半導體元件11之電極墊110，如圖1C’所示，造成接線不良之問題。
因此，如何克服上述習知技術之缺失，已成目前亟欲解決的課題。
為解決上述習知技術之問題，本發明遂提出一種電子封裝件，係包括：包覆層；電子元件，係嵌埋於該包覆層中且具有複數電極墊；至少一導電體，係設於至少一該電極墊上並電性連接該電極墊，且該導電體係為金屬構造；以及線路層，係形成於該包覆層上且接觸該導電體。
本發明復提供一種電子封裝件之製法，係包括：提供至少一具有複數電極墊之電子元件；以包覆層包覆該電子元件，且形成至少一導電體於至少一該電極墊上，以令該導電體電性連接該電極墊，其中，該導電體係為金屬構造；以及形成線路層於該包覆層上，以令該線路層接觸該導電體。
前述之電子封裝件及其製法中，該電子元件係具有鈍化層，其具有外露該電極墊之開口區。例如，該導電體之佈設區域之最外緣與該開口區之邊緣的距離係大於或等於10微米。
前述之電子封裝件及其製法中，該導電體之佈設區域係大於該電極墊之佈設區域。
前述之電子封裝件及其製法中，該導電體係包含有複數金屬層。
前述之電子封裝件及其製法中，該線路層之佈設區域係大於該導電體之佈設區域。
前述之電子封裝件及其製法中，該導電體之製程係包括：先形成該導電體於該電極墊上，再以該包覆層一併包覆該電子元件與該導電體，使該導電體埋設於該包覆層中。
前述之電子封裝件及其製法中，該導電體之製程係包括：先於該包覆層上形成介電層，再於該介電層上形成外露該電極墊之開口，之後將該導電體形成於該開口中，以令該導電體接觸該電極墊，使該導電體埋設於該介電層中。例如，該開口之寬度係大於該電極墊之寬度。
前述之電子封裝件及其製法中，該線路層與該導電體係一體成形。
前述之電子封裝件及其製法中，復包括於該線路層上形成複數電性連接該線路層之導電元件。
前述之電子封裝件及其製法中，復包括於該包覆層與該線路層上形成線路結構，且該線路結構電性連接該線路層。
由上可知，本發明之電子封裝件及其製法，主要藉由該導電體之設計，以於該電子元件與該線路層之相對位置發生偏移時，該線路層仍會接觸該導電體而得以電性連接該電子元件，故相較於習知技術，本發明能避免該電子封裝件因該電子元件位移而造成接線不良之問題，進而能避免終端產品失效或廢品之問題。
1:半導體封裝件
10a:第一承載件
10b:第二承載件
100a:第一黏著層
100b:第二黏著層
11:半導體元件
11a,21a:作用面
11b,21b:非作用面
110,210:電極墊
12,22:包覆層
12a,22a:第一表面
12b,22b:第二表面
13,261:線路重佈層
130:墊部
15:凸塊底下金屬構造
17,27:導電元件
2,2’,3,4:電子封裝件
20:承載板
200:離形層
21:電子元件
211:鈍化層
212:開口區
23:線路層
23a:導電跡線
230:電性連接墊
24:介電層
240,440:開口
25,35,45:導電體
251:第一金屬層
252:第二金屬層
253:第三金屬層
26:線路結構
260:絕緣層
28:絕緣保護層
280:開孔
D,R,W:寬度
L1,L2,L3:長度
S:切割路徑
t:距離
圖1A至圖1D係為習知半導體封裝件之製法之剖視示意圖。
圖1C’係為圖1C之局部上視平面示意圖。
圖2A至圖2G係為本發明之電子封裝件之製法之第一實施例的剖視示意圖。
圖2E’係為圖2E之局部放大圖。
圖2F’係為圖2F之局部上視平面示意圖。
圖2G’係為圖2G之另一實施例之剖視示意圖。
圖3A至圖3C係為本發明之電子封裝件之製法之第二實施例的剖視示意圖。
圖4A至圖4B係為本發明之電子封裝件之製法之第三實施例的剖視示意圖。
圖4A’係為圖4A之局部上視平面示意圖。
圖4C係為圖4B之其中一態樣之局部上視平面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當視為本發明可實施之範疇。
圖2A至圖2G係為本發明之電子封裝件2之製法之第一實施例的剖視示意圖。
如圖2A所示，將至少一電子元件21設於一承載板20上。
於本實施例中，該電子元件21係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該電子元件21係為半導體晶片，其具有相對之作用面21a 與非作用面21b，且其作用面21a上具有複數電極墊210，並以其作用面21a設於該承載板20上。
再者，該作用面21a上可形成一鈍化層211，如氮化矽(SiN)材，其具有複數外露該些電極墊210之開口區212，如圖2E’所示。例如，該鈍化層211覆蓋於該電極墊210之部分表面上，但於其它實施例中，該鈍化層211之表面可齊平該電極墊210之表面。應可理解地，有關鈍化層之材質種類與配置態樣均繁多，並不限於上述。
又，該承載板20係例如為半導體材質(如矽或玻璃)之板體，其上可依需求形成有一離形層200(或黏著層)，以供該電子元件21之作用面21a結合該離形層200。
如圖2B所示，形成一包覆層22於該承載板20上，以令該包覆層22包覆該電子元件21。
於本實施例中，該包覆層22係具有相對之第一表面22a與第二表面22b，且其以第一表面22a結合該離形層200。例如，該包覆層22係為絕緣材，如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該承載板20上。
再者，於其它實施例中(圖未示)，可藉由整平製程，使該包覆層22之第二表面22b齊平該電子元件21之非作用面21b。例如，該整平製程係藉由研磨方式，移除該電子元件21之部分材質與該包覆層22之部分材質。
如圖2C所示，移除該承載板20與離形層200，以露出該電子元件21之作用面21a及該包覆層22之第一表面22a，且該包覆層22之第一表面22a齊平該電子元件21之作用面21a。
如圖2D所示，於該包覆層22之第一表面22a及電子元件21之作用面21a(或鈍化層211)上形成一介電層24，並於該介電層24上形成複數對應外露出各該電極墊210之開口240。
於本實施例中，該開口240之寬度可一致或不一致(如錐狀或其它適當形狀)。
如圖2E所示，於各該開口240中形成導電體25，以令該些導電體25電性連接該電極墊210。
於本實施例中，該導電體25係為金屬構造，其可包含有少一金屬層，如鈦(Ti)、鉻(Cr)或鈦鎢(TiW)、鎳(Ni)、銅(Cu)、金或其組合。例如，該導電體25可為凸塊底下金屬構造(Under Bump Metallurgy，簡稱UBM)形式，如圖2E’所示，其包含有結合該電極墊210之第一金屬層251、結合該第一金屬層251之第二金屬層252及結合該第二金屬層252之第三金屬層253，其中，該第一金屬層251之材質係為鈦(Ti)、鉻(Cr)或鈦鎢(TiW)，且該第二金屬層252之材質係為鎳(Ni)或銅(Cu)，而該第三金屬層253之材質係為金(Au)或銅。應可理解地，有關該UBM之態樣繁多，如單一金屬層，並不限於上述。
再者，該導電體25之佈設區域(如寬度R)係大於該電極墊210之佈設區域(如寬度D)。例如，該導電體25之佈設區域之最外緣與該鈍化層211之開口區212的開口邊緣之距離t係大於或等於10微米(um)(即t≧10um)，如圖2E’所示，最佳為12um。
如圖2F所示，於該介電層24上進行線路重佈層(Redistribution layer，簡稱RDL)製程，以於該介電層24上形成一線路層23。
於本實施例中，該線路層23係以電鍍銅材方式製作，其包含複數導電跡線23a及設於該導電跡線23a其中一端處之電性連接墊230，如圖2F’所示，以令該電性連接墊230接觸該導電體25而電性連接該電極墊210。
再者，該線路層23之佈設區域(如該導電跡線23a含其兩端處之長度L，如圖2F’所示之三線段之長度L1,L2,L3之總和，即L=L1+L2+L3)係大於該導電體25之佈設區域(如寬度R)。
如圖2G所示，於該介電層24及該線路層23上形成一絕緣保護層28，並使該絕緣保護層28形成複數外露出部分該線路層23之開孔280，以植設複數如銲球之導電元件27於該線路層23上。
於本實施例中，可沿如圖2F所示之切割路徑S進行切單製程，以獲取該電子封裝件2，以於後續製程中，可藉由該些導電元件27接置於一如電路板之電子裝置(圖未示)上。
再者，於另一實施例中，如圖2G’所示之電子封裝件2’，可依需求，形成一線路結構26於該介電層24及該線路層23上，且令該線路結構26電性連接該線路層23。例如，該線路結構26係包括至少一絕緣層260、及設於該絕緣層260上之線路重佈層(RDL)261，且可將該絕緣保護層28設於最外層之絕緣層260上，並於最外層之線路重佈層261上形成該些導電元件27，以令該些導電元件27電性連接該線路重佈層261，其中，形成該線路重佈層261之材質係為銅，且形成該絕緣層260之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材。
因此，本發明之製法，主要藉由先於該電子元件21之電極墊210上形成寬度R較大之導電體25，再形成該線路層23，以於該電子元件21與該線路層23之相對位置發生偏移時，該線路層23之電性連接墊230仍會接觸該導電體25而得以電性連接該電子元件21，故相較於習知技術，本發明能避免該電子封裝件2,2’因該電子元件21位移而造成接線不良之問題，即該線路層23與該電極墊210不會導電不良，進而能避免終端產品失效或廢品之問題。
再者，藉由控制該導電體25之佈設區域(或寬度R)，如該距離t大於或等於10um(最佳為t=12um)，亦可避免因該電子元件21偏位(shift)而造成接線不良之問題。
圖3A至圖3C係為本發明之電子封裝件3之製法之第二實施例的剖視示意圖。本實施例與第一實施例之差異在於該導電體25之製程順序，其它製程大致相同，故以下不再贅述相同處。
如圖3A所示，於該電子元件21之電極墊210上形成導電體35。接著，該電子元件21以其作用面21b上之導電體35設於該承載板20之離形層200上，以令該導電體35局部(或完全)嵌入該離形層200中。
如圖3B所示，接續圖2B至圖2C所示之製程，形成該包覆層22，以包覆該電子元件21與該導電體35，再移除該承載板20與離形層200，以外露該包覆層22之第一表面22a與該導電體35，使該導電體35局部(或完全)凸出該包覆層22之第一表面22a。
如圖3C所示，接續圖2D至圖2G所示之製程，形成該介電層24與該線路層23於該包覆層22之第一表面22a上，且於該介電層24及該線路層23上形成一絕緣保護層28與複數導電元件27，並進行切單製程，以獲取該電子封裝件3。
因此，本發明之製法，主要藉由該電極墊210上形成有較該電極墊210寬大之導電體35之設計，以於該電子元件21與該線路層23之相對位置發生偏移時，該線路層23仍會接觸該導電體35而得以電性連接該電子元件21，故相較於習知技術，本發明之製法能避免該電子封裝件因該電子元件21位移而造成接線不良之問題，即該線路層23與該電極墊210不會導電不良，進而能避免終端產品失效或廢品之問題。
再者，藉由控制該導電體35之佈設區域，亦可避免因該電子元件21偏位而造成接線不良之問題。
圖4A至圖4B係為本發明之電子封裝件4之製法之第三實施例的剖視示意圖。本實施例與第一實施例之差異在於介電層開口之製程，其它製程大致相同，故以下不再贅述相同處。
如圖4A所示，於圖2D之製程中，令該介電層24形成複數對應各該電極墊210之開口440。
於本實施例中，該開口440之寬度W係大於該電極墊210之寬度D，如圖4A’所示，以令該電極墊210及其周圍之作用面21a外露於該開口440。
如圖4B所示，接續圖2F至圖2G所示之製程，於該介電層24上形成一線路層23，且於該開口440中形成導電體45，以令該線路層23與該導電體45一體成形。之後，於該包覆層22及該線路層23上形成一絕緣保護層28與複數導電元件27，並進行切單製程，以獲取該電子封裝件4。
於本實施例中，由於該線路層23與該導電體45一體成形，故可節省製作時間，以降低製作成本。
因此，本發明之製法，主要藉由該介電層24形成較寬之開口440，即增加該開口440之寬度W(或該導電體45之佈設區域)，以於該開口440與該電極墊210之相對位置發生偏差時，如圖4C所示，該開口440仍會外露出該電極墊210之部分表面，使該導電體45仍會接觸該電極墊210，因而該線路層23得以電性連接該電子元件21，故相較於習知技術，本發明之製法能避免該電子封裝件因該線路層23於製作時所使用之圖案化光阻之曝光顯影偏位而造成接線不良之問題，進而能避免終端產品失效或廢品之問題。
再者，藉由增加該導電體45之佈設區域，亦可避免因該電子元件21偏位而造成接線不良之問題。
本發明復提供一種電子封裝件2,2’,3,4，係包括：一包覆層22、一電子元件21、至少一導電體25,35,45以及一線路層23。
所述之包覆層22係具有相對之第一表面22a與第二表面22b。
所述之電子元件21係嵌埋於該包覆層22中，並外露出該包覆層22之第一表面22a，且具有複數電極墊210。
所述之導電體25,35,45係設於至少一該電極墊210上並電性連接該電極墊210，其中，該導電體25,35,45係為金屬構造。
所述之線路層23係設於該包覆層22之第一表面22a上以接觸該導電體25,35,45。
於一實施例中，該電子元件21係具有一鈍化層211，其具有複數外露該複數電極墊210之開口區212。例如，該導電體25,35之佈設區域之最外緣與該開口區212之邊緣的距離t係大於或等於10微米。
於一實施例中，該導電體25,35,45之佈設區域(如寬度R)係大於該電極墊210之佈設區域(如寬度D)。
於一實施例中，該導電體25,35係包含有第一、第二及第三金屬層251,252,253。
於一實施例中，該線路層23之佈設區域(如長度L)係大於該導電體25,35,45之佈設區域(如寬度R)。
於一實施例中，該導電體35係埋設於該包覆層22中。
於一實施例中，所述之電子封裝件2,2’,4復包括形成於該包覆層22之第一表面22a上之介電層24，以令該導電體25,45埋設於該介電層24中。例如，該介電層24係具有至少一開口440，其寬度W係大於該電極墊210之寬度D。
於一實施例中，該線路層23與該導電體45係一體成形。
於一實施例中，所述之電子封裝件2,2’,3,4復包括複數設於該線路層23上且電性連接該線路層23之導電元件27。
於一實施例中，所述之電子封裝件2’復包括設於該包覆層22之第一表面22a與該線路層23上之線路結構26，且該線路結構26電性連接該線路層23。
綜上所述，本發明之電子封裝件及其製法中，係藉由該導電體之設計，以於該電子元件之位置偏移時，該線路層仍會接觸該導電體而得以電性連接該電子元件，故本發明能避免該電子封裝件因該電子元件位移而造成接線不良之問題，進而避免終端產品失效或廢品之問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
21:電子元件
21a:作用面
21b:非作用面
22:包覆層
23:線路層
24:介電層
25:導電體
27:導電元件
28:絕緣保護層
280:開孔

Claims (20)

  1. 一種電子封裝件，係包括：包覆層；具有開口之介電層，係直接形成於該包覆層上；電子元件，係嵌埋於該包覆層中且具有複數電極墊，以令該電極墊外露於該開口外，其中，該開口之寬度係大於該電極墊之寬度；至少一導電體，係設於至少一該電極墊上並電性連接該電極墊，且該導電體埋設於該介電層之該開口中，其中，該導電體係為金屬構造；以及線路層，係形成於該介電層上且接觸該導電體。
  2. 如請求項1所述之電子封裝件，其中，該電子元件係具有鈍化層，且該鈍化層具有外露該電極墊之開口區。
  3. 如請求項2所述之電子封裝件，其中，該導電體之佈設區域之最外緣與該開口區之邊緣的距離係大於或等於10微米。
  4. 如請求項1所述之電子封裝件，其中，該導電體之佈設區域係大於該電極墊之佈設區域。
  5. 如請求項1所述之電子封裝件，其中，該導電體係包含有複數金屬層。
  6. 如請求項1所述之電子封裝件，其中，該線路層之佈設區域係大於該導電體之佈設區域。
  7. 如請求項1所述之電子封裝件，其中，該導電體係埋設於該包覆層中。
  8. 如請求項1所述之電子封裝件，其中，該線路層與該導電體係一體成形。
  9. 如請求項1所述之電子封裝件，復包括複數設於該線路層上且電性連接該線路層之導電元件。
  10. 如請求項1所述之電子封裝件，復包括設於該包覆層與該線路層上之線路結構，且該線路結構電性連接該線路層。
  11. 一種電子封裝件之製法，係包括：提供至少一具有複數電極墊之電子元件；以包覆層包覆該電子元件，且於該包覆層上直接形成具有開口之介電層，以令該電極墊外露於該開口外，其中，該開口之寬度係大於該電極墊之寬度；形成至少一導電體於該介電層之該開口中及至少一該電極墊上，以令該導電體電性連接該電極墊，其中，該導電體係為金屬構造；以及形成線路層於該介電層上，以令該線路層接觸該導電體。
  12. 如請求項11所述之電子封裝件之製法，其中，該電子元件係具有鈍化層，且該鈍化層具有外露該電極墊之開口區。
  13. 如請求項12所述之電子封裝件之製法，其中，該導電體之佈設區域之最外緣與該開口區之邊緣的距離係大於或等於10微米。
  14. 如請求項11所述之電子封裝件之製法，其中，該導電體之佈設區域係大於該電極墊之佈設區域。
  15. 如請求項11所述之電子封裝件之製法，其中，該導電體係包含有複數金屬層。
  16. 如請求項11所述之電子封裝件之製法，其中，該線路層之佈設區域係大於該導電體之佈設區域。
  17. 如請求項11所述之電子封裝件之製法，其中，該導電體之製程係包括：先形成該導電體於該電極墊上，再以該包覆層同時包覆該電子元件與該導電體。
  18. 如請求項11所述之電子封裝件之製法，其中，該線路層與該導電體係一體成形。
  19. 如請求項11所述之電子封裝件之製法，復包括於該線路層上形成複數電性連接該線路層之導電元件。
  20. 如請求項11所述之電子封裝件之製法，復包括於該包覆層與該線路層上形成線路結構，且令該線路結構電性連接該線路層。
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