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TWI683418B - 動態隨機存取記憶體及其製造、寫入與讀取方法 - Google Patents

動態隨機存取記憶體及其製造、寫入與讀取方法 Download PDF

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TWI683418B
TWI683418B TW107121850A TW107121850A TWI683418B TW I683418 B TWI683418 B TW I683418B TW 107121850 A TW107121850 A TW 107121850A TW 107121850 A TW107121850 A TW 107121850A TW I683418 B TWI683418 B TW I683418B
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華邦電子股份有限公司
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Abstract

一種動態隨機存取記憶體及其製造、寫入與讀取方法，其中上述動態隨機存取記憶體包括基底、位元線、側壁結構與內連線結構。位元線設置於基底上。側壁結構設置於位元線的側壁上。側壁結構包括第一絕緣層、第二絕緣層與屏蔽導體層。第一絕緣層設置於位元線的側壁上。第二絕緣層設置於第一絕緣層上。屏蔽導體層設置於第一絕緣層與第二絕緣層之間。內連線結構電性連接於屏蔽導體層。上述動態隨機存取記憶體及其製造、寫入與讀取方法可有效地降低位元線的寄生電容。

Description

動態隨機存取記憶體及其製造、寫入與讀取方法
本發明是有關於一種記憶體及其製造、寫入與讀取方法，且特別是有關於一種動態隨機存取記憶體及其製造、寫入與讀取方法。
隨著動態隨機存取記憶體設計的尺寸不斷縮小，半導體裝置不斷的往高積集度發展，動態隨機存取記憶體的效能會受到位元線的寄生電容的影響。因此，如何有效地降低位元線的寄生電容成為本領域重要的研究課題。
本發明提供一種動態隨機存取記憶體及其製造、寫入與讀取方法，其可有效地降低位元線的寄生電容。
本發明提出一種動態隨機存取記憶體，包括基底、位元線、側壁結構與內連線結構。位元線設置於基底上。側壁結構設置於位元線的側壁上。側壁結構包括第一絕緣層、第二絕緣層與屏蔽導體層。第一絕緣層設置於位元線的側壁上。第二絕緣層設置於第一絕緣層上。屏蔽導體層設置於第一絕緣層與第二絕緣層之間。內連線結構電性連接於屏蔽導體層。
本發明提出一種動態隨機存取記憶體的製造方法，包括以下步驟。於基底上形成位元線。於位元線的側壁上形成側壁結構。側壁結構包括第一絕緣層、第二絕緣層與屏蔽導體層。第一絕緣層設置於位元線的側壁上。第二絕緣層設置於第一絕緣層上。屏蔽導體層設置於第一絕緣層與第二絕緣層之間。形成電性連接於屏蔽導體層的內連線結構。
本發明提出一種動態隨機存取記憶體的寫入方法。第一邏輯位準的寫入方法包括以下步驟。對屏蔽導體層施加第一屏蔽電壓。對位元線施加位元線高位準電壓。第一屏蔽電壓大於或等於位元線高位準電壓。對字元線施加第一字元線操作電壓。第二邏輯位準的寫入方法包括以下步驟。對屏蔽導體層施加第二屏蔽電壓。對位元線施加位元線低位準電壓。第二屏蔽電壓小於或等於位元線低位準電壓。對字元線施加第二字元線操作電壓。
本發明提出一種動態隨機存取記憶體的讀取方法，包括以下步驟。在進行讀取之前，對位元線施加等化電壓，且對屏蔽導體層施加屏蔽電壓，其中等化電壓與屏蔽電壓分別小於位元線高位準電壓且大於位元線低位準電壓。位元線高位準電壓為儲存第一邏輯位準時施加於位元線的電壓。位元線低位準電壓為儲存第二邏輯位準時施加於位元線的電壓。對字元線施加字元線操作電壓，以對動態隨機存取記憶體進行讀取。
基於上述，在本發明所提出的動態隨機存取記憶體及其製造、寫入與讀取方法中，可藉由屏蔽導體層降低位元線的寄生電容，進而可減少電阻電容延遲(RC-delay)的情況，而可具有足夠的感測裕度(sensing margin)。藉此，動態隨機存取記憶體可具有較高的可靠度，且有利於應用在低功率的動態隨機存取記憶體結構中。此外，本發明所提出的動態隨機存取記憶體的製造方法可輕易地與現有製程進行整合。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1J為本發明一實施例的動態隨機存取記憶體的製造流程剖面圖。圖2A至圖2J為沿著圖1A至圖1J中的A-A’剖面線的剖面圖。圖3A至圖3J為沿著圖1A至圖1J中的B-B’剖面線的剖面圖。圖4A至圖4J為沿著圖1A至圖1J中的C-C’剖面線的剖面圖。圖5A至圖5J為沿著圖1A至圖1J中的D-D’剖面線的剖面圖。在圖1A至圖1J的上視圖中，為了清楚說明各構件之間的關係，省略圖2A至圖5J的剖面圖中的部分構件，且僅繪示出側壁結構的部分輪廓。
請參照圖1A、圖2A、圖3A、圖4A與圖5A，可於基底100中形成多個隔離結構(如隔離結構102a與隔離結構102b)，而定義出多個主動區AA。基底100例如是矽基底。隔離結構102a與隔離結構102b的材料例如是氧化矽。隔離結構102a與隔離結構102b例如是藉由淺溝渠隔離結構製程所製作而成。
在此實施例中，位於隔離結構102b的兩側的主動區AA的上視圖案可具有不同的延伸方向，但本發明並不以此為限。舉例來說，位於隔離結構102b的一側的主動區AA的上視圖案可在正斜率的方向D1上延伸，且位於隔離結構102b的另一側的主動區AA的上視圖案可在負斜率的方向D2上延伸。在另一實施例中，位於隔離結構102b的兩側的主動區AA的上視圖案亦可具有相同的延伸方向。
接著，可形成字元線WL。字元線WL例如是形成在基底100中的埋入式字元線，但本發明並不以此為限。字元線WL可沿著方向D3延伸。此外，字元線WL可藉由介電層(未示出)與基底100電性絕緣。字元線WL的材料例如是鎢、鋁、銅或其組合。
然後，在主動區AA中，於字元線WL的一側與另一側的基底100中分別形成摻雜區104與摻雜區106。摻雜區104與摻雜區106的形成方法例如是離子植入法。
接下來，於基底100上形成介電層108。介電層108的材料例如是氧化矽。介電層108的形成方法例如是化學氣相沉積法。
之後，於介電層108中形成暴露出摻雜區104的開口110。開口110的形成方法例如是對介電層108進行微影製程與蝕刻製程。
請參照圖1B、圖2B、圖3B、圖4B與圖5B，於基底100上形成位元線BL，如位元線BL可形成在介電層108上。位元線BL可沿著方向D4延伸，而使得字元線WL與位元線BL可彼此相交。此外，字元線WL與位元線BL可藉由介電材料(如，介電層108)而彼此電性絕緣。位元線BL可為單層結構或多層結構。在此實施例中，位元線BL是以多層結構為例來進行說明。位元線BL可包括導體層112與導體層114。導體層112例如是摻雜多晶矽層。導體層114例如是鎢/氮化鈦/鈦(W/TiN/Ti)的組合層。
位元線BL電性連接於摻雜區104。舉例來說，部分位元線BL可填入開口110中，而電性連接於摻雜區104。亦即，填入開口110中的位元線BL可以作為接觸窗，但本發明並不以此為限。在其他實施例中，亦可另外形成用以電性連接位元線BL與摻雜區104的接觸窗。此外，可於位元線BL上依序形成硬罩幕層116與頂蓋層118。硬罩幕層116的材料例如是氮化矽。頂蓋層118的材料例如是氧化矽。
舉例來說，導體層112、導體層114、硬罩幕層116與頂蓋層118的形成方法可包括以下步驟。於介電層108上依序形成第一導體材料層(未示出)、第二導體材料層(未示出)、硬罩幕材料層(未示出)與頂蓋材料層(未示出)。接著，對頂蓋材料層、硬罩幕材料層、第二導體材料層與第一導體材料層進行微影與蝕刻製程。
以下，在圖1C至圖1J中，除了需要進行說明的構件之外，省略被其他膜層所覆蓋的構件。
請參照圖1C、圖2C、圖3C、圖4C與圖5C，可依序於位元線BL上共形地形成絕緣材料層120與屏蔽導體材料層122。絕緣材料層120的材料例如是氮化矽。絕緣材料層120的形成方法例如是化學氣相沉積法。屏蔽導體材料層122的材料例如是金屬或摻雜多晶矽。在此實施例中，屏蔽導體材料層122的材料是以氮化鈦為例來進行說明。屏蔽導體材料層122的形成方法例如是化學氣相沉積法或物理氣相沉積法。
請參照圖1D、圖2D、圖3D、圖4D與圖5D，對屏蔽導體材料層122與絕緣材料層120進行回蝕刻製程，而分別形成屏蔽導體層122a與絕緣層120a。此外，在上述回蝕刻製程中，可同時移除部分或全部頂蓋層118。回蝕刻製程例如是乾式蝕刻製程。
接著，可於位元線BL上共形地形成覆蓋屏蔽導體層122a與絕緣層120a的絕緣材料層124。絕緣材料層124的材料例如是氮化矽。絕緣材料層124的形成方法例如是化學氣相沉積法。
然後，可於位元線BL兩側的絕緣材料層124上形成介電層126。介電層126的材料例如是氧化矽。在一實施例中，介電層126的形成方法可包括以下步驟。首先，可藉由旋轉塗佈法形成覆蓋絕緣材料層124的介電材料層(未示出)，且可對介電材料層進行回火製程。接著，可利用位於位元線BL上方的絕緣材料層124作為研磨終止層，對介電材料層進行化學機械研磨製程。
接下來，可形成覆蓋絕緣材料層124與介電層126的頂蓋層128。頂蓋層128的材料例如是氧化矽。頂蓋層128的形成方法例如是化學氣相沉積法。
請參照圖1E、圖2E、圖3E、圖4E與圖5E，於頂蓋層128上形成圖案化光阻層130。圖案化光阻層130可暴露出位於摻雜區106上方的部分頂蓋層128。圖案化光阻層130例如是藉由進行微影製程而形成。
接著，可移除圖案化光阻層130所暴露出的頂蓋層128、介電層126、絕緣材料層124與介電層108，而形成暴露出摻雜區106的開口132。此外，在形成開口132的過程中，可能會移除部分摻雜區106。
請參照圖1F、圖2F、圖3F、圖4F與圖5F，移除圖案化光阻層130。接著，於開口132中形成導體層134。導體層134的材料例如是摻雜多晶矽或金屬。在此實施例中，導體層134的材料是以摻雜多晶矽為例來進行說明。導體層134的形成方法例如是先形成填滿開口132的導體材料層(未示出)，再藉由化學機械研磨製程移除開口132以外的導體材料層。此外，在移除部分導體材料層的製程中，可同時移除部分絕緣材料層124而形成絕緣層124a，且可同時移除頂蓋層128、部分介電層126、頂蓋層118、部分屏蔽導體層122a與部分絕緣層120a。此外，在移除部分導體材料層的製程中，可能會移除部分硬罩幕層116。
藉此，於位元線BL的側壁上形成側壁結構136。側壁結構136包括絕緣層120a、絕緣層124a與屏蔽導體層122a。絕緣層120a設置於位元線BL的側壁上。絕緣層124a設置於絕緣層120a上。屏蔽導體層122a設置於絕緣層120a與絕緣層124a之間。在此實施例中，雖然側壁結構136是以上述方法形成，但本發明並不以此為限。
請參照圖1G、圖2G、圖3G、圖4G與圖5G，可對導體層134進行回蝕刻製程，以移除部分導體層134。回蝕刻製程例如是乾式蝕刻製程。
接著，可於導體層134上形成間隙壁138。間隙壁138的材料例如是氮化矽。間隙壁138的形成方法例如是先於導體層134上共形地形成間隙壁層(未示出)，再對間隙壁層進行回蝕刻製程。間隙壁層的形成方法例如是化學氣相沉積法。回蝕刻製程例如是乾式蝕刻製程。然後，可利用間隙壁138作為罩幕，移除未被間隙壁138所覆蓋的導體層134，而形成接觸窗134a。部分導體層134的移除方法例如是乾式蝕刻法。
請參照圖1H、圖2H、圖3H、圖4H與圖5H，可於側壁結構136、硬罩幕層116與接觸窗134a上依序形成硬罩幕層140與圖案化光阻層142。圖案化光阻層142例如是藉由進行微影製程而形成。硬罩幕層140的材料例如是氮化矽。硬罩幕層140的形成方法例如是化學氣相沉積法。
接著，可利用圖案化光阻層142作為罩幕，移除位於位元線BL的未端位置的部分硬罩幕層140，而形成暴露出遮蔽導體層122a的開口144。在移除部分硬罩幕層140的製程中，可同時移除部分硬罩幕層116與部分側壁結構136。部分硬罩幕層140的移除方法例如是乾式蝕刻法。
請參照圖1I、圖2I、圖3I、圖4I與圖5I，移除圖案化光阻層142。接著，可於側壁結構136、硬罩幕層116與接觸窗134a上形成圖案化光阻層146，且圖案化光阻層146填入開口144中。圖案化光阻層146例如是藉由進行微影製程而形成。
接著，可利用圖案化光阻層146作為罩幕，移除位於位元線BL的另一未端位置的部分硬罩幕層140，而形成開口148。部分硬罩幕層140的移除方法例如是乾式蝕刻法。開口148與開口144可沿著方向D3交錯排列。然後，可利用圖案化光阻層146作為罩幕，移除部分硬罩幕層116，而使得開口148暴露出位元線BL。部分硬罩幕層116的移除方法例如是乾式蝕刻法。
請參照圖1J、圖2J、圖3J、圖4J與圖5J，移除圖案化光阻層146。接著，可形成電性連接於屏蔽導體層122a的內連線結構150，且可形成電性連接於位元線BL的內連線結構152。內連線結構150與位元線BL可藉由介電材料(如，硬罩幕層116)而彼此電性絕緣。內連線結構150的形成方法例如是在位元線BL的末端位置，進行金屬內連線製程。內連線結構152的形成方法例如是在位元線BL的另一末端位置，進行金屬內連線製程。
內連線結構150可包括接觸窗154與導線156。接觸窗154設置於開口144中，且導線156設置於接觸窗154上。內連線結構152可包括接觸窗158與導線160。接觸窗158設置於開口148中，且導線160設置於接觸窗158上。接觸窗154與接觸窗158可沿著方向D3交錯排列。接觸窗154與接觸窗158可分別位於同一條位元線BL的一末端與另一末端。導線156與導線160可分別沿著方向D3與方向D4延伸。接觸窗154與接觸窗158例如是鎢/氮化鈦(W/TiN)的組合層。導線156與導線160例如是鎢/氮化鎢(W/WN)的組合層。
然後，可於硬罩幕層140上形成覆蓋內連線結構152的介電層162。介電層162的材料例如是氧化矽。介電層162的形成方法例如是化學氣相沉積法。
接下來，可於介電層162中形成電性連接於摻雜區106的電容結構164。電容結構164可藉由接觸窗134a而電性連接於摻雜區106。在形成電容結構164的製程中，會移除部分硬罩幕層140與間隙壁138。在此實施例中，電容結構164僅為示意性的繪示，本發明並不以此為限。所屬技術領域具有通常知識者可依據實際需求對電容結構164進行設計與調整。舉例來說，電容結構164可為U形，且電容結構164可藉由連接墊(landing pad)電性連接至接觸窗134a。
以下，藉由圖1B、圖1J、圖2J、圖3J、圖4J與圖5J來說明上述實施例的動態隨機存取記憶體10。
請參照圖1B、圖1J、圖2H、圖3H、圖4H與圖5H，動態隨機存取記憶體10包括基底100、位元線BL、側壁結構136與內連線結構150，且更可包括多個隔離結構(如隔離結構102a與隔離結構102b)、字元線WL、摻雜區104、摻雜區106、電容結構164與內連線結構152中的至少一者。位元線BL設置於基底100上。側壁結構136設置於位元線BL的側壁上。側壁結構136包括絕緣層120a、絕緣層124a與屏蔽導體層122a。屏蔽導體層122a的材料例如是金屬或摻雜多晶矽。絕緣層120a設置於位元線BL的側壁上。絕緣層124a設置於絕緣層120a上。屏蔽導體層122a設置於絕緣層120a與絕緣層124a之間。內連線結構150電性連接於屏蔽導體層122a。內連線結構150與屏蔽導體層122a可在位元線BL的末端位置進行電性連接。內連線結構150與位元線BL可彼此電性絕緣。隔離結構102a與隔離結構102b設置於基底100中，而定義出多個主動區AA。字元線WL與位元線BL可彼此相交且彼此電性絕緣。摻雜區104與摻雜區106分別位於字元線WL的一側與另一側的基底100中。位元線BL電性連接於摻雜區104。電容結構164可藉由接觸窗134a而電性連接於摻雜區106。
此外，動態隨機存取記憶體10中各構件的材料、形成方法與功效等，已於上述實施例中進行說明，於此不再重複說明。
基於上述實施例可知，動態隨機存取記憶體10可藉由屏蔽導體層122a降低位元線BL的寄生電容，進而可減少電阻電容延遲(RC-delay)的情況，而可具有足夠的感測裕度(sensing margin)。藉此，動態隨機存取記憶體10可具有較高的可靠度，且有利於應用在低功率的動態隨機存取記憶體結構中。此外，本發明所提出的動態隨機存取記憶體10的製造方法可輕易地與現有製程進行整合。
圖6為本發明一實施例的動態隨機存取記憶體10的第一邏輯位準的寫入操作流程圖。在此實施例中，第一邏輯位準是以邏輯1為例來進行說明。
請參照圖6，進行步驟S100，對屏蔽導體層122a施加屏蔽電壓(V S)。進行步驟S102，對位元線BL施加位元線高位準電壓(V BLH)。屏蔽電壓(V S)大於或等於位元線高位準電壓(V BLH)。進行步驟S104，對字元線WL施加字元線操作電壓(V WL)。
圖7為本發明一實施例的動態隨機存取記憶體10的第二邏輯位準的寫入操作流程圖。在此實施例中，第二邏輯位準是以邏輯0為例來進行說明。
請參照圖7，進行步驟S200，對屏蔽導體層122a施加屏蔽電壓(V S)。進行步驟S202，對位元線BL施加位元線低位準電壓(V BLL)。屏蔽電壓(V S)小於或等於位元線低位準電壓(V BLL)。進行步驟S204，對字元線WL施加字元線操作電壓(V WL)。
圖8為本發明一實施例的動態隨機存取記憶體10的讀取操作流程圖。在此實施例中，第一邏輯位準是以邏輯1為例來進行說明，且第二邏輯位準是以邏輯0為例來進行說明。
請參照圖8，進行步驟S300，在進行讀取之前，對位元線BL施加等化電壓(V BLEQ)，且對屏蔽導體層122a施加屏蔽電壓(V S)，其中等化電壓(V BLEQ)與屏蔽電壓(V S)分別小於位元線高位準電壓(V BLH)且大於位元線低位準電壓(V BLL)。等化電壓(V BLEQ)與屏蔽電壓(V S)可為相同或不同的電壓。位元線高位準電壓(V BLH)為儲存第一邏輯位準時施加於位元線BL的電壓。位元線低位準電壓(V BLL)為儲存第二邏輯位準時施加於位元線BL的電壓。等化電壓(V BLEQ)例如是位元線高位準電壓(V BLH)與位元線低位準電壓(V BLL)的和的一半。屏蔽電壓(V S)例如是位元線高位準電壓(V BLH)與位元線低位準電壓(V BLL)的和的一半。進行步驟S302，對字元線WL施加字元線操作電壓(V WL)，以對動態隨機存取記憶體10進行讀取。此外，在對位元線BL施加等化電壓(V BLEQ)之後，可經過一段等待時間，再對字元線WL施加字元線操作電壓(V WL)。
[實例]
在下表1中，記載本發明一實例的動態隨機存取記憶體10的寫入操作與讀取操作的電壓，但本發明並不以此為限。
表1
  寫入邏輯1 寫入邏輯0 讀取
字元線電壓 2.6V 2.6V 2.6V
位元線電壓 1V 0V 0.5V
屏蔽電壓 1V 0V 0.5V
綜上所述，在上述實施例的動態隨機存取記憶體及其製造、寫入與讀取方法中，可藉由屏蔽導體層降低位元線的寄生電容，進而可減少電阻電容延遲的情況，而可具有足夠的感測裕度。藉此，動態隨機存取記憶體可具有較高的可靠度，且有利於應用在低功率的動態隨機存取記憶體結構中。此外，上述實施例的動態隨機存取記憶體的製造方法可輕易地與現有製程進行整合。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10：動態隨機存取記憶體 100：基底 102a、102b：隔離結構 104、106：摻雜區 108、126、162：介電層 110、132、144、148：開口 112、114、134：導體層 116、140：硬罩幕層 118、128：頂蓋層 120：絕緣材料層 120a、124a：絕緣層 122：屏蔽導體材料層 122a：屏蔽導體層 124：絕緣材料層 130、142、146：圖案化光阻層 134a、154、158：接觸窗 136：側壁結構 138：間隙壁 150、152：內連線結構 156、160：導線 164：電容結構 AA：主動區 BL：位元線 D1、D2、D3、D4：方向 S100、S102、S104、S200、S202、S204、S300、S302：步驟 WL：字元線
圖1A至圖1J為本發明一實施例的動態隨機存取記憶體的製造流程剖面圖。 圖2A至圖2J為沿著圖1A至圖1J中的A-A’剖面線的剖面圖。 圖3A至圖3J為沿著圖1A至圖1J中的B-B’剖面線的剖面圖。 圖4A至圖4J為沿著圖1A至圖1J中的C-C’剖面線的剖面圖。 圖5A至圖5J為沿著圖1A至圖1J中的D-D’剖面線的剖面圖。 圖6為本發明一實施例的動態隨機存取記憶體10的第一邏輯位準的寫入操作流程圖。 圖7為本發明一實施例的動態隨機存取記憶體10的第二邏輯位準的寫入操作流程圖。 圖8為本發明一實施例的動態隨機存取記憶體10的讀取操作流程圖。
10：動態隨機存取記憶體 120a、124a：絕緣層 122a：屏蔽導體層 136：側壁結構 144、148：開口 150、152：內連線結構 154、158：接觸窗 156、160：導線 162：介電層 164：電容結構 BL：位元線 D3、D4：方向

Claims (20)

  1. 一種動態隨機存取記憶體，包括：基底；位元線，設置於所述基底的頂面上；側壁結構，設置於所述位元線的側壁上，且包括：第一絕緣層，設置於所述位元線的側壁上；第二絕緣層，設置於所述第一絕緣層上；以及屏蔽導體層，設置於所述第一絕緣層與所述第二絕緣層之間；以及內連線結構，電性連接於所述屏蔽導體層。
  2. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述屏蔽導體層的材料包括金屬或摻雜多晶矽。
  3. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述內連線結構與所述位元線彼此電性絕緣。
  4. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述內連線結構與所述屏蔽導體層在所述位元線的末端位置進行電性連接。
  5. 如申請專利範圍第1項所述的動態隨機存取記憶體，更包括多個隔離結構，其中所述多個隔離結構設置於所述基底中，而定義出多個主動區。
  6. 如申請專利範圍第1項所述的動態隨機存取記憶體，更包括字元線，其中所述字元線與所述位元線彼此相交且彼此電性絕緣。
  7. 如申請專利範圍第1項所述的動態隨機存取記憶體，更包括第一摻雜區與第二摻雜區，其中所述第一摻雜區與所述第二摻雜區分別位於所述字元線的一側與另一側的所述基底中，其中所述位元線電性連接於所述第一摻雜區。
  8. 如申請專利範圍第7項所述的動態隨機存取記憶體，更包括電容結構，其中所述電容結構電性連接於所述第二摻雜區。
  9. 一種動態隨機存取記憶體的製造方法，包括：於基底的頂面上形成位元線；於所述位元線的側壁上形成側壁結構，其中所述側壁結構包括：第一絕緣層，設置於所述位元線的側壁上；第二絕緣層，設置於所述第一絕緣層上；以及屏蔽導體層，設置於所述第一絕緣層與所述第二絕緣層之間；以及形成電性連接於所述屏蔽導體層的內連線結構。
  10. 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，其中所述側壁結構的形成方法包括：依序於所述位元線上共形地形成第一絕緣材料層與屏蔽導體材料層； 對所述屏蔽導體材料層與所述第一絕緣材料層進行回蝕刻製程，而分別形成所述屏蔽導體層與所述第一絕緣層；於所述位元線上共形地形成覆蓋所述屏蔽導體層與所述第一絕緣層的第二絕緣材料層；以及移除部分所述第二絕緣材料層，而形成所述第二絕緣層。
  11. 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，其中所述內連線結構的形成方法包括在所述位元線的末端位置，進行金屬內連線製程。
  12. 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，更包括於所述基底中形成多個隔離結構，而定義出多個主動區。
  13. 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，更包括形成字元線，其中所述字元線與所述位元線彼此相交且彼此電性絕緣。
  14. 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，更包括於所述字元線的一側與另一側的所述基底中分別形成第一摻雜區與第二摻雜區，其中所述位元線電性連接於所述第一摻雜區。
  15. 如申請專利範圍第14項所述的動態隨機存取記憶體的製造方法，更包括形成電性連接於所述第二摻雜區的電容結構。
  16. 一種如申請專利範圍第6項所述的動態隨機存取記憶體的寫入方法，其中 第一邏輯位準的寫入方法，包括：對所述屏蔽導體層施加第一屏蔽電壓；對所述位元線施加位元線高位準電壓，其中所述第一屏蔽電壓大於或等於所述位元線高位準電壓；以及對所述字元線施加第一字元線操作電壓，且第二邏輯位準的寫入方法，包括：對所述屏蔽導體層施加第二屏蔽電壓；對所述位元線施加位元線低位準電壓，其中所述第二屏蔽電壓小於或等於所述位元線低位準電壓；以及對所述字元線施加第二字元線操作電壓。
  17. 一種如申請專利範圍第6項所述的動態隨機存取記憶體的讀取方法，包括：在進行讀取之前，對所述位元線施加等化電壓，且對所述屏蔽導體層施加屏蔽電壓，其中所述等化電壓與所述所述屏蔽電壓分別小於位元線高位準電壓且大於位元線低位準電壓，所述位元線高位準電壓為儲存第一邏輯位準時施加於所述位元線的電壓，且所述位元線低位準電壓為儲存第二邏輯位準時施加於所述位元線的電壓；以及對所述字元線施加字元線操作電壓，以對所述動態隨機存取記憶體進行讀取。
  18. 如申請專利範圍第17項所述的動態隨機存取記憶體的讀取方法，其中在對所述位元線施加所述等化電壓之後，經過一段等待時間，再對所述字元線施加所述字元線操作電壓。
  19. 如申請專利範圍第17項所述的動態隨機存取記憶體的讀取方法，其中所述等化電壓為所述位元線高位準電壓與所述位元線低位準電壓的和的一半。
  20. 如申請專利範圍第17項所述的動態隨機存取記憶體的讀取方法，其中所述屏蔽電壓為所述位元線高位準電壓與所述位元線低位準電壓的和的一半。
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