TWI670701B - 顯示面板 - Google Patents

Abstract

一種顯示面板包含多個畫素矩陣和多個接收電路。每個畫素矩陣包含多個第一畫素電路以及多個第二畫素電路。其中多個第一畫素電路和多個第二畫素電路耦接於一第一節點。多個接收電路用於接收多個輸入訊號，並依據多個輸入訊號對應輸出多個資料訊號至多個畫素矩陣。其中，多個接收電路的其中一者輸出一第一資料訊號至第一節點，且第一資料訊號具有一震盪波形。當第一資料訊號小於或等於一第一預設電壓值且大於或等於一第二預設電壓值時，多個第一畫素電路的其中一者接收第一資料訊號。當第一資料訊號大於第一預設電壓值時，多個第二畫素電路的其中一者接收第一資料訊號。

Description

顯示面板

本揭示文件有關一種顯示面板，尤指一種無線傳輸資料訊號的顯示面板。

大尺寸顯示面板為現今顯示面板的設計主流之一。然而，隨著面板尺寸增大，面板內部的走線的阻抗也隨之增大，進而會造成訊號失真的問題。為了克服前述問題，業界將面板的主動區分割成包含若干區域，且在每一區域中置入一個接收線圈。如此一來，面板中的所有線圈可以同時透過無線傳輸的方式接收資料訊號，以同時更新前述若干區域中的顯示畫面。

然而，接收線圈所感應出的資料訊號強度受限於其面積大小。若感應線圈的面積過小，會因為資料訊號強度不足而無法將畫素電路充電至預期的電壓準位。而若將感應線圈的面積增大，又會增加感應線圈對應的畫素電路數量，反而壓縮了每一個畫素電路分配到的資料寫入時間，進而同樣無法將畫素電路充電至預期的電壓準位。

有鑑於此，如何提供具有足夠資料寫入時間的顯示面板，實為業界有待解決的問題。

本揭示文件提供一種顯示面板。顯示面板包含多個畫素矩陣和多個接收電路。每個畫素矩陣包含多個第一畫素電路以及多個第二畫素電路。其中多個第一畫素電路和多個第二畫素電路耦接於一第一節點。多個接收電路用於接收多個輸入訊號，並依據多個輸入訊號對應輸出多個資料訊號至多個畫素矩陣。其中，多個接收電路的其中一者輸出一第一資料訊號至第一節點，且第一資料訊號具有一震盪波形。當第一資料訊號小於或等於一第一預設電壓值且大於或等於一第二預設電壓值時，多個第一畫素電路的其中一者接收第一資料訊號。當第一資料訊號大於第一預設電壓值時，多個第二畫素電路的其中一者接收第一資料訊號。

上述的顯示面板能將每個第一畫素電路以及每個第二畫素電路充電至預期的電壓準位。

100‧‧‧顯示面板

110‧‧‧畫素矩陣

120‧‧‧接收電路

210[1]~210[n]‧‧‧第一畫素電路

220[1]~220[n]‧‧‧第二畫素電路

230‧‧‧模式切換電路

212‧‧‧第一整流電路

214‧‧‧第一灰階控制電路

216‧‧‧第一重置電路

222‧‧‧第二整流電路

224‧‧‧第二灰階控制電路

226‧‧‧第二重置電路

GL、GL[1]~GL[M]‧‧‧閘極訊號線

T1~T9‧‧‧第一電晶體~第九電晶體

Tr‧‧‧重置電晶體

Tw‧‧‧寫入電晶體

N1~N3‧‧‧第一節點~第三節點

Clc1~Clc4‧‧‧第一液晶電容~第四液晶電容

Vdata‧‧‧資料訊號

Vr‧‧‧重置電壓

Vref1~Vref2‧‧‧第一參考電壓~第二參考電壓

CT1~CT7‧‧‧第一控制訊號~第七控制訊號

CTr‧‧‧重置控制訊號

CTw‧‧‧寫入控制訊號

Tr1~Tr2‧‧‧第一重置階段~第二重置階段

Tw1~Tw2‧‧‧第一寫入階段~第二寫入階段

T1~T4‧‧‧第一時間長度~第四時間長度

Sdata1~Sdata3‧‧‧第一子資料訊號~第三子資料訊號

為讓揭示文件之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為根據本揭示文件一實施例的顯示面板簡化後的功能方塊圖。

第2圖為第1圖的畫素矩陣的電路示意圖。

第3圖為第1圖的顯示面板的一運作實施例的部分控制 訊號簡化後的時序變化圖。

第4(a)~4(d)圖為畫素矩陣的部分等效電路示意圖。

第5圖為第一子資料訊號、第二子資料訊號和第三子資料訊號簡化後的時序變化圖。

第6(a)~6(b)圖為第1圖的顯示面板的一運作實施例的資料訊號簡化後的時序變化圖。

以下將配合相關圖式來說明本揭露文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。

第1圖為根據本揭示文件一實施例的顯示面板100簡化後的功能方塊圖。顯示面板100包含多個畫素矩陣110、多個接收電路120以及多個閘極訊號線GL。每個畫素矩陣110對應耦接於一個接收電路120，並耦接於多個閘極訊號線GL中的部分閘極訊號線GL。多個接收電路120用於以無線傳輸的方式接收多個輸入訊號，並依據多個輸入訊號對應輸出多個資料訊號Vdata至多個畫素矩陣110。為使圖面簡潔而易於說明，顯示面板100中的其他元件與連接關係並未繪示於第1圖中。

第2圖為第1圖的畫素矩陣110的電路示意圖。畫素矩陣110包含多個第一畫素電路210[1]~210[n]、多個第二畫素電路220[1]~220[n]和模式切換電路230，其中n為正整數。第一畫素電路210[1]~210[n]和第二畫素電路 220[1]~220[n]皆耦接於第一節點N1。其中第一畫素電路210[1]~210[n]、第二畫素電路220[1]~220[n]和模式切換電路230耦接於第一節點N1。

畫素矩陣110所對應的一個接收電路120耦接於模式切換電路230，且接收電路120用於提供交流形式的資料訊號Vdata至模式切換電路230。亦即，資料訊號Vdata具有來回震盪的波形。

另外，第2圖的畫素矩陣110還耦接於第1圖的多條閘極訊號線GL中的部分閘極訊號線GL。為了方便說明，第2圖的畫素矩陣110所耦接的部分閘極訊號線GL，稱為閘極訊號線GL[1]~GL[M]，其中M為正整數。

本案說明書和圖式中使用的元件編號和裝置編號中的索引[1]~[n]以及[1]~[M]，只是為了方便指稱個別的元件和裝置，並非有意將前述元件和裝置的數量侷限在特定數目。在本案說明書和圖式中，若使用某一元件編號或裝置編號時沒有指明該元件編號或裝置編號的索引，則代表該元件編號或裝置編號是指稱所屬元件群組或裝置群組中不特定的任一元件或裝置。例如，元件編號210[2]指稱的對象是第一畫素電路210[2]，而元件編號210指稱的對象則是第一畫素電路210[1]~210[n]中不特定的任意第一畫素電路210。

以第一畫素電路210[1]為例，第一畫素電路210[1]包含第一整流電路212、第一灰階控制電路214和第一重置電路216。第一整流電路212耦接於第一節點N1和第 二節點N2之間。當接收電路120產生的資料訊號Vdata小於或等於第一預設電壓值(例如，0V)且大於或等於第二預設電壓值(例如，-10V)時，第一整流電路212會導通第一節點N1和第二節點N2。

換言之，當資料訊號Vdata大於第一預設電壓值或小於第二預設電壓值時，第一整流電路212會斷開第一節點N1和第二節點N2。

第一灰階控制電路214耦接於第二節點N2，用於自第二節點N2接收資料訊號Vdata，並用於依據資料訊號Vdata決定第一畫素電路210[1]所顯示的灰階值。第一重置電路216也耦接於第二節點N2，且當第一節點N1和第二節點N2斷開時，第一重置電路216會將第一參考電壓Vref1傳遞至第二節點N2，以重置第一灰階控制電路214。

以第二畫素電路220[1]為例，第二畫素電路220[1]包含第二整流電路222、第二灰階控制電路224和第二重置電路226。第二整流電路222耦接於第一節點N1和第三節點N3之間。當資料訊號Vdata大於第一預設電壓值時，第二整流電路222會導通第一節點N1和第三節點N3。

換言之，當資料訊號Vdata小於或等於第一預設電壓值時，第二整流電路222會斷開第一節點N1和第三節點N3。

第二灰階控制電路224耦接於第三節點N3，用於自第三節點N3接收資料訊號Vdata，並用於依據資料訊號Vdata決定第二畫素電路220[1]所顯示的灰階值。第二重 置電路226也耦接於第三節點N3，且當第一節點N1和第三節點N3斷開時，第二重置電路226會將第二參考電壓Vref2傳遞至第三節點N3，以重置第二灰階控制電路224。

換言之，若資料訊號Vdata處於負半週期，且資料訊號Vdata的電壓準位介於第一預設電壓值和第二預設電壓值之間，則第一畫素電路210[1]會接收資料訊號Vdata，但第二畫素電路220[1]不會接收資料訊號Vdata。

另一方面，若資料訊號Vdata處於正半週期，且資料訊號Vdata的電壓準位大於第一預設電壓值，則第二畫素電路220[1]會接收資料訊號Vdata，但第一畫素電路210[1]不會接收資料訊號Vdata。

由上述可知，顯示面板100充分利用了正半週期和負半週期的資料訊號Vdata對第一畫素電路210[1]和第二畫素電路220[1]進行資料寫入，而不會只利用正半週期或負半週期的資料訊號Vdata進行資料寫入。因此，第一畫素電路210[1]和第二畫素電路220[1]皆可分配到充足的資料寫入時間。

具體而言，第一畫素電路210[1]的第一整流電路212包含第一電晶體T1、第二電晶體T2。第一電晶體T1包含第一端、第二端和控制端，其中第一電晶體T1的第一端耦接於第一節點N1。第二電晶體T2包含第一端、第二端、第一控制端和第二控制端，其中第二電晶體T2的第一端和第二控制端耦接於第一電晶體T1的控制端和第二端，第二電晶體T2的第二端和第一控制端耦接於第二節點N2。

第一灰階控制電路214包含第三電晶體T3、第四電晶體T4、第一液晶電容Clc1和第二液晶電容Clc2。第三電晶體T3包含第一端、第二端和控制端，第三電晶體T3的第一端耦接於第二節點N2，第三電晶體T3的控制端用於自閘極訊號線GL[1]接收第一控制訊號CT1，第三電晶體T3的第二端則耦接於第一液晶電容Clc1。第四電晶體T4包含第一端、第二端和控制端，第四電晶體T4的第一端耦接於第二節點N2，第四電晶體T4的控制端用於自閘極訊號線GL[2]接收第二控制訊號CT2，第四電晶體T4的第二端則耦接於第二液晶電容Clc2。

第一重置電路216包含第五電晶體T5。第五電晶體T5包含第一端、第二端和控制端。第五電晶體T5的第一端耦接於第二節點N2，第五電晶體T5的控制端用於自閘極訊號線GL[3]接收第三控制訊號CT3，第五電晶體T5的第二端用於接收第一參考電壓Vref1。

第二畫素電路220[1]的第二整流電路222包含第六電晶體T6。第六電晶體T6包含第一端、第二端和控制端，其中第六電晶體T6的第一端耦接於第三節點N3，第六電晶體T6的第二端和控制端皆耦接於第一節點N1。

第二灰階控制電路224包含第七電晶體T7、第八電晶體T8、第三液晶電容Clc3和第四液晶電容Clc4。第七電晶體T7包含第一端、第二端和控制端，第七電晶體T7的第一端耦接於第三節點N3，第七電晶體T7的控制端用於自閘極訊號線GL[1]接收第一控制訊號CT1，第七電晶體 T7的第二端則耦接於第三液晶電容Clc3。第八電晶體T8包含第一端、第二端和控制端，第八電晶體T8的第一端耦接於第三節點N3，第八電晶體T8的控制端用於自閘極訊號線GL[2]接收第二控制訊號CT2，第八電晶體T8的第二端則耦接於第四液晶電容Clc4。

第二重置電路226包含第九電晶體T9。第九電晶體T9包含第一端、第二端和控制端，其中第九電晶體T9的第一端耦接於第三節點N3，第九電晶體T9的控制端用於自閘極訊號線GL[3]接收第三控制訊號CT3，第九電晶體T9的第二端耦接於第二參考電壓Vref2。

另外，第一畫素電路210[2]以及第二畫素電路220[2]耦接於第三閘極訊號線GL[3]、第四閘極訊號線GL[4]和第五閘極訊號線GL[5]，並分別由第三閘極訊號線GL[3]、第四閘極訊號線GL[4]和第五閘極訊號線GL[5]接收第三控制訊號CT3、第四控制訊號CT4和第五控制訊號CT5。第一畫素電路210[3]以及第二畫素電路220[3]耦接於第五閘極訊號線GL[5]、第六閘極訊號線GL[6]和第七閘極訊號線GL[7]，並分別由第五閘極訊號線GL[5]、第六閘極訊號線GL[6]和第七閘極訊號線GL[7]接收第五控制訊號CT5、第六控制訊號CT6和第七控制訊號CT7，依此類推。

此外，第一畫素電路210[2]~210[n]以及第二畫素電路220[2]~220[n]所包含的元件以及連接方式，分別相似於第一畫素電路210[1]以及第二畫素電路220[1]，為簡潔起見，在此不重複贅述。

模式切換電路230包含重置電晶體Tr和寫入電晶體Tw。重置電晶體Tr包含第一端、第二端和控制端，重置電晶體Tr的第一端用於接收重置電壓Vr，重置電晶體Tr的第二端耦接於第一節點N1，重置電晶體Tr的控制端用於接收重置控制訊號CTr。寫入電晶體Tw包含第一端、第二端和控制端，寫入電晶體Tw的第一端用於自接收電路120接收資料訊號Vdata，寫入電晶體Tw的第二端耦接於第一節點N1，寫入電晶體Tw的控制端用於接收寫入控制訊號CTw。

模式切換電路230用於選擇性地輸出資料訊號Vdata或重置電壓Vr至第一節點N1，以對第一畫素電路210[1]~210[n]和第二畫素電路220[1]~220[n]進行資料寫入或是電壓重置。模式切換電路230的詳細運作方式將於後續的段落中進一步說明。

實作上，第一電晶體T1、第三電晶體T3~第九電晶體T9、重置電晶體Tr和寫入電晶體Tw可以用各種合適的N型電晶體來實現。第二電晶體T2可以用雙閘極(dual-gate)N型電晶體來實現。

第3圖為第1圖的顯示面板100的一運作實施例的部分控制訊號簡化後的時序變化圖。以下將以第2圖搭配第3圖來進一步說明顯示面板100之運作方式。在第一重置階段Tr1中，寫入控制訊號CTw和第二控制訊號CT2處於禁能準位(例如，低電壓準位)，而重置控制訊號CTr、第一控制訊號CT1和第三控制訊號CT3處於致能準位(例如，高電 壓準位)。因此，重置電晶體Tr、第三電晶體T3、第五電晶體T5、第七電晶體T7以及第九電晶體T9處於導通狀態，而寫入電晶體Tw、第四電晶體T4以及第八電晶體T8處於關斷狀態。

此時，具有較低電壓準位的重置電壓Vr(例如，-20V)會傳遞至第一節點N1，使得第一電晶體T1處於導通狀態，而第六電晶體T6處於關斷狀態。

重置電壓Vr會透過第一電晶體T1進一步傳遞至第二電晶體T2的第二控制端。由雙閘極N型電晶體的特性可知，第二電晶體T2的臨界電壓(threshold voltage)會與第二電晶體T2的第二控制端接收到的電壓大小呈現負相關。

例如，當第二電晶體T2的第二控制端的電壓為-10V時，其臨界電壓為10V。當第二電晶體T2的第二控制端的電壓為-15V時，其臨界電壓為20V。當第二電晶體T2的第二控制端的電壓為-20V時，其臨界電壓為35V。因此，於第二電晶體T2的第二控制端施加足夠低的電壓準位，便可以使第五電晶體T5處於關斷狀態。

在本實施例中，重置電壓Vr低至足以使第二電晶體T2處於關斷狀態。因此，於第一重置階段Tr1中，第一畫素電路210[1]、第二畫素電路220[1]和模式切換電路230會形成第4(a)圖的等效電路。如第4(a)圖所示，第一參考電壓Vref1會透過第五電晶體T5和第三電晶體T3傳遞至第一液晶電容Clc1，第二參考電壓Vref2會透過第九電晶體 T9和第七電晶體T7傳遞至第三液晶電容Clc3。因此，第一液晶電容Clc1和第三液晶電容Clc3所儲存的電壓值會被重置。

接著，在第一寫入階段Tw1中，寫入控制訊號CTw和第一控制訊號CT1為致能準位，重置控制訊號CTr、第二控制訊號CT2和第三控制訊號CT3為禁能準位。因此，寫入電晶體Tw、第三電晶體T3和第七電晶體T7處於導通狀態，且重置電晶體Tr、第四電晶體T4、第五電晶體T5、第八電晶體T8和第九電晶體T9處於關斷狀態。

因此，於第一寫入階段Tw1中，第一畫素電路210[1]、第二畫素電路220[1]和模式切換電路230會形成第4(b)圖的等效電路。如第4(b)圖所示，具有震盪波形的資料電壓Vdata經過第一電晶體T1和第六電晶體T6的整流後，會經由第二電晶體T2和第三電晶體T3傳遞至第一液晶電容Clc1，以及經由第七電晶體T7傳遞至第三液晶電容Clc3。

在第二重置階段Tr2中，重置控制訊號CTr、第二控制訊號CT2和第三控制訊號CT3處於致能準位，而寫入控制訊號CTw和第一控制訊號CT1處於禁能準位。因此，重置電晶體Tr、第四電晶體T4、第五電晶體T5、第八電晶體T8和第九電晶體T9處於導通狀態，且第三電晶體T3和第七電晶體T7處於關斷狀態。

此時，重置電壓Vr會傳遞至第一節點N1，使得第一電晶體T1處於導通狀態，且第二電晶體T2和第六電晶 體T6處於關斷狀態。

因此，在第二重置階段Tr2中，第一畫素電路210[1]、第二畫素電路220[1]和模式切換電路230會形成第4(c)圖的等效電路。如第4(c)圖所示，第一參考電壓Vref1會透過第五電晶體T5和第四電晶體T4傳遞至第二液晶電容Clc2，第二參考電壓Vref2會透過第九電晶體T9和第八電晶體T8傳遞至第四液晶電容Clc4。因此，第二液晶電容Clc2和第四液晶電容Clc4所儲存的電壓值會被重置。

接著，在第二寫入階段Tw2中，寫入控制訊號CTw和第二控制訊號CT2為致能準位，且重置控制訊號CTr、第一控制訊號CT1和第三控制訊號CT3為禁能準位。因此，寫入電晶體Tw、第四電晶體T4和第八電晶體T8處於導通狀態，而重置電晶體Tr、第三電晶體T3、第五電晶體T5、第七電晶體T7和第九電晶體T9處於關斷狀態。

因此，於第二寫入階段Tw2中，第一畫素電路210[1]、第二畫素電路220[1]和模式切換電路230會形成第4(d)圖的等效電路。如第4(d)圖所示，具有震盪波形的資料電壓Vdata經過第一電晶體T1和第六電晶體T6的整流後，會經由第二電晶體T2和第四電晶體T4傳遞至第二液晶電容Clc2，以及經由第六電晶體T6和第八電晶體T8傳遞至第四液晶電容Clc4。

在上述的第一重置階段Tr1至第二寫入階段Tw2結束後，第三控制訊號CT3至第五控制訊號CT5的波形，會分別相似於第一控制訊號CT1至第三控制訊號CT3 於第一重置階段Tr1至第二寫入階段Tw2中的波形，以使第一畫素電路210[2]和第二畫素電路220[2]執行相似於第一畫素電路210[1]和第二畫素電路220[1]於第一重置階段Tr1至第二寫入階段Tw2的運作。

接著，第五控制訊號CT5至第七控制訊號CT7的波形，也會分別相似於第一控制訊號CT1至第三控制訊號CT3於第一重置階段Tr1至第二寫入階段Tw2的波形，以使第一畫素電路210[3]和第二畫素電路220[3]執行相似於第一畫素電路210[1]和第二畫素電路220[1]於第一重置階段Tr1至第二寫入階段Tw2的運作，依此類推。

上述的第一重置階段Tr1至第二寫入階段Tw2適用於非極性反轉圖框和極性反轉圖框。值得注意的是，第一參考電壓Vref1在非極性反轉圖框中具有第一電壓準位，在極性反轉圖框中具有第二電壓準位，且第一電壓準位低於第二電壓準位。第二參考電壓Vref2在非極性反轉圖框中具有第三電壓準位，在極性反轉圖框中具有第四電壓準位，且第三電壓準位高於第四電壓準位。

例如，在某一實施例中，第一參考電壓Vref1於非極性反轉圖框中被設置為5V，在極性反轉圖框中被設置為10V。第二參考電壓Vref2於非極性反轉圖框中被設置為5V，在極性反轉圖框中被設置為0V。

在某些實施例中，第二電晶體T2的第二閘極端耦接於第一節點N1。如此一來，第二電晶體T2能更快速地因應第一節點N1的電壓變化，而切換其開關狀態。

在另外一些實施例中，第三電晶體T3~第五電晶體T5以及第七電晶體T7~第九電晶體T9是用雙閘極電晶體來實現。第三電晶體T3和第七電晶體T7的第一控制端耦接於閘極訊號線GL[1]，第四電晶體T4和第八電晶體T8的第一控制端耦接於閘極訊號線GL[2]，第五電晶體T5和第九電晶體T9的第一控制端耦接於閘極訊號線GL[3]。其中，第三電晶體T3~第五電晶體T5以及第七電晶體T7~第九電晶體T9各自的第二控制端，是耦接於第三電晶體T3~第五電晶體T5以及第七電晶體T7~第九電晶體T9各自的第一控制端所耦接的閘極訊號線GL。如此一來，可以更有效地關斷第三電晶體T3~第五電晶體T5以及第七電晶體T7~第九電晶體T9，以降低第一液晶電容Clc1~第四液晶電容Clc4的漏電量。

以下將以第5圖以及第6(a)~6(b)圖來進一步說明畫素矩陣110於第一寫入階段Tw1和第二寫入階段Tw2之運作方式。資料訊號Vdata包含第一子資料訊號Sdata1、第二子資料訊號Sdata2和第三子資料訊號Sdata3。如第5圖所示，第一子資料訊號Sdata1和第二子資料訊號Sdata2具有來回震盪之波形，第三子資料訊號Sdata3則為固定電壓。其中，第一子資料訊號Sdata1的振幅小於第二子資料訊號Sdata2的振幅，且第三子資料訊號Sdata3的電壓準位等於第一子資料訊號Sdata1或第二子資料訊號Sdata2的平衡位置(equilibrium position)之電壓準位。

在本實施例中，第一子資料訊號Sdata1於10V和-10V之間來回震盪，第二子資料訊號於15V和-15V之間來回震盪，第三子資料訊號Sdata3則維持於0V，但本揭示文件並不以此實施例為限。

另外，第三子資料訊號Sdata3的電壓準位等於前述的第一預設電壓值，且第一子資料訊號Sdata1的最低電壓準位(亦即，谷值)等於前述的第二預設電壓值。

因此，請同時參照第2圖，當第一子資料訊號Sdata1處於正半週期時，第一子資料訊號Sdata1可以通過第二整流電路222[1]，但無法通過第一整流電路212[1]。當第一子資料訊號Sdata1處於負半週期時，第一子資料訊號Sdata1可以通過第一整流電路212[1]，但無法通過第二整流電路222[1]。

另外，當第二子資料訊號Sdata2處於正半週期時，第二子資料訊號Sdata2可以通過第二整流電路222[1]，但無法通過第一整流電路212[1]。當第二子資料訊號Sdata2處於負半週期時，第二子資料訊號Sdata2可以通過第一電晶體T1，但會使得第二電晶體T2因為臨界電壓上升而關斷。因此，當第二子資料訊號Sdata2處於負半週期時，第二子資料訊號Sdata2無法通過第一整流電路212[1]，也無法通過第二整流電路222[1]。

此外，第三子資料訊號Sdata3可以通過第一整流電路212[1]，但無法通過第二整流電路222[1]。

於前述的第一寫入階段Tw1或第二寫入階段 Tw2中，資料訊號Vdata由第一子資料訊號Sdata1、第二子資料訊號Sdata2和第三子資料訊號Sdata3分別依據第一時間權重、第二時間權重和第三時間權重組成。藉由調整第一時間權重、第二時間權重和第三時間權，便可以決定第一畫素電路210[1]和第二畫素電路220[1]所表現出的灰階亮度。

例如，在某一實施例的第一寫入階段Tw1和第二寫入階段Tw2中，第一時間權重、第二時間權重和第三時間權重如下列的表一所示。在此情況下，資料訊號Vdata於第一寫入階段Tw1具有第6(a)圖所示的波形，且於第二寫入階段Tw2具有第6(b)圖所示的波形。

如第6(a)圖所示，於第一寫入階段Tw1中，第一子資料訊號Sdata1具有第一時間長度T1，第二子資料訊號Sdata2具有第二時間長度T2，且第一時間長度T1等於第二時間長度T2。

於第一時間長度T1中，第一子資料訊號Sdata1會傳遞至第一液晶電容Clc1和第三液晶電容Clc2。因此，第一液晶電容Clc1所儲存的正電荷會往第一節點N1洩流，且第三液晶電容Clc3會接收來自第一節點N1的正電 荷。

接著，於第二時間長度T2中，第二子資料訊號Sdata2會傳遞至第三液晶電容Clc3，但不會傳遞至第一液晶電容Clc1。因此，第一液晶電容Clc1所儲存的正電荷會停止往第一節點N1洩流，但第三液晶電容Clc3會持續接收來自第一節點N1的正電荷。

如此一來，當第一寫入階段Tw1結束時，第一液晶電容Clc1可用於表現中灰階亮度，而第三液晶電容Clc3可用於表現高灰階亮度。

另一方面，如第6(b)圖所示，於第二寫入階段Tw2中，第一子資料訊號Sdata1具有第三時間長度T3，第三子資料訊號Sdata3具有第四時間長度T4，且第三時間長度T3等於第四時間長度T4。

於第三時間長度T3中，第一子資料訊號Sdata1會傳遞至第二液晶電容Clc2和第四液晶電容Clc4。因此，第二液晶電容Clc2所儲存的正電荷會往第一節點N1洩流，且第四液晶電容Clc4會接收來自第一節點N1的正電荷。

接著，於第四時間長度T4中，第三子資料訊號Sdata3會傳遞至第二液晶電容Clc2，但不會傳遞至第四液晶電容Clc4。因此，第二液晶電容Clc2所儲存的正電荷會繼續往第一節點N1洩流，但第四液晶電容Clc4會停止接收來自第一節點N1的正電荷。

如此一來，當第二寫入階段Tw2結束時，第二 液晶電容Clc2可用於表現高灰階亮度，而第四液晶電容Clc4可用於表現中灰階亮度。

總結來說，當第一畫素電路210[1]接收到第一子資料訊號Sdata1或第三子資料訊號Sdata3時，第一畫素電路210[1]會將儲存的正電荷洩流至第一節點N1。因此，於第一寫入階段Tw1和第二寫入階段Tw2中，第二節點N2的電壓準位會負相關於第一時間權重和第三時間權重的總和。

另外，當第二畫素電路220[1]接收到第一子資料訊號Sdata1或第二子資料訊號Sdata2時，第二畫素電路220[1]會接收來自第一節點N1的正電荷。因此，於第一寫入階段Tw1和第二寫入階段Tw2中，第三節點N3的電壓準位會正相關於第一時間權重和第二時間權重的總和。

綜上所述，顯示面板100能充分利用正半週期和負半週期的資料電壓Vdata來對第一畫素電路210和第二畫素電路220進行資料寫入，所以具有充裕的時間將液晶電容充電至預期的電壓準位。

另外，雖然第一畫素電路210只接收小於或等於第一預設電壓值的資料訊號Vdata，且第二畫素電路220只接收大於第一預設電壓值的資料訊號Vdata，但顯示面板100在決定第一畫素電路210和第二畫素電路220所表現的灰階亮度時，不必改變資料電壓Vdata小於和大於第一預設電壓值的時間比例，而只需單純改變資料電壓Vdata的振幅。因此，資料電壓Vdata為一般的弦波。而由於資料電壓 Vdata為接收電路120依據輸入訊號所產生，所以輸入訊號亦為一般的弦波，使得顯示面板100能使用簡單的電路來產生輸入訊號。

在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。

另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。

以上僅為本揭露文件的較佳實施例，凡依本揭露文件請求項所做的均等變化與修飾，皆應屬本揭露文件的涵蓋範圍。

Claims (10)

1. 一種顯示面板，包含：多個接收電路，用於接收多個輸入訊號，並依據該些輸入訊號對應輸出多個資料訊號；以及多個畫素矩陣，其中每個畫素矩陣包含：多個第一畫素電路；多個第二畫素電路；以及一模式切換電路，其中該些第一畫素電路、該些第二畫素電路和該模式切換電路耦接於一第一節點；其中，該模式切換電路自該多個資料訊號中接收一第一資料訊號，且該第一資料訊號具有一震盪波形，該模式切換電路用於選擇性地輸出該第一資料訊號或一重置電壓至該第一節點，當該第一資料訊號小於或等於一第一預設電壓值且大於或等於一第二預設電壓值時，該些第一畫素電路的其中一者接收該第一資料訊號，當該第一資料訊號大於該第一預設電壓值時，該些第二畫素電路的其中一者接收該第一資料訊號。
2. 如請求項1的顯示面板，其中，該些第一畫素電路的每一者包含：一第一整流電路，耦接於該第一節點和一第二節點之間，其中當該第一資料訊號小於或等於該第一預設電壓值且大於或等於該第二預設電壓值時，該第一整流電路導通該第一節點和該第二節點，當該第一資料訊號大於該第一預設電壓值或小於該第二預設電壓值時，該第一整流電路斷開該第一節點和該第二節點；一第一灰階控制電路，耦接於該第二節點，用於自該第二節點接收該第一資料訊號，並用於依據該第一資料訊號決定該第一畫素電路的灰階值；以及一第一重置電路，耦接於該第二節點，其中當該第一節點和該第二節點斷開時，該第一重置電路將一第一參考電壓傳遞至該第二節點。
3. 如請求項2的顯示面板，其中，該第一整流電路包含：一第一電晶體，包含一第一端、一第二端和一控制端，其中該第一電晶體的該第一端耦接於該第一節點；一第二電晶體，包含一第一端、一第二端、一第一控制端和一第二控制端，其中該第二電晶體的該第一端和該第二控制端耦接於該第一電晶體的該控制端和該第二端，該第二電晶體的該第二端和該第一控制端耦接於該第二節點；其中，該第一灰階控制電路包含：一第一開關，包含一第一端、一第二端和一控制端，該第一開關的該第一端耦接於該第二節點，該第一開關的該控制端用於接收一第一控制訊號；一第一液晶電容，耦接於該第一開關的該第二端；一第二開關，包含一第一端、一第二端和一控制端，該第二開關的該第一端耦接於該第二節點，該第二開關的該控制端用於接收一第二控制訊號；以及一第二液晶電容，耦接於該第二開關的該第二端；其中，該第一重置電路包含：一第三開關，包含一第一端、一第二端和一控制端，該第三開關的該第一端耦接於該第二節點，該第三開關的該控制端用於接收該第三控制訊號，該第三開關的該第二端用於接收該第一參考電壓。
4. 如請求項3的顯示面板，其中，該第一開關另包含一第二控制端，該第二開關另包含一第二控制端，該第三開關另包含一第二控制端，其中，該第一開關的該第二控制端、該第二開關的該第二控制端和該第三開關的該第二控制端分別用於接收該第一控制訊號、該第二控制訊號和該第三控制訊號。
5. 如請求項3的顯示面板，其中，於一非極性反轉圖框和一極性反轉圖框中，該第一參考電壓分別具有一第一電壓準位和一第二電壓準位，且該第一電壓準位低於該第二電壓準位。
6. 如請求項3的顯示面板，其中，該模式切換電路包含：一重置開關，包含一第一端、一第二端和一控制端，該重置開關的該第一端用於接收該重置電壓，該重置開關的該第二端耦接於該第一節點，該重置開關的該控制端用於接收一重置控制訊號；以及一寫入開關，包含一第一端、一第二端和一控制端，該寫入開關的該第一端用於接收該第一資料訊號，該寫入開關的該第二端耦接於該第一節點，該寫入開關的該控制端用於接收一寫入控制訊號。
7. 如請求項2的顯示面板，其中，該資料訊號包含一第一子資料訊號、一第二子資料訊號和一第三子資料訊號；其中，該第一子資料訊號和該第二子資料訊號具有來回震盪的波形，該第三子資料訊號為一固定電壓，且該第一子資料訊號的振幅小於該第二子資料訊號的振幅。
8. 如請求項7的顯示面板，其中，於一寫入階段中，該資料訊號由該第一子資料訊號、該第二子資料訊號和該第三子資料訊號分別依據一第一時間權重、一第二時間權重和一第三時間權重組成，且該第二節點的電壓準位負相關於該第一時間權重和該第三時間權重的總和。
9. 如請求項8的顯示面板，其中，該些第二畫素電路的每一者包含：一第二整流電路，耦接於該第一節點和一第三節點之間，其中當該第一資料訊號大於該第一預設電壓值時，該第二整流電路導通該第一節點和該第三節點，當該第一資料訊號小於或等於該第一預設電壓值時，該第二整流電路斷開該第一節點和該第三節點；一第二灰階控制電路，耦接於該第三節點，用於自該第三節點接收該第一資料訊號，並用於依據該第一資料訊號決定該第二畫素電路的灰階值；以及一第二重置電路，耦接於該第三節點，其中當該第一節點和該第三節點斷開時，該第二重置電路將一第二參考電壓傳遞至該第三節點。
10. 如請求項9的顯示面板，其中，於該寫入階段中，該第三節點的電壓值會正相關於該第一時間權重和該第二時間權重的總和。