TWI649653B

TWI649653B - 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元

Info

Publication number: TWI649653B
Application number: TW106129490A
Authority: TW
Inventors: 劉紹先; 郭建漢
Original assignee: 群聯電子股份有限公司
Priority date: 2017-08-30
Filing date: 2017-08-30
Publication date: 2019-02-01
Also published as: US20190065097A1; US10956074B2; TW201913378A

Abstract

本發明的一範例實施例提供一種資料儲存方法，其用於可複寫式非揮發性記憶體模組。所述方法包括：執行資料整併操作；根據可複寫式非揮發性記憶體模組的資料儲存狀況調整從主機系統接收待寫入資料的單位時間資料接收量；在執行資料整併操作之期間，將所接收的待寫入資料儲存至緩衝記憶體；以及將儲存於緩衝記憶體的資料儲存至可複寫式非揮發性記憶體模組。

Description

資料儲存方法、記憶體儲存裝置及記憶體控制電路單元

本發明是有關於一種記憶體管理技術，且特別是有關於一種資料儲存方法、記憶體儲存裝置及記憶體控制電路單元。

數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。

一般來說，記憶體裝置中會配置有一預設數目的閒置實體區塊。當欲儲存資料時，其中的一個閒置實體區塊會被使用以儲存此資料。然而，隨著越來越多的資料被存入記憶體裝置中，越來越多的閒置實體區塊會被使用並且使得閒置實體區塊的數目逐漸減少。當記憶體裝置中閒置實體區塊的數目減少到一特定數目時，記憶體裝置會執行一資料整併操作(亦稱為垃圾收集操作)，以嘗試釋放出新的閒置實體區塊。然而，當主機系統在寫入資料時，若記憶體裝置同時在執行資料整併操作，則主機系統的資料寫入速度可能會忽快忽慢。

本發明的一範例實施例提供一種資料儲存方法、記憶體儲存裝置及記憶體控制電路單元，可在記憶體儲存裝置執行資料整併操作時使記憶體儲存裝置相對於主機系統的資料寫入速度維持穩定。

本發明的一範例實施例提供一種資料儲存方法，其用於可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體單元，所述資料儲存方法包括：執行資料整併操作；根據所述可複寫式非揮發性記憶體模組的資料儲存狀況調整從主機系統接收待寫入資料的單位時間資料接收量；在執行所述資料整併操作之期間，將所述待寫入資料儲存至緩衝記憶體；以及將儲存於所述緩衝記憶體的所述待寫入資料儲存至所述可複寫式非揮發性記憶體模組。

在本發明的一範例實施例中，根據所述可複寫式非揮發性記憶體模組的所述資料儲存狀況調整從所述主機系統接收所述待寫入資料的所述單位時間資料接收量的步驟包括：評估對應於所述資料整併操作的閒置實體單元釋放作動；以及根據所評估的所述閒置實體單元釋放作動決定所述單位時間資料接收量。

在本發明的一範例實施例中，評估對應於所述資料整併操作的所述閒置實體單元釋放作動的步驟包括：獲得所述些實體單元中非閒置實體單元的有效計數，其中所述有效計數對應於所述非閒置實體單元所儲存的有效資料的資料量；以及根據所述有效計數評估所述閒置實體單元釋放作動。

在本發明的一範例實施例中，根據所評估的所述閒置實體單元釋放作動決定所述單位時間資料接收量的步驟包括：根據所述資料整併操作的資料寫入速度與所評估的所述閒置實體單元釋放作動決定所述單位時間資料接收量。

在本發明的一範例實施例中，所述的資料儲存方法更包括：將從所述主機系統接收所述待寫入資料的資料接收速度維持於與所述單位時間資料接收量一致。

在本發明的一範例實施例中，將從所述主機系統接收所述待寫入資料的所述資料接收速度維持於與所述單位時間資料接收量一致的步驟包括：若從所述主機系統接收所述待寫入資料的所述資料接收速度低於所述單位時間資料接收量，將所述資料接收速度從第一資料接收速度提高至第二資料接收速度；以及若所述資料接收速度高於所述單位時間資料接收量，將所述資料接收速度從所述第一資料接收速度降低至第三資料接收速度。

在本發明的一範例實施例中，所述的資料儲存方法更包括：不限制所述資料整併操作的資料寫入速度。

在本發明的一範例實施例中，根據所述可複寫式非揮發性記憶體模組的所述資料儲存狀況調整從所述主機系統接收所述待寫入資料的所述單位時間資料接收量的步驟包括：調整待寫入資料傳輸參數，其中所述待寫入資料傳輸參數反映出所述單位時間資料接收量，其中所述待寫入資料傳輸參數包括事件執行時間參數、事件狀態回復時間參數、頻寬限制參數、頻率限制參數或封包容量參數。

本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以指示所述可複寫式非揮發性記憶體模組執行資料整併操作，其中所述記憶體控制電路單元更用以根據所述可複寫式非揮發性記憶體模組的資料儲存狀況調整從所述主機系統接收待寫入資料的單位時間資料接收量，其中在執行所述資料整併操作之期間，所述記憶體控制電路單元更用以將所述待寫入資料儲存至緩衝記憶體，其中所述記憶體控制電路單元更用以指示將儲存於所述緩衝記憶體的所述資料儲存至所述可複寫式非揮發性記憶體模組。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述可複寫式非揮發性記憶體模組的所述資料儲存狀況調整從所述主機系統接收所述待寫入資料的所述單位時間資料接收量的操作包括：評估對應於所述資料整併操作的閒置實體單元釋放作動；以及根據所評估的所述閒置實體單元釋放作動決定所述單位時間資料接收量。

在本發明的一範例實施例中，所述記憶體控制電路單元評估對應於所述資料整併操作的所述閒置實體單元釋放作動的操作包括：獲得所述些實體單元中非閒置實體單元的有效計數，其中所述有效計數對應於所述非閒置實體單元所儲存的有效資料的資料量；以及根據所述有效計數評估所述閒置實體單元釋放作動。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所評估的所述閒置實體單元釋放作動決定所述單位時間資料接收量的操作包括：根據所述資料整併操作的資料寫入速度與所評估的所述閒置實體單元釋放作動決定所述單位時間資料接收量。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以將從所述主機系統接收所述待寫入資料的資料接收速度維持於與所述單位時間資料接收量一致。

在本發明的一範例實施例中，所述記憶體控制電路單元將從所述主機系統接收所述待寫入資料的所述資料接收速度維持於與所述單位時間資料接收量一致的操作包括：若從所述主機系統接收所述待寫入資料的所述資料接收速度低於所述單位時間資料接收量，將所述資料接收速度從第一資料接收速度提高至第二資料接收速度；以及若所述資料接收速度高於所述單位時間資料接收量，將所述資料接收速度從所述第一資料接收速度降低至第三資料接收速度。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以不限制所述資料整併操作的一資料寫入速度。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述可複寫式非揮發性記憶體模組的所述資料儲存狀況調整從所述主機系統接收所述待寫入資料的所述單位時間資料接收量的操作包括：調整待寫入資料傳輸參數，其中所述待寫入資料傳輸參數反映出所述單位時間資料接收量，其中所述待寫入資料傳輸參數包括事件執行時間參數、事件狀態回復時間參數、頻寬限制參數、頻率限制參數或封包容量參數。

本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體單元，其中所述記憶體控制電路單元包括主機介面、記憶體介面、緩衝記憶體及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述緩衝記憶體，其中所述記憶體管理電路用以指示所述可複寫式非揮發性記憶體模組執行資料整併操作，其中所述記憶體管理電路更用以根據所述可複寫式非揮發性記憶體模組的資料儲存狀況調整從所述主機系統接收待寫入資料的單位時間資料接收量，其中在執行所述資料整併操作之期間，所述記憶體管理電路更用以將所述待寫入資料儲存至所述緩衝記憶體，其中所述記憶體管理電路更用以指示將儲存於所述緩衝記憶體的所述資料儲存至所述可複寫式非揮發性記憶體模組。

在本發明的一範例實施例中，所述記憶體管理電路根據所述可複寫式非揮發性記憶體模組的所述資料儲存狀況調整從所述主機系統接收所述待寫入資料的所述單位時間資料接收量的操作包括：評估對應於所述資料整併操作的閒置實體單元釋放作動；以及根據所評估的所述閒置實體單元釋放作動決定所述單位時間資料接收量。

在本發明的一範例實施例中，所述記憶體管理電路評估對應於所述資料整併操作的所述閒置實體單元釋放作動的操作包括：獲得所述些實體單元中非閒置實體單元的有效計數，其中所述有效計數對應於所述非閒置實體單元所儲存的有效資料的資料量；以及根據所述有效計數評估所述閒置實體單元釋放作動。

在本發明的一範例實施例中，所述記憶體管理電路根據所評估的所述閒置實體單元釋放作動決定所述單位時間資料接收量的操作包括：根據所述資料整併操作的資料寫入速度與所評估的所述閒置實體單元釋放作動決定所述單位時間資料接收量。

在本發明的一範例實施例中，所評估的所述閒置實體單元釋放作動所對應的閒置實體單元釋放率正相關於所述單位時間資料接收量。

在本發明的一範例實施例中，所述記憶體管理電路更用以將從所述主機系統接收所述待寫入資料的資料接收速度維持於與所述單位時間資料接收量一致。

在本發明的一範例實施例中，所述記憶體管理電路將從所述主機系統接收所述待寫入資料的所述資料接收速度維持於與所述單位時間資料接收量一致的操作包括：若從所述主機系統接收所述待寫入資料的所述資料接收速度低於所述單位時間資料接收量，將所述資料接收速度從第一資料接收速度提高至第二資料接收速度；以及若所述資料接收速度高於所述單位時間資料接收量，將所述資料接收速度從所述第一資料接收速度降低至第三資料接收速度。

在本發明的一範例實施例中，所述可複寫式非揮發性記憶體模組的所述資料儲存狀況對應於有效資料在所述些實體單元中的分布狀況。

在本發明的一範例實施例中，所述記憶體管理電路更用以不限制所述資料整併操作的一資料寫入速度。

在本發明的一範例實施例中，所述記憶體管理電路根據所述可複寫式非揮發性記憶體模組的所述資料儲存狀況調整從所述主機系統接收所述待寫入資料的所述單位時間資料接收量的操作包括：調整待寫入資料傳輸參數，其中所述待寫入資料傳輸參數反映出所述單位時間資料接收量，其中所述待寫入資料傳輸參數包括事件執行時間參數、事件狀態回復時間參數、頻寬限制參數、頻率限制參數或封包容量參數。

在本發明的一範例實施例中，在執行所述資料整併操作之期間，從所述主機系統接收所述待寫入資料的所述單位時間資料接收量低於非在所述資料整併操作之期間，從所述主機系統接收另一待寫入資料的單位時間資料接收量。

在本發明的一範例實施例中，所述資料整併操作所對應的閒置實體單元釋放作動的執行所需時間負相關於所述單位時間資料接收量。

基於上述，可複寫式非揮發性記憶體模組的資料儲存狀況可用於調整從主機系統接收待寫入資料的單位時間資料接收量。在開始執行可複寫式非揮發性記憶體模組的資料整併操作之後，基於此單位時間資料接收量而從主機系統接收的待寫入資料會被儲存至緩衝記憶體，然後再被儲存至可複寫式非揮發性記憶體模組。藉此，在主機系統持續將資料儲存至記憶體儲存裝置的期間，即便記憶體儲存裝置正在執行資料整併操作，記憶體儲存裝置相對於主機系統的資料寫入速度也可以維持穩定。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。

在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。

請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。

連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。

記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。

在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。

圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。

請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及緩衝記憶體510。

記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。

在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。

主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾收集操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。

緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。

在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508與電源管理電路512。

錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。

圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。

請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。儲存區601中的實體單元610(0)~610(A)儲存有資料。例如，儲存於儲存區601的資料包括有效資料(valid data)與無效資料(invalid data)。閒置區602中的實體單元610(A+1)~610(B)尚未被用來儲存資料。當欲儲存資料時，記憶體管理電路502會從閒置區602的實體單元610(A+1)~610(B)中選擇一個實體單元並且將來自主機系統11或來自儲存區601中其他實體單元的資料儲存至所選的實體單元中。同時，所選的實體單元會被關聯至儲存區601。此外，在抹除儲存區601中的某一個實體單元後，所抹除的實體單元會被重新關聯至閒置區602。

在本範例實施例中，屬於閒置區602的每一個實體單元亦稱為閒置實體單元，而屬於儲存區601的每一個實體單元亦稱為非閒置(non-spare)實體單元。在本範例實施例中，一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以包含多個實體抹除單元。

記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。

記憶體管理電路502會將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取操作。

在本範例實施例中，有效資料是屬於某一個邏輯單元的最新資料，而無效資料則不是屬於任一個邏輯單元的最新資料。例如，若主機系統11將一筆新資料儲存至某一邏輯單元而覆蓋掉此邏輯單元原先儲存的舊資料(即，更新屬於此邏輯單元的資料)，則儲存至儲存區601中的此筆新資料即為屬於此邏輯單元的最新資料並且會被標記為有效，而被覆蓋掉的舊資料可能仍然儲存在儲存區601中但被標記為無效。

在本範例實施例中，若屬於某一邏輯單元的資料被更新，則此邏輯單元與儲存有屬於此邏輯單元之舊資料的實體單元之間的映射關係會被移除，並且此邏輯單元與儲存有屬於此邏輯單元之最新資料的實體單元之間的映射關係會被建立。然而，在另一範例實施例中，若屬於某一邏輯單元的資料被更新，則此邏輯單元與儲存有屬於此邏輯單元之舊資料的實體單元之間的映射關係仍可被維持。

當記憶體儲存裝置10出廠時，屬於閒置區602的實體單元的總數會是一個預設數目(例如，30)。在記憶體儲存裝置10的運作中，越來越多的實體單元會被從閒置區602選擇並且被關聯至儲存區601以儲存資料(例如，來自主機系統11的使用者資料)。因此，屬於閒置區602的實體單元的總數會隨著記憶體儲存裝置10的使用而逐漸減少。

在記憶體儲存裝置10的運作中，記憶體管理電路502會持續更新屬於閒置區602的實體單元的總數。記憶體管理電路502會根據閒置區602中實體單元的數目(即，閒置實體單元的總數)執行資料整併操作。例如，記憶體管理電路502會判斷屬於閒置區602的實體單元的總數是否小於或等於一個門檻值(亦稱為第一門檻值)。此第一門檻值例如是2或者更大的值(例如，10)，本發明不加以限制。若屬於閒置區602的實體單元的總數小於或等於第一門檻值，記憶體管理電路502會執行資料整併操作。在一範例實施例中，此資料整併操作亦稱為垃圾收集(garbage collection)操作。

在資料整併操作中，記憶體管理電路502會從儲存區601中選擇至少一個實體單元(亦稱為來源節點)並且嘗試將有效資料從所選擇的實體單元集中複製到另一實體單元(亦稱為回收節點)。用來儲存所複製之有效資料的實體單元則是從閒置區602中選擇並且會被關聯至儲存區601。若某一個實體單元所儲存的有效資料皆已被複製至回收節點，則此實體單元會被抹除並且被關聯至閒置區602。在一範例實施例中，將某一個實體單元從儲存區601重新關聯回閒置區602的操作(或抹除某一個實體單元的操作)亦稱為釋放一個閒置實體單元。藉由執行資料整併操作，一或多個閒置實體單元會被釋放並且使得屬於閒置區602的實體單元的總數逐漸增加。

在開始執行資料整併操作後，若屬於閒置區602之實體單元符合一特定條件，資料整併操作會停止。例如，記憶體管理電路502會判斷屬於閒置區602的實體單元的總數是否大於或等於一個門檻值(以下亦稱為第二門檻值)。例如，第二門檻值可以大於或等於第一門檻值。若屬於閒置區602的實體單元的總數大於或等於第二門檻值，記憶體管理電路502可停止資料整併操作。例如，停止資料整併操作是指結束當前執行中的資料整併操作。在停止一個資料整併操作之後，若屬於閒置區602的實體單元的總數再次小於或等於第一門檻值，則下一個資料整併操作會再次被執行，以嘗試釋放新的閒置實體單元。

圖7是根據本發明的一範例實施例所繪示的接收並儲存來自主機系統之資料的操作的示意圖。圖8是根據本發明的一範例實施例所繪示的資料整併操作的示意圖。

請參照圖7，當主機系統11欲儲存資料701(亦稱為待寫入資料)時，資料701會被從主機系統11接收並且被儲存至緩衝記憶體510。然後，在特定時間點，資料701會被從緩衝記憶體510中讀取出來並且儲存至一個實體單元710(0)。例如，實體單元710(0)是從圖6的閒置區602中選擇的至少一個實體單元。此外，此特定時間點可以是緩衝記憶體510的儲存狀態符合某一特定條件(例如，緩衝記憶體510被寫滿)時或在將資料701存入緩衝記憶體510之後的任意時間點。在一範例實施例中，當前用來儲存來自主機系統11之資料的實體單元710(0)亦稱為開啟區塊(open block)。若當前作為開啟區塊的實體單元710(0)被寫滿，另一個閒置實體單元會被選擇做為新的開啟區塊並且被用於儲存來自主機系統11的資料。

請參照圖8，在資料整併操作中，儲存有有效資料的實體單元810(1)~810(M)會被選擇作為有效資料的來源節點，並且實體單元811(1)~811(N)會被選擇作為有效資料的回收節點。例如，實體單元810(1)~810(M)是從圖6的儲存區601中選擇的實體單元，而實體單元811(1)~811(N)則是從圖6的閒置區602中選擇的實體單元。M與N皆為正整數，且M可大於N。

在資料整併操作中，資料801(1)~801(M)會被從實體單元810(1)~810(M)中讀取出來並且儲存至緩衝記憶體510。在一範例實施例中，資料801(1)~801(M)皆為有效資料。在另一範例實施例中，資料801(1)~801(M)亦可能包含部分無效資料或填充(dummy)資料。然後，在特定時間點，資料802(包含資料801(1)~801(M))會被從緩衝記憶體510中讀取出來並且寫入至實體單元811(1)~811(N)。例如，此特定時間點可以是緩衝記憶體510的儲存狀態符合某一特定條件(例如，緩衝記憶體510被寫滿)時或在將資料801(1)~801(M)存入緩衝記憶體510之後的任意時間點。須注意的是，圖7的接收並儲存來自主機系統之資料的操作以及圖8的資料整併操作可同步執行。例如，在接收並儲存來自主機系統之資料的過程中，資料整併操作可於背景執行。

在一範例實施例中，若某一個實體單元當前被設為開啟區塊，則在抹除此實體單元之前，此實體單元不會被視為回收節點。同理，若某一個實體單元當前被設為回收節點，則在抹除此實體單元之前，此實體單元不會被視為開啟區塊。在抹除某一個實體單元後，此實體單元可接續被選擇作為開啟區塊或回收節點。

在一範例實施例中，記憶體管理電路502會根據可複寫式非揮發性記憶體模組406的資料儲存狀況動態調整從主機系統11接收待寫入資料的單位時間資料接收量。其中，此資料儲存狀況可以是可複寫式非揮發性記憶體模組406的一個區域中，如一個或數個實體單元中，有效資料或無效資料的數量、比例或分佈等。此單位時間資料接收量可對應於一個待寫入資料傳輸參數。在一範例實施例中，亦可視為此單位時間資料接收量是受控於此待寫入資料傳輸參數。記憶體管理電路502可藉由調整待寫入資料傳輸參數來達到所需的單位時間資料接收量。此外，此單位時間資料接收量是用以表示、控制或限制每單位時間內從主機系統11接收多少資料量的待寫入資料。

在一範例實施例中，待寫入資料傳輸參數(或單位時間資料接收量)可反映出從主機系統11接收待寫入資料的資料傳輸速度(亦稱為待寫入資料傳輸速度)、資料傳輸量、資料傳輸時間、或資料發送時間間隔等，亦即此待寫入資料傳輸參數(或單位時間資料接收量)可為/或可對應到上述至少其中之一的資訊。

在一範例實施例中，待寫入資料傳輸參數包括事件執行時間參數、事件狀態回復時間參數、頻寬限制參數、頻率限制參數及封包容量參數的至少其中之一。事件執行時間參數用以反映或控制從主機系統11(主動或被動)接收待寫入資料的時間間隔及/或頻率。事件狀態回復時間參數用以反映或控制回覆寫入完成訊息至主機系統11的時間間隔及/或頻率。例如，主機系統11會在接收到前一待寫入資料的寫入完成訊息之後，才會接續傳送下一筆待寫入資料至記憶體儲存裝置10。頻寬限制參數用以反映或控制從主機系統11接收待寫入資料的資料傳輸頻寬。頻率限制參數用以反映或控制記憶體儲存裝置10(或連接介面單元402)用來分析來自主機系統11之待寫入資料的時脈頻率。封包容量參數用以反映或控制用於傳輸來自主機系統11之待寫入資料的一個資料單位的容量。例如，一個資料單位的容量可以是4千位元組或更大或更小。此些參數皆可用於控制從主機系統11接收待寫入資料的單位時間資料接收量。此待寫入資料傳輸參數可動態地調整，使得當前從主機系統11接收待寫入資料的單位時間資料接收量也會動態地改變。

在執行資料整併操作之期間，記憶體管理電路502可動態地調整從主機系統11接收待寫入資料的數量或時間，並將所接收的待寫入資料儲存至緩衝記憶體510。然後，記憶體管理電路502會將儲存於緩衝記憶體510的資料儲存至可複寫式非揮發性記憶體模組406。

在一範例實施例中，在執行資料整併操作之期間，記憶體管理電路502可將從主機系統11接收資料的速度維持於與所決定的單位時間資料接收量一致。例如，若當前的單位時間資料接收量被決定為200 MB/s，則在執行資料整併操作之期間，從主機系統11接收資料的速度也會被維持在200 MB/s。

在一範例實施例中，在執行資料整併操作之期間，若當前的資料接收速度低於所決定的單位時間資料接收量，則記憶體管理電路502會允許及/或嘗試將當前的資料接收速度提高至相同或接近此單位時間資料接收量。例如，記憶體管理電路502可提高從主機系統11接收資料的傳輸頻寬及/或加快回覆寫入完成訊息至主機系統11的頻率等。

在一範例實施例中，在執行資料整併操作之期間，若當前的資料接收速度高於所決定的單位時間資料接收量，則記憶體管理電路502會嘗試將當前的資料接收速度降低至相同或接近此單位時間資料接收量。例如，記憶體管理電路502可降低從主機系統11接收資料的傳輸頻寬、暫停從主機系統11接收資料及/或降低回覆寫入完成訊息至主機系統11的頻率等。須注意的是，在其他範例實施例中，某些未提及的傳輸速度控制機制亦可以被採用，只要可以藉由此傳輸速度控制機制來調整從主機系統11接收資料的單位時間資料接收量即可。

在一範例實施例中，可複寫式非揮發性記憶體模組406的資料儲存狀況是指可複寫式非揮發性記憶體模組406的有效資料儲存狀況。可複寫式非揮發性記憶體模組406的有效資料儲存狀況對應於有效資料在可複寫式非揮發性記憶體模組406中的分布狀況。在一範例實施例中，可複寫式非揮發性記憶體模組406的資料儲存狀況是指可複寫式非揮發性記憶體模組406的無效資料儲存狀況。可複寫式非揮發性記憶體模組406的無效資料儲存狀況對應於無效資料在可複寫式非揮發性記憶體模組406中的分布狀況。在一範例實施例中，有效資料儲存狀況與無效資料儲存狀況是一體兩面的，因此可複寫式非揮發性記憶體模組406的資料儲存狀況可以是指可複寫式非揮發性記憶體模組406的有效資料儲存狀況與無效資料儲存狀況中的任一者，本發明不加以限制。在以下範例實施例中，是以有效資料儲存狀況來作為可複寫式非揮發性記憶體模組406的資料儲存狀況之範例。所屬技術領域通常知識者應當知曉如何將有效資料替換為無效資料而獲得相應之操作結果。

在一範例實施例中，記憶體管理電路502可根據可複寫式非揮發性記憶體模組406中至少部分實體單元的有效計數來獲得可複寫式非揮發性記憶體模組406的資料儲存狀況。其中，某一個實體單元的有效計數反映此實體單元所儲存的有效資料的資料量。例如，若某一個實體單元的有效計數為20，表示此實體單元中有20個實體程式化單元當前儲存的資料是有效資料，或者，也可視為此實體單元所儲存之有效資料的資料量等於20個實體程式化單元的總容量。藉由分析至少一個實體單元的有效計數，記憶體管理電路502可獲得有效資料(及/或無效資料)在可複寫式非揮發性記憶體模組406中的分布狀態。此外，記憶體管理電路502也可根據此有效計數來統計可複寫式非揮發性記憶體模組406中儲存的有效資料的總資料量等與有效資料之分布/儲存有關的資訊。此些資訊皆可視為可複寫式非揮發性記憶體模組406的資料儲存狀況。

在一範例實施例中，記憶體管理電路502會根據可複寫式非揮發性記憶體模組406的資料儲存狀況評估對應於當前執行中或即將執行的資料整併操作的閒置實體單元釋放作動。例如，所評估的閒置實體單元釋放作動可使用諸如實體單元在執行中或即將執行的資料整併操作中的釋放率(亦稱為實體單元釋放率)、實體單元在執行中或即將執行的資料整併操作中的釋放速度(亦稱為實體單元釋放速度)、實體單元在執行中或即將執行的資料整併操作中的釋放時間(亦稱為實體單元釋放時間)等與實體單元在資料整併操作中的釋放效率有關的資訊來呈現。然後，記憶體管理電路502會根據所評估的閒置實體單元釋放作動決定單位時間資料接收量。以圖8為例，若預估從實體單元810(1)~810(M)收集有效資料並將所收集的有效資料存入實體單元811(1)~811(N)的資料整併操作可以額外釋放出1個新的閒置實體單元(即，M-N=1)，則所評估的閒置實體單元釋放作動所對應的閒置實體單元釋放率可決定為1/N。也就是說，在完成對N個實體單元的有效資料寫入操作後，可以額外釋放出1個新的閒置實體單元。

在一範例實施例中，記憶體管理電路502可獲得可複寫式非揮發性記憶體模組406中至少部分非閒置實體單元個別的有效計數並根據所獲得的有效計數來評估閒置實體單元釋放作動。例如，透過分析至少部分非閒置實體單元個別的有效計數，記憶體管理電路502可得知此些非閒置實體單元所個別儲存的有效資料的資料量。根據此些非閒置實體單元所個別儲存的有效資料的資料量，記憶體管理電路502可評估在當前或即將執行的資料整併資訊中需要完成對幾個實體單元的有效資料寫入操作才能額外釋放出1個新的閒置實體單元。例如，若有效資料在所選擇的3個作為來源節點的實體單元中分別佔了60%、65%及75%的資料容量，則表示在使用2個實體單元(即，回收節點)來儲存所收集的有效資料後可以額外釋放1個新的閒置實體單元(3-2=1)。在此範例中，所評估的閒置實體單元釋放作動所對應的閒置實體單元釋放率可決定為1/2(即，N=1)。

圖9是根據本發明的一範例實施例所繪示的根據有效計數排序實體單元的示意圖。

請參照圖9，實體單元910(0)~910(F)可包括圖6的儲存區601中所有的實體單元或僅包括儲存區601中至少部分儲存有有效資料的實體單元。依據實體單元910(0)~910(F)個別的有效計數，實體單元910(0)~910(F)會被排序。例如，由左到右，實體單元910(0)~910(F)的有效計數逐漸增加。資料整併操作會優先從儲存較少有效資料的實體單元中收集有效資料，以提升執行效率(或，閒置實體單元釋放率)。

在一範例實施例中，實體單元910(0)~910(F)的有效計數可用於評估對於實體單元910(0)~910(F)的資料整併操作所對應的閒置實體單元釋放作動。在一範例實施例中，亦可以僅根據實體單元910(0)~910(F)中有效計數最小的幾個實體單元(例如，有效計數最小的20個實體單元910(0)~910(19))的有效計數來評估閒置實體單元釋放作動。或者，在一範例實施例中，亦可以僅根據實體單元910(0)~910(F)中單一個實體單元的有效計數來評估閒置實體單元釋放作動。例如，若實體單元910(E)的有效計數表示有效資料在實體單元910(E)中佔了95%的資料容量，則可根據此有效計數推估在當前執行中或即將執行的資料整併操作中使用20個實體單元來儲存有效資料後可以額外釋放1個新的閒置實體單元(即，閒置實體單元釋放率為1/20)。在一範例實施例中，E可以是10或更大或更小。

在一範例實施例中，記憶體管理電路502會將從主機系統11接收資料的速度(或單位時間資料接收量)控制在每寫滿1個開啟區塊，背景的資料整併操作就會額外釋放出1個新的閒置實體單元。例如，在閒置實體單元釋放率為1/N的範例實施例中，每使用所收集的有效資料寫滿N個實體單元即可額外釋放1個新的閒置實體單元，因此可將寫滿1個開啟區塊的總資料寫入時間維持在小於或等於寫滿N個實體單元的總資料寫入時間。也就是說，若一個實體單元包含256個實體程式化單元，則寫滿一個開啟區塊(包含256個實體程式化單元)的時間會被維持在小於或等於寫滿N個回收節點(包含N×256個實體程式化單元)的時間。因此，對於開啟區塊的資料寫入速度(或單位時間資料接收量)會被維持在小於或等於資料整併操作的資料寫入速度的1/N倍。

在一範例實施例中，記憶體管理電路502可根據當前執行中或即將執行的資料整併操作的資料寫入速度與所評估的閒置實體單元釋放作動決定單位時間資料接收量及/或相應的待寫入資料傳輸參數。例如，記憶體管理電路502可將資料整併操作的資料寫入速度乘上所評估的閒置實體單元釋放作動所對應的閒置實體單元釋放率而獲得單位時間資料接收量。例如，若評估的閒置實體單元釋放率為1/N並且當前執行中或即將執行的資料整併操作的資料寫入速度(或資料寫入頻寬)是400 MB/s，則當前從主機系統11接收待寫入資料的單位時間資料接收量可被決定為400/N MB/s。例如，在閒置實體單元釋放率為1/2且當前執行中或即將執行的資料整併操作的資料寫入速度是400 MB/s的範例中，則單位時間資料接收量可被決定為200 MB/s。或者，在閒置實體單元釋放率為1/20且當前執行中或即將執行的資料整併操作的資料寫入速度是400 MB/s的範例中，單位時間資料接收量可被決定為20 MB/s。

在前述範例實施例中，閒置實體單元釋放率會正相關於所決定的單位時間資料接收量。也就是說，若所評估的閒置實體單元釋放率越大(N越小)，則所決定的單位時間資料接收量也會越大。從另一角度來看，在一範例實施例中，閒置實體單元釋放率的一執行所需時間可負相關於所決定的單位時間資料接收量。例如，若需要較長的執行時間來執行資料整併操作才能釋放出一個新的閒置實體單元，則表示此資料整併操作的閒置實體單元釋放率較低，並且所決定的單位時間資料接收量可能較小。反之，若在較短的執行時間內執行資料整併操作即可釋放出一個新的閒置實體單元，則表示此資料整併操作的閒置實體單元釋放率較高，並且所決定的單位時間資料接收量可能較大。

在一範例實施例中，基於所決定的單位時間資料接收量來從主機系統11接收待寫入資料，記憶體管理電路502可不限制當前執行中或即將執行的資料整併操作的資料寫入速度。也就是說，當主機系統11的資料寫入操作與記憶體儲存裝置10本身的資料整併操作同步執行時，記憶體管理電路502會去控制或限制從主機系統11接收待寫入資料的單位時間資料接收量，但是允許資料整併操作使用最高的資料寫入速度(或傳輸頻寬)來儲存所收集的有效資料。從另一角度來看，透過降低從主機系統11接收待寫入資料的單位時間資料接收量並維持資料整併操作於全速，可在不降低資料整併操作之執行效率的前提下，使主機系統11的資料寫入速度維持穩定。在一範例實施例中，使主機系統11的資料寫入速度維持穩定是指使主機系統11的資料寫入速度維持在一數值區間內或高於一預設值。

在圖7與圖8的一範例實施例中，緩衝記憶體510是基於先進先出(First In First Out, FIFO)的規則將暫存於緩衝記憶體510的資料傳送至開啟區塊(即，實體單元710(0))或回收節點(即，實體單元811(1)~811(N))進行儲存。記憶體管理電路502會根據所決定的單位時間資料接收量來控制或調節從主機系統11接收資料的資料接收速度，但可不影響緩衝記憶體510的資料儲存規則、資料輸出規則或資料輸出頻寬。

在一範例實施例中，在執行資料整併操作之期間，從主機系統11接收待寫入資料的單位時間資料接收量會被控制為低於非在資料整併操作之期間，從主機系統11接收待寫入資料的單位時間資料接收量。

圖10是根據本發明的一範例實施例所繪示的資料儲存方法的流程圖。

請參照圖10，在步驟S1001中，執行資料整併操作。在步驟S1002中，根據可複寫式非揮發性記憶體模組的資料儲存狀況調整從主機系統接收待寫入資料的單位時間資料接收量。在步驟S1003中，在執行所述資料整併操作之期間，將所接收的待寫入資料儲存至緩衝記憶體。在步驟S1004中，將儲存於緩衝記憶體的資料儲存至可複寫式非揮發性記憶體模組。須注意的是，本發明不限制步驟S1001與S1002的執行順序。例如，在另一範例實施例中，可先執行步驟S1002再執行步驟S1001，或者步驟S1001與S1002亦可同步執行。

圖11是根據本發明的另一範例實施例所繪示的資料儲存方法的流程圖。

請參照圖11，在步驟S1101中，偵測可複寫式非揮發性記憶體模組中閒置實體單元的數目。在步驟S1102中，判斷閒置實體單元的數目是否小於臨界值。若閒置實體單元的數目小於臨界值，在步驟S1103中，執行資料整併操作。若閒置實體單元的數目不小於此臨界值，可回到步驟S1101。在步驟S1104中，根據可複寫式非揮發性記憶體模組的資料儲存狀況評估對應於所述資料整併操作的閒置實體單元釋放作動。在步驟S1105中，根據所評估的閒置實體單元釋放作動決定單位時間資料接收量。在步驟S1106中，在執行所述資料整併操作之期間，基於所述單位時間資料接收量從主機系統接收待寫入資料並將所接收的待寫入資料儲存至緩衝記憶體。在步驟S1107中，將儲存於緩衝記憶體的資料儲存至可複寫式非揮發性記憶體模組。此外，在執行步驟S1107之後可回到步驟S1101。須注意的是，本發明不限制步驟S1103、S1104及S1105的執行順序。例如，在另一範例實施例中，可先執行步驟S1104與S1105再執行步驟S1103，或者步驟S1103、S1104及S1105亦可同步執行。

然而，圖10與圖11中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖10與圖11中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖10與圖11的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。

綜上所述，可複寫式非揮發性記憶體模組的資料儲存狀況可用於決定用來從主機系統接收資料的單位時間資料接收量。在開始執行可複寫式非揮發性記憶體模組的資料整併操作之後，基於此單位時間資料接收量而從主機系統接收的資料會被儲存至緩衝記憶體，然後再被儲存至可複寫式非揮發性記憶體模組。藉此，在主機系統持續將資料儲存至記憶體儲存裝置的期間，即便記憶體儲存裝置正在執行資料整併操作，記憶體儲存裝置相對於主機系統的資料寫入速度也可以維持穩定。此外，透過調節從主機系統接收資料的待寫入資料傳輸參數而不影響資料整併操作之執行，也可避免降低資料整併操作之執行效率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、30‧‧‧記憶體儲存裝置

11、31‧‧‧主機系統

110‧‧‧系統匯流排

111‧‧‧處理器

112‧‧‧隨機存取記憶體

113‧‧‧唯讀記憶體

114‧‧‧資料傳輸介面

12‧‧‧輸入/輸出(I/O)裝置

20‧‧‧主機板

201‧‧‧隨身碟

202‧‧‧記憶卡

203‧‧‧固態硬碟

204‧‧‧無線記憶體儲存裝置

205‧‧‧全球定位系統模組

206‧‧‧網路介面卡

207‧‧‧無線傳輸裝置

208‧‧‧鍵盤

209‧‧‧螢幕

210‧‧‧喇叭

32‧‧‧SD卡

33‧‧‧CF卡

34‧‧‧嵌入式儲存裝置

341‧‧‧嵌入式多媒體卡

342‧‧‧嵌入式多晶片封裝儲存裝置

402‧‧‧連接介面單元

404‧‧‧記憶體控制電路單元

406‧‧‧可複寫式非揮發性記憶體模組

502‧‧‧記憶體管理電路

504‧‧‧主機介面

506‧‧‧記憶體介面

508‧‧‧錯誤檢查與校正電路

510‧‧‧緩衝記憶體

512‧‧‧電源管理電路

601‧‧‧緩衝區

602‧‧‧儲存區

610(0)~610(B)、710(0)、810(1)~810(M)、811(1)~811(N)、910(0)~910(F)‧‧‧實體單元

612(0)~612(C)‧‧‧邏輯單元

701、801(1)~801(M)、802‧‧‧資料

S1001‧‧‧步驟(執行資料整併操作)

S1002‧‧‧步驟(根據可複寫式非揮發性記憶體模組的資料儲存狀況調整從主機系統接收待寫入資料的單位時間資料接收量)

S1003‧‧‧步驟(在執行所述資料整併操作之期間，將所接收的待寫入資料儲存至緩衝記憶體)

S1004‧‧‧步驟(將儲存於緩衝記憶體的資料儲存至可複寫式非揮發性記憶體模組)

S1101‧‧‧步驟(偵測可複寫式非揮發性記憶體模組中閒置實體單元的數目)

S1102‧‧‧步驟(判斷閒置實體單元的數目是否小於臨界值)

S1103‧‧‧步驟(執行資料整併操作)

S1104‧‧‧步驟(根據可複寫式非揮發性記憶體模組的資料儲存狀況評估對應於所述資料整併操作的閒置實體單元釋放作動)

S1105‧‧‧步驟(根據所評估的閒置實體單元釋放作動決定單位時間資料接收量)

S1106‧‧‧步驟(在執行所述資料整併操作之期間，基於所述單位時間資料接收量從主機系統接收資料並將所接收的資料儲存至緩衝記憶體)

S1107‧‧‧步驟(將儲存於緩衝記憶體的資料儲存至可複寫式非揮發性記憶體模組)

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。圖7是根據本發明的一範例實施例所繪示的接收並儲存來自主機系統之資料的操作的示意圖。圖8是根據本發明的一範例實施例所繪示的資料整併操作的示意圖。圖9是根據本發明的一範例實施例所繪示的根據有效計數排序實體單元的示意圖。圖10是根據本發明的一範例實施例所繪示的資料儲存方法的流程圖。圖11是根據本發明的另一範例實施例所繪示的資料儲存方法的流程圖。

Claims

一種資料儲存方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，該資料儲存方法包括：執行一資料整併操作；根據該可複寫式非揮發性記憶體模組的一有效資料的資料儲存狀況調整從一主機系統接收一待寫入資料的一單位時間資料接收量；在執行該資料整併操作之期間，將該待寫入資料儲存至一緩衝記憶體；以及將儲存於該緩衝記憶體的該待寫入資料儲存至該可複寫式非揮發性記憶體模組。
如申請專利範圍第1項所述的資料儲存方法，其中根據該可複寫式非揮發性記憶體模組的該資料儲存狀況調整從該主機系統接收該待寫入資料的該單位時間資料接收量的步驟包括：評估對應於該資料整併操作的一閒置實體單元釋放作動；以及根據所評估的該閒置實體單元釋放作動決定該單位時間資料接收量。
如申請專利範圍第2項所述的資料儲存方法，其中評估對應於該資料整併操作的該閒置實體單元釋放作動的步驟包括：獲得該些實體單元中一非閒置實體單元的一有效計數，其中該有效計數對應於該非閒置實體單元所儲存的有效資料的資料量；以及根據該有效計數評估該閒置實體單元釋放作動。
如申請專利範圍第2項所述的資料儲存方法，其中根據所評估的該閒置實體單元釋放作動決定該單位時間資料接收量的步驟包括：根據該資料整併操作的一資料寫入速度與所評估的該閒置實體單元釋放作動決定該單位時間資料接收量。
如申請專利範圍第2項所述的資料儲存方法，其中所評估的該閒置實體單元釋放作動所對應的一閒置實體單元釋放率正相關於該單位時間資料接收量。
如申請專利範圍第1項所述的資料儲存方法，更包括：將從該主機系統接收該待寫入資料的一資料接收速度維持於與該單位時間資料接收量一致。
如申請專利範圍第6項所述的資料儲存方法，其中將從該主機系統接收該待寫入資料的該資料接收速度維持於與該單位時間資料接收量一致的步驟包括：若從該主機系統接收該待寫入資料的該資料接收速度低於該單位時間資料接收量，將該資料接收速度從一第一資料接收速度提高至一第二資料接收速度；以及若該資料接收速度高於該單位時間資料接收量，將該資料接收速度從該第一資料接收速度降低至一第三資料接收速度。
如申請專利範圍第1項所述的資料儲存方法，其中該可複寫式非揮發性記憶體模組的該資料儲存狀況對應於有效資料在該些實體單元中的一分布狀況。
如申請專利範圍第1項所述的資料儲存方法，更包括：不限制該資料整併操作的一資料寫入速度。
如申請專利範圍第1項所述的資料儲存方法，其中根據該可複寫式非揮發性記憶體模組的該資料儲存狀況調整從該主機系統接收該待寫入資料的該單位時間資料接收量的步驟包括：調整一待寫入資料傳輸參數，其中該待寫入資料傳輸參數反映出該單位時間資料接收量，其中該待寫入資料傳輸參數包括一事件執行時間參數、一事件狀態回復時間參數、一頻寬限制參數、一頻率限制參數或一封包容量參數。
如申請專利範圍第1項所述的資料儲存方法，其中在執行該資料整併操作之期間，從該主機系統接收該待寫入資料的該單位時間資料接收量低於非在該資料整併操作之期間，從該主機系統接收另一待寫入資料的一單位時間資料接收量。
如申請專利範圍第1項所述的資料儲存方法，其中該資料整併操作所對應的一閒置實體單元釋放作動的一執行所需時間負相關於該單位時間資料接收量。
一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以指示該可複寫式非揮發性記憶體模組執行一資料整併操作，其中該記憶體控制電路單元更用以根據該可複寫式非揮發性記憶體模組的一有效資料的資料儲存狀況調整從該主機系統接收一待寫入資料的一單位時間資料接收量，其中在執行該資料整併操作之期間，該記憶體控制電路單元更用以將該待寫入資料儲存至一緩衝記憶體，其中該記憶體控制電路單元更用以指示將儲存於該緩衝記憶體的該待寫入資料儲存至該可複寫式非揮發性記憶體模組。
如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該可複寫式非揮發性記憶體模組的該資料儲存狀況調整從該主機系統接收該待寫入資料的該單位時間資料接收量的操作包括：評估對應於該資料整併操作的一閒置實體單元釋放作動；以及根據所評估的該閒置實體單元釋放作動決定該單位時間資料接收量。
如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制電路單元評估對應於該資料整併操作的該閒置實體單元釋放作動的操作包括：獲得該些實體單元中一非閒置實體單元的一有效計數，其中該有效計數對應於該非閒置實體單元所儲存的有效資料的資料量；以及根據該有效計數評估該閒置實體單元釋放作動。
如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據所評估的該閒置實體單元釋放作動決定該單位時間資料接收量的操作包括：根據該資料整併操作的一資料寫入速度與所評估的該閒置實體單元釋放作動決定該單位時間資料接收量。
如申請專利範圍第14項所述的記憶體儲存裝置，其中所評估的該閒置實體單元釋放作動所對應的一閒置實體單元釋放率正相關於該單位時間資料接收量。
如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將從該主機系統接收該待寫入資料的一資料接收速度維持於與該單位時間資料接收量一致。
如申請專利範圍第18項所述的記憶體儲存裝置，其中該記憶體控制電路單元將從該主機系統接收該待寫入資料的該資料接收速度維持於與該單位時間資料接收量一致的操作包括：若從該主機系統接收該待寫入資料的該資料接收速度低於該單位時間資料接收量，將該資料接收速度從一第一資料接收速度提高至一第二資料接收速度；以及若該資料接收速度高於該單位時間資料接收量，將該資料接收速度從該第一資料接收速度降低至一第三資料接收速度。
如申請專利範圍第13項所述的記憶體儲存裝置，其中該可複寫式非揮發性記憶體模組的該資料儲存狀況對應於有效資料在該些實體單元中的一分布狀況。
如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以不限制該資料整併操作的一資料寫入速度。
如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該可複寫式非揮發性記憶體模組的該資料儲存狀況調整從該主機系統接收該待寫入資料的該單位時間資料接收量的操作包括：調整一待寫入資料傳輸參數，其中該待寫入資料傳輸參數反映出該單位時間資料接收量，其中該待寫入資料傳輸參數包括一事件執行時間參數、一事件狀態回復時間參數、一頻寬限制參數、一頻率限制參數或一封包容量參數。
如申請專利範圍第13項所述的記憶體儲存裝置，其中在執行該資料整併操作之期間，從該主機系統接收該待寫入資料的該單位時間資料接收量低於非在該資料整併操作之期間，從該主機系統接收另一待寫入資料的一單位時間資料接收量。
如申請專利範圍第13項所述的記憶體儲存裝置，其中該資料整併操作所對應的一閒置實體單元釋放作動的一執行所需時間負相關於該單位時間資料接收量。
一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，其中該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一緩衝記憶體；以及一記憶體管理電路，耦接至該主機介面、該記憶體介面及該緩衝記憶體，其中該記憶體管理電路用以指示該可複寫式非揮發性記憶體模組執行一資料整併操作，其中該記憶體管理電路更用以根據該可複寫式非揮發性記憶體模組的一有效資料的資料儲存狀況調整從該主機系統接收一待寫入資料的一單位時間資料接收量，其中在執行該資料整併操作之期間，該記憶體管理電路更用以將該待寫入資料儲存至該緩衝記憶體，其中該記憶體管理電路更用以指示將儲存於該緩衝記憶體的該待寫入資料儲存至該可複寫式非揮發性記憶體模組。
如申請專利範圍第25項所述的記憶體控制電路單元，其中該記憶體管理電路根據該可複寫式非揮發性記憶體模組的該資料儲存狀況調整從該主機系統接收該待寫入資料的該單位時間資料接收量的操作包括：評估對應於該資料整併操作的一閒置實體單元釋放作動；以及根據所評估的該閒置實體單元釋放作動決定該單位時間資料接收量。
如申請專利範圍第26項所述的記憶體控制電路單元，其中該記憶體管理電路評估對應於該資料整併操作的該閒置實體單元釋放作動的操作包括：獲得該些實體單元中一非閒置實體單元的一有效計數，其中該有效計數對應於該非閒置實體單元所儲存的有效資料的資料量；以及根據該有效計數評估該閒置實體單元釋放作動。
如申請專利範圍第26項所述的記憶體控制電路單元，其中該記憶體管理電路根據所評估的該閒置實體單元釋放作動決定該單位時間資料接收量的操作包括：根據該資料整併操作的一資料寫入速度與所評估的該閒置實體單元釋放作動決定該單位時間資料接收量。
如申請專利範圍第26項所述的記憶體控制電路單元，其中所評估的該閒置實體單元釋放作動所對應的一閒置實體單元釋放率正相關於該單位時間資料接收量。
如申請專利範圍第25項所述的記憶體控制電路單元，其中該記憶體管理電路更用以將從該主機系統接收該待寫入資料的一資料接收速度維持於與該單位時間資料接收量一致。
如申請專利範圍第30項所述的記憶體控制電路單元，其中該記憶體管理電路將從該主機系統接收該待寫入資料的該資料接收速度維持於與該單位時間資料接收量一致的操作包括：若從該主機系統接收該待寫入資料的該資料接收速度低於該單位時間資料接收量，將該資料接收速度從一第一資料接收速度提高至一第二資料接收速度；以及若該資料接收速度高於該單位時間資料接收量，將該資料接收速度從該第一資料接收速度降低至一第三資料接收速度。
如申請專利範圍第25項所述的記憶體控制電路單元，其中該可複寫式非揮發性記憶體模組的該資料儲存狀況對應於有效資料在該些實體單元中的一分布狀況。
如申請專利範圍第25項所述的記憶體控制電路單元，其中該記憶體管理電路更用以不限制該資料整併操作的一資料寫入速度。
如申請專利範圍第25項所述的記憶體控制電路單元，其中該記憶體管理電路根據該可複寫式非揮發性記憶體模組的該資料儲存狀況調整從該主機系統接收該待寫入資料的該單位時間資料接收量的操作包括：調整一待寫入資料傳輸參數，其中該待寫入資料傳輸參數反映出該單位時間資料接收量，其中該待寫入資料傳輸參數包括一事件執行時間參數、一事件狀態回復時間參數、一頻寬限制參數、一頻率限制參數或一封包容量參數。
如申請專利範圍第25項所述的記憶體控制電路單元，其中在執行該資料整併操作之期間，從該主機系統接收該待寫入資料的該單位時間資料接收量低於非在該資料整併操作之期間，從該主機系統接收另一待寫入資料的一單位時間資料接收量。
如申請專利範圍第25項所述的記憶體控制電路單元，其中該資料整併操作所對應的一閒置實體單元釋放作動的一執行所需時間負相關於該單位時間資料接收量。