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TWI646746B - 寬頻電路之靜電防護電路及積體電路 - Google Patents

寬頻電路之靜電防護電路及積體電路 Download PDF

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TWI646746B
TWI646746B TW107100554A TW107100554A TWI646746B TW I646746 B TWI646746 B TW I646746B TW 107100554 A TW107100554 A TW 107100554A TW 107100554 A TW107100554 A TW 107100554A TW I646746 B TWI646746 B TW I646746B
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Taiwan
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circuit
terminal
electrically coupled
type semiconductor
semiconductor material
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TW201931714A (zh
Inventor
Chun Yu Lin
林群祐
Yu Hsuan Lai
賴玉瑄
Original Assignee
National Taiwan Normal University
國立臺灣師範大學
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Abstract

本發明揭露一種應用於寬頻電路之靜電防護電路與積體電路。靜電防護電路包括一矽控整流元件、一電感元件及一觸發單元。矽控整流元件係由四種半導體材料依序連接而成，並具有一第一端、一第二端及一第三端，第一端電性耦接第一P型半導體材料及訊號輸入端，第二端電性耦接第二N型半導體材料，第三端電性耦接第二P型半導體材料。電感元件的一端電性耦接訊號輸入端及第一端，其另一端電性耦接訊號輸出端與高頻電路。觸發單元的一端電性耦接訊號輸出端與高頻電路，其另一端電性耦接第三端。

Description

寬頻電路之靜電防護電路及積體電路
本發明係關於一種靜電防護電路及積體電路，特別關於一種可應用於寬頻電路之靜電防護電路及積體電路。
近年來，積體電路演進迅速，從過去的微米製程進入到現今可望量產的10奈米製程，使積體電路晶片的可靠度問題備受考驗。靜電放電(Electrostatic Discharge,ESD)往往是造成電子元件或晶片受到過度電性應力(Electrical Overstress,EOS)破壞的主因。而ESD造成的損壞大多為不可逆的破壞，因此針對ESD問題設計出適當的防護元件與電路勢在必行。
實務上，靜電放電防護多採用二極體、電晶體、矽控整流器等元件製成防護電路，當電路操作於高速或高頻時，防護電路的寄生電容將影響原先電路的阻抗匹配及訊號傳遞，因此，在元件設計上需格外注意靜電防護元件對原先電路的影響程度。
矽控整流器相較於二極體或其他防護元件來說，在單位面積下具有較高靜電放電耐受度。然而，矽控整流器內的半導體結構存在著寄生電容的問題，應用於高頻電路時，需仰賴設計技巧來降低防護元件對內部電路特性的損害。除了寄生效應的問題之外，矽控整流器的觸發速度不足，需要透過額外的觸發裝置來改善，但觸發裝置會加大整體的寄生電容值，使輸入訊號產生損耗甚至失真，使防護元件的實用性降低。此外，傳統利用觸發裝置觸發矽控整流器的結構雖可改善觸發速度，但由觸發裝置所增加的寄生電容卻使寄生效應更嚴重，不利於高頻電路使用。
本發明之目的為提供一種應用於寬頻電路之靜電防護電路 及積體電路。本發明提出的應用於寬頻電路之靜電防護電路與積體電路不僅具有相當好的靜電防護能力，也可改善觸發速度不足的問題，同時可降低訊號通過時的損耗與反射，使積體電路的內部電路可操作於較寬的頻帶。
為達上述目的，依據本發明之一種應用於寬頻電路之靜電防護電路，其與一高頻電路配合，靜電防護電路具有一訊號輸入端與一訊號輸出端，高頻電路電性耦接訊號輸出端，靜電防護電路包括一矽控整流元件、一電感元件以及一觸發單元。矽控整流元件係由一第一P型半導體材料、一第一N型半導體材料、一第二P型半導體材料及一第二N型半導體材料依序連接而成，矽控整流元件具有一第一端、一第二端及一第三端，第一端電性耦接第一P型半導體材料及訊號輸入端，第二端電性耦接第二N型半導體材料，第三端電性耦接第二P型半導體材料。電感元件的一端電性耦接訊號輸入端及第一端，其另一端電性耦接訊號輸出端與高頻電路。觸發單元的一端電性耦接訊號輸出端與高頻電路，其另一端電性耦接矽控整流元件的第三端。
為達上述目的，依據本發明之一種應用於寬頻電路之積體電路，包括一高頻電路以及一靜電防護電路。靜電防護電路具有一訊號輸入端與一訊號輸出端，高頻電路電性耦接訊號輸出端，靜電防護電路更具有一矽控整流元件、一電感元件及一觸發單元，矽控整流元件係由一第一P型半導體材料、一第一N型半導體材料、一第二P型半導體材料及一第二N型半導體材料依序連接而成，矽控整流元件具有一第一端、一第二端及一第三端，第一端電性耦接第一P型半導體材料及訊號輸入端，第二端電性耦接第二N型半導體材料，第三端電性耦接第二P型半導體材料，電感元件的一端電性耦接訊號輸入端及第一端，電感元件的另一端電性耦接訊號輸出端與高頻電路，觸發單元的一端電性耦接訊號輸出端與高頻電路，觸發單元的另一端電性耦接矽控整流元件的第三端。
在一實施例中，靜電防護電路更具有一共振頻率，高頻電路具有一操作頻率，操作頻率具有一操作頻率範圍，共振頻率位在操作頻率範圍內。
在一實施例中，電感元件的電感值L滿足以下算式： ，其中，f0為共振頻率，Z0為高頻電路的匹配阻抗，C1為第一P型半導體材料與第二P型半導體材料之間的寄生電容值，C3為觸發單元的寄生電容值，且C=C1=C3。
在一實施例中，矽控整流元件的等效電路包含兩電晶體，該些電晶體的其中之一的一電極電性耦接一電壓源。
在一實施例中，觸發單元包含多顆串聯的二極體、多顆串聯的基納二極體、或一顆電晶體。
承上所述，在本發明應用於寬頻電路之靜電防護電路及積體電路中，矽控整流元件係由四種半導體材料依序連接而成，而電感元件的一端電性耦接靜電防護電路的訊號輸入端及矽控整流元件的第一端，電感元件的另一端電性耦接靜電防護電路的訊號輸出端與高頻電路。另外，觸發單元的一端電性耦接訊號輸出端與高頻電路，且觸發單元的另一端電性耦接矽控整流元件的第三端。藉由上述的結構設計，使得本發明之靜電防護電路及積體電路不僅具有相當好的靜電防護能力，也可改善觸發速度不足的問題，同時可降低訊號通過時的損耗與反射，使積體電路的內部電路可操作於較寬的頻帶。
1、1a~1f‧‧‧靜電防護電路
11‧‧‧矽控整流元件
111‧‧‧第一P型半導體材料
112‧‧‧第一N型半導體材料
113‧‧‧第二P型半導體材料
114‧‧‧第二N型半導體材料
12‧‧‧電感元件
13、13b~13f‧‧‧觸發單元
2‧‧‧高頻電路
21‧‧‧內部電路
22‧‧‧電源箝制靜電防護電路
C1、C2、C3‧‧‧寄生電容值
E1‧‧‧第一端
E2‧‧‧第二端
E3‧‧‧第三端
I‧‧‧訊號輸入端
L‧‧‧電感值
O‧‧‧訊號輸出端
R1、R2‧‧‧電阻、電阻值
S11、S21‧‧‧參數
T1、T2‧‧‧電晶體
VDD‧‧‧第一電壓
VSS‧‧‧第二電壓
Z0‧‧‧高頻電路的匹配阻抗
圖1為本發明較佳實施例之一種應用於寬頻電路之積體電路中，靜電防護電路與高頻電路配合應用的示意圖。
圖2A為本發明較佳實施例之靜電防護電路的示意圖。
圖2B為圖2A之靜電防護電路的等效電路示意圖。
圖2C為圖2B之靜電防護電路簡化的等效電路示意圖。
圖3A為本發明一實施例之靜電防護電路與傳統利用觸發裝置搭配觸控整流器(共三種類型)時的參數S11的比較示意圖。
圖3B為本發明一實施例之靜電防護電路與傳統利用觸發裝置搭配觸控 整流器(共三種類型)時的參數S21的比較示意圖。
圖4A為本發明另一實施例之靜電防護電路的等效電路示意圖。
圖4B至圖4F分別為本發明不同實施態樣之靜電防護電路的電路示意圖。
以下將參照相關圖式，說明依本發明較佳實施例之應用於寬頻電路之靜電防護電路及積體電路，其中相同的元件將以相同的參照符號加以說明。
應用於寬頻電路之積體電路可包括一靜電防護電路與一高頻電路，靜電防護電路與高頻電路電性耦接。以下請參照相關圖示以說明靜電防護電路與高頻電路之技術內容及相對關係。
請參照圖1所示，其為本發明較佳實施例之一種應用於寬頻電路之積體電路中，靜電防護電路1與高頻電路2配合應用的示意圖。
積體電路可包括靜電防護電路1與高頻電路2，靜電防護電路1與高頻電路2電性耦接，且兩者電性耦接於一第一電壓VDD與一第二電壓VSS之間。其中，係利用靜電防護電路1作為高頻電路2的靜電放電防護電路，以避免高頻電路2因靜電放電而損壞。於此，第一電壓VDD可例如為一正電壓，而第二電壓VSS可例如為0伏特(即接地)，且第一電壓VDD與第二電壓VSS的電壓差為高頻電路2的操作電壓。本實施例的高頻電路2具有一內部電路21及一電源箝制靜電防護電路(power-rail ESD clamp circuit)22。內部電路21與電源箝制靜電防護電路22電性並聯，以藉由靜電防護電路1與電源箝制靜電防護電路22來實現內部電路21的全面靜電防護設計，進而使積體電路可應用於較寬頻帶。
靜電防護電路1可具有一訊號輸入端I與一訊號輸出端O，高頻電路2電性耦接訊號輸出端O，以接收由訊號輸入端I輸入的訊號(例如射頻訊號)。本實施例之高頻電路2具有一輸入端(未標示)，其耦接靜電防護電路1的訊號輸出端O。不過，在實際應用時，可將高頻電路2的每一個輸入端分別電性耦接多個靜電防護電路1的訊號輸出端O，以提供 靜電放電的完整保護。
請參照圖2A至圖2C所示，其中，圖2A為本發明較佳實施例之靜電防護電路1的示意圖，圖2B為圖2A之靜電防護電路1的等效電路示意圖，而圖2C為圖2B之靜電防護電路1簡化的等效電路示意圖。
如圖2A所示，靜電防護電路1包括一矽控整流元件(矽控整流器，silicon-controlled rectifier,SCR)11、一電感元件(電感器，inductor，電感值為L)12以及一觸發單元13。
矽控整流元件11係由一第一P型半導體材料111、一第一N型半導體材料112、一第二P型半導體材料113及一第二N型半導體材料114依序連接而成。其中，P型半導體材料及N型半導體材料的技術內容為公知技術，在此不多作說明。
矽控整流元件11為三端點的閘流體(thyristor)元件，其具有一第一端E1、一第二端E2及一第三端E3。第一端E1為矽控整流元件11之陽極(anode)，第二端E2為矽控整流元件11之陰極(cathode)，且第三端E3為矽控整流元件11之觸發端。第一端E1電性耦接第一P型半導體材料111及訊號輸入端I。第二端E2電性耦接第二N型半導體材料114及第二電壓VSS，且第三端E3電性耦接第二P型半導體材料113。
電感元件12的一端電性耦接訊號輸入端I及矽控整流元件11的第一端E1，電感元件12的另一端電性耦接訊號輸出端O、觸發單元13的一端與內部電路21(請配合圖1)。
由於矽控整流元件11為四層半導體結構，此四層半導體結構會導致閂鎖效應(latchup)問題，但是在靜電放電防護能力上，矽控整流元件11具有相當優秀的能力，其能在很小的佈局面積下提供相當高的靜電放電耐受度，且當積體電路的操作電壓隨著先進製程逐漸下降的情況下，矽控整流元件11所導致閂鎖效應的風險也漸漸地降低，因此，本實施例利用矽控整流元件11作為高頻電路2的靜電放電防護電路的元件。不過，為了降低矽控整流元件11的寄生效應，本實施例將電感元件12的一端耦接於訊號輸入端I及矽控整流元件11的第一端E1，更將電感元件12的另一端耦接訊號輸出端O、觸發單元13的一端與高頻電路2的內部電路 21，藉此降低靜電防護電路1的寄生電容值。
如圖2B所示，矽控整流元件11的等效電路可包含一電晶體T1與一電晶體T2。其中，電晶體T1為PNP雙載子電晶體(BJT Transistor)，而電晶體T2為NPN雙載子電晶體。電晶體T1的射極(emitter)耦接於第一端E1(第一端E1耦接於訊號輸入端I)及電感元件12的一端，其基極(base)耦接於電晶體T2的集極(collector)，電晶體T1的集極耦接於電晶體T2的基極及第三端E3，並透過一電阻R2(電晶體T2的寄生電阻)耦接於第二端E2、電晶體T2的射極與第二電壓VSS。
觸發單元13的一端電性耦接訊號輸出端O、電感元件12的另一端與內部電路21，觸發單元13的另一端電性耦接矽控整流元件11的第三端E3。於此，觸發單元13係電性耦接於電感元件12的另一端(也是訊號輸出端O)與電晶體T2的基極(及電晶體T1的集極)之間。在習知中，矽控整流器有著觸發電壓過高的問題，因此，傳統上利用矽控整流器作為積體電路的靜電防護元件時需搭配觸發裝置來改善，但額外的觸發裝置會加大寄生電容，當操作頻率提高時，便會對訊號產生影響，使損耗上升而使輸入內部電路21的射頻訊號失真。因此，本實施例採用電感元件12的一端耦接於訊號輸入端I，其另一端耦接觸發單元13，且利用此架構做阻抗匹配，除了可以改善觸發速度不足問題，同時以LC振盪的方式降低寄生效應，降低射頻訊號通過靜電防護電路1時的損耗與反射。
本實施例所使用的電感元件12位於訊號路徑上(即訊號輸入端I與訊號輸出端O之間)，其一端連接矽控整流元件11，其另一端連接觸發單元13，而等效電路如圖2C所示。其中，C1為第一P型半導體材料111與第二P型半導體材料113之間的寄生電容值，亦即電晶體T1的射極與集極之間的寄生電容，而C2則為第二P型半導體材料113與第二N型半導體材料114之間的寄生電容值，亦即電晶體T2的基極與射極之間的寄生電容，R2為寄生電阻，C3為觸發單元13的寄生電容值，而Z0為高頻電路2的匹配阻抗。
在一些實施例中，設計者在應用此設計時，需先依所需的靜電放電耐受能力而選用足夠容量或尺寸的矽控整流元件11：寄生電容值 C1、C2，寄生電阻R2，以及觸發單元13的寄生電容值C3，接著，依以下算式選用適當的電感元件12。
於此，為了簡化計算，上述算式是以C=C1=C3，且假設R2的值很小，R2與C2的共同連接端視為接地而推導出的。但在不同的實施例中，當C1不等於C3時，電感元件12的電感值L就不滿足上述算式，需對算式依實際進行適當修正。此外，靜電防護電路1更具有一共振頻率f0，而高頻電路2具有一操作頻率，操作頻率具有一操作頻率範圍，且將防護電路的共振頻率f0設計在高頻電路2的操作頻率範圍內，即可完成高頻電路2的靜電放電防護的設計。
圖3A為本發明之靜電防護電路1與傳統利用觸發裝置搭配觸控整流器(共三種類型)時的參數S11的比較示意圖，而圖3B為本發明之靜電防護電路1與傳統利用觸發裝置搭配觸控整流器(共三種類型)時的參數S21的比較示意圖。
在習知技術中，利用觸發裝置中的電感與矽控整流器內部(電晶體)的寄生電容產生共振來降低寄生效應，但是在振盪頻率點的阻抗會無限大。其中，習知技術利用電感輔助矽控整流器的結構為電感與電容並聯後再與電容串聯，因此，如圖3A與圖3B所示，在振盪頻率下，習知技術的參數S11為負無限大，而參數S21為0，因此會具有帶通或帶斥的特性。
但是，本實施例的靜電防護電路1所使用的電感元件12位於訊號路徑上(在訊號輸入端I與內部電路21之間)，電感元件12靠近訊號輸入端I的一端連接矽控整流元件11，電感元件12靠近訊號輸出端O(與內部電路21)的另一端連接觸發單元13，使得電感元件12與矽控整流元件11及觸發單元13所產生的寄生電容產生共振，藉此降低寄生電容對訊號的影響，在有效頻帶內，使得射頻訊號在輸入以後可維持原先特性，因此，使內部電路21可操作於較寬的頻帶。
另外，請再參照圖2B所示，當靜電電壓由訊號輸入端I對第二電壓VSS放電時，靜電電壓所產生的靜電電流可經由電感元件12、觸發單元13流至矽控整流元件11的第三端E3後，再經由矽控整流元件11的內部經電阻R2流向第二電壓VSS，進一步觸發矽控整流元件11，使靜電電流不會流至內部電路21，因此，可有效地防止高頻電路2被靜電破壞。其中，係利用觸發單元13使導通電壓較低，使靜電電流可經由觸發單元13流入矽控整流元件11的第三端E3，使矽控整流元件11內部的電晶體T2的基極與射極之間的跨壓上升，矽控整流元件11導通，進而使靜電電流可加速導通而釋放至第二電壓VSS，避免內部電路21被靜電破壞。
另外，圖4A為本發明另一實施例之靜電防護電路1a的等效電路示意圖。
在圖4A的靜電防護電路1a中，與圖2B的靜電防護電路1主要的不同在於，在本實施例的靜電防護電路1a中，電晶體T1的基極(與電晶體T2的集極)是透過電阻R1電性耦接一電壓源(第一電壓VDD)。藉此，可以使矽控整流元件11內部形成寄生二極體，增加訊號輸入端I至電壓源(第一電壓VDD)的放電路徑。
此外，使用者可依據想要保護之內部電路21選擇由不同元件所組成的觸發單元13。在一些實施例中，觸發單元13可例如包含多顆串聯的二極體、多顆串聯的基納二極體、或一顆電晶體(例如但不限於為NMOS電晶體或PMOS電晶體)。以下，請分別參照圖4B至圖4F所示，圖4B至圖4F分別為本發明不同實施態樣之靜電防護電路1b~1f的電路示意圖。
如圖4B所示，靜電防護電路1b的觸發單元13b是使用三顆串聯的二極體；如圖4C所示，靜電防護電路1c的觸發單元13c是使用四顆串聯的二極體；如圖4D與圖4E所示，靜電防護電路1d、1e的觸發單元13d、13e是分別使用逆偏壓情況下具箝位功能的三顆串聯的基納二極體與四顆串聯的基納二極體。
再說明的是，在靜電防護電路的元件尺寸設計上，由於主要靜電放電路徑是由矽控整流元件11的導通所產生，因此元件尺寸要夠大才 能有效地釋放靜電電流，使內部電路21免於被破壞，而觸發單元用來提供小觸發電流，尺寸可較小。因此，本案可透過矽控整流元件11的尺寸(耐壓、耐流)來決定靜電放電時的耐受度，再利用位於訊號路徑上的電感元件12匹配矽控整流元件11與觸發單元13，透過LC共振降低寄生電容對訊號的衰減。此外，當面臨靜電放電轟擊時，訊號輸入端I的電壓瞬間上升，經過電感元件12後會使訊號輸出端O的端電壓也升高，由於上述觸發單元13b~13e之串聯二極體(包含基納二極體)的導通電壓較小，使得觸發單元13b~13e比矽控整流元件11較早導通，使產生的觸發電流可經由電感元件12、觸發單元13b~13e流入矽控整流元件11的第三端E3，進而使矽控整流元件11內部電晶體T2的基極與射極之間的跨壓上升，使得內部寄生的電晶體T1、T2可完全導通，因此得以快速排放靜電電流，免於內部電路21受到破壞。
另外，如圖4F所示，靜電防護電路1f的觸發單元13f是使用一顆NMOS電晶體，此NMOS電晶體在電路正常工作情況下，由於其閘極與源極直接連接而使兩者的跨壓等於0，因此NMOS電晶體處於不導通的狀態；當靜電放電時，瞬間的大電壓會使NMOS電晶體內部寄生的電晶體(BJT)崩潰導通而產生電流，透過此電流的觸發可使矽控整流元件11導通，以及時排放靜電電流來保護內部電路21，而且透過此結構的阻抗匹配也可避免進入內部電路21的射頻訊號損耗。
此外，靜電防護電路1a~1f的其它技術特徵可參照靜電防護電路1的相同元件，於此不再贅述。
綜上所述，在本發明應用於高頻電路之靜電防護電路及積體電路中，矽控整流元件係由四種半導體材料依序連接而成，而電感元件的一端電性耦接靜電防護電路的訊號輸入端及矽控整流元件的第一端，電感元件的另一端電性耦接靜電防護電路的訊號輸出端與高頻電路。另外，觸發單元的一端電性耦接訊號輸出端與高頻電路，且觸發單元的另一端電性耦接矽控整流元件的第三端。藉由上述的結構設計，使得本發明之靜電防護電路及積體電路不僅具有相當好的靜電防護能力，也可改善觸發速度不足的問題，同時可降低訊號通過時的損耗與反射，使積體電路的內部電路 可操作於較寬的頻帶。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。

Claims (10)

  1. 一種應用於寬頻電路之靜電防護電路，與一高頻電路配合，該靜電防護電路具有一訊號輸入端與一訊號輸出端，該高頻電路電性耦接該訊號輸出端，該靜電防護電路包括：一矽控整流元件，係由一第一P型半導體材料、一第一N型半導體材料、一第二P型半導體材料及一第二N型半導體材料依序連接而成，該矽控整流元件具有一第一端、一第二端及一第三端，該第一端電性耦接該第一P型半導體材料及該訊號輸入端，該第二端電性耦接該第二N型半導體材料，該第三端電性耦接該第二P型半導體材料；一電感元件，其一端電性耦接該訊號輸入端及該第一端，其另一端電性耦接該訊號輸出端與該高頻電路；以及一觸發單元，其一端電性耦接該訊號輸出端與該高頻電路，其另一端電性耦接該矽控整流元件的該第三端。
  2. 如申請專利範圍第1項所述之靜電防護電路，其更具有一共振頻率，該高頻電路具有一操作頻率，該操作頻率具有一操作頻率範圍，該共振頻率位在該操作頻率範圍內。
  3. 如申請專利範圍第2項所述之靜電防護電路，其中該電感元件的電感值L滿足以下算式：，其中，f0為該共振頻率，Z0為該高頻電路的匹配阻抗，C1為該第一P型半導體材料與該第二P型半導體材料之間的寄生電容值，C3為該觸發單元的寄生電容值，且C=C1=C3。
  4. 如申請專利範圍第1項所述之靜電防護電路，其中該矽控整流元件的等效電路包含兩電晶體，該些電晶體的其中之一的一電極電性耦接一電壓源。
  5. 如申請專利範圍第1項所述之靜電防護電路，其中該觸發單元包含多顆串聯的二極體、多顆串聯的基納二極體、或一顆電晶體。
  6. 一種應用於寬頻電路之積體電路，包括：一高頻電路；以及一靜電防護電路，具有一訊號輸入端與一訊號輸出端，該高頻電路電性耦接該訊號輸出端，該靜電防護電路更具有一矽控整流元件、一電感元件及一觸發單元，該矽控整流元件係由一第一P型半導體材料、一第一N型半導體材料、一第二P型半導體材料及一第二N型半導體材料依序連接而成，該矽控整流元件具有一第一端、一第二端及一第三端，該第一端電性耦接該第一P型半導體材料及該訊號輸入端，該第二端電性耦接該第二N型半導體材料，該第三端電性耦接該第二P型半導體材料，該電感元件的一端電性耦接該訊號輸入端及該第一端，該電感元件的另一端電性耦接該訊號輸出端與該高頻電路，該觸發單元的一端電性耦接該訊號輸出端與該高頻電路，該觸發單元的另一端電性耦接該矽控整流元件的該第三端。
  7. 如申請專利範圍第6項所述之積體電路，其中該靜電防護電路更具有一共振頻率，該高頻電路具有一操作頻率，該操作頻率具有一操作頻率範圍，該共振頻率位在該操作頻率範圍內。
  8. 如申請專利範圍第7項所述之積體電路，其中該電感元件的電感值L滿足以下算式：，其中，f0為該共振頻率，Z0為該高頻電路的匹配阻抗，C1為該第一P型半導體材料與該第二P型半導體材料之間的寄生電容值，C3為該觸發單元的寄生電容值，且C=C1=C3。
  9. 如申請專利範圍第6項所述之積體電路，其中該矽控整流元件的等效電路包含兩電晶體，該些電晶體的其中之一的一電極電性耦接一電壓源。
  10. 如申請專利範圍第6項所述之積體電路，其中該觸發單元包含多顆串聯的二極體、多顆串聯的基納二極體、或一顆電晶體。
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