TWI634635B

TWI634635B - 半導體封裝結構及其製作方法

Info

Publication number: TWI634635B
Application number: TW106101661A
Authority: TW
Inventors: 吳自勝
Original assignee: 南茂科技股份有限公司
Priority date: 2017-01-18
Filing date: 2017-01-18
Publication date: 2018-09-01
Also published as: TW201828435A; CN108321136A

Abstract

一種半導體封裝結構，包括晶圓、多個第一導電凸塊以及第一封裝膠體。晶圓具有相對的第一表面以及第二表面。晶圓包括兩個半導體元件層。此兩個半導體元件層分別從第一表面以及第二表面延伸至晶圓內。第一表面與第二表面上分別設置有包括多個接墊的兩個圖案化線路層。此兩個半導體元件層分別與此兩個圖案化線路層電性連接。這些第一導電凸塊分別設置於第一表面的這些接墊上。第一封裝膠體設置於第一表面，並暴露這些第一導電凸塊的多個頂面。另，一種半導體封裝結構的製作方法亦被提出。

Description

半導體封裝結構及其製作方法

本發明是有關於一種封裝結構及其製作方法，且特別是有關於一種半導體封裝結構及其製作方法。

晶圓級晶片尺寸封裝（Wafer Level Chip Scale Package, WLCSP）技術指的是晶圓在生產完成後直接在整片晶圓上進行全部或大部分的封裝以及測試程序後，再進行切割（Singulation）以形成單顆元件。由於晶圓級晶片尺寸封裝技術具有較小封裝尺寸、較佳電性表現、較容易的組裝製程以及較低的生產成本等優勢，因而吸引晶圓製造業者以及封測代工業者大舉投入此技術中。

在現有的晶圓級晶片尺寸封裝技術中，晶圓的單面上通常會植球以使晶圓的電性訊號傳遞至外部的印刷電路板（Printed Circuit Board, PCB），然而，這樣的方式卻無法滿足高接腳數（I/O）的需求。

本發明提供一種半導體封裝結構，其具有較高的接腳數。

本發明提供一種半導體封裝結構的製造方法，用以製造上述的半導體封裝結構。

本發明的一實施例提出一種半導體封裝結構，半導體封裝結構包括晶圓、多個第一導電凸塊以及第一封裝膠體。晶圓具有相對的第一表面以及第二表面。晶圓包括第一半導體元件層以及第二半導體元件層。第一半導體元件層以及第二半導體元件層分別從第一表面以及第二表面延伸至晶圓內。第一表面與第二表面上分別設置有第一圖案化線路層及第二圖案化線路層。第一圖案化線路層與第二圖案化線路層分別包括多個第一接墊及多個第二接墊。第一半導體元件層與第二半導體元件層分別與第一圖案化線路層以及第二圖案化線路層電性連接。這些第一導電凸塊分別設置於這些第一接墊上。第一封裝膠體設置於第一表面，並暴露這些第一導電凸塊的多個頂面。

在本發明的一實施例中，上述的晶圓更包括多個第二導電凸塊，分別設置於這些第二接墊上。

在本發明的一實施例中，上述的晶圓更包括第二封裝膠體。第二封裝膠體設置於第二表面，且暴露這些第二導電凸塊的多個頂面。

在本發明的一實施例中，上述的這些第二導電凸塊的這些頂面設置有銲球。

在本發明的一實施例中，上述的這些第一導電凸塊的這些頂面設置有銲球。

本發明的一實施例提出一種半導體封裝結構的製造方法，包括下列步驟。提供晶圓。晶圓具有相對的第一表面以及背面。晶圓包括由第一表面延伸至晶圓內的第一半導體元件層。第一表面設置有第一圖案化線路層。第一圖案化線路層包括多個第一接墊。第一半導體元件層與第一圖案化線路層電性連接。形成多個第一導電凸塊分別於這些第一接墊上。形成第一封裝膠體於第一表面上，且第一封裝膠體覆蓋這些第一導電凸塊。對晶圓的背面進行薄化製程，以使晶圓暴露出第二表面。形成第二半導體元件層於第二表面，第二半導體元件層由第二表面延伸至晶圓內。形成第二圖案化線路層於第二表面上，第二圖案化線路層包括多個第二接墊。第二半導體元件層與第二圖案化線路層電性連接。移除至少部分第一封裝膠體以暴露出這些第一導電凸塊的多個頂面。

在本發明的一實施例中，上述的製作方法更包括形成多個第二導電凸塊分別於這些第二接墊上。

在本發明的一實施例中，上述的製作方法更包括形成第二封裝膠體於第二表面上。第二封裝膠體覆蓋這些第二導電凸塊。移除至少部分第二封裝膠體以暴露出第二導電凸塊的多個頂面。

在本發明的一實施例中，上述的製作方法更包括形成銲球於這些第二導電凸塊的這些頂面上。

在本發明的一實施例中，上述的製作方法更包括形成銲球於這些第一導電凸塊的這些頂面上。

基於上述，在本發明實施例的半導體封裝結構中，晶圓的第一半導體元件層以及第二半導體元件層分別電性連接於位於第一表面上的第一圖案化線路層以及位於第二表面上的第二圖案化線路層，第一圖案化線路層與第二圖案化線路層分別包括多個第一接墊以及多個第二接墊，以將第一半導體元件層以及第二半導體元件層的電性訊號傳遞至外部基板或晶片。透過上述的配置，本發明實施例的半導體封裝結構具有較高的接腳數（即高I/O數）。此外，本發明另提供一種半導體封裝結構的製造方法，以製造出上述的半導體封裝結構，透過本發明的半導體封裝結構的製造方法製造出的半導體封裝結構具有較高的接腳數。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1K’為本發明的多個實施例的半導體封裝結構的製造方法。

於以下段落中介紹本發明實施例的半導體封裝結構的製造方法，其例如是適用於製造晶圓級（Wafer Level）的半導體封裝結構。請先參照圖1A，提供一晶圓110。晶圓110具有相對的第一表面S1以及背面BS。晶圓110包括由第一表面S1延伸至晶圓110內的第一半導體元件層112。第一表面S1可被視為主動表面（Active Surface）。第一表面S1設置有第一圖案化線路層112a。第一半導體元件層112與第一圖案化線路層112a電性連接。第一圖案化線路層112a包括多個第一接墊P1。第一半導體元件層112與第一圖案化線路層112a電性連接。

在本實施例中，晶圓110的材料例如是矽（Silicon, Si），但本發明並不以此為限。第一圖案化線路層112a的材料例如是金屬材料，但本發明並不以此為限。晶圓110的厚度T例如是150微米（Micrometer, µm），但本發明並不以此為限。第一半導體元件層112例如是包括薄膜電晶體（Thin film Transistor, TFT）、金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）或互補式金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor, CMOS），但本發明並不以此為限。

請參照圖1B，形成多個第一導電凸塊120分別於第一表面S1的這些第一接墊P1上。這些導電凸塊120與這些第一接墊P1電性連接。在本實施例中，這些第一導電凸塊120的材料例如是銅（Cu）、鋁（Al）或其合金（Cu/Al）。形成導電凸塊120的方式例如是電鍍，但本發明並不以此為限。

接著，請參照圖1C，形成一第一封裝膠體130於第一表面S1上，且第一封裝膠體130覆蓋這些第一導電凸塊120。在本實施例中，第一封裝膠體130的材料例如是環氧模壓樹脂（Epoxy Molding Compound, EMC），但本發明並不以此為限。更具體來說，在本實施例中，第一封裝膠體130的厚度例如是300微米，但本發明並不以此為限。

請參照圖1D，對晶圓110的背面BS進行薄化製程（Thinning Process），以使晶圓110暴露出第二表面S2。在本實施例中，經薄化製程後的晶圓110的厚度T’例如是50微米，但本發明並不以此為限。薄化製程例如是透過研磨製程（Grinding Process）、蝕刻製程（Etching Process）或拋光製程（Polishing Process），但本發明並不以此為限。

請參照圖1E，形成一第二半導體元件層114於第二表面S2。第二半導體元件層114由第二表面S2延伸至晶圓110內。於此時，第二表面S2可被視為主動表面。在晶圓110中，第一半導體元件層112與第二半導體元件層114彼此分離。詳言之，形成第二半導體元件層114的方法例如是透過半導體製程。半導體製程例如是包括磊晶製程（Epitaxy Process）、熱處理製程（Thermal Process）、黃光製程（Photolithography Process）、摻雜製程（Doping Process）、離子佈植製程（Ion Implantation Process）、蝕刻製程（Etching Process）或沉積製程（Deposition Process）等多道製程組合，本發明並不以此為限。第二半導體元件層114例如是包括薄膜電晶體（Thin film Transistor, TFT）、金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）或互補式金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor, CMOS），本發明並不以此為限。

請參照圖1F，形成一第二圖案化線路層114a於第二主動表面S2上，第二圖案化線路層114a包括多個第二接墊P2。第二半導體元件層114與第二圖案化線路層114a電性連接。詳言之，形成第二圖案化線路層114a的方式例如是透過黃光製程（Photolithography Process）以及沉積製程（Deposition Process）來形成第二圖案化線路層114a，但本發明並不以此為限。第二圖案化線路層114a的材料例如是金屬材料，但本發明並不以此為限。

請參照圖1G，移除至少部分第一封裝膠體130以暴露出這些第一導電凸塊120的多個頂面122。移除的方式例如是研磨或是雷射燒蝕等方式。至此，本發明實施例中的半導體封裝結構100大體上已製作完成。在本實施例中，半導體封裝結構100包括晶圓110、多個第一導電凸塊120以及第一封裝膠體130。晶圓110具有相對的第一表面S1以及第二表面S2。晶圓110包括第一半導體元件層112以及第二半導體元件層114。第一半導體元件層112以及第二半導體元件層114分別從第一表面S1以及第二表面S2延伸至晶圓110內。第一表面S1以及第二表面S2上分別設置有第一圖案化線路層112a及第二圖案化線路層114a。第一圖案化線路層112a包括多個第一接墊P1。第二圖案化線路層114a包括多個第二接墊P2。

承上述，在本發明的實施例中的半導體封裝結構100中，晶圓110的第一半導體元件層112以及第二半導體元件層114分別電性連接於位於第一表面S1上的第一圖案化線路層112a以及位於第二表面S2上的第二圖案化線路層114a（即晶圓110具有可被視為主動表面的第一表面S1以及第二表面S2）。第一圖案化線路層112a以及第二圖案化線路層114a分別包括多個第一接墊P1以及多個第二接墊P2，以將第一半導體元件層112以及第二半導體元件層114的電性訊號傳遞至外部基板或晶片。因此，本發明實施例中的半導體封裝結構100具有較高的接腳數（即高I/O數）。

於以下段落中會繼續說明本發明多個實施例的製作方法。沿續圖1A至圖1G的半導體結構製造方法，請參照圖1H，形成銲球B於這些第一導電凸塊120的這些頂面122上。在本實施例中，銲球B例如是錫球、錫膏或錫層，但本發明並不以此為限。至此，本發明實施例的半導體封裝結構100a大體上已製作完成。因此，圖1H的半導體封裝結構100a與圖1G的半導體封裝結構100的主要差異在於：在圖1H的半導體封裝結構100a中，這些第一導電凸塊120的這些頂面122上設置有銲球B。

沿續圖1A至圖1G的半導體結構製造方法，請參照圖1H’，形成多個第二導電凸塊140分別於第二表面S2的這些第二接墊P2上。在本實施例中，這些第二導電凸塊140的材料例如是銅（Cu）、鋁（Al）或其合金，但本發明並不以此為限。請參照圖1I’，形成第二封裝膠體150於第二表面S2上，第二封裝膠體150覆蓋這些第二導電凸塊140。請參照圖1J’，移除至少部分第二封裝膠體150以暴露出這些第二導電凸塊140的多個頂面142。至此，本發明實施例的半導體封裝結構100b大體上已製作完成。因此，圖1J’的半導體封裝結構100b與圖1G的半導體封裝結構100的主要差異在於：在圖1J’的半導體封裝結構100b中，更包括多個第二導電凸塊140以及第二封裝膠體150。這些第二導電凸塊140分別設置於這些第二接墊P2上。第二封裝膠體150設置於第二表面S2，且暴露這些第二導電凸塊140的多個頂面142。

沿續圖1A至圖1J’的半導體封裝結構的製造方法，請參照圖1K’，形成銲球B於這些第二導電凸塊140的這些頂面142上。至此，本發明再一實施例的半導體封裝結構100c大體上已製作完成。因此，圖1K’的半導體封裝結構100c與圖1J’的半導體封裝結構100b的主要差異在於：在圖1K’的半導體封裝結構100c中，這些第二導電凸塊140的這些頂面142設置有銲球B。

圖2是圖1H中的半導體封裝結構100經過切割後的單體晶片封裝結構外接於基板的示意圖。

請參照圖2，半導體封裝結構100經過切割後形成多個單體晶片封裝結構10，圖2示例性地繪示一個單體晶片封裝結構10透過銲球B以及金屬導線160以與外部的一基板200電性連接的方式。也就是說，單顆晶片封裝結構10可以透過銲球B、金屬導線160、導電柱（Conductive Pillar，未示出）或者是其他形式的導電件（未示出）以使單顆晶片封裝結構與外部的基板（基板例如是印刷電路板或者是經由其他種類的製程所製作的線路板，但本發明並不以此為限）電性連接，以分別將單顆晶片封裝結構10中的第一半導體元件層112與第二半導體元件層114的電性訊號傳遞至外部基板。或者是，在其他未繪示的實施例中，也可以另外堆疊晶片於單顆晶片封裝結構10上，並透過導電件將晶片與單顆晶片封裝結構10以使兩者彼此電性連接，以分別將單顆晶片封裝結構10中的第一半導體元件層112與第二半導體元件層114的電性訊號傳遞至外部的晶片。因此，本發明實施例的半導體封裝結構100在電路設計上具有較高的彈性。

綜上所述，在本發明實施例的半導體封裝結構中，晶圓的第一半導體元件層以及第二半導體元件層分別電性連接於位於第一表面上的第一圖案化線路層以及位於第二表面上的第二圖案化線路層，第一圖案化線路層與第二圖案化線路層分別包括多個第一接墊以及第二接墊，以將第一半導體元件層以及第二半導體元件層的電性訊號傳遞至外部基板或晶片。透過上述的配置，本發明實施例的半導體封裝結構具有較高的接腳數（即高I/O數）。

進一步來說，本發明實施例的半導體封裝結構經過後續的切割製程形成多個單體晶片封裝結構，單體晶片封裝結構可以透過不同型式的導電件（例如是銲球、金屬導線、導電柱或其他形式的導電件）以使單顆晶片封裝結構與外部的基板或晶片電性連接。因此，本發明實施例的半導體封裝結構在電路設計上具有較高的彈性。

此外，本發明另提供一種半導體封裝結構的製造方法，以製造出上述的半導體封裝結構，透過本發明的半導體封裝結構的製造方法製造出的半導體封裝結構具有較高的接腳數，且電路設計上具有較高的彈性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10：單顆晶片封裝結構 100、100a、100b、100c：半導體封裝結構 110：晶圓 112：第一半導體元件層 112a：第一圖案化線路層 114：第二半導體元件層 114a：第二圖案化線路層 120：第一導電凸塊 122、142：頂面 130：第一封裝膠體 140：第二導電凸塊 150：第二封裝膠體 160：金屬導線 200：基板 B：銲球 BS：背面 S1：第一表面 S2：第二表面 T、T’：厚度 P1：第一接墊 P2：第二接墊

圖1A至圖1K’為本發明的多個實施例的半導體封裝結構的製造方法。圖2是圖1G中的半導體封裝結構經過切割後的單體晶片封裝結構外接於基板的示意圖。

Claims

一種半導體封裝結構，包括：一晶圓，具有相對的一第一表面以及一第二表面，該晶圓包括一第一半導體元件層以及一第二半導體元件層，該第一半導體元件層以及該第二半導體元件層分別從該第一表面以及該第二表面延伸至該晶圓內，該第一表面與該第二表面上分別設置有一第一圖案化線路層及一第二圖案化線路層，該第一圖案化線路層與該第二圖案化線路層分別包括多個第一接墊及多個第二接墊，其中該第一半導體元件層與該第二半導體元件層分別與該第一圖案化線路層以及該第二圖案化線路層電性連接，其中該第一半導體元件層和該第二半導體元件層未電性連接；多個第一導電凸塊，分別設置於該第一表面的該些第一接墊上；以及一第一封裝膠體，設置於該第一表面，並暴露該些第一導電凸塊的多個頂面。
如申請專利範圍第1項所述的半導體封裝結構，其中該晶圓更包括多個第二導電凸塊，分別設置於該第二表面的該些第二接墊上。
如申請專利範圍第2項所述的半導體封裝結構，其中該晶圓更包括一第二封裝膠體，設置於該第二表面，該第二封裝膠體暴露該些第二導電凸塊的多個頂面。
如申請專利範圍第3項所述的半導體封裝結構，其中該些第二導電凸塊的該些頂面設置有銲球。
如申請專利範圍第1項所述的半導體封裝結構，其中該些第一導電凸塊的該些頂面設置有銲球。
一種半導體封裝結構的製作方法，包括：提供一晶圓，該晶圓具有相對的一第一表面以及一背面，該晶圓包括由該第一表面延伸至該晶圓內的一第一半導體元件層，第一表面設置有一第一圖案化線路層，該第一圖案化線路層包括多個第一接墊，其中該第一半導體元件層與該第一圖案化線路層電性連接；形成多個第一導電凸塊分別於該些第一接墊上；形成一第一封裝膠體於該第一表面上，且該第一封裝膠體覆蓋該些第一導電凸塊；對該晶圓的該背面進行一薄化製程，以使該晶圓暴露出一第二表面；形成一第二半導體元件層於該第二表面，其中該第二半導體元件層由該第二表面延伸至該晶圓內；形成一第二圖案化線路層於該第二表面上，該第二圖案化線路層包括多個第二接墊，其中該第二半導體元件層與該第二圖案化線路層電性連接；以及移除至少部分該第一封裝膠體以暴露出該些第一導電凸塊的多個頂面。
如申請專利範圍第6項所述的半導體封裝結構的製作方法，更包括形成多個第二導電凸塊分別於該第二表面的該些第二接墊上。
如申請專利範圍第7項所述的半導體封裝結構的製作方法，更包括形成一第二封裝膠體於該第二表面上，該第二封裝膠體覆蓋該些第二導電凸塊，以及移除至少部分該第二封裝膠體以暴露出該些第二導電凸塊的多個頂面。
如申請專利範圍第8項所述的半導體封裝結構的製作方法，更包括形成銲球於該些第二導電凸塊的該些頂面上。
如申請專利範圍第6項所述的半導體封裝結構的製作方法，更包括形成銲球於該些第一導電凸塊的該些頂面上。