TWI538160B - 靜電放電保護裝置及其應用 - Google Patents

Description

靜電放電保護裝置及其應用

本發明是有關於一種半導體元件及其應用，且特別是有關於一種靜電放電(Electrostatic Discharge，ESD)保護裝置及其應用。

靜電放電是一種位於非導電表面上之靜電電荷通過導電材料而遷移的現象。由於靜電電壓通常相當高，靜電放電可以輕易地損毀一積體電路之基板與其他元件。為了保護積體電路免於遭受靜電放電的損害，具有傳導靜電放電電流至地面功能的裝置被整合進入積體電路內。例如，接地閘n型金屬-氧化物-半導體導體Gate Grounded n-type Metal-Oxide-Semiconductor，GGNMOS)電晶體單元係廣泛運用於防護用電路。

當靜電放電發生(ESD zapping)時，驟迴崩潰(snapback)致使接地閘n型金屬-氧化物-半導體電晶體單元會導通，以將一個大靜電放電電流(ESD current)傳導於其汲極結構與源極結構之間，再將靜電放電電流傳導至地面。為了承受足夠高的靜電放電電流，接地閘n型金屬-氧化物-半導體電晶體單元經常具有大的元件尺寸，在積體電路佈局上，一般都是繪製成含有複數個指狀電晶體單元的多指狀(multi-finger)結構，以節省所佔用之佈局面積。

又由於多指狀結構的指狀電晶體單元，因佈局位置的差異，使得每個指狀電晶體單元具有不同的基板電阻(substrate resistance)，以至於在靜電放電瞬間，經常只有其中一些指狀電晶體單元先導通，並且因為二次驟迴崩潰現象的產生，導致先導通的指狀電晶體單元，瞬間被靜電放電電流所燒毀，而使其他指指狀電晶體單元卻沒有機會啟動來協助排放靜電放電電流(即所謂元件閉鎖(latch-up)效應)。也因此，接地閘n型金屬-氧化物-半導體電晶體單元的靜電放電耐受力，沒有辦法隨著元件尺寸增大而等比增加。

因此，如何促使接地閘n型金屬-氧化物-半導體電晶體單元的各個指狀電晶體單元能均勻地導通，以共同卸載靜電放電電流，已成為靜電放電防護設計上之挑戰。

本發明的目的之一，是提供一種靜電放電(Electrostatic Discharge，ESD)保護裝置，包括：基材、閘極、汲極結構以及源極結構。其中，基材具有第一電性。閘極位於基材的表面上。汲極結構具有第二電性，包括：第一摻雜區，第二摻雜區以及第三摻雜區。第一摻雜區鄰接閘極，並由基材表面延伸進入基材之中，且具有第一摻雜濃度。第二摻雜區，由表面延伸進入第一摻雜區，並位於第一摻雜區之中，且具有實質大於第一摻雜濃度的第二摻雜濃度。第三摻雜區，位於基材之中，第一摻雜區的下方，具有實質大於第一摻雜濃度的第三摻雜濃度。源極結構鄰接閘極，且位於基材之中，具有第二電性。

在本發明的一實施例中，此靜電放電保護裝置適用於保護低壓內部電路(internal circuit)，其中第三摻雜濃度實質大於第二摻雜濃度。在本發明的另一實施例中，此靜電放電保護裝置適用於保護高壓內部電路，其中第三摻雜濃度實質小於等於第二摻雜濃度。

在本發明的一實施例中，靜電放電保護裝置是一種雙擴散汲極結構金屬-氧化物-半導體場效電晶體(Double-Diffused-Drain Metal-Oxide-Semiconductor Field-Effect-Transistor，D-D-D MOS FET)，或是一種場飄移金屬-氧化物-半導體場效電晶體(Field-Drift Metal-Oxide-Semiconductor Field-Effect-Transistor，F-D MOS FET)。

在本發明的一實施例中，靜電放電保護裝置係，包括第一淺溝隔離層，位於第一摻雜區之中，並隔離第二摻雜區與閘極。

在本發明的一實施例中，源極結構包括第四摻雜區和第五摻雜區。其中，第四摻雜區鄰接閘極，並由基材表面延伸進入基材之中，且具有第一摻雜濃度；第五摻雜區，由表面延伸進入第四摻雜區，且具有第二摻雜濃度。

在本發明的一實施例中，靜電放電保護裝置更包第二淺溝隔離層，位於第四摻雜區之中，並隔離第五摻雜區與閘極。

在本發明的一實施例中，第三摻雜區具有垂直閘極的第三橫向尺寸，且第三橫向尺寸實質小於第一摻雜區的第一橫向尺寸，並實質大於第二摻雜區的第二橫向尺寸。

本發明的另一目的，是提供一種用於保護內部電路的靜電放電保電路，其包括一個閘金屬-氧化物-半導體導體電晶體單元。而此閘金屬-氧化物-半導體導體電晶體單元又包括：基材、閘極、汲極結構以及源極結構。其中基材具有第一電性；閘極位於基材之表面上；汲極結構具有第二電性，且包含有：第一摻雜區，鄰接閘極，並由該表面延伸進入該基材之中，且具有第一摻雜濃度；第二摻雜區，由表面延伸進入該第摻雜區，且具有實質大於第一摻雜濃度的第二摻雜濃度；以及第三摻雜區，位於基材之中，第一摻雜區的下方，具有實質大於第一摻雜濃度的第三摻雜濃度。源極結構鄰接閘極，並位於基材之中，具有第二電性。

在本發明的一實施例中，內部電路係一電源電路(power circuit)或一輸入/輸出電路(I/O circuit)。

在本發明的一實施例中，第三摻雜濃度實質大於第二摻雜濃度。在本發明的另一實施例中，第三摻雜濃度實質小於等於該第二摻雜濃度。

在本發明的一實施例中，閘金屬-氧化物-半導體導體電晶體單元是一種雙擴散汲極結構金屬-氧化物-半導體場效電晶體，或是一種場飄移金屬-氧化物-半導體場效電晶體。

在本發明的一實施例中，靜電放電保護裝置係，包括第一淺溝隔離層，位於第一摻雜區之中，並隔離第二摻雜區與閘極。

在本發明的一實施例中，源極結構包括第四摻雜區和第五摻雜區。其中，第四摻雜區，鄰接閘極，並由基材表面延伸進入基材之中，且具第一摻雜濃度；第五摻雜區，由基材表面延伸進入第四摻雜區，且具有第二摻雜濃度。

在本發明的一實施例中，靜電放電保護電路，更包括第二淺溝隔離層，位於第四摻雜區之中，並隔離第五摻雜區與閘極。

在本發明的一實施例中，第三摻雜區具有垂直閘極的第三橫向尺寸。此第三橫向尺寸實質小於第一摻雜區的第一橫向尺寸，且實質大於第二摻雜區的第二橫向尺寸。

在本發明的一實施例中，金屬-氧化物-半導體電晶體單元是一種閘極接地n型金屬-氧化物-半導體場效應電晶體，且源極結構和閘極接地，汲極結構則與內部電路的VDD電源線或輸入/輸出銲墊耦接。

在本發明的一實施例中，金屬-氧化物-半導體單元是一種閘極接電源p型金屬-氧化物-半導體導體(Gate VDD P-Type Metal-Oxide-Semiconductor Field-Effect-Transistor，GDPMOS)場效應電晶體，且源極結構和閘極與內部電路的VDD電源線耦接，汲極結構則與內部電路的VSS電源線或輸入/輸出銲墊耦接。

根據上述實施例，本發明是在提供一種包含有一個金屬-氧化物-半導體導體單元的靜電放電保護裝置。藉由在金屬-氧化物-半導體導體單元的汲極漂移區下方，增加一個與汲極漂移區相同電性，且具有較汲極漂移區更高摻雜濃度的摻雜區，來減少因第二次驟迴崩潰而造成持有電壓(Holding Voltage)太低的機率。並使得導通N型金屬-氧化物-半導體電晶體，只有一次驟迴崩潰發生，進而提升持有電壓高於其操作電壓，以增進金屬-氧化物-半導體電晶體對於元件閉鎖之防治能力。並且能使金屬-氧化物-半導體電晶體對於靜電放電流的耐受能力，隨著元件尺寸增大而等比增加。若運用於具有複數個指狀電晶體單元的靜電放電保護裝置中，則可使各個指狀電晶體單元能均勻地導通，以共同卸載靜電放電電流，達到上述發明目的。

本發明的目的，是提供一種具有金屬-氧化物-半導體場效電晶體單元的靜電放電保護裝置，以改善金屬-氧化物-半導體場效電晶體單元的靜電放電耐受力。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉數個具有雙擴散汲極結構n型金屬-氧化物-半導體場效電晶體單元或場飄移n型金屬-氧化物-半導體場效電晶體單元(但不以此為限)的靜電放電防護電路，作為較佳實施例，並配合所附圖式，其詳細說明如下：請參照圖1A和圖1B，圖1A係根據本發明一較佳實施例所繪示的靜電放電防護裝置100的結構俯視圖。圖1B係沿著圖1A之切線1B所繪示的靜電放電防護裝置100的結構剖面圖。

如圖1A所示，靜電放電防護裝置100是一種具有複數個指狀金屬-氧化物-半導體導體電晶體單元的多指狀結構。指狀金屬-氧化物-半導體導體結構外圍，則由一道防護圈(guard ring)106所圍繞。例如在本實施例之中，靜電放電防護裝置100，包含有複數個閘極接地n型金屬-氧化物-半導體場效應電晶體單元101和111。但在其他實施例中，靜電放電防護裝置100，亦可包括複數個指狀的閘極接電源p型金屬-氧化物-半導體導體場效應電晶體單元。

如圖1B所繪示，每一個閘極接地n型金屬-氧化物-半導體場效應電晶體單元(為了清楚說明起見，以下僅選擇電晶體單元101進行描述)係形成於基材102之中，且皆包含一閘極103、汲極結構104以及源極結構105。在本實施例之中，基材102的電性為p型，且具有一高電壓之p型阱(以HVPW表示)。閘極103位於基材102的表面102a上。汲極結構104包括有第一摻雜區104a，第二摻雜區104b以及第三摻雜區104c等三個n型摻雜區。

其中，汲極結構104的第一摻雜區104a，鄰接閘極103，並由基材表面102a延伸進入基材102之中，具有第一摻雜濃度(以N-Drift表示)。第二摻雜區104b，由基材表面102a延伸進入第一摻雜區104a，並位於第一摻雜區104a之中，且具有實質大於第一摻雜濃度N-Drift的第二摻雜濃度(以N+表示)。第三摻雜區104c，位於基材102之中，第一摻雜區104a的下方，具有實質大於第一摻雜濃度N-Drift的第三摻雜濃度(以N-Well表示)。在本實施例之中，第二摻雜濃度N+實質大於第三摻雜濃度N-Well，適用於保護操作電壓較高的內部電路。但在另一些實施例之中，第二摻雜區104b的第二摻雜濃度有可能實質小於或等於第三摻雜濃度，適用於保護操作電壓較低的內部電路。

另外，第三摻雜區104c還具有垂直閘極103的第三橫向尺寸D3；且第三橫向尺寸D3實質小於第一摻雜區104a的第一橫向尺寸D1，且實質大於第二摻雜區104b的第二橫向尺寸D2。

源極結構105亦為鄰接於閘極103的n型摻雜區105a，其係由基材表面102a延伸進入基材102之中，且具有與汲極結構104的第二摻雜區104b相同的第二摻雜濃度N+。防護圈(guard ring)106則係由複數個p型摻雜區(例如P+摻雜區和P-Field摻雜區)所構成。另外，第一摻雜區104a之中，還包括一個第一淺溝隔離區107a，用以隔離第二摻雜區104b和閘極103。

值得注意的是，在本實施例之中，閘極接地n型金屬-氧化物-半導體場效應電晶體單元101屬於一種非對稱(asymmetric)的場飄移金屬-氧化物-半導體場效電晶體，但在本發明的另外一些實施例之中，圖1B的閘極接地n型金屬-氧化物-半導體場效應電晶體單元101，可由對稱(symmetric)的場飄移金屬-氧化物-半導體場效電晶體201來加以替換。

圖2係根據本發明的另一較佳實施例，所繪示的一種包含有對稱場飄移金屬-氧化物-半導體場效電晶體201之靜電放電防護裝置100的結構剖面圖。其中，靜電放電防護裝置200的結構大致與圖1B所示的靜電放電防護裝置100相似。兩者的差別在於：靜電放電防護裝置200的對稱的場飄移金屬-氧化物-半導體場效電晶體201，除了第三摻雜區104c之外，其源極結構205與汲極結構104係相互對稱，而靜電放電防護裝置100的非對稱的場飄移金屬-氧化物-半導體場效電晶體101則否。

在本實施例中，場飄移金屬-氧化物-半導體場效電晶體201的源極結構205包括了一個n型的第四摻雜區205a以及一個n型的第五摻雜區205b。第四摻雜區205a由基材表面102a延伸進入基材102之中，且具有與汲極結構104的第一摻雜區104a相同的第一摻雜濃度N-Drift；第五摻雜區205b，由基材表面102a延伸進入第四摻雜區205a之中，且具有與汲極結構104的第二摻雜區104b相同的第二摻雜濃度N+。第五摻雜區205b之中也具有一個第二淺溝隔離區107b，用以隔離第五摻雜區205b和閘極103。

另外，還可以採用對稱或非對稱的雙擴散汲極結構金屬-氧化物-半導體場效電晶體，來取代閘極接地n型金屬-氧化物-半導體場效應電晶體單元101。圖3係根據本發明的又一較佳實施例，所繪示的一種包含有非對稱雙擴散汲極結構金屬-氧化物-半導體場效電晶體301之靜電放電防護裝置300的結構剖面圖。如圖3所繪示，靜電放電防護裝置300的結構大致與圖1B的靜電放電防護裝置100相同，差別僅在於：非對稱的雙擴散汲極結構金屬-氧化物-半導體場效電晶體301的汲極結構304，和金屬-氧化物-半導體場效電晶體101的汲極結構104兩者有所不同。

和金屬-氧化物-半導體場效電晶體101的汲極結構104一樣，非對稱雙擴散汲極結構金屬-氧化物-半導體場效電晶體301的汲極結構304，也包含第一摻雜區304a，第二摻雜區304b以及第三摻雜區304c；而且第一摻雜區304a，第二摻雜區304b以及第三摻雜區304c的尺寸與摻雜濃度，也大致與圖1B所繪示的第一摻雜區104a，第二摻雜區104b以及第三摻雜區104c相同。但汲極結構304並不包含用來隔離第二摻雜區304b和閘極103的淺溝隔離區。

同理，如圖4所繪示的對稱雙擴散汲極結構金屬-氧化物-半導體場效電晶體401，也可用來取代金屬-氧化物-半導體場效電晶體101，進而組成靜電放電防護裝置400。其中對稱雙擴散汲極結構金屬-氧化物-半導體場效電晶體401的汲極結構404包含有第一摻雜區404a、第二摻雜區404b及第三摻雜區404c；源極結構405包含有第四摻雜區405a和第五摻雜區405b。

由於，當靜電放電防護裝置所採用的接地閘n型金屬-氧化物-半導體電晶體單元，其汲極結構僅包含一個形成在基材的p型阱內中，摻雜濃度較低的N-Drift漂移區，以及一個位於N-Drift漂移區中，摻雜濃度較深的N+摻雜區。因此，當靜電放電發生時，第一次驟迴崩潰即發生於N-Drift漂移區和p型阱的P/N接面。受到基極外擴效應(base push-out effect)的影響，第二次驟迴崩潰，緊接著在摻雜濃度較深的N+摻雜區與N-Drift漂移區的接面發生，並使接地閘n型金屬-氧化物-半導體電晶體單元的最後持有電壓低於其操作電壓，造成元件閉鎖效應，進而導致靜電放電防護裝置失效。

相較於上述的靜電放電防護裝置，本發明各實施例所提供的靜電放電防護裝置100、200、300和400，則進一步在n型漂移區的下方，提供一個摻雜濃度實質大於N-Drift漂移區的N型阱，使得第一次驟迴崩潰發生的位置遷移至N型阱與p型阱的P/N接面。又由於濃度較高的N型阱位於N-Drift漂移區下方，形成N型阱的同時，可提高N-Drift漂移區的摻雜濃度，並降低n型摻雜區N+和N-Drift漂移區之間的摻雜濃度差，使得第二次驟迴崩潰現象發不會發生，並讓第一次驟迴崩潰現象維持在N型阱與p型阱的P/N接面，而不再轉移至N+摻雜區與N-Drift漂移區的接面。由於位置較深的N型阱與p型阱的P/N接面，可延長接地閘n型金屬-氧化物-半導體電晶體單元的通道路徑，並提高導通電阻，使接地閘n型金屬-氧化物-半導體電晶體單元的持有電壓高於操作電壓，可增進其對靜電放電的耐受能力，並使其可隨著元件尺寸增大而等比增加。

上述實施例所提供的靜電放電防護裝置100、200、300和400可整合於其他積體電路之中，例如電源電路或輸入/輸出電路之中，以防護積體電路免於靜電放電的損害。請參照圖5，圖5係根據本發明的一較佳實施例，所繪示的一種保護液晶顯示器驅動晶片的靜電放電防護電路500電路示意圖。用以保護液晶顯示器驅動晶片的電源電路或輸入/輸出電路免於受到靜電放電之損壞。

在本實施例之中，靜電放電防護電路500包含複數個分別由上述實施例所提供的n型金屬-氧化物-半導體場效應電晶體單元101所構成的箝制裝置501和502，以及由閘極接電源p型金屬-氧化物-半導體場效應電晶體單元所構成的箝制裝置503、504。

其中，箝制裝置501和502的閘極和源極皆耦接至低壓電源VSS，可連接至接地位準；汲極之連接點則分別耦接於輸入/輸出電路的銲墊(bonding pad)或端子(terminal) 507a和507b。而箝制裝置503、504的閘極和源極分別耦接至第一高壓電源VDD_LV與第二高壓電源VDD_HV，第二高壓電源VDD_HV之電壓大於第一高壓電源VDD_LV；汲極之連接點則分別耦接於銲墊507a和507b。

在正常的運作下，箝制裝置501、502、503504係處於關閉之狀態以避免影響輸入/輸出電路。當靜電放電電壓於輸入/輸出電路的銲墊507a和507b中出現時，501、502、503、504即導通，使靜電放電電流可被傳導至低壓電源VSS，藉以構成輸入/輸出電路508的靜電放電防護。

另外，箝制裝置505和506亦可以類似的方式，分別耦接於第二高壓電源VDD_HV、第一高壓電源VDD_LV與低壓電源VSS之間，作為電源電路的靜電放電防護。

根據上述實施例，本發明是在提供一種包含有一個金屬-氧化物-半導體導體單元的靜電放電保護裝置。藉由在金屬-氧化物-半導體導體單元的汲極漂移區下方，增加一個與汲極漂移區相同電性，且具有較汲極漂移區更高摻雜濃度的摻雜區，來減少第二次驟迴崩潰的發生機率。使得導通N型金屬-氧化物-半導體電晶體，只有一次驟迴崩潰發生，並具有高於其操作電壓的持有電壓，以增進金屬-氧化物-半導體電晶體對於靜電放電流的耐受能力。並且能使金屬-氧化物-半導體電晶體對於靜電放電流的耐受能力，隨著元件尺寸增大而等比增加。若運用於具有複數個指狀電晶體單元的靜電放電保護裝置中，則可使各個指狀電晶體單元能均勻地導通，以共同卸載靜電放電電流，達到上述發明目的。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．靜電放電防護裝置

101．．．閘極接地n型金屬-氧化物-半導體場效應電晶體單元

102．．．基材

102a．．．基材表面

103．．．閘極

104．．．汲極結構

104a．．．第一摻雜區

104b．．．第二摻雜區

104c．．．第三摻雜區

105．．．源極結構

105a．．．n型摻雜區

106．．．防護圈

107a．．．第一淺溝隔離區

107b．．．第二淺溝隔離區

111．．．閘極接地n型金屬-氧化物-半導體場效應電晶體單元

200．．．靜電放電防護裝置

201．．．對稱場飄移金屬-氧化物-半導體場效電晶體

205．．．源極結構

205a．．．第四摻雜區

205b．．．第五摻雜區

300．．．靜電放電防護裝置

301．．．非對稱雙擴散汲極結構金屬-氧化物-半導體場效電晶體

304．．．汲極結構

304a．．．第一摻雜區

304b．．．第二摻雜區

304c．．．第三摻雜區

400．．．靜電放電防護裝置

401．．．對稱雙擴散汲極結構金屬-氧化物-半導體場效電晶體

404．．．汲極結構

404a．．．第一摻雜區

404b．．．第二摻雜區

404c．．．第三摻雜區

405．．．源極結構

405a．．．第四摻雜區

405b．．．第五摻雜區

500．．．靜電放電防護電路

501．．．箝制裝置

502．．．箝制裝置

503．．．箝制裝置

504．．．箝制裝置

505．．．箝制裝置

506．．．箝制裝置

507a．．．銲墊

507b．．．銲墊

1B‧‧‧切線

D1‧‧‧第一橫向尺寸

D2‧‧‧第二橫向尺寸

D3‧‧‧第三橫向尺寸

HVPW‧‧‧高電壓之p型阱

N-Drift‧‧‧第一摻雜濃度

N+‧‧‧第二摻雜濃度

N-Well‧‧‧第三摻雜濃度

P+‧‧‧摻雜區

P-Field‧‧‧摻雜區

VDD_LV‧‧‧第一高壓電源

VDD_HV‧‧‧第二高壓電源

VSS‧‧‧低壓電源

圖1A係根據本發明一較佳實施例所繪示的靜電放電防護裝置的結構俯視圖。

圖1B係沿著圖1A之切線1B所繪示的靜電放電防護裝置的結構剖面圖。

圖2係根據本發明的另一較佳實施例，所繪示的一種包含有對稱場飄移金屬-氧化物-半導體場效電晶體之靜電放電防護裝置的結構剖面圖。

圖3係根據本發明的又一較佳實施例，所繪示的一種包含有非對稱雙擴散汲極結構金屬-氧化物-半導體場效電晶體之靜電放電防護裝置的結構剖面圖。

圖4係根據本發明的再一較佳實施例，所繪示的一種包含有對稱雙擴散汲極結構金屬-氧化物-半導體場效電晶體之靜電放電防護裝置的結構剖面圖。

圖5係根據本發明的一較佳實施例，所繪示的一種保護液晶顯示器驅動晶片的靜電放電防護電路電路示意圖。

100．．．靜電放電防護裝置

101．．．閘極接地n型金屬-氧化物-半導體場效應電晶體單元

102．．．基材

102a．．．基材表面

103．．．閘極

104．．．汲極結構

104a．．．第一摻雜區

104b．．．第二摻雜區

104c．．．第三摻雜區

105．．．源極結構

105a．．．n型摻雜區

106．．．防護圈

107a．．．第一淺溝隔離區

111．．．閘極接地n型金屬-氧化物-半導體場效應電晶體單元

D1．．．第一橫向尺寸

D2．．．第二橫向尺寸

D3．．．第三橫向尺寸

HVPW．．．高電壓之p型阱

N-Drift．．．第一摻雜濃度

N+．．．第二摻雜濃度

N-Well．．．第三摻雜濃度

P+．．．摻雜區

P-Field．．．摻雜區

Claims (17)

1. 一種靜電放電(Electrostatic Discharge，ESD)保護裝置，包括：一基材，具有一第一電性；一閘極，位於該基材之一表面上；一汲極結構，具有一第二電性，包括：一第一摻雜區，鄰接該閘極，並由該表面延伸進入該基材之中，且具有一第一摻雜濃度；一第二摻雜區，由該表面延伸進入該第一摻雜區，並位於該第一摻雜區之中，且具有實質大於該第一摻雜濃度的一第二摻雜濃度；以及一第三摻雜區，位於該基材之中，第一摻雜區的下方，具有實質大於該第一摻雜濃度的一第三摻雜濃度，其中該第三摻雜濃度實質大於該第二摻雜濃度；以及一源極結構，鄰接該閘極，且位於該基材之中，具有該第二電性。
2. 如申請專利範圍第1項所述之靜電放電保護裝置，更包括一第一淺溝隔離層，位於該第一摻雜區之中，並隔離該第二摻雜區與該閘極。
3. 如申請專利範圍第1項所述之靜電放電保護裝置，係一雙擴散汲極結構金屬-氧化物-半導體場效電晶體(Double-Diffused-Drain Metal-Oxide-Semiconductor Field-Effect-Transistor，D-D-D NMOS FET)，或一場飄移金屬-氧化物-半導體場效電晶體(Field-Drift Metal-Oxide-Semiconductor Field-Effect-Transistor，FD-MOSFET)。
4. 如申請專利範圍第1項所述之靜電放電保護裝置，其中該源極結構包括：一第四摻雜區，鄰接該閘極，並由該表面延伸進入該基材之中，且具有該第一摻雜濃度；以及一第五摻雜區，由該表面延伸進入該第四摻雜區，且具有該第二摻雜濃度。
5. 如申請專利範圍第4項所述之靜電放電保護裝置，更包一第二淺溝隔離層，位於該第四摻雜區之中，並隔離該第五摻雜區與該閘極。
6. 如申請專利範圍第1項所述之靜電放電保護裝置，其中該第三摻雜區具有垂直該閘極的一第三橫向尺寸；該第三橫向尺寸實質小於該第一摻雜區的一第一橫向尺寸，以且實質大於該第二摻雜區的一第二橫向尺寸。
7. 一種靜電放電保電路，用於保護一內部電路，該靜電放電保護電路包括：一金屬-氧化物-半導體導體電晶體單元與該內部電路耦接，該金屬-氧化物-半導體導體電晶體單元包括：一基材，具有一第一電性；一閘極，位於該基材之一表面上；一汲極結構，具有一第二電性，該汲極結構包括： 一第一摻雜區，鄰接該閘極，並由該表面延伸進入該基材之中，且具有一第一摻雜濃度；一第二摻雜區，由該表面延伸進入該第一摻雜區，且具有實質大於該第一摻雜濃度的一第二摻雜濃度；以及一第三摻雜區，位於該基材之中，該第一摻雜區的下方，具有實質大於該第一摻雜濃度的一第三摻雜濃度；以及一源極結構，鄰接該閘極，且位於該基材之中，具有該第二電性。
8. 如申請專利範圍第7項所述之靜電放電保護電路，其中該內部電路係一電源電路(power circuit)或一輸入/輸出電路(I/O circuit)。
9. 如申請專利範圍第7項所述之靜電放電保護電路，其中該第三摻雜濃度實質大於該第二摻雜濃度。
10. 如申請專利範圍第7項所述之靜電放電保護電路，其中該第三摻雜濃度實質小於等於該第二摻雜濃度。
11. 如申請專利範圍第7項所述之靜電放電保護裝置，更包括一第一淺溝隔離層，位於該第一摻雜區之中，並隔離該第二摻雜區與該閘極。
12. 如申請專利範圍第7項所述之靜電放電保護電路，該閘金屬-氧化物-半導體導體電晶體單元，係一雙擴散汲極結構 金屬-氧化物-半導體場效電晶體，或一場飄移金屬-氧化物-半導體場效電晶體。
13. 如申請專利範圍第7項所述之靜電放電保護電路，其中該源極結構包括：一第四摻雜區，鄰接該閘極，並由該表面延伸進入該基材之中，且具有該第一摻雜濃度；以及一第五摻雜區，由該表面延伸進入該第四摻雜區，且具有該第二摻雜濃度。
14. 如申請專利範圍第13項所述之靜電放電保護電路，更包括一第二淺溝隔離層，位於該第四摻雜區之中，並隔離該第五摻雜區與該閘極。
15. 如申請專利範圍第7項所述之靜電放電保護電路，其中該第三摻雜區，具有垂直該閘極的一第三橫向尺寸；該第三橫向尺寸實質小於該第一摻雜區的一第一橫向尺寸，且實質大於該第二摻雜區的一第二橫向尺寸。
16. 如申請專利範圍第7項所述之靜電放電保護電路，其中該金屬-氧化物-半導體導體電晶體單元，係一閘極接地n型金屬-氧化物-半導體(Gate Ground n-Type Metal-Oxide-Semiconductor，GGNMOS)場效應電晶體，且該源極結構和該閘極接地，且該汲極結構則與該內部電路的一VDD電源線或一銲墊耦接。
17. 如申請專利範圍第7項所述之靜電放電保護電路，其中該金屬-氧化物-半導體導體電晶體單元，係一閘極接電源p型金屬-氧化物-半導體(Gate VDD P-Type Metal-Oxide-Semiconductor Field-Effect-Transistor，GDPMOS)場效應電晶體，該源極結構和該閘極與該內部電路的一VDD電源線耦接，且該汲極結構與該內部電路的一VSS電源線或一銲墊耦接。