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TWI476770B - 具有預讀操作電阻漂移回復的多階單元相變記憶體裝置，使用該裝置的記憶體系統，和讀取記憶體裝置的方法 - Google Patents

具有預讀操作電阻漂移回復的多階單元相變記憶體裝置，使用該裝置的記憶體系統，和讀取記憶體裝置的方法 Download PDF

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TWI476770B
TWI476770B TW097115735A TW97115735A TWI476770B TW I476770 B TWI476770 B TW I476770B TW 097115735 A TW097115735 A TW 097115735A TW 97115735 A TW97115735 A TW 97115735A TW I476770 B TWI476770 B TW I476770B
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resistance
state
memory cell
memory device
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TW097115735A
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Inventor
Chang-Wook Jeong
Gi-Tae Jeong
Hyeong-Jun Kim
Seung-Pil Ko
Original Assignee
Samsung Electronics Co Ltd
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Description

具有預讀操作電阻漂移回復的多階單元相變記憶體裝置，使用該裝置的記憶體系統，和讀取記憶體裝置的方法
本申請案根據35 U.S.C.119主張2007年4月30申請之韓國專利申請案第2007-42046號之優先權，該案之全文以引用的方式併入本文中。
本申請案係關於由Chang-Wook Jeong等人與本案在同一日期申請且與本申請案共同擁有的名為"具有受控電阻漂移參數的多階單元相變記憶體裝置，使用此等裝置的記憶體系統，及讀取記憶體裝置的方法(Multiple-Level Cell Phase-Change Memory Devices Having Controlled Resistance Drift Parameter,Memory Systems Employing Such Devices,and Method of Reading Memory Devices)"之美國專利案號US7,940,552(吾人之SAM-1116)，該案之內容以引用的方式併入本文中。
本申請案係關於由Chang-Wook Jeong等人與本案在同一日期申請且與本申請案共同擁有的名為"具有後程式化操作電阻漂移飽和的多階單元相變記憶體裝置，使用此等裝置的記憶體系統，及讀取記憶體裝置的方法(Multiple-Level Cell Phase-Change Memory Devices Having Post-Programming Operation Resistance Drift Saturation,Memory Systems Employing Such Devices,and Method of Reading Memory Devices)"之美國專利案號US8,199,567(吾人之SAM-1117)，該案之內容以引用的方式併入本文中。
如本文中所提及之相變記憶體或相變隨機存取記憶體(PRAM)在此項技術中亦稱作相變化記憶體(OUM，ovonic unified memory)。OUM單元係基於硫族化物合金之體積，在經加熱及冷卻後，其採用兩個穩定但可程式之相位中之一者：結晶或非晶形。第一相位(亦即，結晶相)之電阻相對低，且第二相位(亦即，非晶形相)之電阻相對高。將單元之狀態程式化為邏輯一(1)還是零(0)視可程式化體積的相位而定，且藉由量測其電阻而判定。結晶或傳導狀態通常稱作"設定"或"0"狀態；且非晶形或有電阻非導電狀態通常稱作"重設"或"1"狀態。
為了使可程式化體積為非晶形，可藉由電阻式加熱器將其加熱超過其熔點。為了使可程式化體積結晶，可在短的時間週期(例如，50 ns)內將其加熱至剛剛低於其熔點，以使得原子在其結晶位置中對直。當斷開加熱器時，該體積快速冷卻為穩定的非晶形或穩定的結晶狀態。以此方式，藉由將單元程式化為結晶或非晶形狀態而將資料寫入至單元。對經程式化之單元的讀取可藉由感測放大器量測經程式化之單元的電阻來執行。
相變記憶體之關鍵為硫族化物材料。歷史上來看，裝置包括鍺(Ge)、銻(Sb)及碲(Te)之合金，其通常稱作GST合金。該材料因為其當加熱及冷卻時在穩定的非晶形與結晶相之間快速切換之能力而特別適用於併入於記憶體裝置中。
併有硫族化物材料之記憶體單元通常包括頂部電極、圖 案化層或硫族化物材料體積及充當電阻式加熱元件之下部電極。圖1為說明使用可程式化硫族化物材料之記憶體單元10之示意圖。單元10包括一形成於可程式化相變硫族化物材料14上方之導電性頂部電極12。導電性底部電極接點(BEC)16形成於可程式化材料14下方。底部電極接點(BEC)由較高電阻率材料(諸如，TiAlN、TiN及其類似物)形成，以使得其藉由當電流流過BEC時產生熱而作為電阻式加熱器來操作。存取電晶體20(見圖2A及圖2B)連接至底部電極接點16，用於控制經由單元10的電流流動。存取電晶體20之閘極通常連接至併有單元10的記憶體裝置之字線WL。
圖2A及圖2B為說明在兩個經程式化之狀態中之每一者下的單元10之示意圖。在圖2A中，展示單元10處於導電性設定或"0"狀態下。在此狀態下，可程式化材料14之與BEC接觸的一些部分處於結晶狀態下。在圖2B中，展示單元10處於電阻重設或"1"狀態下。在此狀態下，可程式化材料14之與BEC接觸的一些部分處於非晶形狀態下。
圖3為示意性說明單元10之電組態之示意圖。字線WL在存取電晶體20之閘極處控制經由單元10的電流流動。流過單元10之所得電流ICELL 及連接至單元10之頂部電極12的位元線BL之啟動用以在寫入或程式化操作期間程式化單元10之狀態，且充當用於在讀取或感測操作期間讀取單元10之狀態的參數。
圖4為說明包括可程式化硫族化物材料之體積(例如，以上結合圖1至圖3說明及描述之類型)的記憶體單元之程式 化之時序圖。圖4之時序圖為溫度相對於時間之曲線圖，其說明在習知裝備中用於將材料程式化至設定(結晶)狀態及重設(非晶形)狀態的熱之程式化脈衝。標註為22之曲線說明重設脈衝(亦即，用以將材料程式化至重設(非晶形)狀態之溫度脈衝)之時間-溫度關係；且標註為24之曲線說明設定脈衝(亦即，用以將材料程式化至設定(結晶)狀態之溫度脈衝)之時間-溫度關係。
參看圖4中標註為22之曲線，為了將硫族化物材料之可程式化體積改變為非晶形相位(重設狀態)，藉由電阻式加熱器將硫族化物合金加熱至其熔點(Tm)以上之溫度。在相對短的時間週期(例如，數毫微秒)內施加加熱脈衝。當斷開加熱器時，合金在時間週期T1(稱作淬滅週期)上快速冷卻至低於該體積之結晶溫度Tc之溫度。在淬滅週期後，將硫族化物材料之體積置於穩定的非晶形狀態下。
參看圖4中標註為24之曲線，為了將可程式化體積改變為結晶相位(設定狀態)，可藉由電阻式加熱器將合金加熱至低於其熔點Tm之溫度，例如，加熱至介於材料之結晶溫度Tc與熔融溫度Tm之間的溫度。維持該溫度歷時比時間週期T1相對長之時間週期T2，以允許合金之部分結晶，亦即，允許材料中之原子在其結晶結構中對準。當斷開加熱器時，合金快速冷卻至低於該體積之結晶溫度Tc之溫度。在達成結晶後，移除設定加熱脈衝，且材料冷卻至穩定的結晶狀態。
已針對具有多個可程式化狀態之PRAM裝置之製造進行 了研究。舉例而言，雖然以上實例展示具有兩個狀態(即，非晶形(重設)及結晶(設定))之PRAM單元，但其他實例已用具有非晶形與結晶"最終"狀態之間的多個所謂"雜合"或"中間"狀態之PRMA單元進行了實驗。在中間狀態下，可程式化體積部分為非晶形且部分為結晶，且藉由控制可程式化材料之非晶形與結晶體積之相對百分比，可控制單元之所得電阻。以此方式，可認為每一所得PRAM單元具有多個可程式化狀態或多階，每一者對應一唯一的電阻值。多階PRAM領域中的研究已由Itri等人進行，其題為"Analysis of phase-transformation dynamics and estimation of amorphous-chalcogenide fraction in phase-change memories"(IEEE第42屆年度國際可靠性物理學研討會(Annual International Reliability Physics Symposium)，2004年，菲尼克斯，第209至215頁)，其內容以引用的方式併入本文中。
其他者已判定經程式化之硫族化物體積之電阻值可隨時間而變化。例如，見Pirovano等人之"Low-Field Amorphous State Resistance and Threshold Voltage Drift in Chalcogenide Materials"(IEEE電子裝置學報(IEEE Transactions on Electron Devices)，2004年5月第5期第51卷，第714至719頁)，其內容以引用的方式併入本文中。所得"電阻漂移"在二階PRAM單元之非晶形狀態下及在多階PRAM單元之部分非晶形中間狀態及完全非晶形狀態下尤其顯著。
為了試圖控制電阻漂移，其他者已研究了電阻漂移動力學之性態。例如，見Ielmini等人之"Recovery and Drift Dynamics of Resistance and Threshold Voltages in Phase-Change Memories"(IEEE電子裝置學報(IEEE Transactions on Electron Devices)，2007年2月第2期第54卷，第308至315頁)，其內容以引用的方式併入本文中。然而，電阻漂移仍為難以解決之問題，尤其在多階PRAM裝置中。
本發明之實施例係針對多階單元相變記憶體裝置、使用該等裝置之記憶體系統及讀取記憶體裝置之方法，其中經選擇用於讀取的裝置之電阻漂移係藉由緊接其被讀取前調節單元之電阻以便在讀取操作前使單元之電阻返回至其初始電阻附近而控制。在一實施例中，在讀取操作前約100 ns內將加熱能量脈衝施加至單元。緊接讀取前對單元之該加熱將單元之電阻位準回復至其漂移前電阻值附近。在另一實施例中，該單元為多階記憶體單元。
在一態樣中，一種記憶體裝置包含：複數個記憶體單元，每一記憶體單元包含一具有回應於在程式化操作中所施加之程式化電流而判定的初始電阻之記憶體單元材料，在該程式化操作後之一時間週期內，該記憶體單元之該電阻自該初始電阻變化，且每一記憶體單元連接至該記憶體裝置之導線，該導線用以在程式化操作中施加該程式化電流以程式化相應記憶體單元之電阻，且用以在讀取操作中施加讀取電流以讀取該相應記憶體單元之該電阻。一調節 電路在對經選擇用於讀取操作的複數個記憶體單元中之一記憶體單元之讀取操作前調節該記憶體單元之電阻以使其電阻返回至初始電阻附近。
在一實施例中，該記憶體單元材料包含硫族化物材料。
在另一實施例中，每一記憶體單元進一步包含一與該記憶體單元之相應記憶體單元材料熱連通之加熱元件，該加熱元件接收程式化電流以加熱該相應記憶體單元，使得該記憶體單元材料具有初始電阻。
在另一實施例中，該加熱元件包含一與該相應記憶體單元材料接觸之電極，該加熱元件包含一當電流流過該加熱元件時產生熱之電阻材料。
在另一實施例中，每一記憶體單元藉由該程式化操作而程式化以佔據複數個狀態中之一者，每一狀態包括與相鄰狀態之相鄰電阻範圍無關的電阻範圍，其中該記憶體單元藉由該程式化操作而程式化以佔據兩個以上狀態。
在另一實施例中，該複數個狀態中之低狀態對應於具有最低電阻範圍之狀態，該複數個狀態中之高狀態對應於具有最高電阻範圍之狀態，且該複數個狀態中之至少一中間狀態對應於具有大於該低狀態之該最低電阻範圍且小於該高狀態之該最高電阻範圍的電阻範圍之至少一狀態。
在另一實施例中，該調節電路藉由在對該記憶體單元之讀取操作前將一能量脈衝施加至該導線來調節該記憶體單元之電阻，且其中當該記憶體單元藉由該程式化操作而程式化至該中間狀態時，該調節電路施加該能量脈衝，且當 該記憶體單元藉由該程式化操作而程式化至該低狀態或該高狀態時，該調節電路不施加該能量脈衝。
在另一實施例中，該導線包含位元線，且其中該調節電路藉由在對該記憶體單元之讀取操作前將一能量脈衝施加至該位元線來調節該記憶體單元之電阻。
在另一實施例中，該能量脈衝係由耦接至該位元線之感測放大器電路施加。
在另一實施例中，該能量脈衝係由該記憶體裝置之控制電路產生且由該感測放大器電路之箝位電晶體啟動。
在另一實施例中，該能量脈衝係由耦接至該位元線之寫入驅動器電路施加。
在另一實施例中，該能量脈衝係由該記憶體裝置之控制電路產生且由該寫入驅動器電路中之開關電路啟動。
在另一實施例中，該能量脈衝係在該記憶體單元之預充電操作期間施加至該位元線，其中在該能量脈衝之施加前對該位元線預充電。
在另一態樣中，一種讀取一記憶體裝置(該記憶體裝置包含複數個記憶體單元，每一記憶體單元包含具有回應於在程式化操作中所施加之程式化電流而判定的初始電阻之記憶體單元材料，在該程式化操作後之一時間週期內，該記憶體單元之電阻自該初始電阻變化，每一記憶體單元連接至該記憶體裝置之一導線，該導線用以在程式化操作中施加程式化電流以程式化相應記憶體單元之電阻，且用以在讀取操作中施加讀取電流以讀取該相應記憶體單元之電 阻)之方法包含：在對經選擇用於讀取操作之記憶體單元之讀取操作前調節該記憶體單元之電阻以使其電阻返回至初始電阻附近；及執行對該記憶體單元之讀取操作。
在一實施例中，該記憶體單元材料包含硫族化物材料。
在另一實施例中，每一記憶體單元進一步包含一與該記憶體單元之該相應記憶體單元材料熱連通之加熱元件，且該方法進一步包含將該程式化電流施加至該加熱元件以加熱該相應記憶體單元，使得該記憶體單元材料具有該初始電阻。
在另一實施例中，每一記憶體單元藉由該程式化操作而程式化以佔據複數個狀態中之一者，每一狀態包括與相鄰狀態之相鄰電阻範圍無關的電阻範圍，其中記憶體單元之初始電阻在該程式化操作後佔據一初始狀態，且其中在對該記憶體單元之讀取操作前調節經選擇用於讀取操作的記憶體單元之電阻以使其電阻返回至該初始電阻附近將該記憶體單元之電阻返回至在對應於初始狀態的電阻範圍內之電阻。
在另一實施例中，該記憶體單元藉由該程式化操作而程式化以佔據兩個以上狀態。
在另一實施例中，該複數個狀態中之低狀態對應於具有最低電阻範圍之狀態，該複數個狀態中之高狀態對應於具有最高電阻範圍之狀態，且該複數個狀態中之至少一中間狀態對應於具有大於該低狀態之該最低電阻範圍且小於該高狀態之該最高電阻範圍的電阻範圍之至少一狀態。
在另一實施例中，當該記憶體單元藉由該程式化操作而程式化至該中間狀態時，執行調節該記憶體單元之電阻，且當該記憶體單元藉由該程式化操作而程式化至該低狀態或該高狀態時，不執行調節該記憶體單元之電阻。
在另一實施例中，調節電阻包含藉由在對該記憶體單元之讀取操作前將能量脈衝施加至連接至該記憶體單元的記憶體裝置之位元線來調節該記憶體單元之電阻。
在另一實施例中，在施加該讀取電流以執行對該記憶體單元之讀取操作前約100 ns內施加該能量脈衝。
在另一實施例中，在該記憶體單元之預充電操作期間將該能量脈衝施加至該位元線，其中在該能量脈衝之施加前對該位元線預充電。
在另一態樣中，一種讀取一記憶體裝置(該記憶體裝置包含複數個記憶體單元，每一記憶體單元包含一具有回應於在程式化操作中所施加之程式化電流而判定的初始缺陷狀態之硫族化物材料，在該程式化操作後之一時間週期內，該記憶體單元之該缺陷狀態自該初始缺陷狀態變化，每一記憶體單元連接至該記憶體裝置之一導線，該導線用以在該程式化操作中施加程式化電流以程式化相應記憶體單元之缺陷狀態，且用以在讀取操作中施加讀取電流以讀取該相應記憶體單元之該缺陷狀態)之方法包含：在對經選擇用於讀取操作之記憶體單元之讀取操作前調節該記憶體單元之該缺陷狀態以使其缺陷狀態返回至該初始缺陷狀態附近；及執行對該記憶體單元之讀取操作。
在另一態樣中，一種電子裝置包括一記憶體系統，該記憶體系統包含：一記憶體控制器，其經配置以連接至一資料匯流排，在該資料匯流排處轉移資料信號；及一連接至該記憶體控制器之記憶體裝置，其儲存且擷取該等資料信號。該記憶體裝置包含：複數個記憶體單元，每一記憶體單元包含一具有回應於在程式化操作中所施加之程式化電流而判定的初始電阻之記憶體單元材料，在該程式化操作後之一時間週期內，該記憶體單元之電阻自該初始電阻變化，且每一記憶體單元連接至該記憶體裝置之一導線，該導線用以在程式化操作中施加程式化電流以程式化相應記憶體單元之電阻，且用以在讀取操作中施加讀取電流以讀取該相應記憶體單元之電阻。一調節電路在對經選擇用於讀取操作的複數個記憶體單元中之一記憶體單元之讀取操作前調節該記憶體單元之電阻以使其電阻返回至該初始電阻附近。
在一實施例中，該記憶體單元材料包含硫族化物材料。
在另一實施例中，每一記憶體單元進一步包含一與該記憶體單元之相應記憶體單元材料熱連通之加熱元件，該加熱元件接收該程式化電流以加熱該相應記憶體單元，使得該記憶體單元材料具有初始電阻。
在另一實施例中，該加熱元件包含一與該相應記憶體單元材料接觸之電極，該加熱元件包含一當電流流過該加熱元件時產生熱之電阻材料。
在另一實施例中，每一記憶體單元藉由該程式化操作而 程式化以佔據複數個狀態中之一者，每一狀態包括與相鄰狀態之相鄰電阻範圍無關的電阻範圍，其中該記憶體單元藉由該程式化操作而程式化以佔據兩個以上狀態。
在另一實施例中，該複數個狀態中之低狀態對應於具有最低電阻範圍之狀態，該複數個狀態中之高狀態對應於具有最高電阻範圍之狀態，且該複數個狀態中之至少一中間狀態對應於具有大於該低狀態之該最低電阻範圍且小於該高狀態之該最高電阻範圍的電阻範圍之至少一狀態。
在另一實施例中，該調節電路藉由在對該記憶體單元之讀取操作前將能量脈衝施加至導線來調節該記憶體單元之電阻，且其中當該記憶體單元由藉該程式化操作而程式化至該中間狀態時，該調節電路施加該能量脈衝，且當該記憶體單元藉由該程式化操作而程式化至該低狀態或該高狀態時，該調節電路不施加該能量脈衝。
在另一實施例中，該導線包含一位元線，且其中該調節電路藉由在對該記憶體單元之讀取操作前將能量脈衝施加至該位元線來調節該記憶體單元之電阻。
在另一實施例中，該能量脈衝係由耦接至該位元線之感測放大器電路施加。
在另一實施例中，該能量脈衝係由該記憶體裝置之控制電路產生且由該感測放大器電路之箝位電晶體啟動。
在另一實施例中，該能量脈衝係由耦接至該位元線之寫入驅動器電路施加。
在另一實施例中，該能量脈衝係由該記憶體裝置之控制 電路產生且由該寫入驅動器電路中之開關電路啟動。
在另一實施例中，在該記憶體單元之預充電操作期間將該能量脈衝施加至該位元線，其中在該能量脈衝之施加前對該位元線預充電。
自如在隨附圖式中所說明的本發明之較佳實施例之更特定描述，本發明之實施例的前述及其他目標、特徵及優勢將顯而易見，在該等圖式中，貫穿不同視圖，相同參考符號指代相同部分。該等圖式未必按比例繪製，而重點在於說明本發明之原理。
現將參看附圖在下文更充分地描述本發明之實施例，附圖中展示本發明之較佳實施例。然而，本發明可體現於不同形式中，且不應解釋為受限於本文中所闡明之實施例。相同數字貫穿說明書表示相同元件。
應理解，雖然本文中使用術語第一、第二等等來描述各種元件，但此等元件不應受此等術語限制。此等術語用以將一元件與另一元件進行區分。舉例而言，第一元件可稱為第二元件，且類似地，第二元件可稱為第一元件，而不脫離本發明之範疇。於本文中使用時，術語"及/或"包括相關聯所列項目中之一或多者之任何及所有組合。
應理解，當一元件稱作處於另一元件"上"或"連接"或"耦接"至另一元件時，其可直接處於另一元件上或連接或耦接至另一元件，或者可存在介入元件。相反，當一元件稱作"直接"在另一元件"上"或"直接連接"或"直接耦接"至另 一元件時，則不存在介入元件。用以描述元件之間關係的其他詞語應以同樣之方式進行解釋(例如，"在......之間"與"直接在......之間"、"鄰近"與"直接鄰近"，等等)。當一元件在本文中稱作在另一元件"上方"時，其可在另一元件上或下，且可直接耦接至另一元件或可存在介入元件，或者該等元件可由空隙或間隙隔開。
本文中使用之術語係出於描述特定實施例之目的，且並不意欲限制本發明。於本文中使用時，單數形式"一"及"該"意欲亦包括複數形式，除非上下文另有清晰指示。應進一步理解，當術語"包含"及/或"包括"在本文使用時，其指定了所述特徵、整體、步驟、操作、元件及/或組件之存在，但並不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群的存在或添加。
圖5A為對於二階相變記憶體單元將電阻值劃分為兩個不同狀態之概念圖；圖5B為對於多階相變記憶體單元(在此情況下，四階單元)將電阻值劃分為多個不同狀態之概念圖；且圖5C為對於圖5B之多階相變記憶體單元將電阻值劃分為多個不同狀態之概念圖，其說明電阻漂移之效應。
參看圖5A，描繪一標準二階相變記憶體單元之狀態。此等二階單元在此項技術中稱作"單階"單元。在對單元進行程式化後，所得電阻值之分布可屬於兩個狀態"0"及"1"中之一者。將經程式化之單元的屬於第一分布曲線32A之範圍的任何電阻值判定為"0"狀態，且將經程式化之單元的屬於第二分布曲線32B之範圍的任何電阻值判定為"1"狀 態。在此情況下，對應於第一分布曲線32A及第二分布曲線32B之電阻值可易於由邊界電阻值34隔開；亦即，若所判定之電阻值小於邊界值34，則認為其對應於"0"狀態，且若所判定之電阻值大於邊界值34，則認為其對應於"1"狀態。
參看圖5B，描繪四階相變記憶體單元之狀態。在對單元進行程式化後，所得電阻值可屬於四個狀態"00"、"01"、"10"及"11"中之一者。"00"及"11"狀態在本文中稱作"最終狀態"，因為其對應於在電阻值範圍之下端及上端處之電阻值。"00"最終狀態對應於單元之結晶狀態，且"11"最終狀態對應於單元之非晶形狀態。"01"及"10"狀態對應於單元之中間部分非晶形狀態，其中"01"狀態對應於經程式化以具有相對較少非晶形材料之單元，且"10"狀態對應於具有相對較多非晶形材料之單元。由於可將兩個以上狀態程式化至一單一單元內，所以多階單元對於系統整合係有益的。雖然"00"及"11"狀態在本文中分別稱作對應於"結晶"及"非晶形"狀態，但裝置之該等最終狀態不必對應於"完全結晶"及"完全非晶形"狀態，其中可程式化材料之體積為完全結晶或完全非晶形。相反，該等最終狀態可同等地對應於部分結晶且部分非晶形之狀態，如在中間狀態下，其中"00"最終狀態主要為結晶，亦即，含有比其他狀態多的結晶材料，且"11"最終狀態主要為非晶形，亦即，含有比其他狀態多的非晶形材料。
將經程式化之單元的屬於第一分布曲線36A之範圍之任 何電阻值判定為"00"狀態，將經程式化之單元的屬於第二分布曲線36B之範圍之任何電阻值判定為"01"狀態，將經程式化之單元的屬於第三分布曲線36C之範圍之任何電阻值判定為"10"狀態，且將經程式化之單元的屬於第四分布曲線36D之範圍之任何電阻值判定為"11"狀態。在此情況下，藉由相應邊界電阻值38A、38C，易於將對應於屬於最終狀態"00"及"11"的第一分布曲線36A及第四分布曲線36D之電阻值與相鄰分布曲線36B、36C隔開。舉例而言，若所判定之電阻值小於邊界值38A，則認為其對應於"00"狀態，且若所判定之電阻值大於邊界值38C，則認為其對應於"11"狀態。然而，屬於中間狀態"01"及"10"的第二分布曲線36B及第三分布曲線36C之電阻值更多地易於經受電阻漂移現象。此增加之易感性說明於圖5C中。
參看圖5C，可看出電阻漂移對對應於四個狀態"00"、"01"、"10"、"11"之分布曲線36A、36B、36C、36D之效應。在一時間週期後，歸因於可程式化體積的化學晶格中之不穩定缺陷轉變至較穩定之缺陷，對應於漂移前分布曲線36A漂移之電阻值使曲線移位至漂移後分布曲線36A'。類似地，對應於漂移前分布曲線36B漂移之電阻值使曲線移位至漂移後分布曲線36B'；對應於漂移前分布曲線36C漂移之電阻值使曲線移位至漂移後分布曲線36C'；且對應於漂移前分布曲線36D漂移之電阻值使曲線移位至漂移後分布曲線36D'。
在圖5C中，可看出，漂移後分布曲線36A'已相對於其漂 移前分布曲線36A漂移相對小的量。此係因為與第一分布曲線36A相關聯的電阻值為含有相對較多結晶化材料或完全由結晶化材料形成的可程式化體積之結果。由於結晶化材料之晶格比非晶形材料之對應晶格含有相對少的不穩定缺陷，所以結晶化材料將經歷相對較小的電阻漂移。在圖5C中亦可看出，第二漂移後分布曲線36B'、第三漂移後分布曲線36C'及第四漂移後分布曲線36D'已相對於其漂移前分布曲線36B、36C、36D漂移相對大的量。電阻漂移之量通常隨經程式化之材料體積中的增加之非晶形含量而增加。
在二階單元(見圖5A)之情況下，可更易於管理電阻漂移，因為可藉由選擇適當的邊界電阻值34而使對應於兩個狀態"0"及"1"之電阻值大體上相互隔開，使得即使在於長時間週期內出現大的電阻漂移之後，非晶形狀態"1"之所得漂移後電阻值仍處高於邊界電阻值34，且結晶狀態"0"之所得漂移後電阻值仍低於邊界電阻值34。由於僅需要兩個狀態，所以在標準二階單元中，電阻漂移並非主要關心之問題。
在具有諸如圖5B及圖5C中所描繪之狀態的狀態之多階單元之情況下，電阻漂移之管理係重要的。對於"00"及"11"最終狀態，可易於藉由設定適當的邊界值38A、38C來管理電阻漂移。舉例而言，若邊界值38A經選擇以清晰地界定對應於第一分布曲線36A(已知其較不易受電阻漂移影響)之電阻值，則可易於管理最終狀態"00"的電阻漂移之管 理。類似地，若邊界值38C經選擇大大地超過對應於第三分布曲線36C'的預測之所得漂移後電阻值中之最高者，則可判定比此邊界值38C高的所有所得電阻值對應於最終狀態"11"，其與關於第四漂移後分布曲線36D'的電阻值所經歷之電阻漂移的量無關。
然而，在此實例中，對於"01"及"10"中間狀態，需要對電阻漂移進行管理。舉例而言，第二漂移前分布曲線36B之電阻漂移導致第二漂移後分布曲線36B'穿過將第二中間狀態"01"與第三中間狀態"10"隔開的預定邊界值38B。類似地，第三漂移前分布曲線36C之電阻漂移導致第三漂移後分布曲線36C'穿過將第三狀態(即，中間狀態"10")與第四狀態(即，最終狀態"11")隔開的預定邊界值38C。在無電阻漂移現象之適當管理之情況下，可看出，在記憶體單元之隨後讀取操作期間可能發生不適當的狀態判定。
電阻漂移現象背後之機制很好地描述於以上引述的Pirovano等人之論文中。歸因於在程式化時某些缺陷結構在硫族化物可程式化體積之化學基質中之存在，電阻漂移自然地發生。隨著時間推移，根據以下化學關係，初始時不穩定之缺陷(諸如，不穩定之C3 0 結構，其中C表示硫族化物原子)轉變為較穩定之結構(諸如，相對穩定之C3 + 及C1 - 結構)：2C3 0 →C3 + +C1 - (1)不穩定缺陷之密度對可程式化體積之電阻具有直接影響；因此，材料之可程式化體積之所得電阻可變化。此等不穩 定缺陷不太常見，亦即，在結晶化狀態下，其具有較低密度，此為電阻漂移對於程式化至結晶化狀態的裝置比其對於經程式化以具有一定百分比非晶形材料的裝置較不顯著之原因。
包括多階單元相變記憶體裝置、使用該等裝置之記憶體系統及讀取記憶體裝置之方法的本發明之實施例藉由在緊接讀取操作前調節經選擇用於讀取的記憶體單元之電阻以便在緊接讀取操作前使該單元之電阻返回至其初始電阻附近(亦即，在其初始經程式化之電阻附近)而管理該單元之電阻漂移。此操作以使材料中的不穩定缺陷之密度恢復至程式化後、漂移前之值附近。在一實施例中，在讀取操作前約100 ns內將能量脈衝施加至單元，以便加熱該單元以實現電阻值之該回復。
以此方式管理電阻漂移之效應說明於圖6A至圖6C中，圖6A至圖6C對應於以上在圖5B及圖5C中說明的四階單元實例。參看圖6A，說明緊接單元之程式化後該單元之可能狀態。第一至第四狀態為可能的"00"、"01"、"10"及""11"，其中四個狀態中之每一者對應於電阻值之第一至第四各別分布曲線36A、36B、36C、36D。如上所述，該等狀態由電阻邊界值38A、38B、38C隔開。此時，緊接在程式化後，可程式化體積的化學晶格含有相對高濃度的不穩定缺陷。出於此原因，可認為可程式化體積佔據第一介穩狀態。
參看圖6B，如上所述，作為不穩定缺陷轉變為較穩定缺 陷之結果，可及時地發生自然的電阻漂移，使得第二漂移前分布曲線36B、第三漂移前分布曲線36C及第四漂移前分布曲線36D可變得移位至第二漂移後分布曲線36B'、第三漂移後分布曲線36C'及第四漂移後分布曲線36D'，從而導致上述問題。在此期間，可認為可程式化體積佔據穩定狀態。
參看圖6C，為了補償電阻漂移，在緊接讀取操作前，將電脈衝施加至單元以便將能量施加至單元中之可程式化材料之體積。所得脈衝操作以使單元幾乎回復至其初始電阻值。舉例而言，第二漂移後電阻分布曲線36B'、第三漂移後電阻分布曲線36C'及第四漂移後電阻分布曲線36D'立即移位至對應於已回復的第二電阻分布曲線40B、第三電阻分布曲線40C及第四電阻分布曲線40D之較低電阻值。類似地，就第一漂移前電阻分布曲線36A經受電阻漂移之程度而言，亦可使其返回至更接近其初始值的已回復第一電阻分布曲線40A。所得之第一分布曲線40A、第二分布曲線40B、第三分布曲線40C及第四分布曲線40D良好地界定於初始界定的電阻邊界值38A、38B、38C之間，使得對單元之讀取操作將達成可靠結果。脈衝可操作以減少穩定缺陷之數目，使其中之許多或全部恢復至其初始程式化後狀態，使得減小了穩定缺陷之密度且增加了不穩定缺陷之密度。此時，在緊接讀取操作前，認為可程式化體積佔據第二介穩狀態。
在某些實施例中，將電脈衝傳遞至多階記憶體單元以引 起電阻回復係由連接至單元之位元線的電路執行。在一實例實施例中，此操作由連接至記憶體單元之位元線的讀取電路或感測放大器執行。在另一實例中，該操作由連接至記憶體單元之位元線的寫入驅動器電路執行。用於在緊接讀取操作前將電脈衝傳遞至記憶體單元之其他組態可同等地應用於本發明之實施例的原理。
圖7為根據本發明之一實施例的包括含有複數個多階相變可程式化記憶體單元之PRAM單元陣列210的記憶體裝置200之方塊圖。根據標準記憶體裝置組態，該PRAM單元陣列包括X選擇器電路220及Y選擇器電路230。亦稱作列解碼器之X選擇器電路220接收列位址(RA)信號，且亦稱作行解碼器之Y選擇器電路接收行位址(CA)信號。
參看圖7，根據本實施例之相變記憶體裝置200包括儲存N位元資料(其中N為2或更大)之記憶體單元陣列210。成列(例如，沿著字線)且成行(例如，沿著位元線)地將複數個記憶體單元配置於記憶體單元陣列210中。每一記憶體單元可由一開關元件及一電阻元件組成。開關元件可由諸如MOS電晶體、二極體及其類似物之各種元件形成。電阻元件可經組態以包括相變薄膜，其包括上述GST材料。每一記憶體單元可為一可寫入記憶體單元。例示性電阻元件揭示於美國專利第6,928,022號、第6,967,865號及第6,982,913號中，每一者之全文以引用的方式併入本文中。
繼續參看圖7，列選擇器電路220經組態以回應於列位址(RA)信號而選擇列(或字線)中之一者，且行選擇器電路 230經組態以回應於行位址(CA)信號而選擇某些行(或位元線)。控制邏輯240經組態以回應於外部讀取/寫入命令而控制多階相變記憶體裝置200之整體操作。高電壓產生器電路250由控制邏輯240控制，且經組態以產生用於列選擇器電路220及行選擇器電路230、感測放大器電路260及寫入驅動器電路280之高電壓。舉例而言，可使用電荷泵來實施高電壓產生器電路250。熟習此項技術者將顯而易見，高電壓產生器電路250之實施不限於本文中描述之實施例。
感測放大器電路260由控制邏輯240控制，且經組態以經由由行選擇器電路230選擇之行(或位元線)感測單元資料。可經由資料輸入/輸出緩衝器電路270在外部輸出感測到的資料SAOUT。感測放大器電路260連接至資料匯流排DL，且經組態以在讀取操作時將感測電流I_SENSE供應至資料匯流排DL。寫入驅動器電路280由控制邏輯240控制，且經組態以根據經由輸入/輸出緩衝器電路270提供之資料將寫入電流供應至資料線DL。偏電壓產生器電路290由控制邏輯240控制，且經組態以產生待供應至感測放大器電路260及寫入驅動器電路280之偏電壓。
根據本發明之多階相變記憶體裝置實施例，詳言之，控制邏輯240可控制感測放大器電路260及/或寫入驅動器電路280，使得在感測操作前將回復電流脈衝供應至所選記憶體單元，以便防止歸因於電阻漂移之讀取錯誤。在例示性實施例中，可判定回復電流之量，使得在供應回復電流 脈衝後回復各別資料狀態之初始電阻值。可藉由在緊接對單元之讀取操作前將回復電流供應至所選記憶體單元來使所選記憶體單元中之每一者中的電阻元件之電阻值回復至其初始電阻值(亦即，當程式化單元時初始判定的電阻值或在電阻漂移發生前之電阻值)。此操作在本文中稱作"回復操作"。在此回復操作後，有可能藉由將感測電流供應至所選記憶體單元來精確地感測來自所選記憶體單元之多階資料。
圖8A為根據本發明之一實施例的圖7之記憶體裝置之感測放大器SA 260之一實施例的示意性電路圖。在圖8A中，可看出，PRAM單元陣列210之一行中的每一記憶體單元連接至共同位元線BL，位元線BL又藉由Y選擇器電路230而選擇性地耦接至記憶體裝置200之資料線DL。
箝位電晶體263(在此實例中為一NMOS電晶體)連接於資料線DL與感測放大器264之感測節點NSA之間。箝位電晶體263之閘極接收箝位控制信號VCLP。箝位電晶體263操作以使資料線DL及連接之位元線BL具有適合於對記憶體單元之讀取操作之電壓位準。
感測放大器264將感測節點NSA之電壓與參考電壓Vref進行比較以將輸出信號SAOUT提供至資料緩衝器270。
預充電電晶體265(在此情況下為PMOS電晶體)連接於預充電電壓位準Vpre與感測節點NSA之間。預充電電晶體265之閘極連接至預充電控制信號nPRE以在預充電模式期間將感測節點NSA預充電至預充電電壓位準Vpre。
雖然在圖8A中僅說明對應於一單一位元線之單一感測放大器電路，但熟習此項技術者將顯而易見，可進一步提供額外感測放大器電路以對應於裝置之位元組織。舉例而言，在裝置之位元組織為x8之情況下，可使用八個感測放大器電路。在裝置之位元組織為x16之情況下，可使用16個感測放大器電路。然而，所需的感測放大器電路之數目不必等於裝置之位元組織數目。
參看圖8A，在此實例中，根據本發明之感測放大器電路260包括PMOS電晶體261、262及265、NMOS電晶體263、266及267及一感測放大器264。PMOS電晶體261及262串聯連接於電力端子268與在感測放大器264之輸入端子處的感測節點NSA之間。可將電源電壓VCC或大於VCC之電壓VSA 施加至電力端子268。本文中，VSA 電壓可為比電源電壓高出二極體之臨限電壓之電壓；然而，熟習此項技術者將顯而易見，不必以此方式來限制VSA 電壓。回應於指示感測週期之控制信號nPBAIS接通/斷開PMOS電晶體261，且回應於偏電壓VBIASi(i=1~3)接通/斷開PMOS電晶體262。可自圖7之控制邏輯240提供控制信號nPBAIS，且可自圖7之偏電壓產生器電路290提供偏電壓VBIASi。
NMOS箝位電晶體263連接於感測節點NAS與行選擇器電路230(或資料線DL)之間，且由箝位控制信號或箝位電壓VCLP控制，以便限制位元線BL之電壓或限制施加至位元線BL之電流。箝位電壓VCLP操作以將位元線之電壓維持在低於臨限電壓(在該臨限電壓下，可改變相應相變材料 體積之重設狀態)之位準，且在回復週期期間將回復電流脈衝(例如，在量上大於感測電流)供應至位元線。感測放大器264經由行選擇器電路230感測在位元線BL上存在之電壓低於還是高於參考電壓VREF，且將感測結果輸出至資料輸入/輸出緩衝器電路270。
在一實例中，感測放大器264可經組態以感測記憶體單元是否經程式化以佔據兩個狀態中之一者。或者，感測放大器264可經組態以感測記憶體單元是否經程式化以佔據多個(大於兩個)狀態中之一者。熟習此項技術者將顯而易見，感測放大器264之結構可經適當組態以根據多階PRMA組態中的可程式化狀態之數目來進行感測。
PMOS預充電電晶體265連接於預充電電壓VPRE 與感測節點NSA之間，且回應於預充電控制信號nPRE(例如，如由圖7之控制邏輯240產生)而加以控制。NMOS電晶體266連接於行選擇器電路230(亦即，資料線DL)與接地電壓之間，且回應於控制信號PDIS(例如，如由圖7之控制邏輯240產生)而加以控制。NMOS電晶體267連接於感測節點NSA與接地電壓之間，且回應於控制信號PDIS而加以控制。PMOS電晶體261及262可構成一感測電流供應部分，其在感測期間將由偏電壓VBIASi判定之電流量或感測電流I_SENSE供應至感測節點NSA，亦即，位元線BL。在感測期間，可經由一位元線將感測電流I_SENSE供應至記憶體單元。PMOS電晶體265可構成一預充電電流供應部分，其在預充電週期期間將預充電電流供應至信號線NSA。施加 至NMOS箝位電晶體263之箝位控制信號VCLP可構成第一及第二箝位電壓，以便在感測操作前將預充電電流及回復電流供應至位元線。第一箝位電壓低於第二箝位電壓且高於接地電壓，且將在下文進一步詳細地加以描述。
已判定，箝位控制信號VCLP中的回復脈衝之施加經較佳地設定以具有約10 ns-10 μs之持續時間及約Vth-0.3伏至約Vth+0.1伏之振幅，其中將Vth判定為具有對應於最高電阻值之最終狀態(例如，以上圖6之實例中的最終狀態"11")的多階記憶體單元之臨限電壓。一般而言，GND<V1<V2<Vth。此外，已判定，為了在電阻漂移之回復後對記憶體單元進行有效讀取，回復脈衝之施加應先於讀取操作不大於100 ns。
圖9為根據本發明之一實施例的以上圖7之控制邏輯電路240之詳細方塊圖，其包括一箝位電壓產生電路241。參看圖9，箝位電壓產生電路241可包括一脈衝產生器241a及一位準移位器241b。脈衝產生器241a經組態以回應於字線致能信號而產生一脈衝信號。位準移位器241b回應於脈衝產生器241a之輸出而操作且供應有第一箝位電壓位準V1及第二箝位電壓位準V2。在一實施例中，當脈衝產生器241a之輸出具有低位準時，位準移位器241b輸出具有第一箝位電壓位準V1之箝位控制信號VCLP，且當脈衝產生器241a之輸出具有高位準時，其輸出具有第二箝位電壓位準V2之箝位控制信號VCLP。根據圖8B中說明之操作，可將箝位控制信號VCLP施加至圖8A之感測放大器電路260之NMOS箝 位電晶體263之閘極。此實例僅係說明用於將適當脈衝信號施加至感測放大器260之NMOS箝位電晶體263之機制。其他合適機制可同等地應用於本揭示案之原理。
圖8B為說明根據本發明之一實施例之圖8A之感測放大器260在讀取操作期間之操作的時序圖。
在描述讀取操作前，應注意，視多個狀態之編碼方式而定，以下待加以描述之感測操作可一次或多次地進行。根據本發明之實施例，可在第一感測操作前執行回復操作一次，其與待執行的感測操作之數目無關。或者，可在每一感測操作前執行回復操作。為了便於描述，對多階相變記憶體裝置之讀取操作將描述為在單一感測操作前包含單一回復操作。
根據本發明之實施例的對多階相變記憶體裝置之讀取操作可包括一預充電週期及一感測週期。在對位元線BL/感測節點NSA進行預充電前，亦即，在預充電週期前，控制信號PDIS及nPBIAS具有高位準，且控制信號nPRE具有低位準。此時，箝位電壓VCLP具有第一箝位電壓V1(例如，2.2 V)。在此偏壓條件下，斷開感測放大器電路260之電晶體261、262及265，而接通感測放大器電路260之電晶體263、266及267。此意謂資料線DL及感測節點NSA被放電至接地電壓。
在起始對裝置之記憶體單元之讀取操作時，起始預充電週期以將位元線BL、資料線DL及感測節點NSA預充電至一用於讀取操作之適當電壓位準。藉由啟動預充電控制信 號nPRE(在此實例中，藉由自"H"轉變至"L")來起始此。在預充電週期期間，控制信號nPRE及PDIS具有低位準，且控制信號nPBIAS具有高位準。當啟動行選擇信號YA時，位元線BL藉由開關230而連接至資料線DL。此時，箝位控制信號VCLP處於比接地電壓位準大之第一箝位電壓位準V1(例如，2.2 V)，使得啟動箝位電晶體263。在此偏壓條件下，在預充電週期期間，資料線DL、連接之位元線BL及感測節點NSA被同樣地預充電至適當電壓位準。在此實例中，可將其充電至等於施加至感測放大器之參考電壓VREF之預充電電壓VPRE 。
在預充電週期期間，字線WL變得啟動，且起始一回復週期以用於回復相應記憶體單元中之可程式化體積之電阻位準以補償記憶體單元中之電阻漂移。在此回復週期期間，在一時間週期內，箝位控制信號VCLP經施加脈衝至第二箝位電壓位準V2(例如，3.0 V)。箝位控制信號VCLP之該施加脈衝在本文中稱作"回復脈衝"。在一實施例中，第二箝位電壓位準V2比第一箝位電壓位準V1大，且具有足夠的電壓及持續時間以便引起足夠的電流經由NMOS箝位電晶體263流過記憶體單元以使該單元之電阻位準回復至其漂移前位準。同時，振幅不夠大之第二箝位電壓位準V2及其持續時間不足以引起誘發記憶體單元之可程式化體積的相變之足夠的電流流過。在回復週期期間，預充電控制信號nPRE保持啟動。
在回復週期後，起始感測週期。在將箝位電壓VCLP自 第二箝位電壓V2降低至第一箝位電壓V1後(如圖8B中所說明)，控制信號nPRE自低位準轉變為高位準，且控制信號nPBIAS自高位準轉變為低位準。此時，將適當的偏電壓VBIASi供應至PMOS電晶體262。在此條件下，經由NMOS箝位電晶體263及行選擇器電路230將流經PMOS電晶體261及262之感測電流供應至位元線BL。此時，如圖8B中所說明，可根據記憶體單元之經程式化之狀態將位元線BL/感測節點NSA之電壓改變至大於或小於參考電壓VREF。經由感測放大器264感測感測節點NSA之電壓變化。將感測到的資料SAOUT提供至資料輸入/輸出緩衝器電路270，以藉此完成感測操作。
在另一實例中，該電阻漂移回復操作由連接至記憶體單元之位元線的寫入驅動器電路執行。參看圖10且參看圖7，根據標準記憶體裝置組態，感測放大器SA 260及寫入驅動器電路WD 280皆連接至記憶體裝置200之資料線DL。在以上結合圖8A、圖8B及圖9描述之實施例中，感測放大器電路260及相關聯之箝位電壓產生電路241負責產生回復脈衝信號以實現自電阻漂移之回復。在圖10之本實施例中，感測放大器電路260之操作係習知的，且寫入驅動器電路WD負責產生回復脈衝信號。寫入驅動器電路280'經調節以適應此額外責任。
圖11A為根據本發明之另一實施例的圖7之記憶體裝置之寫入驅動器電路WD 280'之一實施例的示意性電路圖。在圖10及圖11A中，可看出，PRAM單元陣列210之一行中的 每一記憶體單元連接至共同位元線BL，位元線BL又藉由Y選擇器電路230耦接至記憶體裝置200之資料線DL。
參看圖11A，寫入驅動器電路280'可包括一驅動器控制器281、一選擇部分282、一作為上拉驅動器而操作之PMOS電晶體283、一作為下拉驅動器而操作之NMOS電晶體284及一NMOS電晶體285。驅動器控制器281之一例示性實施例揭示於美國專利第7,012,834號中，其內容以引用的方式併入本文中，且因此省略對其之詳細描述。詳言之，在本實施例之情況下，在讀取操作期間，並非由來自驅動器控制器281之驅動信號(如在寫入操作期間之情況)，而係由經由選擇部分282轉移之驅動信號來控制上拉驅動器283。選擇部分282接收回復控制信號nRCV，且根據一操作模式來經由NMOS電晶體285選擇性地將回復控制信號nRCV輸出至上拉驅動器283及下拉驅動器284。本文中，回復控制信號nRCV為根據電阻漂移回復操作而加以組態的經施加脈衝的信號，且可(例如)由圖5中說明之控制邏輯240來供應。
繼續參看圖11A，選擇部分282可包括一驅動器282a及一開關282b。回應於操作模式信號RM，開關282b將驅動器282a之輸出連接至上拉電晶體283及下拉電晶體284之閘極。在此情況下，當操作模式信號RM指示讀取操作時，啟動開關282b，且當操作模式信號RM指示寫入操作時，撤銷啟動開關282b。回應於回復控制信號nRCV，驅動器282a經由開關282b驅動上拉電晶體283及下拉電晶體284。 舉例而言，當回復控制信號nRCV具有低位準時，斷開上拉電晶體283且接通下拉電晶體284。另一方面，當回復控制信號nRCV具有高位準時，接通上拉電晶體283且斷開下拉電晶體284。本文中，可將驅動器282a之上拉/下拉驅動能力設定為大於驅動器控制器281之PMOS電晶體TR7及反相器INV1之能力。
如在上述實施例中，回復控制信號nRCV之有效脈衝可經設定以具有約10 ns-10 μs之持續時間及約Vth-0.3伏至約Vth+0.1伏之振幅，其中將Vth判定為具有對應於最高電阻值之最終狀態(例如，以上圖6之實例中的最終狀態"11")的多階記憶體單元之臨限電壓。
以此方式，寫入驅動器電路280'經組態以連接至資料線DL以在寫入操作期間執行常規寫入驅動效用，但亦連接至資料線DL用於在讀取操作期間供應回復控制信號nRCV。熟習此項技術者將顯而易見，資料線與寫入驅動器電路之間的電互連不限於上述組態，且用於在讀取操作期間將寫入驅動器電路280'連接至資料線DL以用於將回復控制信號nRCV作為脈衝信號供應以用於恢復可程式化體積的電阻漂移的其他組態可同等地應用於本揭示案之實施例。
圖11B為說明圖10及圖11A之感測放大器260及寫入驅動器電路在讀取操作期間的操作之時序圖。如上所述，在起始對裝置之記憶體單元之讀取操作時，起始預充電週期以將感測節點NSA預充電至用於讀取操作之適當電壓位準。 藉由啟動預充電控制信號nPRE來起始此。此時，箝位控制信號VCLP處於比接地電壓位準大之第一箝位電壓位準V1，以便啟動箝位電晶體263。在讀取操作之持續時間內，箝位控制信號VCLP保持處於此第一箝位電壓位準V1。結果，在預充電週期期間，資料線DL及連接之位元線BL經同樣地預充電至適當電壓位準。
在預充電週期後，字線WL變得啟動，且起始一回復週期以用於回復相應記憶體單元之可程式化體積中之電阻位準以補償記憶體單元中之電阻漂移。在此回復週期期間，在一時間週期內將回復控制信號nRCV施加脈衝至低電壓位準。回復控制信號nRCV之該施加脈衝在本文中稱作"回復脈衝"。經由寫入驅動器電路280'之選擇部分282將控制信號nRCV施加至圖11A之上拉驅動器283。亦即，經由上拉驅動器283將回復電流脈衝供應至所選位元線BL。當經由上拉驅動器283將回復電流脈衝供應至所選位元線BL時，可使記憶體單元之相應電阻元件之電阻位準回復至初始電阻值。在於給定時間內將回復電流脈衝供應至所選位元線後，控制信號nRCV自低位準返回至高位準，其撤銷啟動待斷開之上拉驅動器283，且完成回復操作。
在回復週期後，起始一感測週期，且接著為用於判定記憶體單元中的可程式化體積之電阻(且因此，判定記憶體單元之狀態)的感測放大器之常規操作。
圖12為根據本發明之一實施例的包括含有複數個多階相變可程式化記憶體單元之半導體裝置PRAM單元陣列之電 子裝置100之方塊圖。在各種實例中，電子裝置100可用作無線通信裝置，亦即，PDA、膝上型電腦、行動電腦、連網板(web tablet)、行動電話、數位音樂播放器或者經組態以在無線環境中傳輸及/或接收資訊之任何裝置。電子裝置100可包括經由匯流排150通信之輸入/輸入裝置120、記憶體130、無線介面140及控制器110。控制器110包含(例如)微處理器、數位信號處理器或微控制器中之至少一者。輸入/輸入裝置120可包括(例如)小鍵盤、鍵盤及顯示單元。記憶體130可用以儲存由控制器110執行之命令，或者可用以儲存使用者資料。記憶體130可進一步包含各種記憶體。電子裝置100可使用無線介面140來自無線通信網路接收資料或將資料傳輸至網路(例如，經由RF信號)。無線介面140可包括(例如)天線、無線收發器及用於無線通信之其他必要設備。根據本發明之電子裝置100可用作通信介面協定，諸如，第三代通信系統，亦即，CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000。
在例示性實施例中，記憶體單元之可程式化體積可包含硫族化物材料，例如，由Te、Se、S、其組合或其合金組成。或者，硫族化物材料可由藉由將雜質(例如，Bi、Sr、Si、C、N、O等)添加至Te、Se、S、其組合或其合金而獲得之材料組成。或者，硫族化物材料可由選自Ge、Sb、Sn、As、Si、Pb、Te、Se、S、其組合及其合金之群中的材料組成。或者，硫族化物材料可由藉由將雜質(例如，Bi、Sr、Si、C、N、O等)添加至選自Ge、Sb、Sn、As、 Si、Pb、Te、Se、S、其組合及其合金之群中的一者而獲得之材料組成。
雖然已參考本發明之較佳實施例特定地展示並描述了本發明，但熟習此項技術者將理解，在不背離本發明之如由隨附申請專利範圍界定之精神及範疇的情況下，可在本文中進行形式及細節之各種改變。
舉例而言，雖然上述實施例描繪了可在每單元兩個或四個狀態下操作之多階單元，但可設想其他數目的狀態，且其可同等地應用於本揭示案之原理。舉例而言，一單元可具有為二的倍數之數目的多階狀態，諸如，4個、8個、16個、32個等狀態。又，一單元可具有不為二的倍數之其他數目的狀態，諸如，3個、5個、6個、7個等狀態。
10‧‧‧記憶體單元
12‧‧‧導電性頂部電極
14‧‧‧可程式化相變硫族化物材料/可程式化材
料
16‧‧‧導電性底部電極接點(BEC)
20‧‧‧存取電晶體
22‧‧‧曲線
24‧‧‧曲線
32A‧‧‧第一分布曲線
32B‧‧‧第二分布曲線
34‧‧‧邊界電阻值
36A‧‧‧第一分布曲線/第一漂移前電阻分布曲線
36A'‧‧‧漂移後分布曲線
36B‧‧‧第二分布曲線/第二漂移前電阻分布曲線
36B'‧‧‧漂移後分布曲線
36C‧‧‧第三分布曲線/第三漂移前電阻分布曲線
36C'‧‧‧漂移後分布曲線
36D‧‧‧第四分布曲線/第四漂移前電阻分布曲線
36D'‧‧‧漂移後分布曲線
38A‧‧‧電阻邊界值
38B‧‧‧電阻邊界值
38C‧‧‧電阻邊界值
40A‧‧‧第一電阻分布曲線
40B‧‧‧第二電阻分布曲線
40C‧‧‧第三電阻分布曲線
40D‧‧‧第四電阻分布曲線
100‧‧‧電子裝置
110‧‧‧控制器
120‧‧‧輸入/輸入裝置
130‧‧‧記憶體
140‧‧‧無線介面
150‧‧‧匯流排
200‧‧‧記憶體裝置
210‧‧‧PRAM單元陣列
220‧‧‧X選擇器電路/列選擇器電路
230‧‧‧Y選擇器電路/行選擇器電路
240‧‧‧控制邏輯
241‧‧‧箝位電壓產生電路
241a‧‧‧脈衝產生器
241b‧‧‧位準移位器
250‧‧‧高電壓產生器電路
260‧‧‧感測放大器電路
261‧‧‧PMOS電晶體
262‧‧‧PMOS電晶體
263‧‧‧NMOS箝位電晶體
264‧‧‧感測放大器
265‧‧‧PMOS預充電電晶體
266‧‧‧NMOS電晶體
267‧‧‧NMOS電晶體
268‧‧‧電力端子
270‧‧‧資料輸入/輸出緩衝器電路
280‧‧‧寫入驅動器電路
280'‧‧‧寫入驅動器電路
281‧‧‧驅動器控制器
282‧‧‧選擇部分
282a‧‧‧驅動器
282‧‧‧b開關
283‧‧‧上拉電晶體/上拉驅動器/PMOS電晶體
284‧‧‧下拉電晶體/下拉驅動器/NMOS電晶體
285‧‧‧NMOS電晶體
290‧‧‧偏電壓產生器電路
BL‧‧‧位元線
CA‧‧‧行位址
DL‧‧‧資料線
ICELL ‧‧‧流過單元之所得電流
INV1‧‧‧反相器
ISENSE ‧‧‧感測電流
nPBIAS‧‧‧控制信號
nPRE‧‧‧預充電控制信號
nRCV‧‧‧控制信號
NSA‧‧‧感測節點
PDIS‧‧‧控制信號
RA‧‧‧列位址
RM‧‧‧操作模式信號
SAOUT‧‧‧感測到的資料/輸出信號
T1‧‧‧時間週期
T2‧‧‧時間週期
Tc‧‧‧結晶溫度
Tm‧‧‧熔點/熔融溫度
TR7‧‧‧PMOS電晶體
V1‧‧‧第一箝位電壓位準/第一箝位電壓
V2‧‧‧第二箝位電壓位準/第二箝位電壓
VBIASi‧‧‧偏電壓
VCLP‧‧‧箝位控制信號/箝位電壓
VPRE ‧‧‧預充電電壓位準
VREF‧‧‧參考電壓
VSA ‧‧‧電壓
WL‧‧‧字線
YA‧‧‧行選擇信號
圖1為說明使用可程式化硫族化物材料的習知記憶體單元之示意圖；圖2A及圖2B為說明在兩個經程式化之狀態中之每一者下的習知記憶體單元之示意圖；圖3為圖1、圖2A及圖2B的習知記憶體單元之等效電路圖；圖4為說明包括可程式化硫族化物材料的記憶體單元之程式化之時序圖；圖5A為對於二階單元將電阻值劃分為兩個不同狀態之概念圖；圖5B為對於多階單元(在此情況下，四階單元)將電阻值劃分為多個不同狀態之概念圖；且圖5C為對於圖5B 之多階單元將電阻值劃分為多個不同狀態之概念圖，其說明電阻漂移之效應；圖6A、圖6B及圖6C說明根據本發明之實施例之在讀取操作前管理電阻漂移之效應；圖7為根據本發明之一實施例之包括一PRAM單元陣列的記憶體裝置之方塊圖；圖8A為根據本發明之一實施例之圖7之記憶體裝置的感測放大器之一實施例的示意性電路圖。圖8B為說明根據本發明之一實施例之圖8A之感測放大器之操作的時序圖；圖9為根據本發明之一實施例之圖7之記憶體裝置的控制邏輯電路之一實施例的方塊圖；圖10為說明記憶體裝置之感測放大器及寫入驅動器電路至資料線之連接的方塊圖；圖11A為根據本發明之另一實施例之圖7之記憶體裝置之寫入驅動器電路之一實施例的示意性電路圖。圖11B為說明根據本發明之一實施例之圖10及圖11A之寫入驅動器電路及感測放大器電路之操作的時序圖；圖12為根據本發明之一實施例的包括含有複數個多階相變可程式化記憶體單元之PRAM單元陣列的電子裝置之方塊圖。
200‧‧‧記憶體裝置
210‧‧‧PRAM單元陣列
220‧‧‧X選擇器電路/列選擇器電路
230‧‧‧Y選擇器電路/行選擇器電路
240‧‧‧控制邏輯
250‧‧‧高電壓產生器電路
260‧‧‧感測放大器電路
270‧‧‧資料輸入/輸出緩衝器電路
280‧‧‧寫入驅動器電路
290‧‧‧偏電壓產生器電路
CA‧‧‧行位址
DL‧‧‧資料線
RA‧‧‧列位址
SAOUT‧‧‧感測到的資料/輸出信號

Claims (22)

  1. 一種記憶體裝置，其包含：複數個記憶體單元，每一記憶體單元包含一具有一回應於一在一程式化操作中所施加之程式化電流而判定的初始電阻之記憶體單元材料，在該程式化操作後之一時間週期內，該記憶體單元之電阻自該初始電阻變化，且每一記憶體單元連接至該記憶體裝置之一導線，該導線用以在該程式化操作中施加該程式化電流以程式化該相應記憶體單元之該電阻，且用以在一讀取操作中施加一讀取電流以讀取該相應記憶體單元之該電阻；及一調節電路，其在對經選擇用於該讀取操作的該複數個記憶體單元中之一記憶體單元之該讀取操作前調節該記憶體單元之該電阻以使其電阻返回至該初始電阻附近。
  2. 如請求項1之記憶體裝置，其中該記憶體單元材料包含一硫族化物材料。
  3. 如請求項1之記憶體裝置，其中每一記憶體單元藉由該程式化操作而程式化以佔據複數個狀態中之一者，每一狀態包括一與相鄰狀態之相鄰電阻範圍無關的電阻範圍，其中該記憶體單元藉由該程式化操作程式化以佔據兩個以上狀態。
  4. 如請求項3之記憶體裝置，其中： 該複數個狀態中之一低狀態對應於一具有一最低電阻範圍之狀態，該複數個狀態中之一高狀態對應於一具有一最高電阻範圍之狀態，且該複數個狀態中之至少一中間狀態對應於具有一大於該低狀態之該最低電阻範圍且小於該高狀態之該最高電阻範圍的電阻範圍之至少一狀態。
  5. 如請求項4之記憶體裝置，其中該調節電路藉由在對該記憶體單元之該讀取操作前將一能量脈衝施加至該導線來調節該記憶體單元之該電阻，且其中當該記憶體單元藉由該程式化操作而程式化至該中間狀態時，該調節電路施加該能量脈衝，且當該記憶體單元藉由該程式化操作而程式化至該低狀態或該高狀態時，該調節電路不施加該能量脈衝。
  6. 如請求項1之記憶體裝置，其中該導線包含一位元線，且其中該調節電路藉由在對該記憶體單元之該讀取操作前將一能量脈衝施加至該位元線來調節該記憶體單元之該電阻。
  7. 如請求項6之記憶體裝置，其中該能量脈衝係由一耦接至該位元線之感測放大器電路施加。
  8. 如請求項7之記憶體裝置，其中該能量脈衝係由該記憶體裝置之一控制電路產生且由該感測放大器電路之一箝位電晶體啟動。
  9. 如請求項8之記憶體裝置，其中該能量脈衝係由一耦接 至該位元線之寫入驅動器電路施加。
  10. 如請求項6之記憶體裝置，其中該能量脈衝係由該記憶體裝置之一控制電路產生且由該寫入驅動器電路中之一開關電路啟動。
  11. 如請求項6之記憶體裝置，其中該能量脈衝係在該記憶體單元之一預充電操作期間施加至該位元線，其中在該能量脈衝之施加前對該位元線預充電。
  12. 一種讀取一記憶體裝置之方法，該記憶體裝置包含複數個記憶體單元，每一記憶體單元包含一具有一回應於一在一程式化操作中所施加之程式化電流而判定的初始電阻之記憶體單元材料，在該程式化操作後之一時間週期內，該記憶體單元之電阻自該初始電阻變化，每一記憶體單元連接至該記憶體裝置之一導線，該導線用以在該程式化操作中施加該程式化電流以程式化該相應記憶體單元之該電阻，且用以在一讀取操作中施加一讀取電流以讀取該相應記憶體單元之該電阻，該方法包含：在對一經選擇用於該讀取操作之記憶體單元之該讀取操作前調節該記憶體單元之該電阻以使其電阻返回至該初始電阻附近；及執行對該記憶體單元之該讀取操作。
  13. 如請求項12之方法，其中該記憶體單元材料包含一硫族化物材料。
  14. 如請求項12之方法，其中每一記憶體單元藉由該程式化操作而程式化以佔據複數個狀態中之一者，每一狀態包 括一與相鄰狀態之相鄰電阻範圍無關的電阻範圍，其中一記憶體單元之該初始電阻在該程式化操作後佔據一初始狀態，且其中在對一經選擇用於該讀取操作的記憶體單元之該讀取操作前調節該記憶體單元之該電阻以使其電阻返回至該初始電阻附近使該記憶體單元之該電阻返回至一在一對應於該初始狀態的電阻範圍內之電阻。
  15. 如請求項14之方法，其中該記憶體單元藉由該程式化操作而程式化以佔據兩個以上狀態。
  16. 如請求項15之方法，其中：該複數個狀態中之一低狀態對應於一具有一最低電阻範圍之狀態，該複數個狀態中之一高狀態對應於一具有一最高電阻範圍之狀態，且該複數個狀態中之至少一中間狀態對應於具有一大於該低狀態之該最低電阻範圍且小於該高狀態之該最高電阻範圍的電阻範圍之至少一狀態。
  17. 如請求項16之方法，其中當該記憶體單元藉由該程式化操作而程式化至該中間狀態時，執行調節該記憶體單元之該電阻，且當該記憶體單元藉由該程式化操作而程式化至該低狀態或該高狀態時，不執行調節該記憶體單元之該電阻。
  18. 如請求項12之方法，其中調節該電阻包含藉由在對該記憶體單元之該讀取操作前將一能量脈衝施加至連接至該記憶體單元的該記憶體裝置之一位元線來調節該記憶體 單元之該電阻。
  19. 如請求項18之方法，其中在施加該讀取電流以執行對該記憶體單元之該讀取操作前約100ns內施加該能量脈衝。
  20. 如請求項18之方法，其中在該記憶體單元之一預充電操作期間將該能量脈衝施加至該位元線，其中在該能量脈衝之施加前對該位元線預充電。
  21. 一種讀取一記憶體裝置之方法，該記憶體裝置包含複數個記憶體單元，每一記憶體單元包含一具有一回應於一在一程式化操作中所施加之程式化電流而判定的初始缺陷狀態之硫族化物材料，在該程式化操作後之一時間週期內，該記憶體單元之缺陷狀態自該初始缺陷狀態變化，每一記憶體單元連接至該記憶體裝置之一導線，該導線用以在該程式化操作中施加該程式化電流以程式化該相應記憶體單元之該缺陷狀態，且用以在一讀取操作中施加一讀取電流以讀取該相應記憶體單元之該缺陷狀態，該方法包含：在對一經選擇用於該讀取操作之記憶體單元之該讀取操作前調節該記憶體單元之該缺陷狀態以使其缺陷狀態返回至該初始缺陷狀態附近；及執行一對該記憶體單元之讀取操作。
  22. 一種包括一記憶體系統之電子裝置，該記憶體系統包含：一記憶體控制器，其經配置以連接至一資料匯流排， 在該資料匯流排處轉移資料信號；及一連接至該記憶體控制器之記憶體裝置，其儲存且擷取該等資料信號，該記憶體裝置包含：複數個記憶體單元，每一記憶體單元包含一具有一回應於一在一程式化操作中所施加之程式化電流而判定的初始電阻之記憶體單元材料，在該程式化操作後之一時間週期內，該記憶體單元之電阻自該初始電阻變化，且每一記憶體單元連接至該記憶體裝置之一導線，該導線用以在該程式化操作中施加該程式化電流以程式化該相應記憶體單元之該電阻，且用以在一讀取操作中施加一讀取電流以讀取該相應記憶體單元之該電阻；及一調節電路，其在對經選擇用於該讀取操作的該複數個記憶體單元中之一記憶體單元之該讀取操作前調節該記憶體單元之該電阻以使其電阻返回至該初始電阻附近。
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