TWI475353B

TWI475353B - 時脈產生方法、無參考頻率接收器、以及無晶體振盪器系統

Info

Publication number: TWI475353B
Application number: TW100115782A
Authority: TW
Inventors: Yen Ying Huang; Chauo Min Chen; Kuan Yu Chen; Yu Sheng Yi; Ming Shih Yu
Original assignee: Faraday Tech Corp
Priority date: 2011-05-05
Filing date: 2011-05-05
Publication date: 2015-03-01
Also published as: TW201245924A

Description

時脈產生方法、無參考頻率接收器、以及無晶體振盪器系統

本發明係有關於通用序列匯流排(Universal Serial Bus,USB)通訊，尤指一種時脈產生方法、相關之無參考頻率(Reference-less)接收器、以及相關之無晶體振盪器(Crystal-less)系統。

典型的傳統接收器通常需要一外部晶體振盪器，故其架構較為複雜。尤其是，採用外部晶體振盪器作為參考頻率的來源會產生許多問題。例如：當傳統接收器採用外部晶體振盪器作為參考頻率的來源時，需要額外的端子以及相關的靜電放電(Electrostatic Discharge,ESD)保護電路，這些都會導致額外的成本。另外，相關技術對於外部晶體振盪器之耗能以及切換雜訊等問題並沒有妥善的解決方案。此外，某些種類的應用有厚度的限制；例如晶片卡中之晶片的厚度通常不超過800微米(Micrometer)，而此數值遠低於外部晶體振盪器之外殼的典型寬度，故外部晶體振盪器不適用於這一類的應用。

因應上述的問題，相關技術提出了一些解決方案；然而，這些方案會導致一些副作用。例如：相關技術通常需要電導-電容振盪器(Inductance-Capacitance Oscillator,LC OSC)、電阻-電容振盪器(Resistance-Capacitance Oscillator,RC OSC)、能隙參考(Band-gap Reference)電路、及/或被動元件，使得製程複雜且成本增加。因此，需要一種新穎的方法來產生時脈，以在不需要外部晶體振盪器且不產生上述副作用的狀況下達到最佳的接收器效能。

因此本發明之目的之一在於提供一種時脈產生方法、相關之無參考頻率(Reference-less)接收器、以及相關之無晶體振盪器(Crystal-less)系統，以解決上述問題。

本發明之另一目的在於提供一種時脈產生方法、相關之無參考頻率接收器、以及相關之無晶體振盪器系統，以在不需要外部晶體振盪器且不產生上述副作用的狀況下達到最佳的接收器/收發器效能。

本發明之另一目的在於提供一種時脈產生方法、相關之無參考頻率接收器、以及相關之無晶體振盪器系統，以提昇傳輸效能。即使在傳輸通道兩端之初始頻率誤差很大的狀況下，依據本發明所實現的架構仍能妥善地進行接收運作。

本發明之較佳實施例中提供一種時脈產生方法，其中該時脈產生方法係用來產生一時脈訊號以供一接收器/收發器/接收系統/收發系統使用。該時脈產生方法包含有：對至少一輸入訊號進行資料/型樣(Pattern)偵測以產生復原資料；依據一同步型樣規則來偵測該輸入訊號中之至少一同步型樣，並產生對應於該同步型樣之同步訊號；以及對該同步訊號進行鎖頻以產生該時脈訊號；其中對該至少一輸入訊號進行資料/型樣偵測以產生該復原資料之步驟另包含：偵測該輸入訊號分別於複數個時間點所代表之邏輯值，其中該些時間點中之任兩相鄰時間點之間的長度等於一預定延遲量；分析該些邏輯值之至少一部分以動態地判斷/更新一單位位元長度，其中該單位位元長度係為以該預定延遲量為單位所量測之倍數；以及依據該單位位元長度將該些邏輯值轉換為該復原資料。

本發明之較佳實施例中提供一種時脈產生方法，用來產生一時脈訊號以供一接收器/收發器/接收系統/收發系統使用，該時脈產生方法包含有：對至少一輸入訊號進行資料/型樣(Pattern)偵測以產生復原資料；依據一同步型樣規則來偵測該輸入訊號中之至少一同步型樣，並產生對應於該同步型樣之同步訊號；以及對該同步訊號進行鎖頻以產生該時脈訊號；其中對該同步訊號進行鎖頻以產生該時脈訊號之步驟另包含：利用一時間數位轉換器(Time-to-Digital Converter,TDC)對該同步訊號進行時間數位轉換以產生至少一數位碼；對該數位碼進行解碼以產生一選擇訊號；以及依據該選擇訊號對一環型振盪器(Ring-based Oscillator)之複數個緩衝級之輸出路徑進行多工選擇，以動態地調整該時脈訊號之頻率。

本發明之較佳實施例中提供一種無參考頻率接收器，用來對至少一輸入訊號進行資料/型樣偵測以產生復原資料。該無參考頻率接收器包含有：一數位化電路、一位元轉態偵測(Bit Transition Detection)單元、一單位時間偵測(Unit-time Detection)單元、以及一資料/型樣解碼器(Data/Pattern Decoder)。該數位化電路係用來對該輸入訊號進行數位化運作，以偵測該輸入訊號分別於複數個時間點所代表之邏輯值，其中該些時間點中之任兩相鄰時間點之間的長度等於一預定延遲量。該位元轉態偵測單元係用來依據該些邏輯值進行位元轉態偵測運作，以產生位元轉態偵測結果。另外，該單位時間偵測單元藉由利用該些位元轉態偵測結果，分析該些邏輯值之至少一部分以動態地判斷/更新一單位位元長度，其中該單位位元長度係為以該預定延遲量為單位所量測之倍數。此外，該資料/型樣解碼器係用來依據該單位位元長度將該些邏輯值轉換為該復原資料。

本發明於提供上述方法之同時，亦對應地提供一種無晶體振盪器系統，用來產生一時脈訊號以供一接收器/收發器/接收系統/收發系統使用。該無晶體振盪器系統包含有：一資料/型樣偵測模組、一同步型樣偵測模組、以及一鎖頻裝置，其中該鎖頻裝置包含至少一硬體電路。該資料/型樣偵測模組係用來對至少一輸入訊號進行資料/型樣偵測以產生復原資料。另外，該同步型樣偵測模組係用來依據一同步型樣規則來偵測該輸入訊號中之至少一同步型樣，並產生對應於該同步型樣之同步訊號。此外，該鎖頻裝置係用來對該同步訊號進行鎖頻以產生該時脈訊號；其中該資料/型樣偵測模組包含有：一數位化電路，用來對該輸入訊號進行數位化運作，以偵測該輸入訊號分別於複數個時間點所代表之邏輯值，其中該些時間點中之任兩相鄰時間點之間的長度等於一預定延遲量；一位元轉態偵測(Bit Transition Detection)單元，用來依據該些邏輯值進行位元轉態偵測運作，以產生位元轉態偵測結果；一單位時間偵測(Unit-time Detection)單元，用來藉由利用該些位元轉態偵測結果，分析該些邏輯值之至少一部分以動態地判斷/更新一單位位元長度，其中該單位位元長度係為以該預定延遲量為單位所量測之倍數；以及一資料/型樣解碼器(Data/Pattern Decoder)，用來依據該單位位元長度將該些邏輯值轉換為該復原資料。

請參考第1A圖，第1A圖為依據本發明一第一實施例之一種無晶體振盪器(Crystal-less)系統100的示意圖。依據本實施例，無晶體振盪器系統100可應用於符合通用序列匯流排(Universal Serial Bus,USB)1.0、1.1、2.0版標準之各種裝置，諸如各種可攜式電子裝置。如第1A圖所示，無晶體振盪器系統100包含一時脈產生裝置103與一接收器105。時脈產生裝置103在不需要外部晶體振盪器且不產生上述副作用的狀況下，能依據至少一輸入訊號諸如輸入訊號D+與D-(其於本實施例中係為一組差動訊號)產生極為精確的時脈訊號CLK，以供接收器105使用。於是，無晶體振盪器系統100藉由利用時脈訊號CLK可達到最佳的接收器效能。

於本實施例中，使用時脈訊號CLK來達到最佳效能的元件係以接收器105為例來說明。這只是為了說明的目的而已，並非對本發明之限制。依據本實施例之不同的變化例，上述之接收器105可以代換為一收發器105-2、一接收系統105-3、或一收發系統105-4。

第1B圖為第1A圖所示之時脈產生裝置103於一實施例中的實施細節。如第1B圖所示，無晶體振盪器系統100中之時脈產生裝置103包含一資料/型樣(Pattern)偵測模組110、一同步型樣偵測模組120、以及一鎖頻裝置130，其中鎖頻裝置130包含至少一硬體電路。資料/型樣偵測模組110係用來對至少一輸入訊號諸如輸入訊號D+與D-進行資料/型樣偵測以產生復原資料RData。另外，同步型樣偵測模組120係用來依據一同步型樣規則來偵測該輸入訊號中之至少一同步型樣，並產生對應於該同步型樣之同步訊號FREF，而鎖頻裝置130係用來對同步訊號FREF進行鎖頻以產生時脈訊號CLK，其中本實施例之該同步型樣規則對應於通用序列匯流排標準之同步訊號定義。這只是為了說明的目的而已，並非對本發明之限制。依據本實施例之不同的變化例，上述之同步型樣規則可予以變化。例如：依據某(些)標準之同步訊號定義，上述之輸入訊號中每T_SYNC0 微秒(Microsecond)出現一同步封包，其包含一同步型樣，而同步型樣偵測模組120依據相對應的同步型樣規則來偵測該輸入訊號中之至少一同步封包，並產生對應於該同步封包之同步訊號FREF，其中同步訊號FREF之週期為T_SYNC0 微秒。又例如：依據某(些)標準之同步訊號定義，上述之輸入訊號中每T_SYNC1 微秒出現某一同步型樣，而同步型樣偵測模組120依據相對應的同步型樣規則來偵測該輸入訊號中之同步型樣，並產生對應於該同步型樣之同步訊號FREF，其中同步訊號FREF之週期為T_SYNC1 微秒。

第1C圖為第1B圖所示之資料/型樣偵測模組110於一實施例中的實施細節。如第1C圖所示，資料/型樣偵測模組110包含一數位化電路112、一位元轉態偵測(Bit Transition Detection)單元114、一單位時間偵測(Unit-time Detection)單元116、以及一資料/型樣解碼器(Data/Pattern Decoder)118，其中本實施例數位化電路112包含複數個D型正反器(D-Flip-Flop)。為了簡明起見，該些D型正反器於第1C圖中係標示為符號「D」。另外，符號Data_In代表上述之至少一輸入訊號(例如：輸入訊號D+與D-)，而符號Data_Out代表上述之復原資料RData。

依據本實施例，數位化電路112係用來對輸入訊號Data_In進行數位化運作，以偵測該輸入訊號分別於複數個時間點所代表之邏輯值。位元轉態偵測單元114係用來依據該些邏輯值進行位元轉態偵測運作，以產生位元轉態偵測結果。另外，單位時間偵測單元116藉由利用該些位元轉態偵測結果，分析該些邏輯值之至少一部分以動態地判斷/更新一單位位元長度。此外，資料/型樣解碼器118係用來依據該單位位元長度將該些邏輯值轉換為復原資料Data_Out(或復原資料RData)。

依據本發明之某些實施例，第1C圖所示之資料/型樣偵測模組110可當作一無參考頻率(Reference-less)接收器，其中復原資料 RData係用來作為該無參考頻率接收器之輸出。此狀況下，第1A圖所示之接收器105(或上述之收發器105-2、接收系統105-3、或收發系統105-4)可以代換為一發射器或發射系統。請注意，雖然這些實施例中之無參考頻率接收器的精確度可能低於第1A圖所示實施例中之接收器105的精確度，第1C圖所示之架構可以節省成本，這是因為其架構較為簡潔。因此，第1C圖所示之架構特別適用於對成本敏感(Cost-sensitive)之產品諸如滑鼠、鍵盤、與玩具。

第2圖為依據本發明一實施例之一種時脈產生方法900的流程圖。時脈產生方法900可應用於在第1A圖至第1C圖所示之各個實施例(及相關的變化例)中之任一者當中之無晶體振盪器系統100。另外，時脈產生方法900可藉由利用第1A圖所示之無晶體振盪器系統100、第1B圖所示之時脈產生裝置103、與第1C圖所示之資料/型樣偵測模組110之任一者來實施。時脈產生方法900說明如下：

於步驟910中，資料/型樣偵測模組110對上述之至少一輸入訊號諸如輸入訊號D+與D-進行資料/型樣偵測以產生復原資料RData。實作上，資料/型樣偵測模組110可利用於時間軸上對該輸入訊號之數位化運作來進行資料/型樣偵測，尤其是進行於時間軸上高解析度的取樣運作，諸如超取樣(Oversampling)運作及/或利用多相位時脈之取樣運作。

於步驟920中，同步型樣偵測模組120依據一同步型樣規則諸如上述之同步型樣規則來偵測該輸入訊號中之至少一同步型樣，並產生對應於該同步型樣之同步訊號FREF。實作上，該同步型樣規則對應於某(些)通訊標準諸如通用序列匯流排1.0、1.1、2.0版標準之同步訊號定義。

於步驟930中，鎖頻裝置130對同步訊號FREF進行鎖頻以產生時脈訊號CLK。尤其是，鎖頻裝置130可利用一數位控制振盪器(Digitally Controlled Oscillator,DCO)產生時脈訊號CLK之初始版本。例如：鎖頻裝置130可利用該數位控制振盪器之輸出作為時脈訊號CLK。又例如：鎖頻裝置130可利用該數位控制振盪器之輸出之衍生訊號作為時脈訊號CLK。依據本實施例，不論鎖頻裝置130利用該數位控制振盪器之輸出作為時脈訊號CLK、或利用該數位控制振盪器之輸出之衍生訊號作為時脈訊號CLK，鎖頻裝置130可偵測時脈訊號CLK與同步訊號FREF之間的頻率差/相位差，並依據該頻率差/相位差動態地調整時脈訊號CLK之頻率，以將時脈訊號CLK之頻率鎖至同步訊號FREF之頻率的整數倍或是一有理數的倍數。

實作上，步驟910、步驟920、與步驟930所揭露之各個運作之至少一部分可以同時進行，以達到最佳的效能。例如：步驟910之運作進行一部分之後，同步型樣偵測模組120可開始進行步驟920之運作。又例如：步驟920之運作進行一部分之後，鎖頻裝置130 可開始進行步驟930之運作。另外，步驟910、步驟920、與步驟930所揭露之各個運作可以重複地進行。

第3A圖至第3C圖為第2圖所示之時脈產生方法900於一實施例中的實施細節。

請參考第3A圖，於步驟912中，數位化電路112對上述之至少一輸入訊號Data_In進行數位化運作，以偵測輸入訊號Data_In分別於複數個時間點諸如上述複數個時間點所代表之邏輯值，其中該些時間點中之任兩相鄰時間點之間的長度等於一預定延遲量。實作上，該預定延遲量小於輸入訊號Data_In所載之任一位元之資料於時間軸上的長度。

於步驟914中，位元轉態偵測單元114依據該些邏輯值進行位元轉態偵測運作，以產生位元轉態偵測結果，其中該些位元轉態偵測結果代表某些相鄰位元之間的邏輯值變化。

於步驟916中，單位時間偵測單元116與資料/型樣解碼器118進行資料/型樣解碼運作。如第3A圖所示，步驟916包含步驟916A與步驟916B之運作。依據本實施例，於步驟916A與步驟916B所揭露之各個運作之至少一部分可以同時進行，以達到最佳的效能。尤其是，步驟916A與步驟916B可以平行地進行。

於步驟916A中，單位時間偵測單元116藉由利用該些位元轉態偵測結果，分析該些邏輯值之至少一部分以動態地判斷/更新上述之單位位元長度，其中該單位位元長度係為以該預定延遲量為單位所量測之倍數。尤其是，單位時間偵測單元116尋找該些邏輯值當中連續偵測到的未轉態邏輯值(例如：連續偵測到的邏輯值{0,0,...,0}；又例如：連續偵測到的邏輯值{1,1,...,1})之數量之最小值，並利用該最小值作為該單位位元長度之最新值。

於步驟916B中，資料/型樣解碼器118依據該單位位元長度將該些邏輯值轉換為復原資料Data_Out(即第1B圖所示之復原資料RData)。尤其是，於該些邏輯值當中，資料/型樣解碼器118依據該單位位元長度動態地判斷對應於一個位元之一組連續偵測到的邏輯值，並保留該組連續偵測到的邏輯值中之一邏輯值作為復原資料Data_Out中之該位元之邏輯值。例如：該邏輯值可為該組連續偵測到的邏輯值之任一者，其中資料/型樣解碼器118將一群連續偵測到且相同的邏輯值判定為該組連續偵測到的邏輯值。又例如：該邏輯值可為該組連續偵測到的邏輯值之眾數，其中資料/型樣解碼器118可排除雜訊所造成的異常邏輯值，諸如兩群連續偵測到的未轉態邏輯值之間的單一反向邏輯值(例如：邏輯值{{0,0,...,0},1,{0,0,...,0}}中之單一反向邏輯值1；又例如：邏輯值{{1,1,...,1},0,{1,1,...,1}}中之單一反向邏輯值0)。

實作上，步驟912、步驟914、與步驟916所揭露之各個運作之至少一部分可以同時進行，以達到最佳的效能。例如：步驟912之運作進行一部分之後，位元轉態偵測單元114可開始進行步驟914之運作。又例如：步驟914之運作進行一部分之後，單位時間偵測單元116與資料/型樣解碼器118可開始進行步驟916之運作，尤其是分別進行步驟916A與步驟916B之運作。另外，步驟912、步驟914、與步驟916所揭露之各個運作可以重複地進行。

依據某(些)標準之同步訊號定義，上述之輸入訊號Data_In中，資料傳輸皆會包含某一同步型樣。本實施例之單位時間偵測單元116可依據該同步型樣來更新上述之單位位元長度，其相關細節請參考第3B圖之進一步說明。

於步驟917中，單位時間偵測單元116檢查是否偵測到該同步型樣。當偵測到該同步型樣時，進入步驟918；否則，重新進入步驟917。

於步驟918中，單位時間偵測單元116更新該單位位元長度。尤其是，單位時間偵測單元116可藉由利用步驟914所述之該些位元轉態偵測結果，分析該些邏輯值當中對應於同步型樣之位元{Sync}以動態地判斷單位位元長度，並更新一暫存器中所儲存之該單位位元長度。舉例而言，在偵測到一同步型樣010的狀況下，單位時間偵測單元116可分析同步型樣010之各個位元{0,1,0}，並尋找分別對應於各個位元{0,1,0}之邏輯值的數量{N_Sync }之最小值N_{Sync_Min} ，並利用最小值N_{Sync_Min} 作為該單位位元長度之最新值。依據不同的實施例，諸如第3B圖所示之實施例或其變化例，該暫存器可設置於單位時間偵測單元116之內、資料/型樣偵測模組110之內、或時脈產生裝置103之內。

於步驟919中，單位時間偵測單元116將該單位位元長度之最新值提供予資料/型樣解碼器118。

實作上，步驟917、步驟918、與步驟919所揭露之各個運作之至少一部分可以同時進行，以達到最佳的效能。例如：步驟917之運作進行一部分之後，只要資料/型樣解碼器118需要該單位位元長度，單位時間偵測單元116可開始進行步驟919之運作。又例如：在進入步驟918時，於更新該單位位元長度之前，只要資料/型樣解碼器118需要該單位位元長度，單位時間偵測單元116可開始進行步驟919之運作。

如第3C圖所示，藉由利用步驟916之資料/型樣解碼運作，資料/型樣偵測模組110可將輸入訊號Data_In所載之資料D1、D2、D3、與D4分別解碼為其各個位元{D1-1,D1-2,D1-3}、{D2-1,D2-2,D2-3}、{D3-1,D3-2}、與{D4-1}，其中{D1-1,D1-2,D1-3,D2-1,D2-2,D2-3,D3-1,D3-2,D4-1}中之每一者均為一個位元的資料。例如：單位時間偵測單元116進行步驟916A所揭露之分析運作以判斷該單位位元長度是該預定延遲量之8倍，這表示單位時間偵測單元116判斷同步型樣之各個位元{Sync}於時間軸上的長度均為該預定延遲量之8倍。在資料/型樣解碼器118判斷資料D1於時間軸上的長度為該預定延遲量之25倍的狀況下，資料/型樣解碼器118將對應於資料D1之邏輯值轉換為資料D1之3個位元{D1-1,D1-2,D1-3}，這是因為25除以8所得之商數之最接近整數為3。相仿地，資料/型樣解碼器118可將對應於資料D2、D3、與D4之邏輯值轉換為資料D2之3個位元{D2-1,D2-2,D2-3}、資料D3之2個位元{D3-1,D3-2}、與資料D4之1個位元{D4-1}。於是，資料/型樣解碼器118依據該單位位元長度將該些邏輯值轉換為復原資料Data_Out。

第4A圖至第4B圖為第2圖所示之時脈產生方法900於不同的實施例當中關於步驟910中所揭露之運作的實施細節。

依據第4A圖所示之實施例，數位化電路112依據一組多相位時脈訊號、一超取樣時脈訊號、或該組多相位時脈訊號與該超取樣時脈訊號之組合，對上述之至少一輸入訊號Data_In進行該些數位化運作，其中第4A圖所示之任兩相鄰箭頭於時間軸上的間距代表該預定延遲量。實作上，數位化電路112可利用至少一組延遲單元來產生該組多相位時脈訊號及/或該超取樣時脈訊號。例如：該預定延遲量等於一個延遲單元之延遲量。又例如：該預定延遲量等於某一預定數量的延遲單元之延遲量。

依據第4B圖所示之實施例，數位化電路112包含一時間數位轉換器(Time-to-Digital Converter,TDC)400，其中時間數位轉換器 400包含一時間選擇器410與一混合延遲線420。時間數位轉換器400係用來對上述之至少一輸入訊號Data_In進行時間數位轉換，以進行該些數位化運作。尤其是，時間數位轉換器400可量測至少一目標訊號之兩個邊緣之間的時間間距。舉例而言，數位化電路112中之一前處理單元可利用目標訊號(例如輸入訊號Data_In之一部分)中之兩個上升緣分別觸發開始訊號S_START 與結束訊號S_STOP ，使開始訊號S_START 於第一個上升緣之時間點上升至高位準，且使結束訊號S_STOP 於第二個上升緣之時間點上升至高位準。於是，數位化電路112利用時間選擇器410與混合延遲線420將這兩個上升緣之間的時間間距轉換為數位碼{D₁ ,D₂ ,...,D₁₆ }。典型狀況下，數位碼{D₁ ,D₂ ,...,D₁₆ }中之某一位數諸如D_X (X代表1到16之某一正整數)的邏輯值等於1，其餘位數的邏輯值均為0。由於X的大小對應於該時間間距的長度，故數位碼{D₁ ,D₂ ,...,D₁₆ }可代表所偵測到之該時間間距。請注意，數位化電路112可利用重置(Reset)訊號S_RESET 重置混合延遲線420，以重新進行以上揭露之量測運作。

第5A圖至第5E圖為第1B圖所示之鎖頻裝置130於不同的實施例中之實施細節。

依據第5A圖所示之實施例，鎖頻裝置130包含頻率偵測器512、低通濾波器514L、與數位控制振盪器516，其中鎖頻裝置130利用數位控制振盪器516之輸出作為時脈訊號CLK。頻率偵測器512偵測時脈訊號CLK與同步訊號FREF之間的頻率差，並輸出對應的頻率差訊號，而低通濾波器514L對該頻率差訊號進行低通濾波以產生數位控制振盪器516之輸入。於是，鎖頻裝置130將時脈訊號CLK之頻率鎖至同步訊號FREF之頻率。

依據第5B圖所示之實施例，鎖頻裝置130包含頻率偵測器512、二元搜尋單元514S、與數位控制振盪器516，其中二元搜尋單元514S可藉由利用連續近似暫存器(Successive Approximation Register,SAR)或其它元件來實施。本實施例係為第5A圖所示實施例之變化例。二元搜尋單元514S可對該頻率差訊號進行二元搜尋運作以產生數位控制振盪器516之輸入。本實施例與前一實施例相仿之處不再重複贅述。

依據第5C圖所示之實施例，鎖頻裝置130包含時間數位轉換器522、解碼器524、多工器526M、複數個緩衝級526R、與反向器526V，其中鎖頻裝置130具備至少一環型振盪器(Ring-based Oscillator)，其包含緩衝級526R之至少一部分、多工器526M、與反向器526V。鎖頻裝置130利用時間數位轉換器522依據緩衝級526R之輸出對同步訊號FREF進行時間數位轉換以產生至少一數位碼，而解碼器524對該數位碼進行解碼以產生一選擇訊號，且多工器526M依據該選擇訊號對上述之至少一環型振盪器之複數個緩衝級之輸出路徑進行多工選擇，以動態地調整時脈訊號GLK之頻率。本實施例與前述各個實施例/變化例相仿之處不再重複贅述。

依據本實施例之變化例，該環型振盪器之某處諸如緩衝級526R之最左側輸入端可設置至少一電容，以微調時脈訊號CLK之頻率。本變化例與前述各個實施例/變化例相仿之處不再重複贅述。

依據第5D圖所示之實施例，除了上述之解碼器524、多工器526M、緩衝級526R、與反向器526V，鎖頻裝置130另包含多工器521M與522M、相位偵測器532、以及低通濾波器534，其中鎖頻裝置130具備至少一環型振盪器，其包含緩衝級526R之至少一部分、多工器521M與526M、以及反向器526V。相位偵測器532偵測多工器522M的輸出與同步訊號FREF之間的相位差，並輸出對應的相位差訊號，而低通濾波器534對該相位差訊號進行低通濾波以產生多工器522M之選擇訊號，使多工器522M對緩衝級526R之至少一部分之輸出路徑進行多工選擇。另外，解碼器524對低通濾波器534所產生之選擇訊號進行解碼以產生多工器526M之選擇訊號。於是，鎖頻裝置130利用多工器526M對上述之至少一環型振盪器之複數個緩衝級之輸出路徑進行多工選擇，以動態地調整時脈訊號CLK之頻率。本實施例與前述各個實施例/變化例相仿之處不再重複贅述。

依據第5E圖所示之實施例，鎖頻裝置130包含數位控制振盪器542D、計數器542C、算術單元542A、解碼器544、可編程除法器(Programmable Divider)546、與相位內插單元548，其中算術單元542A可利用減法器來實施，而數位控制振盪器542D之輸出的頻率可遠高於同步訊號FREF的頻率。鎖頻裝置130利用同步訊號FREF控制計數器542C之致能端子EN，以選擇性地致能計數器542C對數位控制振盪器542D之輸出之計數運作。鎖頻裝置130利用算術單元542A來比較計數器542C之計數結果與一參考數值Vref以產生比較結果，而解碼器544對比較結果進行解碼以產生解碼結果。另外，可編程除法器546依據解碼結果對數位控制振盪器542D之同一輸出進行除頻以產生除頻結果，其中本實施例之可編程除法器546的參數可予以調整，以微調除頻結果。此外，鎖頻裝置130可利用相位內插單元548對除頻結果進行微調以產生時脈訊號CLK。本實施例與前述各個實施例/變化例相仿之處不再重複贅述。

依據本實施例之變化例，於鎖頻裝置130中不需設置相位內插單元548，其中鎖頻裝置130利用上述之除頻結果作為時脈訊號CLK。本變化例與前述各個實施例/變化例相仿之處不再重複贅述。

依據某些實施例(例如：第5E圖所示實施例之某些變化例)，上述之數位控制振盪器(例如：第5E圖所示之數位控制振盪器542D)可代換為一般的振盪器。這些實施例與前述各個實施例/變化例相仿之處不再重複贅述。

本發明的好處之一是，本發明之時脈產生方法、無參考頻率接收器、與無晶體振盪器系統可在不需要外部晶體振盪器且不產生上述副作用的狀況下達到最佳的接收器效能。即使在傳輸通道兩端之初始頻率誤差很大的狀況下，依據本發明所實現的架構仍能妥善地進行接收運作。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧無晶體振盪器系統

103‧‧‧時脈產生裝置

105‧‧‧接收器

110‧‧‧資料/型樣偵測模組

112‧‧‧數位化電路

114‧‧‧位元轉態偵測單元

116‧‧‧單位時間偵測單元

118‧‧‧資料/型樣解碼器

120‧‧‧同步型樣偵測模組

130‧‧‧鎖頻裝置

400,522‧‧‧時間數位轉換器

410‧‧‧時間選擇器

420‧‧‧混合延遲線

512‧‧‧頻率偵測器

514L,534‧‧‧低通濾波器

514S‧‧‧二元搜尋單元

516,542D‧‧‧數位控制振盪器

524,544‧‧‧解碼器

521M,522M,526M‧‧‧多工器

526R‧‧‧緩衝級

526V‧‧‧反向器

532‧‧‧相位偵測器

542A‧‧‧算術單元

542C‧‧‧計數器

546‧‧‧可編程除法器

548‧‧‧相位內插單元

900‧‧‧時脈產生方法

910,920,930,912,914,916,916A,916B,917,918,919‧‧‧步驟

CLK‧‧‧時脈訊號

D‧‧‧D型正反器

D+,D-,Data_In‧‧‧輸入訊號

D1,D2,D3,D4‧‧‧資料

D1-1,D1-2,D1-3,D2-1,D2-2,D2-3,D3-1,D3-2,D4-1‧‧‧資料之位元

D₁ ,D₂ ,...,D₁₆ ‧‧‧邏輯值

EN‧‧‧致能端子

FREF‧‧‧同步訊號

RData,Data_Out‧‧‧復原資料

Sync‧‧‧同步型樣之位元

S_START ,S_STOP ,S_RESET ‧‧‧訊號

Vref‧‧‧參考數值

第1A圖為依據本發明一第一實施例之一種無晶體振盪器(Crystal-less)系統的示意圖。

第1B圖為第1A圖所示之時脈產生裝置於一實施例中的實施細節。

第1C圖為第1B圖所示之資料/型樣(Pattern)偵測模組於一實施例中的實施細節。

第2圖為依據本發明一實施例之一種時脈產生方法的流程圖。

第3A圖至第3C圖為第2圖所示之時脈產生方法於一實施例中的實施細節。

第4A圖至第4B圖為第2圖所示之時脈產生方法於不同的實施例中之實施細節。

第5A圖至第5E圖為第1B圖所示之鎖頻裝置於不同的實施例中之實施細節。

900‧‧‧時脈產生方法

910,920,930‧‧‧步驟

Claims

一種時脈產生方法，用來產生一時脈訊號以供一接收器/收發器/接收系統/收發系統使用，該時脈產生方法包含有：對至少一輸入訊號進行資料/型樣(Pattern)偵測以產生復原資料；依據一同步型樣規則來偵測該輸入訊號中之至少一同步型樣，並產生對應於該同步型樣之同步訊號；以及對該同步訊號進行鎖頻以產生該時脈訊號；其中對該至少一輸入訊號進行資料/型樣偵測以產生該復原資料之步驟另包含：偵測該輸入訊號分別於複數個時間點所代表之邏輯值，其中該些時間點中之任兩相鄰時間點之間的長度等於一預定延遲量；分析該些邏輯值之至少一部分以動態地判斷/更新一單位位元長度，其中該單位位元長度係為以該預定延遲量為單位所量測之倍數；以及依據該單位位元長度將該些邏輯值轉換為該復原資料。
如申請專利範圍第1項所述之時脈產生方法，其中該預定延遲量小於該輸入訊號所載之任一位元之資料於時間軸上的長度。
如申請專利範圍第2項所述之時脈產生方法，其中對該至少一輸入訊號進行資料/型樣偵測以產生該復原資料之步驟另包含：依據一組多相位時脈訊號、一超取樣時脈訊號、或該組多相位時脈訊號與該超取樣時脈訊號之組合，對該至少一輸入訊號進行數位化運作。
如申請專利範圍第2項所述之時脈產生方法，其中對該至少一輸入訊號進行資料/型樣偵測以產生該復原資料之步驟另包含：利用一時間數位轉換器(Time-to-Digital Converter,TDC)對該至少一輸入訊號進行時間數位轉換，以進行數位化運作。
如申請專利範圍第1項所述之時脈產生方法，其中分析該些邏輯值之該至少一部分以動態地判斷/更新該單位位元長度之步驟另包含：尋找該些邏輯值當中連續偵測到的未轉態邏輯值之數量之最小值，並利用該最小值作為該單位位元長度之最新值。
如申請專利範圍第1項所述之時脈產生方法，其中依據該單位位元長度將該些邏輯值轉換為該復原資料之步驟另包含：於該些邏輯值當中，依據該單位位元長度動態地判斷對應於一個位元之一組連續偵測到的邏輯值，並保留該組連續偵測到的邏輯值中之一邏輯值作為該復原資料中之該位元之邏輯值。
如申請專利範圍第6項所述之時脈產生方法，其中該邏輯值係為該組連續偵測到的邏輯值之眾數。
如申請專利範圍第1項所述之時脈產生方法，其中對該同步訊號進行鎖頻以產生該時脈訊號之步驟另包含：偵測該時脈訊號與該同步訊號之間的頻率差/相位差，並依據該頻率差/相位差動態地調整該時脈訊號之頻率。
如申請專利範圍第1項所述之時脈產生方法，其中對該同步訊號進行鎖頻以產生該時脈訊號之步驟另包含：利用一數位控制振盪器(Digitally Controlled Oscillator,DCO)產生該時脈訊號之初始版本。
一種時脈產生方法，用來產生一時脈訊號以供一接收器/收發器/接收系統/收發系統使用，該時脈產生方法包含有：對至少一輸入訊號進行資料/型樣(Pattern)偵測以產生復原資料；依據一同步型樣規則來偵測該輸入訊號中之至少一同步型樣，並產生對應於該同步型樣之同步訊號；以及對該同步訊號進行鎖頻以產生該時脈訊號；其中對該同步訊號進行鎖頻以產生該時脈訊號之步驟另包含：利用一時間數位轉換器(Time-to-Digital Converter,TDC)對該同步訊號進行時間數位轉換以產生至少一數位碼；對該數位碼進行解碼以產生一選擇訊號；以及依據該選擇訊號對一環型振盪器(Ring-based Oscillator)之複數個緩衝級之輸出路徑進行多工選擇，以動態地調整該時脈訊號之頻率。
一種無參考頻率(Reference-less)接收器，用來對至少一輸入訊號進行資料/型樣偵測以產生復原資料，該無參考頻率接收器包含有：一數位化電路，用來對該輸入訊號進行數位化運作，以偵測該輸入訊號分別於複數個時間點所代表之邏輯值，其中該些時間點中之任兩相鄰時間點之間的長度等於一預定延遲量；一位元轉態偵測(Bit Transition Detection)單元，用來依據該些邏輯值進行位元轉態偵測運作，以產生位元轉態偵測結果；一單位時間偵測(Unit-time Detection)單元，用來藉由利用該些位元轉態偵測結果，分析該些邏輯值之至少一部分以動態地判斷/更新一單位位元長度，其中該單位位元長度係為以該預定延遲量為單位所量測之倍數；以及一資料/型樣解碼器(Data/Pattern Decoder)，用來依據該單位位元長度將該些邏輯值轉換為該復原資料。
如申請專利範圍第11項所述之無參考頻率接收器，其中該預定延遲量小於該輸入訊號所載之任一位元之資料於時間軸上的長度。
如申請專利範圍第12項所述之無參考頻率接收器，其中該數位化電路依據一組多相位時脈訊號、一超取樣時脈訊號、或該組多相位時脈訊號與該超取樣時脈訊號之組合，對該至少一輸入訊號進行該些數位化運作。
如申請專利範圍第12項所述之無參考頻率接收器，其中該數位化電路包含有：一時間數位轉換器(Time-to-Digital Converter,TDC)，用來對該至少一輸入訊號進行時間數位轉換，以進行該些數位化運作。
如申請專利範圍第11項所述之無參考頻率接收器，其中該單位時間偵測單元尋找該些邏輯值當中連續偵測到的未轉態邏輯值之數量之最小值，並利用該最小值作為該單位位元長度之最新值。
如申請專利範圍第11項所述之無參考頻率接收器，其中於該些邏輯值當中，該資料/型樣解碼器依據該單位位元長度動態地判斷對應於一個位元之一組連續偵測到的邏輯值，並保留該組連續偵測到的邏輯值中之一邏輯值作為該復原資料中之該位元之邏輯值。
一種無晶體振盪器(Crystal-less)系統，用來產生一時脈訊號以供一接收器/收發器/接收系統/收發系統使用，該無晶體振盪器系統包含有：一資料/型樣(Pattern)偵測模組，用來對至少一輸入訊號進行資料/型樣偵測以產生復原資料；一同步型樣偵測模組，用來依據一同步型樣規則來偵測該輸入訊號中之至少一同步型樣，並產生對應於該同步型樣之同步訊號；以及一鎖頻裝置，用來對該同步訊號進行鎖頻以產生該時脈訊號，其中該鎖頻裝置包含至少一硬體電路；其中該資料/型樣偵測模組包含有：一數位化電路，用來對該輸入訊號進行數位化運作，以偵測該輸入訊號分別於複數個時間點所代表之邏輯值，其中該些時間點中之任兩相鄰時間點之間的長度等於一預定延遲量；一位元轉態偵測(Bit Transition Detection)單元，用來依據該些邏輯值進行位元轉態偵測運作，以產生位元轉態偵測結果；一單位時間偵測(Unit-time Detection)單元，用來藉由利用該些位元轉態偵測結果，分析該些邏輯值之至少一部分以動態地判斷/更新一單位位元長度，其中該單位位元長度係為以該預定延遲量為單位所量測之倍數；以及一資料/型樣解碼器(Data/Pattern Decoder)，用來依據該單位位元長度將該些邏輯值轉換為該復原資料。
如申請專利範圍第17項所述之無晶體振盪器系統，其中該預定延遲量小於該輸入訊號所載之任一位元之資料於時間軸上的長度。