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TWI460727B - 用於半導體記憶體元件的資料輸入電路及其方法 - Google Patents

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TWI460727B
TWI460727B TW101114445A TW101114445A TWI460727B TW I460727 B TWI460727 B TW I460727B TW 101114445 A TW101114445 A TW 101114445A TW 101114445 A TW101114445 A TW 101114445A TW I460727 B TWI460727 B TW I460727B
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Ming Chien Huang
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Elite Semiconductor Esmt
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Description

用於半導體記憶體元件的資料輸入電路及其方法
本發明係關於一種用於記憶體元件的資料輸入電路及其方法，其可避免記憶體元件在寫入運作時由於後置振鈴(postamble ringing)現象所造成的錯誤資料寫入。
半導體記憶體元件廣泛使用於電子產品和電腦系統中以儲存和讀取資料。近年來，半導體記憶體元件已高度集成化，且為了改善系統效能而運作地越來越快速。為了加強記憶體元件的運作速度，雙倍資料速率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory：下文中直接稱為「DDR SDRAM」)已經發展以提供兩倍於傳統同步記憶體元件的運作速度。DDR SDRAM允許資料在系統時脈信號的昇緣和降緣處傳送，因此可提供兩倍於傳統同步記憶體元件的資料。
如同熟悉本項技藝之人士所了解，DDR SDRAM使用2位元預先擷取(2-bit prefetch)方式以在1個時脈週期中輸出2位元資料至一資料墊(pad)。為了預先擷取更多位元資料，DDR2 SDRAM和DDR3 SDRAM已陸續發展中。DDR2 SDRAM使用4位元預先擷取方式以在2個時脈週期中輸出4位元資料至一資料墊。DDR3 SDRAM使用8位元預先擷取方式以在4個時脈週期中輸出8位元資料至一資料墊。因此，藉由增加預先擷取的位元數，DDR2 SDRAM和DDR3 SDRAM可改善資料傳輸率。
為了實現DDR SDRAMs(包含DDR2 SDRAM和DDR3 SDRAM)在高速運作時資料輸入和輸出的準確時序，一資料選通信號(通常稱為「XDQS」)會由中央處理器或記憶體控制器施加至記憶體元件。該資料選擇信號XDQS會落於一資料輸入信號XDQ的時間間隔中間處。圖1顯示一用於DDR2 SDRAM中的習知資料輸入電路之方塊示意圖，其包含正反器10、12及14、和緩衝器16及18。該緩衝器16作為一資料輸入緩衝器以接收和緩衝該資料輸入信號XDQ，而該緩衝器18則負責接收和緩衝該資料選通信號XDQS。緩衝後的資料選通信號XDQS標明為信號DQS，其用以「時控」或「選通」欲寫入至記憶體晶胞中的資料位元。
圖2顯示圖1所示之習知資料輸入電路在執行寫入運作時的時序圖。同時參照圖1和圖2，同步於來自一記憶體控制器(未繪出)的一外部時脈信號XCLK之一「寫入」命令首先發出。在一預定時間後，該資料選通信號XDQS施加於該緩衝器18以產生一內部選通信號DQS。該選通信號DQS經由該緩衝器18延遲或相位位移，如圖2所示。該資料信號XDQ中的資料位元D0-D3串列輸入至該緩衝器16以產生內部資料IDQ。其後，該正反器10接收該些內部資料IDQ，其由該緩衝器16以一位元接著一位元的方式依序輸出，並在該選通信號DQS的升緣同步輸出信號N1。
其後，該正反器14接收該信號N1，並且在該選通信號DQS的降緣同步提供資料位元D0至記憶體晶胞。類似地，該正反器12接收來自該緩衝器16的內部資料IDQ，並且在該選通信號DQS的降緣同步提供資料位元D1至記憶體晶胞。
在完成寫入運作後，該資料選通信號XDQS在一後置時間20結束後會進入三態(tri-stage)狀態。因此，在該後置時間20後，該資料選通信號XDQS可能會產生振鈴現象。由於振鈴信號可能會被正反器誤判為有效的資料時脈邊緣信號，使得錯誤的資料會寫入至記憶體晶胞中。
為了避免DDR SDRAM在執行寫入運作時由於後置振鈴而寫入錯誤的資料，有必要提供一種方法及裝置以解決上述問題。
本發明之目的係提供一種用於記憶體元件的資料輸入電路，其可避免記憶體元件在寫入運作時由於後置振鈴現象所造成的錯誤資料寫入。
為達到上述之目的，本發明之資料輸入電路之一實施例包含一緩衝器、一組合邏輯電路和一正反器單元。該組合邏輯電路係用以接收一外部資料選通信號以輸出一第一資料選通信號和一第二資料選通信號。該緩衝器係用以接收該資料以輸出一內部資料至該正反器單元。該正反器單元係用以同步於該第一資料選通信號以儲存該內部資料，並同步於該第二資料選通信號以輸出所儲存的內部資料。該第一資料選通信號係經由延遲該外部資料選通信號一第一預定時間而產生。該第二資料選通信號的一最後降緣係經由延遲該第一資料選通信號的一最後降緣一第二預定時間而產生，且該第二資料選通信號的一最後升緣，其位於該第二資料選通信號的該最後降緣之後，係經由延遲該第二資料選通信號的該最後降緣一第三預定時間而產生。該第二資料選通信號的該最後升緣產生在該外部資料選通信號的一後置振鈴開始之前。
本發明之另一目的係提供一種用以寫入一資料至一半導體記憶體元件的方法，其可避免記憶體元件在寫入運作時由於後置振鈴現象所造成的錯誤資料寫入。
為達到上述之目的，本發明之方法之一實施例包含以下步驟：接收來自一記憶體控制器的該資料和一外部資料選通信號；延遲該外部資料選通信號一第一預定時間以產生一第一資料選通信號；響應於該第一資料選通信號以產生一第二資料選通信號，其中一第二預定時間介於該第二資料選通信號的一最後降緣和該第一資料選通信號的一最後降緣之間，且一第三預定時間介於該第二資料選通信號的一最後升緣和該第二資料選通信號的該最後降緣之間；同步於該第二資料選通信號以寫入所接收的資料至該半導體記憶體元件；以及響應於該第二資料選通信號的該最後升緣關閉一資料傳輸路徑。該第二資料選通信號的該最後升緣產生在該外部資料選通信號的一後置振鈴開始之前。
圖3顯示結合本發明一實施例之一資料輸入電路30的方塊示意圖，該資料輸入電路30係用以避免記憶體元件由於後置振鈴現象而造成的錯誤資料寫入。參照圖3，該資料輸入電路30包含一緩衝器31、一組合邏輯電路32和一正反器單元34。該緩衝器31用以作為一資料輸入緩衝器以接收一資料輸入信號XDQ。該緩衝器31輸出接收後的資料為內部資料IDQ。在本實施例中，該資料輸入信號XDQ由4個資料位元D0、D1、D2和D3所組成。該組合邏輯電路32接收來自一記憶體控制器(未繪出)的一資料選通信號XDQS，並響應於該資料選通信號XDQS以輸出不同的資料選通信號DQS1和DQS2。該些資料選通信號DQS1和DQS2接著提供至該正反器單元34以時控或選通欲寫入記憶體晶胞的資料位元。該正反器單元34接收來自該緩衝器31的內部資料IDQ。接著，該正反器單元34同步於該選通信號DQS1儲存該些資料位元，並同步於該選通信號DQS2輸出儲存的資料位元。
參照圖3，該正反器單元34包含正反器340、341、342、343、344、345、346和347。該正反器單元34藉由正反器340-347以兩平行列的方式儲存資料位元。該些正反器340-347由該些資料選通信號DQS1和DQS2所觸發。該正反器340在該選通信號DQS1的升緣同步儲存內部資料IDQ。該正反器341在選通信號DQS1的降緣同步儲存內部資料IDQ。該正反器342儲存來自該正反器340的資料Q1，並在該選通信號DQS2的降緣同步輸出儲存的資料作為輸出資料A2。該正反器343儲存來自該正反器341的資料Q2，並在該選通信號DQS2的降緣同步輸出儲存的資料作為輸出資料A3。該正反器344儲存輸出資料A2，並在該選通信號DQS2的升緣同步輸出儲存的資料Q3。該正反器345儲存輸出資料A3，並在該選通信號DQS2的升緣同步輸出儲存的資料Q4。該正反器346儲存來自該正反器344的資料Q3，並在選通信號DQS2的降緣同步輸出儲存的資料為輸出資料A0。該正反器347儲存來自該正反器345的資料Q4，並在該選通信號DQS2的降緣同步輸出儲存的資料為輸出資料A1。
圖4顯示圖3所示之資料輸入電路30運作時的時序圖。該時序圖包含外部時脈信號XCLK、外部資料輸入信號XDQ、外部資料選通信號XDQS、內部資料信號IDQ、內部資料選通信號DQS1和DQS2和輸出資料Q1、Q2、Q3、Q4、A0、A1、A2及A3。參照圖4，外部信號XDQS中央對準外部信號XDQ。亦即，信號XDQS的升緣和降緣對準信號XDQ的資料位元之中心。
外部信號XDQ和XDQS在最後有效資料位元後會進入三態狀況。在圖4的實施例中，信號XDQS在進入三態狀況時會出現振鈴現象。然而，如以下所討論，XDQS上的振鈴現象之影響可以藉由適當時序選通信號DQS2而改善。在本發明一實施例中，選通信號DQS2的一最後升緣404會產生在信號XDQS的後置振鈴40開始之前，使得錯誤的資料不會被寫入至記憶體晶胞中。
請同時參照圖3和圖4，同步於來自該記憶體控制器的一外部時脈信號XCLK之一「寫入」命令首先發出。在一預定時間後，該資料選通信號XDQS施加至該組合邏輯電路32以產生兩內部資料選通信號DQS1和DQS2。參照圖4，該選通信號DQS1係經由延遲該選通信號XDQS一預定時間T1而產生，因此緩衝後的資料IDQ可以滿足相應於該資料選通信號DQS1的設定時間(set-up time)和保持時間(hold time)。該選通信號DQS2的一最後降緣402會經由延遲該資料選通信號DQS1的一最後降緣400一預定時間T2而產生。該選通信號DQS2的一最後升緣404，其位於該選通信號DQS2的該最後降緣402之後，會經由延遲該資料選通信號DQS2的該最後降緣402一預定時間T3而產生。該選通信號DQS2的該最後升緣404會產生於資料選通信號XDQS的後置振鈴40開始之前。
參照圖3和圖4，4個資料位元D0-D3會串列輸入至該緩衝器31，並由該緩衝器31以一位元接著一位元的方式依序輸出。該正反器單元34經由響應於資料選通信號DQS1的內部正反器340和341而儲存緩衝後的資料IDQ。在本實施例中，該正反器340在選通信號DQS1的一第一升緣406同步儲存一第一資料位元D0，而該正反器341在選通信號DQS1的一第一降緣408同步儲存一第二資料位元D1。其後，儲存的資料位元經由正反器342-347依序以一位元接著一位元的方式傳送。最後，該正反器單元34在該選通信號DQS2的該最後降緣402同步輸出資料位元D0-D3，使得資料位元D0-D3可以並列寫入至記憶體晶胞中。
參照圖4，該選通信號DQS2的該最後升緣404會產生於資料選通信號XDQS的後置振鈴40開始之前。因此，由於正反器342、343、346和347不會被後置振鈴意外觸發，該正反器單元34中的資料傳輸路徑會在後置振鈴40開始之前關閉。據此，錯誤的資料不會由於後置振鈴而被寫入至記憶體晶胞中。
圖5顯示結合本發明一實施例之該組合邏輯電路32的方塊示意圖。參照圖5，該組合邏輯電路32包含一第一延遲電路322、一第二延遲電路324、一偵測電路326、一第三延遲電路328和一或閘(OR gate)329。圖6顯示圖5所示之組合邏輯電路32運作時的時序圖。參照圖5和圖6，該組合邏輯電路32的運作說明於下。
該第一延遲電路322接收該外部資料選通信號XDQS。其後，該第一延遲電路322經由延遲該選通信號XDQS一預定時間T1而產生該資料選通信號DQS1。在接收該資料選通信號DQS1後，該第二延遲電路324經由延遲該選通信號DQS1一預定時間T2而產生一延遲信號DQSD。
其後，該偵測電路326偵測該延遲信號DQSD的一最先升緣600和一最後降緣602以產生一指示信號INC。在接收該指示信號INC後，該第三延遲電路328經由延遲該指示信號INC一預定時間T3而產生一延遲信號IND。其後，該或閘329接收該延遲信號IND和該延遲信號DQSD以產生該資料選通信號DQS2。
在上述實施例中，該些電路係應用於一DDR2 SDRAM上。然而該些電路亦可應用於DDR SDRAM或DDR3 SDRAM上。圖7顯示結合本發明一實施例之該組合邏輯電路32’的方塊示意圖，其中該組合邏輯電路32’使用於DDR3 SDRAM中。參照圖7，該組合邏輯電路32’包含一第一延遲電路322’、一第二延遲電路324’、一偵測電路326’、一第三延遲電路328’和一或閘(OR gate)329’。圖8顯示圖7所示之組合邏輯電路32’運作時的時序圖。參照圖7和圖8，該組合邏輯電路32’的運作說明於下。
該第一延遲電路322’接收該外部資料選通信號XDQS’。其後，該第一延遲電路322’經由延遲該選通信號XDQS’一預定時間T4而產生該資料選通信號DQS1’。在接收該資料選通信號DQS1’後，該第二延遲電路324’經由延遲該選通信號DQS1’一預定時間T5而產生一延遲信號DQSD’。
其後，該偵測電路326’偵測該延遲信號DQSD’的一最先升緣800和一最後降緣802以產生一指示信號INC’。在接收該指示信號INC’後，該第三延遲電路328’經由延遲該指示信號INC’一預定時間T6而產生一延遲信號IND’。其後，該或閘329’接收該延遲信號IND’和該延遲信號DQSD’以產生該資料選通信號DQS2’。
因此，根據本發明所揭示之實施例，該資料選通信號DQS2’的該最後升緣804會產生於資料選通信號XDQS’的後置振鈴開始之前。依此方式，半導體元件中的正反器不會被後置振鈴意外觸發，據此，錯誤的資料不會由於後置振鈴而被寫入至記憶體晶胞中。
本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。
10,12,14．．．正反器
16,18．．．緩衝器
30．．．資料輸入電路
31．．．緩衝器
32,32’．．．組合邏輯電路
322,322’．．．第一延遲電路
324,324’．．．第二延遲電路
326,326’．．．偵測電路
328,328’．．．第三延遲電路
329,329’．．．或閘
34．．．正反器單元
340,341,342,343,344,345,346,347．．．正反器
圖1顯示一用於DDR2 SDRAM中的習知資料輸入電路之方塊示意圖；
圖2顯示圖1所示之習知資料輸入電路在執行寫入運作時的時序圖；
圖3顯示結合本發明一實施例之一資料輸入電路的方塊示意圖；
圖4顯示圖3所示之資料輸入電路運作時的時序圖；
圖5顯示結合本發明一實施例之該組合邏輯電路的方塊示意圖；
圖6顯示圖5所示之組合邏輯電路運作時的時序圖；
圖7顯示結合本發明一實施例之該組合邏輯電路的方塊示意圖；及
圖8顯示圖7所示之組合邏輯電路運作時的時序圖。
30．．．資料輸入電路
31．．．緩衝器
32．．．組合邏輯電路
34．．．正反器單元
340,341,342,343,344,345,346,347．．．正反器

Claims (11)

  1. 一種用以寫入一資料至一半導體記憶體元件的資料輸入電路，該資料輸入電路包含：一組合邏輯電路，用以接收一外部資料選通信號以輸出一第一資料選通信號和一第二資料選通信號；一緩衝器，用以接收該資料以輸出一內部資料至一正反器單元；該正反器單元，用以同步於該第一資料選通信號以儲存該內部資料，並同步於該第二資料選通信號以輸出所儲存的內部資料；其中，該第一資料選通信號係經由延遲該外部資料選通信號一第一預定時間而產生；其中，該第二資料選通信號的一最後降緣係經由延遲該第一資料選通信號的一最後降緣一第二預定時間而產生，且該第二資料選通信號的一最後升緣，其位於該第二資料選通信號的該最後降緣之後，係經由延遲該第二資料選通信號的該最後降緣一第三預定時間而產生；以及其中，該第二資料選通信號的該最後升緣產生在該外部資料選通信號的一後置振鈴開始之前。
  2. 根據請求項1之資料輸入電路，其中該正反器單元包含：一第一正反器，用以在該第一資料選通信號的升緣同步儲存該內部資料；一第二正反器，用以在該第一資料選通信號的降緣同步儲存該內部資料；一第三正反器，用以儲存來自該第一正反器的資料，並在該第二資料選通信號的降緣同步輸出所儲存的資料作為一第一輸出資料；一第四正反器，用以儲存來自該第二正反器的資料，並在該第二資料選通信號的降緣同步輸出所儲存的資料作為一第二輸出資料；一第五正反器，用以儲存該第一輸出資料，並在該第二資料選通信號的升緣同步輸出所儲存的資料；一第六正反器，用以儲存該第二輸出資料，並在該第二資料選通信號的升緣同步輸出所儲存的資料；一第七正反器，用以儲存來自該第五正反器的資料，並在該第二資料選通信號的降緣同步輸出所儲存的資料作為一第三輸出資料；以及一第八正反器，用以儲存來自該第六正反器的資料，並在該第二資料選通信號的降緣同步輸出所儲存的資料作為一第四輸出資料。
  3. 根據請求項1之資料輸入電路，其中該組合邏輯電路包含：一第一延遲電路，用以接收該外部資料選通信號，並經由延遲該外部資料選通信號該第一預定時間以產生該第一資料選通信號；一第二延遲電路，用以接收該第一資料選通信號，並經由延遲該第一資料選通信號該第二預定時間以產生一第一延遲信號；一偵測電路，用以偵測該第一延遲信號的一最先升緣和一最後降緣以產生一指示信號；一第三延遲電路，用以接收該指示信號，並經由延遲該指示信號該第三預定時間以產生一第二延遲信號；以及一或閘，用以接收該第一延遲信號和該第二延遲信號以產生該第二資料選通信號。
  4. 根據請求項1之資料輸入電路，其中該半導體記憶體元件係一DDR2 SDRAM元件。
  5. 根據請求項1之資料輸入電路，其中該半導體記憶體元件係一DDR3 SDRAM元件。
  6. 一種用以寫入一資料至一半導體記憶體元件的方法，該方法包含以下步驟：接收來自一記憶體控制器的該資料和一外部資料選通信號；延遲該外部資料選通信號一第一預定時間以產生一第一資料選通信號；響應於該第一資料選通信號以產生一第二資料選通信號，其中一第二預定時間介於該第二資料選通信號的一最後降緣和該第一資料選通信號的一最後降緣之間，且一第三預定時間介於該第二資料選通信號的一最後升緣和該第二資料選通信號的該最後降緣之間；同步於該第二資料選通信號以寫入所接收的資料至該半導體記憶體元件；以及響應於該第二資料選通信號的該最後升緣關閉一資料傳輸路徑；其中，該第二資料選通信號的該最後升緣產生在該外部資料選通信號的一後置振鈴開始之前。
  7. 根據請求項6之方法，更包含以下步驟：同步於該第一資料選通信號以儲存所接收的來自該記憶體控制器的該資料。
  8. 根據請求項6之方法，其中該同步於該第二資料選通信號以寫入所接收的資料至該半導體記憶體元件之步驟包含：在該第一資料選通信號的一最先升緣同步儲存所接收的該資料的一第一資料位元；在該第一資料選通信號的一最先降緣同步儲存所接收的該資料的一第二資料位元；以及在該第二資料選通信號的降緣同步輸出所儲存的包含該第一和第二資料位元之該資料。
  9. 根據請求項6之方法，其中該響應於該第一資料選通信號以產生該第二資料選通信號之步驟包含：經由延遲該第一資料選通信號該第二預定時間以產生一第一延遲信號；偵測該第一延遲信號的一最先升緣和一最後降緣以產生一指示信號；經由延遲該指示信號該第三預定時間以產生一第二延遲信號；以及接收該第一延遲信號和該第二延遲信號以產生該第二資料選通信號。
  10. 根據請求項6之方法，其中該半導體記憶體元件係一DDR2 SDRAM元件。
  11. 根據請求項6之方法，其中該半導體記憶體元件係一DDR3 SDRAM元件。
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