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TWI413195B - 減少模封膠體內氣泡之壓縮模封方法與裝置 - Google Patents

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TWI413195B
TWI413195B TW100102181A TW100102181A TWI413195B TW I413195 B TWI413195 B TW I413195B TW 100102181 A TW100102181 A TW 100102181A TW 100102181 A TW100102181 A TW 100102181A TW I413195 B TWI413195 B TW I413195B
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Kuo Yuan Lee
Yung Hsiang Chen
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Walton Advanced Eng Inc
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Description

減少模封膠體內氣泡之壓縮模封方法與裝置
本發明係有關於半導體裝置之封裝技術，特別係有關於一種減少模封膠體內氣泡之壓縮模封方法與裝置。
按，在半導體封裝技術中，複數個半導體晶片係有規律的間隔地矩陣排列於基板上。待完成晶片至基板的電性連接之製程之後，且在基板上形成封裝材料以密封晶片。俟封裝材料固化後，再以機械或雷射方式切割分離該封裝材料固化後之模封膠體，如此可製成複數個半導體封裝構造。
為了提高先進晶片封裝結構之封膠品質來確保產品的可靠度，並提昇製程生產力，有別於轉移成型(transfer molding)的模封技術，目前已開發出一種適用於半導體封裝之壓縮模封(compression molding)方法，其可使熔融狀態之模封膠體包覆晶片，並在特定模具壓力下固化，相對於轉移成型，更能節省封裝材料在模具流道的浪費。惟，壓縮模封中由昇溫至冷卻階段，封裝材料在填充時的固態或膠態熔融成液態進而固化的過程中因本身的空隙或是反應產生的氣體，使得已固化之模封膠體內產生有空孔(void)，其係為氣泡(bubble)殘留其中，減弱了產品的機械強度或客戶指定的產品重量。此外，模封膠體內有空孔或氣泡時，在熱循環製程中容易產生晶片與基板間熱膨脹而爆裂情形，而衍生品質可靠度等問題。
我國發明專利號數第I264782號中，揭露一種合併了壓縮模製法以及真空模製法之模製步驟，其是在上下模具閉合前抽真空，使氣泡不會進入模封膠體中。然而，上述製程仍無法改善原本在封裝材料內部的空隙，在熔融或冷卻之固化收縮時不僅無法被排出，甚至有空隙擴大的問題，致使接近真空的氣泡被包覆在模封膠體中。
有鑒於此，本發明之主要目的係在於提供一種減少模封膠體內氣泡之壓縮模封方法與裝置，可排出或減少封裝材料內的氣泡，以提升製程良率、產品可靠度與使用壽命。
本發明之次一目的係在於提供一種減少模封膠體內氣泡之壓縮模封方法與裝置，可排出或減少封裝材料內的氣泡，避免晶片與基板間熱膨脹而爆裂問題。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種減少模封膠體內氣泡之壓縮模封方法，首先，於一加壓腔室內提供一壓縮模模具組。該壓縮模模具組係包含一第一上模具與一配置於該第一上模具的下方之第一下模具，該第一下模具係具有一第一模穴。接著，裝載一第一基板於該第一上模具，該第一基板係設置有複數個與該第一基板電性連接之第一晶片。之後，填入一第一封裝材料於該第一模穴內。之後，加熱該第一下模具，使該第一封裝材料熔融，並藉由該加壓腔室提供一高於一大氣壓力之氣壓，以排出或減少該第一封裝材料內氣泡。最後，保持加熱加壓並下壓該第一上模具，直到該第一封裝材料密封該些第一晶片並接觸至該第一基板，並使該第一封裝材料預固化成形為一結合於該第一基板之模封膠體。本發明另揭示上述減少模封膠體內氣泡之壓縮模封方法所使用之裝置。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述的壓縮模封方法中，在該第一封裝材料預固化過程中，可同時對該加壓腔室排氣並維持該氣壓在1.8至8大氣壓力(atm)之間。
在前述的壓縮模封方法中，該第一封裝材料在填入時可為粉末狀或是膠膜狀。
在前述的壓縮模封方法中，該第一上模具係可包含一對準於該第一模穴之外之密封環。
在前述的壓縮模封方法中，可另包含之步驟為：於該模封膠體成形之後，卸載該第一基板。
在前述的壓縮模封方法中，可另提供一交互式雙裝卸載台，並且該壓縮模模具組係可另包含一用以固定一第二基板之第二上模具與一配置於該第二上模具的下方之第二下模具，該第二下模具係具有一第二模穴，在該第一封裝材料預固化過程中，經由該交互式雙裝卸載台裝載該第二基板於該第二上模具，並於卸載該第一基板時，同時預固化一第二封裝材料。
在前述的壓縮模封方法中，上述預固化該第二封裝材料之步驟係可包含以下次步驟：先填入該第二封裝材料於該第二模穴內。再加熱該第二下模具，使該第二封裝材料熔融，並持續藉由該加壓腔室提供一高於一大氣壓力之氣壓，以排出或減少該第二封裝材料內氣泡。最後，保持加熱加壓並下壓該第二上模具，使該第二封裝材料預固化成形為一結合於該第二基板之模封膠體。
由以上技術方案可以看出，本發明之減少模封膠體內氣泡之壓縮模封方法與裝置，具有以下優點與功效：
一、可藉由加壓加熱固化模封膠體的步驟順序作為其中之一技術手段，利用將上下模具置於壓力腔內並在填料至預烘烤過程中提供一高於一大氣壓力之氣壓，可排出或減少封裝材料內的氣泡，以提升製程良率、產品可靠度與使用壽命。
二、可藉由加壓加熱固化模封膠體的步驟順序作為其中之一技術手段，利用將上下模具置於壓力腔內並在填料至預烘烤過程中提供一高於一大氣壓力之氣壓，避免晶片與基板間熱膨脹而爆裂問題。
三、可藉由交互式雙裝卸載台與加壓加熱固化模封膠體的步驟順序作為其中之一技術手段，將兩組上下模具同時置於壓力腔內並提供一高於一大氣壓力之氣壓，再藉由交互式雙裝卸載台可使兩組上下模具分別進行不同步驟之動作，但同時達到排出或減少封裝材料內的氣泡之功效。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之一具體實施例，一種減少模封膠體內氣泡之壓縮模封方法與模具舉例說明於第1A至1F圖於各步驟中元件之截面示意圖，詳細說明如下。
首先，如第1A圖所示，於一加壓腔室(可稱為pressure oven或pressure chamber)10內提供一壓縮模模具組20。該壓縮模模具組20係包含一第一上模具21與一配置於該第一上模具21的下方之第一下模具22，該第一下模具22係具有一第一模穴23。故該壓縮模模具組20係置放於該加壓腔室10內。該第一上模具21與該第一下模具22通常為金屬材質。該第一模穴23應視預定封膠區的大小、數量與排列方式、和基板上所要形成的封裝膠體厚度的不同來作對應變化。
接著，如第1B圖所示，裝載一第一基板110於該第一上模具21。該第一基板110的預定封膠區係朝下並對準該第一下模具22之該第一模穴23。該加壓腔室10內的氣壓係可設定為一大氣壓以上(≧760 torr)。該第一基板110係設置有複數個與該第一基板110電性連接之第一晶片111。具體而言，該第一基板110係可為一印刷電路板、一導線架、一電路薄膜或各種晶片載板。通常該第一基板110係為基板條型態，以供大量生產。將該些第一晶片111固定在該第一基板110之上表面，並進行一打線接合製程(wire bonding)或覆晶接合(flip chip bonding)製程使該第一晶片111與該第一基板110電性連接。在本實施例中，該些第一晶片111係利用複數個第一銲線112電性連接至該第一基板110，該些第一銲線112之材質係可為金、銅、鋁或是金屬合金線(metallic alloy wire)。熟悉此技藝者亦可以視需要增加半導體晶片堆疊的數目，或/並將上述銲線接合的方式變更為捲帶自動接合(Tape Automated Bonding,TAB)或是其他形式。
之後，再如第1B圖所示，填入一第一封裝材料131於該第一模穴23內。其中，該第一封裝材料131的主要材質為任何適用於半導體封裝特性要求之材料配方組成，主要成份有熱固化樹脂與無機填充料。該第一封裝材料131在填入時可為粉末狀、顆粒狀(pellet)或是膠膜狀。
之後，如第1C圖所示，加熱該第一下模具22，使該第一封裝材料131熔融，並藉由該加壓腔室10提供一高於一大氣壓力之氣壓，以排出或減少該第一封裝材料131內氣泡，以提升製程良率、產品可靠度與使用壽命。在此所指的「大氣壓力」係為標準大氣壓力。具體而言，於此步驟中，將該加壓腔室10內的氣壓設定為高於一大氣壓力之氣壓，俟該加壓腔室10內的氣壓到達所設定的高於一大氣壓力之氣壓並穩定後，此時該第一封裝材料131內的氣泡因受到較大壓力，其體積會縮小甚或消失，而空隙也會縮小。詳細而言，該加壓腔室10內係可達一預定的固化溫度並維持在一預定之壓力，該加壓腔室10係具有一加壓口11與一排氣口12，將該第一封裝材料131填入於該第一模穴23內後，可一面加壓一面加熱，當該加壓腔室10內持續昇溫時，該第一封裝材料131會熔融而具有流動性，藉由該加壓口11持續提供氣體進入腔內，可同時對該加壓腔室10排氣並維持該正壓係在1.8至8大氣壓力(atm)之間，即在一大氣壓的環境下由該加壓口11更施予導入的氣壓介於1至7 kg/cm2 ，使該加壓腔室10內之高溫氣體為高壓狀態流動，能擠壓出置於該加壓腔室10內之該第一封裝材料131之氣泡(或揮發性溶劑)或使其縮小，並且揮發性溶劑將可由該排氣口12排出，以使該加壓腔室10內具有良好的空氣氣氛。更細部而言，由該加壓口11導入之加壓氣體可為乾燥空氣(dry air)、氮氣(N2)、或惰性氣體(inert gases)等，以使可能尚殘留於該第一封裝材料131內部的氣泡容易更加縮小或排出，而潛在於熔融態第一封裝材料131的溶劑以及在晶片、基板等封裝元件內的水氣也會被排出。依此步驟，該排氣口12之排氣量係應設定為小於該加壓口11之進氣量，以使該加壓腔室10內之壓力保持正壓以持續逼出或縮小該第一封裝材料131內含之氣泡。
最後，如第1C與1D圖所示，保持加熱加壓並下壓該第一上模具21，直到該第一封裝材料131密封該些第一晶片111並接觸至該第一基板110，並使該第一封裝材料131預固化成形為一結合於該第一基板110之模封膠體132(如第1E圖所示)。詳細而言，在該第一封裝材料131預固化過程中，可同時對該加壓腔室10排氣並維持該氣壓在1.8至8大氣壓力(atm)之間，加熱溫度可約在100℃至160℃之間。具體而言，當該第一上模具21移近該第一下模具22且接觸時，呈熔融狀態的該第一封裝材料131會包覆該些第一晶片111，並同時在加熱條件下使該第一封裝材料131以壓縮狀態變成半固化的較穩定狀態。即在加熱加壓的同時，進行預固化成型，可視該第一封裝材料131的特性設定固化參數。之後，再執行後烘烤，使該第一封裝材料131成為一密封性良好、化學安定性高、且絕緣的模封膠體132，以保護該些第一晶片111不受外界污染物的入侵而受到破壞。經由上述提供一高於一大氣壓力之氣壓加壓的作用，有效消除該第一封裝材料131的內部氣泡，故不會在後續的熱循環製程中造成半導體裝置的爆米花效應而使半導體裝置失效。
較佳地，如第1C與1D圖所示，該第一上模具21係可包含一對準於該第一模穴23之外之密封環24，其係具有彈性與耐熱性，用以當下壓該第一上模具21時，阻擋該第一封裝材料131溢膠。
此外，如第1E與1F圖所示，在前述的壓縮模封方法中可另包含之步驟為：於該模封膠體132成形之後，卸載該第一基板110。待完成該模封膠體132預固化製程而成形之後，可分離該第一上模具21與該第一下模具22，取出該第一基板110。經後烘烤之後，可使用旋轉刀具或雷射切割工具對該模封膠體132以及該第一基板110進行切割而製成複數個半導體封裝構造。
特別的，在一變化實施例中，如第2A至2D圖於各步驟中元件之截面示意圖與第3圖之裝置方塊圖所示，上述該壓縮模封方法可另提供一交互式雙裝卸載台30，並且該壓縮模模具組20係可另包含一用以固定一第二基板140之第二上模具41與一配置於該第二上模具41的下方之第二下模具42。該第二下模具42係具有一第二模穴43。該第二上模具41與該第二下模具42係可分別相同於該第一上模具21與該第一下模具22，而可模封相同尺寸、類型之基板。但不受限定地，亦可為不同尺寸、類型之模具，而進行相同之模封製程。在本實施例中，該第二基板140係與該第一基板110係為實質相同之基板，具有相同尺寸與構造。該第二基板140的預定封膠區係朝下並對準該第二下模具42之該第二模穴43。該第二基板140係設置有複數個與該第二基板140電性連接之第二晶片141。該些第二晶片141係利用複數個第二銲線142電性連接至該第二基板140。
如第2A圖所示，該第二上模具41與第二下模具42係亦置放於該加壓腔室10內。在該第一封裝材料131預固化過程中，可經由該交互式雙裝卸載台30裝載該第二基板140於該第二上模具41。在該加壓腔室10提供一高於一大氣壓力之氣壓下而形成一移動式密封空間，該交互式雙裝卸載台30係可旋轉或可移動基板而能進行基板之裝載與卸載步驟，故該第一上模具21與該第二上模具41係可分別進行不同步驟之動作。如第2B圖所示，於卸載該第一基板110時，該第二下模具42可同時預固化一第二封裝材料161。該第二封裝材料161之材質係可相同於該第一封裝材料131。如第3圖所示，該第一封裝材料與該第二封裝材料係可藉由一封裝材料填充裝置50，在不同時間點分別填入該第一模穴23與該第二模穴43。
詳細而言，如第2B圖所示，上述預固化該第二封裝材料161之步驟係可包含以下次步驟：先填入該第二封裝材料161於該第二模穴43內。之後，如第2C圖所示，加熱該第二下模具42，使該第二封裝材料161熔融，並持續藉由該加壓腔室10提供一高於一大氣壓力之氣壓，以排出或減少該第二封裝材料161內氣泡。最後，如第2C與2D圖所示，保持加熱加壓並下壓該第二上模具41，使該第二封裝材料161預固化成形為一結合於該第二基板140之模封膠體162。將兩組上下模具同時置於該壓力腔10內並分別對模封膠體132、162提供一高於一大氣壓力之氣壓，再藉由該交互式雙裝卸載台30可使兩組上下模具分別交替式進行不同步驟之動作，但同時達到排出或減少封裝材料131、161內的氣泡之功效。
如第4圖所示，本發明之方法應用在半導體封裝技術之主要流程方塊圖，半導體封裝製程係主要包含以下步驟：「晶圓研磨」之步驟1、「晶圓切割」之步驟2、「黏晶」之步驟3、「打線電性連接」之步驟4、「模封」之步驟5、「植球」之步驟6以及「封裝切割」之步驟7，其中步驟6係依封裝類型不同可為選擇性執行、替換或省略，但不影響本方法可實施性的步驟。而本發明揭示之減少模封膠體內氣泡之壓縮模封方法係可應用在「模封」之步驟5中，並配合第1A至1F圖詳細說明如后。
首先，執行「晶圓研磨」之步驟1，一晶圓(wafer)係包含有複數個一體未分離的晶片(chip或die)。該晶圓之基礎材質通常是矽、矽鍺化物及砷化鎵等半導體材料。該晶圓係可具有一積體電路形成表面以及一背面。該晶圓在切割步驟之前係先利用一研磨機構研磨該晶圓之背面使其薄化至適當之厚度。
接著，執行「晶圓切割」之步驟2，晶圓經研磨之後可以機械或雷射方式切割分離該晶圓，使其成為複數個晶片111(如第1B圖所示)。
之後，執行「黏晶」之步驟3，於晶片承載件(例如第1B圖中所述之基板110)預定黏著晶片的位置上塗佈膠黏劑，例如環氧樹脂(epoxy)、銀膠(sliver paste)；或預先貼上膠片，例如雙面膠片，然後利用一晶片吸嘴將已分離之晶片111自晶圓上取出，並且放置於該基板110上。
之後，執行「打線電性連接」之步驟4，利用打線機(wire bonder)將細金屬線連接晶片111與基板110。非限定地，該些晶片111除了可以打線電性連接之外，亦可以覆晶接合(flip chip bonding)、引腳接合(lead bond)或是其它已知電性連接方式完成該些晶片111與該基板110之電性互連。
之後，執行「模封」之步驟5，即利用本發明之減少模封膠體內氣泡之壓縮模封方法將上述之封裝材料131形成在該基板110上並密封該些晶片111。特別的，可藉由加壓加熱固化模封膠體的步驟順序作為其中之一技術手段，利用將上模具21與下模具22置於壓力腔10內並在填料至預烘烤過程中提供一高於一大氣壓力之氣壓，可排出或減少封裝材料131內的氣泡，以提升製程良率、產品可靠度與使用壽命。
俟封裝材料131固化後，即可執行「植球」之步驟6，將複數個銲球設置在該基板110之下表面以對外連接。最後，執行「封裝切割」之步驟7，以機械或雷射方式切割分離該封裝材料131固化後之模封膠體132而製成複數個半導體封裝構造。經斷面分析，該模封膠體132內部的氣泡數量與尺寸相較於傳統抽真空之壓縮模封方式可有效縮小。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
1．．．晶圓研磨
2．．．晶圓切割
3．．．黏晶
4．．．打線電性連接
5．．．模封
6．．．植球
7．．．封裝切割
10．．．加壓腔室
11．．．加壓口
12．．．排氣口
20．．．壓縮模模具組
21．．．第一上模具
22．．．第一下模具
23．．．第一模穴
24．．．密封環
30．．．交互式雙裝卸載台
41．．．第二上模具
42．．．第二下模具
43．．．第二模穴
50．．．封裝材料填充裝置
110．．．第一基板
111．．．第一晶片
112．．．第一銲線
131．．．第一封裝材料
132．．．模封膠體
140．．．第二基板
141．．．第二晶片
142．．．第二銲線
161．．．第二封裝材料
162．．．模封膠體
第1A至1F圖：依據本發明之一具體實施例的一種減少模封膠體內氣泡之壓縮模封方法於各步驟中元件之截面示意圖。
第2A至2D圖：依據本發明之一變化實施例的另一種減少模封膠體內氣泡之壓縮模封方法於各步驟中元件之截面示意圖。
第3圖：依據本發明之一變化實施例的減少模封膠體內氣泡之壓縮模封裝置之方塊圖。
第4圖：依據本發明之一具體實施例的半導體封裝技術之主要流程方塊圖。
10．．．加壓腔室
11．．．加壓口
12．．．排氣口
20．．．壓縮模模具組
21．．．第一上模具
22．．．第一下模具
23．．．第一模穴
24．．．密封環
110．．．第一基板
111．．．第一晶片
112．．．第一銲線
131．．．第一封裝材料

Claims (10)

  1. 一種減少模封膠體內氣泡之壓縮模封方法，包含：於一加壓腔室內提供一壓縮模模具組，係包含一第一上模具與一配置於該第一上模具的下方之第一下模具，該第一下模具係具有一第一模穴；裝載一第一基板於該第一上模具，該第一基板係設置有複數個與該第一基板電性連接之第一晶片；填入一第一封裝材料於該第一模穴內；加熱該第一下模具，使該第一封裝材料熔融，並藉由該加壓腔室提供一高於一大氣壓力之氣壓，以排出或減少該第一封裝材料內氣泡；以及保持加熱加壓並下壓該第一上模具，直到該第一封裝材料密封該些第一晶片並接觸至該第一基板，並使該第一封裝材料預固化成形為一結合於該第一基板之模封膠體。
  2. 根據申請專利範圍第1項之減少模封膠體內氣泡之壓縮模封方法，其中在該第一封裝材料預固化過程中，同時對該加壓腔室排氣並維持該氣壓在1.8至8大氣壓力(atm)之間。
  3. 根據申請專利範圍第1項之減少模封膠體內氣泡之壓縮模封方法，其中該第一封裝材料在填入時為粉末狀、顆粒狀或是膠膜狀。
  4. 根據申請專利範圍第1項之減少模封膠體內氣泡之壓縮模封方法，其中該第一上模具係包含一對準於該第一模穴之外之密封環。
  5. 根據申請專利範圍第1、2、3或4項之減少模封膠體內氣泡之壓縮模封方法，另包含之步驟為：於該模封膠體成形之後，卸載該第一基板。
  6. 根據申請專利範圍第5項之減少模封膠體內氣泡之壓縮模封方法，另提供一交互式雙裝卸載台，並且該壓縮模模具組係另包含一用以固定一第二基板之第二上模具與一配置於該第二上模具的下方之第二下模具，該第二下模具係具有一第二模穴，在該第一封裝材料預固化過程中，經由該交互式雙裝卸載台裝載該第二基板於該第二上模具，並於卸載該第一基板時，同時預固化一第二封裝材料。
  7. 根據申請專利範圍第6項之減少模封膠體內氣泡之壓縮模封方法，其中上述預固化該第二封裝材料之步驟係包含以下次步驟：填入該第二封裝材料於該第二模穴內；加熱該第二下模具，使該第二封裝材料熔融，並持續藉由該加壓腔室提供一高於一大氣壓力之氣壓，以排出或減少該第二封裝材料內氣泡；以及保持加熱加壓並下壓該第二上模具，使該第二封裝材料預固化成形為一結合於該第二基板之模封膠體。
  8. 一種減少模封膠體內氣泡之壓縮模封裝置，於一加壓腔室內提供一壓縮模模具組，係包含一用以固定一第一基板之第一上模具與一配置於該第一上模具的下方之第一下模具，該第一下模具係具有一第一模穴，供一第一封裝材料之填入，於該第一封裝材料之預固化成形過程中，藉由該加壓腔室提供一高於一大氣壓力之氣壓。
  9. 根據申請專利範圍第8項之減少模封膠體內氣泡之壓縮模封裝置，其中該加壓腔室係為可排氣式並維持該氣壓在1.8至8大氣壓力(atm)之間。
  10. 根據申請專利範圍第8或9項之減少模封膠體內氣泡之壓縮模封裝置，另包含一交互式雙裝卸載台，並且該壓縮模模具組係另包含一用以固定一第二基板之第二上模具與一配置於該第二上模具的下方之第二下模具，該第二下模具係具有一第二模穴，在該第一封裝材料預固化過程中，經由該交互式雙裝卸載台裝載該第二基板於該第二上模具，使在卸載該第一基板時，可同時預固化該第二封裝材料。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013093504A (ja) * 2011-10-27 2013-05-16 Toshiba Corp 半導体装置の製造方法および冶具
US20140162407A1 (en) * 2012-12-10 2014-06-12 Curtis Michael Zwenger Method And System For Semiconductor Packaging
US9905491B1 (en) 2013-09-27 2018-02-27 STATS ChipPAC Pte. Ltd. Interposer substrate designs for semiconductor packages
TWI548005B (zh) * 2014-01-24 2016-09-01 環旭電子股份有限公司 選擇性電子封裝模組的製造方法
JP6525835B2 (ja) * 2015-09-24 2019-06-05 Ｔｏｗａ株式会社 電子部品の製造方法
TW201714227A (zh) * 2015-10-12 2017-04-16 Yu-Mian Zhuang 電子封裝結構之處理方法
US10056363B2 (en) * 2015-11-10 2018-08-21 Marvell World Trade Ltd. Methods and systems to improve yield in multiple chips integration processes
US10147617B2 (en) * 2016-01-21 2018-12-04 Yield Engineering Systems, Inc. Method for the rapid processing of polymer layers in support of imidization processes and fan out wafer level packaging including efficient drying of precursor layers
JP6499105B2 (ja) 2016-03-11 2019-04-10 東芝メモリ株式会社 金型
US10797025B2 (en) * 2016-05-17 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced INFO POP and method of forming thereof
DE102017215797B4 (de) * 2017-09-07 2023-09-21 Infineon Technologies Ag Verfahren zur Herstellung von gehäusten Halbleitervorrichtungen
CN109534281B (zh) * 2018-10-19 2021-06-18 潍坊歌尔微电子有限公司 一种注胶件的气泡去除方法和气泡去除装置
KR102208069B1 (ko) * 2019-01-29 2021-01-27 주식회사 프로텍 질소 분위기 레이저 본딩 장치
JP2020129608A (ja) * 2019-02-08 2020-08-27 セイコーエプソン株式会社 電子デバイスの製造方法
US11587809B2 (en) * 2020-09-30 2023-02-21 Advanced Semiconductor Engineering, Inc. Wafer supporting mechanism and method for wafer dicing
TWI817496B (zh) * 2022-05-11 2023-10-01 華東科技股份有限公司 一種具絕緣板之整合封裝
CN115586048A (zh) * 2022-08-31 2023-01-10 南京屹立芯创半导体科技有限公司 检测试片及其制备方法
CN116741658B (zh) * 2022-12-26 2024-04-30 成都高投芯未半导体有限公司 一种预固化系统及方法
CN116598214B (zh) * 2023-05-13 2024-03-19 江苏爱矽半导体科技有限公司 一种功率半导体器件封装结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010003385A1 (en) * 1997-01-13 2001-06-14 Hiroshi Ise Process of packaging semiconductor chip in synthetic resin produced from pressurized granular synthetic resin and molding die used therein
US20020134569A1 (en) * 1997-06-27 2002-09-26 International Business Machines Corporation Method of injection molded flip chip encapsulation
US20040099943A1 (en) * 2002-11-26 2004-05-27 Fujitsu Limited Substrate sheet material for a semiconductor device and a manufacturing method thereof, a molding method using a substrate sheet material, a manufacturing method of semiconductor devices
US20070278692A1 (en) * 2006-06-01 2007-12-06 Powertech Technology Inc. Structure of semiconductor substrate and molding method
US20090121375A1 (en) * 2005-08-25 2009-05-14 Ube Machinery Corporation, Ltd. Method for multilayer molding of thermoplastic resins and multilayer molding apparatus

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3749601A (en) * 1971-04-01 1973-07-31 Hughes Aircraft Co Encapsulated packaged electronic assembly
US5766987A (en) * 1995-09-22 1998-06-16 Tessera, Inc. Microelectronic encapsulation methods and equipment
US5933713A (en) * 1998-04-06 1999-08-03 Micron Technology, Inc. Method of forming overmolded chip scale package and resulting product
EP1201623B1 (en) * 2000-10-27 2016-08-31 Kabushiki Kaisha Toshiba Silicon nitride ceramic substrate and silicon nitride ceramic circuit board using the substrate
EP1282162A3 (en) * 2001-08-03 2005-02-02 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor-mounting body and apparatus for fabricating semiconductor-mounting body
JP2003077939A (ja) * 2001-09-05 2003-03-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20030203063A1 (en) * 2002-04-30 2003-10-30 Kazuaki Ano Air release molding system
US6989122B1 (en) * 2002-10-17 2006-01-24 National Semiconductor Corporation Techniques for manufacturing flash-free contacts on a semiconductor package
US7482193B2 (en) * 2004-12-20 2009-01-27 Honeywell International Inc. Injection-molded package for MEMS inertial sensor
EP1843971B1 (en) * 2005-02-04 2016-04-13 Imec Method for encapsulating a device in a microcavtiy
US7295375B2 (en) * 2005-08-02 2007-11-13 International Business Machines Corporation Injection molded microlenses for optical interconnects
US7833456B2 (en) * 2007-02-23 2010-11-16 Micron Technology, Inc. Systems and methods for compressing an encapsulant adjacent a semiconductor workpiece
US8540506B2 (en) * 2010-08-16 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor molding chamber

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010003385A1 (en) * 1997-01-13 2001-06-14 Hiroshi Ise Process of packaging semiconductor chip in synthetic resin produced from pressurized granular synthetic resin and molding die used therein
US20020134569A1 (en) * 1997-06-27 2002-09-26 International Business Machines Corporation Method of injection molded flip chip encapsulation
US20040099943A1 (en) * 2002-11-26 2004-05-27 Fujitsu Limited Substrate sheet material for a semiconductor device and a manufacturing method thereof, a molding method using a substrate sheet material, a manufacturing method of semiconductor devices
US20090121375A1 (en) * 2005-08-25 2009-05-14 Ube Machinery Corporation, Ltd. Method for multilayer molding of thermoplastic resins and multilayer molding apparatus
US20070278692A1 (en) * 2006-06-01 2007-12-06 Powertech Technology Inc. Structure of semiconductor substrate and molding method

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