TWI406376B - 晶片封裝構造 - Google Patents
晶片封裝構造 Download PDFInfo
- Publication number
- TWI406376B TWI406376B TW099119586A TW99119586A TWI406376B TW I406376 B TWI406376 B TW I406376B TW 099119586 A TW099119586 A TW 099119586A TW 99119586 A TW99119586 A TW 99119586A TW I406376 B TWI406376 B TW I406376B
- Authority
- TW
- Taiwan
- Prior art keywords
- wafer
- adhesive layer
- bumps
- wires
- dielectric adhesive
- Prior art date
Links
Classifications
-
- H10W70/611—
-
- H10W70/688—
-
- H10W90/00—
-
- H10W40/70—
-
- H10W72/01225—
-
- H10W72/01235—
-
- H10W72/252—
-
- H10W72/29—
-
- H10W72/536—
-
- H10W72/5363—
-
- H10W72/5522—
-
- H10W72/5525—
-
- H10W72/59—
-
- H10W72/865—
-
- H10W72/877—
-
- H10W72/884—
-
- H10W72/9445—
-
- H10W72/952—
-
- H10W74/00—
-
- H10W74/114—
-
- H10W90/22—
-
- H10W90/24—
-
- H10W90/724—
-
- H10W90/732—
-
- H10W90/754—
Landscapes
- Wire Bonding (AREA)
Description
本發明係有關於半導體裝置及其黏晶機構,特別係有關於一種使用特殊黏晶膠帶以省略銲線之晶片封裝構造。
在現行的半導體封裝製程中,晶片須利用固態黏晶膠帶或液態黏晶材料將晶片之背面固定在基板上,後續再進行打線(wire-bonding)連接晶片與基板以完成訊號之連結。習知使用銲線之半導體封裝構造中,晶片係以主動面朝上的方式而配置於基板上,晶片之銲墊係藉由打線形成之銲線而電性連接於基板之接指,以構成一積體電路晶片封裝結構。當密封晶片之封膠體越來越薄或者是晶片堆疊越來越多之結構中,便會產生各種打線缺點,例如銲線彎折處容易產生斷裂、銲線弧高無法有限降低、沖線…等等。此外,以打線形成之銲線僅具有電性連接作用,又用以密封晶片之封膠體不具有良好導熱性,無法幫助晶片熱量快速散發至基板,在多晶片堆疊結構中上層晶片的導熱不良現象尤為明顯。
有鑒於此,本發明之主要目的係在於提供一種晶片封裝構造,可避免習知打線銲線運用於晶片封裝構造的打線缺點並增進由晶片至基板之導熱性。
本發明之次一目的係在於提供一種晶片封裝構造,無須使用打線銲線且為無線弧結構,並能節省金線成本。
本發明之再一目的係在於提供一種晶片封裝構造,可降低整體封裝構造之厚度,有利於半導體晶片封裝構造之尺寸縮小,更可適用於多晶片堆疊之薄形封裝結構。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種晶片封裝構造,包含一第一晶片、複數個第一凸塊以及一黏晶膠帶。該第一晶片係具有一第一主動面與一相對之第一背面,該第一主動面係設有複數個第一銲墊。該些第一凸塊係接合於該些第一銲墊上。該黏晶膠帶係壓貼於該第一晶片之該第一主動面,該黏晶膠帶係由一導線核心層、一第一介電黏著層與一第二介電黏著層所組成,該導線核心層係介於該第一介電黏著層與該第二介電黏著層之間並包含有複數個以介電材料間隔之導線。其中,該第一介電黏著層係黏著該第一主動面,該些第一凸塊係刺穿該第一介電黏著層並接合至對應之該些導線。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述的晶片封裝構造中,該些導線係可為平行線排列,該些導線之延伸方向係與該些第一銲墊之排列方向為垂直。
在前述的晶片封裝構造中,該些第一凸塊係可為打線形成之結線凸塊(stud bump)而具有一突起之線截斷端,以嵌陷至該些導線。
在前述的晶片封裝構造中,可另包含有一封膠體,係密封該第一晶片與該黏晶膠帶。
在前述的晶片封裝構造中,可另包含一基板以及複數個基板凸塊,該些基板凸塊係設置於該基板上之複數個接指,並且該第一晶片係設置於該基板上,該黏晶膠帶係由該第一晶片延伸而出並進一步壓貼至該基板,以使該第一介電黏著層黏著至該基板,並且該些基板凸塊係刺穿該第一介電黏著層並接合至對應之該些導線。
在前述的晶片封裝構造中,可另包含一第二晶片以及複數個第二凸塊。該第二晶片係具有一第二主動面與一相對之第二背面,該第二主動面係設有複數個第二銲墊。該些第二凸塊係接合於該些第二銲墊上。其中,該第二晶片與該第一晶片係面對面相互堆疊,該第二介電黏著層係黏著該第二主動面,該些第二凸塊係刺穿該第二介電黏著層並接合至對應之該些導線。
在前述的晶片封裝構造中,可另包含一第二晶片以及複數個第二凸塊。該第二晶片係具有一第二主動面與一相對之第二背面,該第二主動面係設有複數個第二銲墊。該些第二凸塊係接合於該些第二銲墊上。其中,該第二晶片與該第一晶片係階梯狀堆疊,該黏晶膠帶係延伸超過該第一晶片之該第一主動面,該第一介電黏著層更黏著該第二主動面,該些第二凸塊係刺穿該第一介電黏著層並接合至對應之該些導線。
在前述的晶片封裝構造中,該黏晶膠帶係可不延伸超過該第一晶片之該第一主動面。
在前述的晶片封裝構造中,可另包含:一基板、一第二晶片以及複數個銲線。該基板係具有複數個接指。該第二晶片係具有一第二主動面與一相對之第二背面,該第二主動面係設有複數個第二銲墊,該第二晶片之第二背面係設置於該基板上。該些銲線係連接該些第二銲墊與該些接指,該些銲線之凸塊端係接合於該些第二銲墊上。其中,該第二晶片與該第一晶片係面對面堆疊,該第二介電黏著層係黏著該第二主動面,該些銲線之凸塊端係刺穿該第二介電黏著層並接合至對應之該些導線。
在前述的晶片封裝構造中,該些第一銲墊之排列間距係可等於該些導線之間距或者可為該些導線之間距整數倍比。
在前述的晶片封裝構造中,該第一介電黏著層與該第二介電黏著層係可包含多階段固化樹脂,並且該第一介電黏著層之玻璃轉移溫度係較高於該第二介電黏著層之玻璃轉移溫度。
由以上技術方案可以看出,本發明之晶片封裝構造,具有以下優點與功效:
一、可藉由黏晶膠帶同時具備固定晶片與訊號傳遞的功能作為其中之一技術手段,可避免習知打線銲線運用於晶片封裝構造的打線缺點並增進由晶片至基板之導熱性。
二、可藉由黏晶膠帶同時具備固定晶片與訊號傳遞的功能作為其中之一技術手段,無須使用打線銲線且為無線弧結構,並能節省金線成本。
三、可藉由黏晶膠帶同時具備固定晶片與訊號傳遞的功能作為其中之一技術手段,可降低整體封裝構造之厚度,有利於半導體晶片封裝構造之尺寸縮小,更可適用於多晶片堆疊之薄形封裝結構。
以下將配合所附圖示詳細說明本發明之實施例,然應注意的是,該些圖示均為簡化之示意圖,僅以示意方法來說明本發明之基本架構或實施方法,故僅顯示與本案有關之元件與組合關係,圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製,某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理,以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計,詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例,一種晶片封裝構造舉例說明於第1圖之截面示意圖與第2圖在封膠體形成之前之元件分解立體圖。該晶片封裝構造100包含一第一晶片110、複數個第一凸塊120以及一黏晶膠帶130。
該第一晶片110係具有一第一主動面111與一相對之第一背面112。該第一主動面111係設有複數個第一銲墊113。該第一晶片110之材質係可為矽、砷化鎵或其它半導體材質。該第一晶片110的積體電路(例如記憶體元件)係形成於該第一主動面111,該些第一銲墊113係為連接積體電路之對外端點,通常該些第一銲墊113係為鋁或銅材質之銲墊。該些第一銲墊113係可設置於該第一晶片110之該第一主動面111之單一側邊或是中央位置。在本實施例中,如第1圖所示,該些第一銲墊113係設置於該第一主動面111之單一側邊,例如常見的快閃記憶體晶片。該第一晶片110係可設置於基板上或是另一晶片上。在本實施例中,是以該第一主動面111朝下方式設置在一基板150上。
該些第一凸塊120係接合於該些第一銲墊113上。該些第一凸塊120係可為柱狀導電凸塊。例如,該些第一凸塊120係可為銅柱(copper pillar),使其係具有耐高溫與不變形的特性,藉以發揮黏晶溫度時穿過介電黏著層之作用,而銅柱可由電鍍方式形成。
再如第1圖所示,該黏晶膠帶130係壓貼於該第一晶片110之該第一主動面111,並應與該些第一凸塊120建立電性連接與導熱之關係。具體而言,如第3A與3B圖所示,該黏晶膠帶130係由一導線核心層131、一第一介電黏著層132與一第二介電黏著層133所組成。該導線核心層131係介於該第一介電黏著層132與該第二介電黏著層133之間並包含有複數個以介電材料134間隔之導線135。該些導線135係等間距配置且相互電性隔離,故該導線核心層131不是整層的導電層,亦不是異方性導電層。其中,如第1圖所示,該第一介電黏著層132係黏著該第一主動面111,該些第一凸塊120係刺穿該第一介電黏著層132並接合至對應之該些導線135,而形成電性連接,但可不穿過該些導線135。該些導線135之間距應不小於該些導線135之寬度並且不大於該些第一凸塊120(或該些第一銲墊113)之間距,並且在數量上該些導線135係較多於該些第一凸塊120,以發揮電性連接該第一晶片110以及有效傳導出第一晶片110內部熱量之作用。該些導線135之厚度可相同於或略小於任一之該第一介電黏著層132與該第二介電黏著層133之厚度。該些導線135之厚度、該第一介電黏著層132與該第二介電黏著層133之厚度可約在8至50微米。如第4圖所示,該黏晶膠帶130係可捲收為一捆,以利收藏。
具體而言,該第一介電黏著層132與該第二介電黏著層133之材質係可為相同,都可為聚亞醯胺層(polyimide layer),具有電性絕緣與黏著之特性。該第一介電黏著層132與該第二介電黏著層133係位於該導線核心層131之上下表面,可為熱固化(thermosetting)或是熱塑性(thermoplastic)特性,其材質可為環氧物、B階膠體或有機樹脂類黏著材料。較佳地,該第一介電黏著層132與該第二介電黏著層133係可包含多階段固化樹脂,並且該第一介電黏著層132之玻璃轉移溫度(Tg)係較高於該第二介電黏著層133之玻璃轉移溫度(Tg)。在黏附至該第一晶片110時,該第一介電黏著層132可因溫度升高高過其玻璃轉移溫度而變柔軟且具有流動性,以使該些第一凸塊120可輕易的刺穿該第一介電黏著層132並接合至對應之該些導線135,而完成訊號連結;當以該第二介電黏著層133黏貼其它元件時,該第一介電黏著層132則變得比較不具有流動性,以發揮穩固該些第一凸塊120的結合力。詳細而言,該些導線135係為導電金屬,可利用電鍍形成,其材質可包含銅、鐵或鋁。進一步來說,如第2圖所示,該些導線135係可為平行線排列,該些導線135之延伸方向係與該些第一銲墊113之排列方向為垂直,每一第一銲墊113係可電性連接至其中至少一個導線135,該些導線135並不需要因應晶片尺寸不同進行設計,只需要使該些第一銲墊113之排列間距(pitch)等於該些導線135之間距或者為該些導線135之間距整數倍比即可。例如,當該些第一銲墊之排列間距為20微米時,該導線核心層之導線之間距可為20微米或是10微米。
較佳地,該些第一凸塊120係為打線形成之結線凸塊而具有一突起之線截斷端121,以嵌陷至該些導線135。藉此進一步確保該些第一凸塊120電性連接該些第一銲墊113與對應接合之導線135。該些第一凸塊120的形成可利用習知銲嘴之線夾(clamper),藉由高壓電(約4000伏特)等放電方式,在銲線前端以燒球技術形成結線凸塊再截斷之。
請再參閱第1與2圖,在本實施例中,該晶片封裝構造100可另包含一基板150以及複數個基板凸塊152。該基板150係可為一具有多層線路之電路板,例如印刷電路板、陶瓷線路板、電路薄膜或預模導線架(pre-mold leadframe),以作為晶片載體並具有電性傳遞之線路。該基板150係可具有一上表面151與一相對之下表面。該上表面151係具有複數個接指153。該些基板凸塊152係設置於該些接指153上。在本實施例中,該些基板凸塊152係可由複數個結線凸塊堆疊而成,以具有較高之高度。該第一晶片110係可利用習知之黏晶材料之黏貼而設置於該基板150上,該黏晶膠帶130係由該第一晶片110延伸而出並進一步壓貼至該基板150,以使該第一介電黏著層132黏著至該基板150,並且該些基板凸塊152係刺穿該第一介電黏著層132並接合至對應之該些導線135,故該第一晶片110可藉由該導線核心層131之同層導線135電性連接至該基板150,無須使用打線形成之銲線而為無線弧結構,有效防止銲線斷裂、銲弧外露、沖線等打線缺點,並能節省金線成本,更可增進由該第一晶片110至該基板150之導熱性。此外,該晶片封裝構造100更可運用於多晶片堆疊之薄形封裝結構。
在本實施例中,如第1圖所示,該晶片封裝構造100可另包含一第二晶片160以及複數個第二凸塊170。該第二晶片160係藉由該黏晶膠帶130之黏貼而設置於該第一晶片110上。該第二晶片160係具有一第二主動面161與一相對之第二背面162,該第二主動面161係設有複數個第二銲墊163。該第二晶片160係可實質相同於該第一晶片110,而具有相同之晶片尺寸與構造。該些第二凸塊170係接合於該些第二銲墊163上。此外,在本實施例中,該第二晶片160與該第一晶片110係面對面相互堆疊,利用該黏晶膠帶130填滿在該第一晶片110之該第一主動面111與該第二晶片160之該第二主動面161之間之間隙。詳細來說,如第2圖所示,以該第二晶片160之主動面161向下的方式黏著於該黏晶膠帶130之該第二介電黏著層133,可將該第二晶片160對準於該第一晶片110,該些第二凸塊170僅需要接合至該些導線135即可,不需要對準該些第一凸塊120。
具體而言,如第1圖所示,該第二介電黏著層133係黏著該第二主動面161,該些第二凸塊170係刺穿該第二介電黏著層133並接合至對應之該些導線135。在本實施例中,該些第二凸塊170係可相同於該些第一凸塊120而為打線形成之結線凸塊,並具有一突起之線截斷端171,可嵌陷至該些導線135內,該第一晶片110與該第二晶片160係藉由該些導線135而形成電性連接關係。
因此,利用本發明之黏晶膠帶130,下上層之第一介電黏著層132與第二介電黏著層133可用來固定與黏著該第一晶片110與該第二晶片160,而位於中間之該導線核心層131之導線135可用來完成訊號連接,使該黏晶膠帶130同時具備固定晶片與訊號傳遞的功能。
請再參閱第1圖所示,該晶片封裝構造100可另包含有一封膠體140,該封膠體140係密封該第一晶片110與該黏晶膠帶130,在本實施例中,進一步密封該第二晶片160,以提供適當的封裝保護以防止電性短路與塵埃污染。在本實施例中,該封膠體140係為一環氧模封化合物(Epoxy Molding Compound,EMC),以轉移成形方式(transfer molding)形成於該基板150之該上表面151。
依據本發明之第二具體實施例,另一種晶片封裝構造說明於第5圖之截面示意圖。該晶片封裝構造200包含一第一晶片110、複數個第一凸塊120以及一黏晶膠帶130。其中與第一實施例相同的主要元件將以相同符號標示,且亦具有上述之相同作用,在此不再予以贅述。
在本實施例中,該黏晶膠帶130係可不延伸超過該第一晶片110之該第一主動面111,在晶圓等級時即能使該黏晶膠帶130壓貼至該第一晶片110。此外,該晶片封裝構造200可另包含有一基板150、一第二晶片160以及複數個銲線280。該第二晶片160之第二背面162係設置於該基板150上。該些銲線280係連接該第二晶片160之第二銲墊163與該基板150之接指153,該些銲線280之凸塊端281係可接合於該些第二銲墊163上,而該第二晶片160與該第一晶片110係面對面堆疊,該第二介電黏著層133係黏著該第二主動面161,該些銲線280之凸塊端281係刺穿該第二介電黏著層133並接合至對應之該些導線135。
具體而言,如第6圖所示,該些銲線280係可利用打線製程所形成,其材質可為金。該些銲線280之兩端打線接合點的形成方式係可採用超音波接合、熱壓接合或熱超音波接合等方式,以電性連接該第二晶片160與該基板150。在本實施例中,該些銲線280之凸塊端281(Ball Bond,一般稱作第一銲點)係形成在該些第二銲墊163上。該些銲線280之尾端係形成在該些接指153上。在堆疊晶片時,該黏晶膠帶130係可預先貼在該第一晶片110之該第一主動面111上,使該些第一凸塊120與該些導線135電性導通後,再將該第一晶片110以主動面111向下的方式黏著於該第二晶片160之主動面上,在一適當之溫度下可採用超音波接合、熱壓接合或兩者組合之方式使該些銲線280之凸塊端281刺穿該第二介電黏著層133並接合至對應之該些導線135而使該第一晶片110電性連接至該第二晶片160以及該基板150。因此,可以節省打線銲線之數量與刺穿凸塊之數量,並增進該第一晶片110與該第二晶片160之間導熱性並填滿該第一晶片110與該第二晶片160之間的間隙。此外,不會有超過上層晶片之打線弧高,適用於薄型多晶片堆疊封裝結構。
依據本發明之第三具體實施例,另一種晶片封裝構造說明於第7圖之截面示意圖以及第8圖在封膠體形成之前之元件分解立體圖。該晶片封裝構造300主要包含一第一晶片110、複數個第一凸塊120以及一黏晶膠帶130,主要元件大體與第一具體實施例相同,相同圖號的元件不再詳細贅述,其目的在於說明本發明能適用於多種薄型封裝產品或是堆疊更多晶片。在本實施例中,該第一晶片110係設置於一基板150上,複數個基板凸塊152係設置於該基板150上之複數個接指153,該黏晶膠帶130係由該第一晶片110延伸而出並進一步壓貼至該基板150,以使該第一介電黏著層132黏著至該基板150,並且該些基板凸塊152係刺穿該第一介電黏著層132並接合至對應之該些導線135。
在本實施例中,該晶片封裝構造300另包含一第二晶片160以及複數個第二凸塊170,該第二晶片160與該第一晶片110係為階梯狀堆疊。該第二晶片160之第二背面162係堆疊在該第一晶片110之第一主動面111上,但不完全覆蓋該第一主動面111,以顯露出該些第一凸塊120。在不同變化實施例中,該第二晶片160之上方係可往上堆疊更多晶片,以達到記憶體容量或是功能的擴充。
該黏晶膠帶130係延伸超過該第一晶片110之該第一主動面111,該第一介電黏著層132更黏著該第二主動面161,該些第二凸塊170係刺穿該第一介電黏著層132並接合至對應之該些導線135。該些導線135係由該些第二凸塊170水平面延伸一區段後再往下連接至對應之第一凸塊120。之後,該些導線135係由該些第一凸塊120水平面延伸一區段後再往下連接至對應之基板凸塊152,故不具有弧高,故可降低整體封裝構造之厚度,有利於該晶片封裝構造300之尺寸縮小,更可適用於多晶片堆疊。
如第8圖所示,在多晶片堆疊時,該第一晶片110與該第二晶片160係以主動面朝上的方式,在一適當之溫度下可採用熱壓接合方式將該黏晶膠帶130黏貼至該第一晶片110與該第二晶片160之主動面,同時,該些該些第一凸塊120、該些第二凸塊170與該些基板凸塊152皆刺穿該第一介電黏著層132並接合至對應之該些導線135,而使該第一晶片110、該第二晶片160電性連接至該基板150。該些導線135可取代習知之打線銲線,解決習知打線銲線運用於超薄型封裝構造的打線缺點,例如銲線彎折處容易產生斷裂、銲線弧高無法有限降低、沖線、金線成本高…等打線接合銲線造成的問題。
以上所述,僅是本發明的較佳實施例而已,並非對本發明作任何形式上的限制,雖然本發明已以較佳實施例揭露如上,然而並非用以限定本發明,任何熟悉本項技術者,在不脫離本發明之技術範圍內,所作的任何簡單修改、等效性變化與修飾,均仍屬於本發明的技術範圍內。
100...晶片封裝構造
110...第一晶片
111...第一主動面
112...第一背面
113...第一銲墊
120...第一凸塊
121...線截斷端
130...黏晶膠帶
131...導線核心層
132...第一介電黏著層
133...第二介電黏著層
134...介電材料
135...導線
140...封膠體
150...基板
151...上表面
152...基板凸塊
153...接指
160...第二晶片
161...第二主動面
162...第二背面
163...第二銲墊
170...第二凸塊
171...線截斷端
200...晶片封裝構造
280...銲線
281...凸塊端
300...晶片封裝構造
第1圖:依據本發明之第一具體實施例的一種晶片封裝構造之截面示意圖。
第2圖:依據本發明之第一具體實施例的晶片封裝構造在封膠體形成之前之元件分解立體圖。
第3A與3B圖:依據本發明之第一具體實施例的晶片封裝構造中所使用之黏晶膠帶之橫切截面示意圖與縱切截面示意圖。
第4圖:依據本發明之第一具體實施例的晶片封裝構造中所使用之黏晶膠帶捲收成捆之立體示意圖。
第5圖:依據本發明之第二具體實施例的另一種晶片封裝構造之截面示意圖。
第6圖:依據本發明之第二具體實施例的晶片封裝構造中繪示第一晶片以黏晶膠帶接合至第二晶片之截面示意圖。
第7圖:依據本發明之第三具體實施例的另一種晶片封裝構造之局部截面示意圖。
第8圖:依據本發明之第三具體實施例的晶片封裝構造在封膠體形成之前之元件分解立體圖。
100...晶片封裝構造
110...第一晶片
111...第一主動面
112...第一背面
113...第一銲墊
120...第一凸塊
121...線截斷端
130...黏晶膠帶
131...導線核心層
132...第一介電黏著層
133...第二介電黏著層
135...導線
140...封膠體
150...基板
151...上表面
152...基板凸塊
153...接指
160...第二晶片
161...第二主動面
162...第二背面
163...第二銲墊
170...第二凸塊
171...線截斷端
Claims (11)
- 一種晶片封裝構造,包含:一第一晶片,係具有一第一主動面與一相對之第一背面,該第一主動面係設有複數個第一銲墊;複數個第一凸塊,係接合於該些第一銲墊上;以及一黏晶膠帶,係壓貼於該第一晶片之該第一主動面,該黏晶膠帶係由一導線核心層、一第一介電黏著層與一第二介電黏著層所組成,該導線核心層係介於該第一介電黏著層與該第二介電黏著層之間並包含有複數個以介電材料間隔之導線;其中,該第一介電黏著層係黏著該第一主動面,該些第一凸塊係刺穿該第一介電黏著層並接合至對應之該些導線。
- 根據申請專利範圍第1項之晶片封裝構造,其中該些導線係為平行線排列,該些導線之延伸方向係與該些第一銲墊之排列方向為垂直。
- 根據申請專利範圍第1項之晶片封裝構造,其中該些第一凸塊係為打線形成之結線凸塊而具有一突起之線截斷端,以嵌陷至該些導線。
- 根據申請專利範圍第1項之晶片封裝構造,另包含有一封膠體,係密封該第一晶片與該黏晶膠帶。
- 根據申請專利範圍第1、2、3或4項之晶片封裝構造,另包含一基板以及複數個基板凸塊,該些基板凸塊係設置於該基板上之複數個接指,並且該第一晶片係設置於該基板上,該黏晶膠帶係由該第一晶片延伸而出並進一步壓貼至該基板,以使該第一介電黏著層黏著至該基板,並且該些基板凸塊係刺穿該第一介電黏著層並接合至對應之該些導線。
- 根據申請專利範圍第5項之晶片封裝構造,另包含:一第二晶片,係具有一第二主動面與一相對之第二背面,該第二主動面係設有複數個第二銲墊;以及複數個第二凸塊,係接合於該些第二銲墊上;其中,該第二晶片與該第一晶片係面對面相互堆疊,該第二介電黏著層係黏著該第二主動面,該些第二凸塊係刺穿該第二介電黏著層並接合至對應之該些導線。
- 根據申請專利範圍第5項之晶片封裝構造,另包含:一第二晶片,係具有一第二主動面與一相對之第二背面,該第二主動面係設有複數個第二銲墊;以及複數個第二凸塊,係接合於該些第二銲墊上;其中,該第二晶片與該第一晶片係階梯狀堆疊,該黏晶膠帶係延伸超過該第一晶片之該第一主動面,該第一介電黏著層更黏著該第二主動面,該些第二凸塊係刺穿該第一介電黏著層並接合至對應之該些導線。
- 根據申請專利範圍第1、2、3或4項之晶片封裝構造,其中該黏晶膠帶係不延伸超過該第一晶片之該第一主動面。
- 根據申請專利範圍第8項之晶片封裝構造,另包含:一基板,係具有複數個接指;一第二晶片,係具有一第二主動面與一相對之第二背面,該第二主動面係設有複數個第二銲墊,該第二晶片之第二背面係設置於該基板上;以及複數個銲線,係連接該些第二銲墊與該些接指,該些銲線之凸塊端係接合於該些第二銲墊上;其中,該第二晶片與該第一晶片係面對面堆疊,該第二介電黏著層係黏著該第二主動面,該些銲線之凸塊端係刺穿該第二介電黏著層並接合至對應之該些導線。
- 根據申請專利範圍第1、2、3或4項之晶片封裝構造,其中該些第一銲墊之排列間距係等於該些導線之間距或者為該些導線之間距整數倍比。
- 根據申請專利範圍第1、2、3或4項之晶片封裝構造,其中該第一介電黏著層與該第二介電黏著層係包含多階段固化樹脂,並且該第一介電黏著層之玻璃轉移溫度係較高於該第二介電黏著層之玻璃轉移溫度。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW099119586A TWI406376B (zh) | 2010-06-15 | 2010-06-15 | 晶片封裝構造 |
| US12/831,578 US20110304041A1 (en) | 2010-06-15 | 2010-07-07 | Electrically connecting routes of semiconductor chip package consolidated in die-attachment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW099119586A TWI406376B (zh) | 2010-06-15 | 2010-06-15 | 晶片封裝構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201145481A TW201145481A (en) | 2011-12-16 |
| TWI406376B true TWI406376B (zh) | 2013-08-21 |
Family
ID=45095578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW099119586A TWI406376B (zh) | 2010-06-15 | 2010-06-15 | 晶片封裝構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20110304041A1 (zh) |
| TW (1) | TWI406376B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8525338B2 (en) * | 2011-06-07 | 2013-09-03 | Tessera, Inc. | Chip with sintered connections to package |
| US9622350B2 (en) | 2013-09-28 | 2017-04-11 | Intel Corporation | Method of forming a circuit board |
| CN104409452B (zh) * | 2014-12-23 | 2018-02-27 | 通富微电子股份有限公司 | 一种半导体叠层封装结构 |
| US20180175005A1 (en) * | 2016-12-21 | 2018-06-21 | Intel Corporation | Thermal dissipation using anisotropic conductive material |
| US11302671B2 (en) * | 2017-09-29 | 2022-04-12 | Intel Corporation | Power enhanced stacked chip scale package solution with integrated die attach film |
| JP2020053655A (ja) * | 2018-09-28 | 2020-04-02 | キオクシア株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP7224984B2 (ja) * | 2019-03-19 | 2023-02-20 | 日東電工株式会社 | 封止用シート |
| US11062994B2 (en) | 2019-07-15 | 2021-07-13 | Advanced Semiconducor Engineering, Inc. | Semiconductor device package and method of manufacturing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW501242B (en) * | 2000-09-15 | 2002-09-01 | Hitachi Ltd | Semiconductor package and flip chip bonding method of semiconductor package |
| US6664616B2 (en) * | 1996-11-21 | 2003-12-16 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
| US7265449B2 (en) * | 2004-08-23 | 2007-09-04 | Samsung Electronics Co., Ltd. | Tape circuit substrate, semiconductor chip package including the same, and liquid crystal display device including the semiconductor chip package |
| US7714424B2 (en) * | 2004-12-03 | 2010-05-11 | Elpida Memory, Inc. | Stacked-type semiconductor package |
Family Cites Families (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719436A (en) * | 1995-03-13 | 1998-02-17 | Intel Corporation | Package housing multiple semiconductor dies |
| US20040061220A1 (en) * | 1996-03-22 | 2004-04-01 | Chuichi Miyazaki | Semiconductor device and manufacturing method thereof |
| US6225688B1 (en) * | 1997-12-11 | 2001-05-01 | Tessera, Inc. | Stacked microelectronic assembly and method therefor |
| KR100499306B1 (ko) * | 1997-01-23 | 2005-11-22 | 세이코 엡슨 가부시키가이샤 | 반도체장치및그제조방법 |
| US6208521B1 (en) * | 1997-05-19 | 2001-03-27 | Nitto Denko Corporation | Film carrier and laminate type mounting structure using same |
| JP3639088B2 (ja) * | 1997-06-06 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体装置及び配線テープ |
| US6075710A (en) * | 1998-02-11 | 2000-06-13 | Express Packaging Systems, Inc. | Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips |
| JP3226889B2 (ja) * | 1998-05-06 | 2001-11-05 | シンワ プロダクト カンパニー・リミテッド | 導電性粘着テープ |
| US6300679B1 (en) * | 1998-06-01 | 2001-10-09 | Semiconductor Components Industries, Llc | Flexible substrate for packaging a semiconductor component |
| JP3186700B2 (ja) * | 1998-06-24 | 2001-07-11 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3767246B2 (ja) * | 1999-05-26 | 2006-04-19 | 富士通株式会社 | 複合モジュール及びプリント回路基板ユニット |
| KR100333384B1 (ko) * | 1999-06-28 | 2002-04-18 | 박종섭 | 칩 사이즈 스택 패키지 및 그의 제조방법 |
| US6362429B1 (en) * | 1999-08-18 | 2002-03-26 | Micron Technology, Inc. | Stress relieving tape bonding interconnect |
| JP3495305B2 (ja) * | 2000-02-02 | 2004-02-09 | Necエレクトロニクス株式会社 | 半導体装置及び半導体モジュール |
| US6621166B2 (en) * | 2000-05-19 | 2003-09-16 | International Rectifier Corporation | Five layer adhesive/insulator/metal/insulator/adhesive tape for semiconductor die packaging |
| US20020027294A1 (en) * | 2000-07-21 | 2002-03-07 | Neuhaus Herbert J. | Electrical component assembly and method of fabrication |
| JP3822040B2 (ja) * | 2000-08-31 | 2006-09-13 | 株式会社ルネサステクノロジ | 電子装置及びその製造方法 |
| US6853087B2 (en) * | 2000-09-19 | 2005-02-08 | Nanopierce Technologies, Inc. | Component and antennae assembly in radio frequency identification devices |
| KR20020065705A (ko) * | 2001-02-07 | 2002-08-14 | 삼성전자 주식회사 | 테이프 배선 기판과 그 제조 방법 및 그를 이용한 반도체칩 패키지 |
| US6800947B2 (en) * | 2001-06-27 | 2004-10-05 | Intel Corporation | Flexible tape electronics packaging |
| KR20030029743A (ko) * | 2001-10-10 | 2003-04-16 | 삼성전자주식회사 | 플랙서블한 이중 배선기판을 이용한 적층 패키지 |
| US7656678B2 (en) * | 2001-10-26 | 2010-02-02 | Entorian Technologies, Lp | Stacked module systems |
| US6940729B2 (en) * | 2001-10-26 | 2005-09-06 | Staktek Group L.P. | Integrated circuit stacking system and method |
| US6956284B2 (en) * | 2001-10-26 | 2005-10-18 | Staktek Group L.P. | Integrated circuit stacking system and method |
| US20030234443A1 (en) * | 2001-10-26 | 2003-12-25 | Staktek Group, L.P. | Low profile stacking system and method |
| US7071547B2 (en) * | 2002-09-11 | 2006-07-04 | Tessera, Inc. | Assemblies having stacked semiconductor chips and methods of making same |
| JP2004247530A (ja) * | 2003-02-14 | 2004-09-02 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7126228B2 (en) * | 2003-04-23 | 2006-10-24 | Micron Technology, Inc. | Apparatus for processing semiconductor devices in a singulated form |
| US6924551B2 (en) * | 2003-05-28 | 2005-08-02 | Intel Corporation | Through silicon via, folded flex microelectronic package |
| US6940158B2 (en) * | 2003-05-30 | 2005-09-06 | Tessera, Inc. | Assemblies having stacked semiconductor chips and methods of making same |
| JP2005051144A (ja) * | 2003-07-31 | 2005-02-24 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2005150154A (ja) * | 2003-11-11 | 2005-06-09 | Sharp Corp | 半導体モジュールとその実装方法 |
| US7167373B1 (en) * | 2004-03-08 | 2007-01-23 | Virtium Technology, Inc. | Stacking multiple devices using flexible circuit |
| US7215031B2 (en) * | 2004-11-10 | 2007-05-08 | Oki Electric Industry Co., Ltd. | Multi chip package |
| US20060175693A1 (en) * | 2005-02-04 | 2006-08-10 | Staktek Group, L.P. | Systems, methods, and apparatus for generating ball-out matrix configuration output for a flex circuit |
| US20060284298A1 (en) * | 2005-06-15 | 2006-12-21 | Jae Myun Kim | Chip stack package having same length bonding leads |
| JP2009026861A (ja) * | 2007-07-18 | 2009-02-05 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US7952183B2 (en) * | 2007-10-29 | 2011-05-31 | Kabushiki Kaisha Toshiba | High capacity memory with stacked layers |
| US8345431B2 (en) * | 2008-01-02 | 2013-01-01 | Microelectronics Assembly Technologies, Inc. | Thin multi-chip flex module |
| EP2353179A4 (en) * | 2008-10-17 | 2012-10-03 | Occam Portfolio Llc | FLEXIBLE CIRCUIT ASSEMBLIES WITHOUT KILLING AND MANUFACTURING PROCESS THEREFOR |
| US8344491B2 (en) * | 2008-12-31 | 2013-01-01 | Micron Technology, Inc. | Multi-die building block for stacked-die package |
-
2010
- 2010-06-15 TW TW099119586A patent/TWI406376B/zh not_active IP Right Cessation
- 2010-07-07 US US12/831,578 patent/US20110304041A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664616B2 (en) * | 1996-11-21 | 2003-12-16 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
| TW501242B (en) * | 2000-09-15 | 2002-09-01 | Hitachi Ltd | Semiconductor package and flip chip bonding method of semiconductor package |
| US7265449B2 (en) * | 2004-08-23 | 2007-09-04 | Samsung Electronics Co., Ltd. | Tape circuit substrate, semiconductor chip package including the same, and liquid crystal display device including the semiconductor chip package |
| US7714424B2 (en) * | 2004-12-03 | 2010-05-11 | Elpida Memory, Inc. | Stacked-type semiconductor package |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110304041A1 (en) | 2011-12-15 |
| TW201145481A (en) | 2011-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9147648B2 (en) | Multi-die power semiconductor device packaged on a lead frame unit with multiple carrier pins and a metal clip | |
| TWI406376B (zh) | 晶片封裝構造 | |
| JP5529371B2 (ja) | 半導体装置及びその製造方法 | |
| US10043736B2 (en) | Hybrid packaged lead frame based multi-chip semiconductor device with multiple interconnecting structures | |
| US9184117B2 (en) | Stacked dual-chip packaging structure and preparation method thereof | |
| KR101661442B1 (ko) | 반도체 패키지 조립체를 위한 스터드 범프 구조 | |
| KR20170086828A (ko) | 메탈범프를 이용한 클립 본딩 반도체 칩 패키지 | |
| CN101373761B (zh) | 多芯片模块封装件 | |
| CN103681584A (zh) | 具有夹接触部的半导体器件 | |
| TW202114083A (zh) | 半導體裝置及半導體裝置之製造方法 | |
| JP5227501B2 (ja) | スタックダイパッケージ及びそれを製造する方法 | |
| JP2012015202A (ja) | 半導体装置およびその製造方法 | |
| CN101533814B (zh) | 芯片级倒装芯片封装构造 | |
| WO2012053129A1 (ja) | 半導体装置及びその製造方法 | |
| US8217517B2 (en) | Semiconductor device provided with wire that electrically connects printed wiring board and semiconductor chip each other | |
| US9252126B2 (en) | Multi Chip Package-type semiconductor device | |
| WO2011030368A1 (ja) | 半導体装置とその製造方法 | |
| US10804238B2 (en) | Semiconductor device having an electrical connection between semiconductor chips established by wire bonding, and method for manufacturing the same | |
| KR20160085672A (ko) | 초음파 용접을 이용한 반도체 패키지 및 제조 방법 | |
| US20130256920A1 (en) | Semiconductor device | |
| TW201517217A (zh) | 半導體裝置及其製造方法 | |
| JP2012015203A (ja) | 半導体装置およびその製造方法 | |
| CN102097407A (zh) | 半导体封装体及其制造方法 | |
| CN101431066A (zh) | 具有可移动外接端子的半导体封装堆叠组合构造 | |
| TWI285407B (en) | LOC (lead-on-chip) IC package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |