[go: up one dir, main page]

TWI404333B - 位準移位電路、掃描線驅動裝置及顯示裝置 - Google Patents

位準移位電路、掃描線驅動裝置及顯示裝置 Download PDF

Info

Publication number
TWI404333B
TWI404333B TW099117471A TW99117471A TWI404333B TW I404333 B TWI404333 B TW I404333B TW 099117471 A TW099117471 A TW 099117471A TW 99117471 A TW99117471 A TW 99117471A TW I404333 B TWI404333 B TW I404333B
Authority
TW
Taiwan
Prior art keywords
terminal
transistor
circuit
output
input
Prior art date
Application number
TW099117471A
Other languages
English (en)
Other versions
TW201110551A (en
Inventor
Tatsuya Ishida
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Publication of TW201110551A publication Critical patent/TW201110551A/zh
Application granted granted Critical
Publication of TWI404333B publication Critical patent/TWI404333B/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Logic Circuits (AREA)
  • Shift Register Type Memory (AREA)

Description

位準移位電路、掃描線驅動裝置及顯示裝置
本發明係關於一種將脈衝轉換為具有規定之電壓位準之二值(高位準及低位準)電壓信號的位準移位電路。又，本發明係關於一種掃描線驅動裝置及包含該掃描線驅動裝置之顯示裝置，上述掃描線驅動裝置包含：移位暫存器電路，其係輸出成為用以依序驅動複數之掃描線之基準的基準脈衝；及位準移位電路，其係將基準脈衝轉換為具有過合於顯示裝置之顯示之電壓位準的二值電壓信號。本發明尤其係關於一種主動矩陣型顯示裝置用途之位準移位電路、掃描線驅動裝置及顯示裝置。
先前，以主動矩陣型液晶顯示裝置為首之顯示裝置中所包含的掃描線驅動裝置即閘極驅動器，必需包含：與所驅動之掃描線(水平線)之條數為相同數量之移位暫存器電路之閂鎖電路，其係輸出成為用以依序驅動之各掃描線之基準的脈衝；及位準移位電路，其係用以將該脈衝轉換為具有適合於該顯示裝置之顯示之電壓位準的電壓信號；因而存在電路規模及製造成本增大之問題。
對此，於專利文獻1中，將X條掃描線以每Y條分為一組，對各組供給導通電壓及斷開電壓，並藉由控制機構821及切換機構822切換實際驅動之掃描線之組(參照圖22)。藉此，於液晶顯示裝置中，能夠以少於掃描線之條數之驅動輸出數進行掃描線之驅動。即，於液晶顯示裝置中，可使用個數少於掃描線之條數之位準移位電路、及個數與該位準移位電路相同之掃描線驅動信號產生電路，來進行掃描線之驅動。
然而，位準移位電路包含根據作為邏輯信號之輸入信號而切換導通及非導通，藉此用以控制脈衝向電壓信號之轉換的開關。一般來說，該開關包含將該輸入信號供給至閘極端子之n通道型之MOS(Metal Oxide Semiconductor，金屬氧化半導體)電晶體。此處，於位準移位電路中，施加至作為開關之n通道型之MOS電晶體之閘極端子之電壓較小。因此，為了實現所期望之動作速度，必需將該閘極端子之寬度擴寬(參照專利文獻2)。
[先行技術文獻]
[專利文獻]
[專利文獻1]日本公開專利公報「日本專利特開平05-313129號公報(1993年11月26日公開)」
[專利文獻2]日本公開專利公報「日本專利特開平10-84274號公報(1998年3月31日公開)」
然而，於專利文獻1所揭示之上述技術中，雖然能夠減少驅動輸出數，但另一方面，用以選擇所驅動之掃描線之組之控制機構821及切換機構822、用以實施控制機構821及切換機構822之控制之各種電路，進而用以對未驅動之掃描線之組供給斷開電壓之電壓產生電路成為必需，結果會產生電路規模之縮小效果及製造成本降低之效果較小之問題。
又，在將專利文獻2所揭示之技術適用於位準移位電路時，每驅動1條掃描線時，具有至少3個開關(即，n通道型之MOS電晶體)之位準移位電路必需有1個。如上述般，為了於位準移位電路中實現所期望之動作速度，必需擴寬作為開關之n通道型之MOS電晶體之閘極端子之寬度。此處，認為只要可削減該n通道型之MOS電晶體之個數，則可於位準移位電路、掃描線驅動裝置及顯示裝置中，進一步實現電路規模之縮小效果及製造成本降低。
本發明係鑒於上述問題而完成者，其目的在於提供一種可進一步縮小電路規模從而可進一步降低製造成本之位準移位電路、掃描線驅動裝置、及顯示裝置。
為了解決上述問題，本發明之掃描線驅動裝置之特徵在於：其係輸出對複數之掃描線進行驅動之信號者，且包含：移位暫存器電路，其係根據將輸入至上述掃描線驅動裝置之動作時脈2分頻所得的分頻時脈而進行動作；脈衝生成電路，其係根據上述移位暫存器電路之輸出信號生成基準脈衝、以及第1及第2脈衝，上述基準脈衝係表示未驅動連續之2條掃描線之期間、與驅動連續之2條該掃描線之期間，上述第1及第2脈衝係分別表示驅動連續之2條該掃描線之期間內的驅動一掃描線及另一掃描線之期間；以及位準移位電路，其係包含第1~第3輸入端子、第1及第2輸出端子、用以施加彼此不同之位準之電壓的第1及第2電源、及第1~第9電晶體；上述位準移位電路係第1電晶體之閘極端子連接於第3電晶體之閘極端子，汲極端子連接於第2電晶體之源極端子，源極端子連接於第1電源；第2電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第7電晶體之汲極端子，源極端子連接於第1電晶體之汲極端子；第3電晶體係閘極端子連接於第6電晶體之汲極端子，汲極端子連接於第4電晶體之源極端子，源極端子連接於第1電源；第4電晶體係閘極端子連接於第2電晶體之汲極端子，汲極端子連接於第8電晶體之汲極端子，源極端子連接於第3電晶體之汲極端子；第5電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第6電晶體之源極端子，源極端子連接於第1電源；第6電晶體係閘極端子連接於第4電晶體之閘極端子，汲極端子連接於第9電晶體之汲極端子，源極端子連接於第5電晶體之汲極端子；第7電晶體係閘極端子連接有第1輸入端子，汲極端子連接於第2電晶體之汲極端子，源極端子連接於第2電源；第8電晶體係閘極端子連接有第2輸入端子，汲極端子連接於第4電晶體之汲極端子，源極端子連接於第2電源；第9電晶體係閘極端子連接有第3輸入端子，汲極端子連接於第6電晶體之汲極端子，源極端子連接於第2電源；第1輸出端子係連接於第7電晶體之汲極端子而設置，第2輸出端子係連接於第8電晶體之汲極端子而設置；第1脈衝輸入至上述第1輸入端子，第2脈衝輸入至上述第2輸入端子，基準脈衝輸入至上述第3輸入端子；上述第1及第2脈衝、及基準脈衝係於未驅動連續之2條掃描線之期間內，將第9電晶體設為非導通，將第7及第8電晶體設為導通，藉此使第2電源所施加之位準之電壓信號自第1及第2輸出端子輸出；於驅動連續之2條掃描線之期間，且，驅動2條掃描線中之一者之期間內，將第7電晶體設為非導通，將第8及第9電晶體設為導通，藉此使第1電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第2電源所施加之位準之電壓信號自第2輸出端子輸出；於驅動連續之2條掃描線之期間，且，驅動與上述2條掃描線中之一者不同之2條掃描線中之另一者之期間內，將第8電晶體設為非導通，將第7及第9電晶體設為導通，藉此使第2電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第1電源所施加之位準之電壓信號自第2輸出端子輸出。
根據上述構成，本掃描線驅動裝置係為了根據自移位暫存器電路輸出之1個輸出信號，依序驅動顯示裝置之掃描線而使用，可獲得來自2種位準移位電路之電壓信號，因此可減小移位暫存器電路中用以生成各輸出信號之電路(閂鎖電路等)之規模。又，本掃描線驅動裝置中，例如使用將組合有閂鎖電路與簡單之邏輯電路的簡單構成之脈衝生成電路、及以適應於該脈衝生成電路之輸出之方式而構成的位準移位電路，可向各掃描線供給電壓信號。於該情形時，掃描線驅動裝置不再需要將所驅動之掃描線分組而選擇及控制是否驅動掃描線之各組之先前技術的控制機構及切換機構、用以實施控制機構及切換機構之控制之各種電路，進而，不再需要用以對未驅動之掃描線之組供給斷開電壓之電壓產生電路。因此，本掃描線驅動裝置可縮小電路規模，從而降低製造成本。
而且，根據上述構成，本掃描線驅動裝置之位準移位電路可生成2種位準移位電路之輸出，該2種位準移位電路之輸出適合於根據來自脈衝生成電路之第1脈衝、第2脈衝、及基準脈衝而受到依序驅動之連續之2條掃描線之驅動。
為了解決上述問題，本發明之位準移位電路之特徵在於：其係包含第1~第3輸入端子、第1及第2輸出端子、用以施加彼此不同之位準之電壓的第1及第2電源、及第1~第9電晶體者；第1電晶體之閘極端子連接於第3電晶體之閘極端子，汲極端子連接於第2電晶體之源極端子，源極端子連接於第1電源；第2電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第7電晶體之汲極端子，源極端子連接於第1電晶體之汲極端子；第3電晶體係閘極端子連接於第6電晶體之汲極端子，汲極端子連接於第4電晶體之源極端子，源極端子連接於第1電源；第4電晶體係閘極端子連接於第2電晶體之汲極端子，汲極端子連接於第8電晶體之汲極端子，源極端子連接於第3電晶體之汲極端子；第5電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第6電晶體之源極端子，源極端子連接於第1電源；第6電晶體係閘極端子連接於第4電晶體之閘極端子，汲極端子連接於第9電晶體之汲極端子，源極端子連接於第5電晶體之汲極端子；第7電晶體係閘極端子連接有第1輸入端子，汲極端子連接於第2電晶體之汲極端子，源極端子連接於第2電源；第8電晶體係閘極端子連接有第2輸入端子，汲極端子連接於第4電晶體之汲極端子，源極端子連接於第2電源；第9電晶體係閘極端子連接有第3輸入端子，汲極端子連接於第6電晶體之汲極端子，源極端子連接於第2電源；第1輸出端子係連接於第7電晶體之汲極端子而設置，第2輸出端子係連接於第8電晶體之汲極端子而設置；第7~第9電晶體之各閘極端子中輸入有使第7~第9電晶體中之任2個選擇地導通之脈衝；當第9電晶體為非導通、第7及第8電晶體導通時，使第2電源所施加之位準之電壓信號自第1及第2輸出端子輸出；當第7電晶體為非導通、第8及第9電晶體導通時，使第1電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第2電源所施加之位準之電壓信號自第2輸出端子輸出；當第8電晶體為非導通、第7及第9電晶體導通時，使第2電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第1電源所施加之位準之電壓信號自第2輸出端子輸出。
根據上述構成，本位準移位電路可自第1及第2輸出端子之各個輸出用以驅動1條掃描線之電壓信號。換言之，本位準移位電路係每驅動2條掃描線時具有第7~第9電晶體之3個開關。因此，本位準移位電路，與每驅動1條掃描線時具有至少3個開關(n通道型之MOS電晶體)的應用專利文獻2中所揭示之技術之位準移位電路相比，可實現n通道型之MOS電晶體之個數之削減。藉此，於位準移位電路中，可實現電路規模之縮小、及製造成本降低。
如以上所述，本發明之掃描線驅動裝置係輸出對複數之掃描線進行驅動之信號者，且包含：移位暫存器電路，其係根據將輸入至上述掃描線驅動裝置之動作時脈2分頻所得的分頻時脈而進行動作；脈衝生成電路，其係根據上述移位暫存器電路之輸出信號生成基準脈衝、以及第1及第2脈衝，上述基準脈衝係表示未驅動連續之2條掃描線之期間、與驅動連續之2條該掃描線之期間，上述第1及第2脈衝係分別表示驅動連續之2條該掃描線之期間內的驅動一掃描線及另一掃描線之期間；以及位準移位電路，其係包含第1~第3輸入端子、第1及第2輸出端子、用以施加彼此不同之位準之電壓的第1及第2電源、及第1~第9電晶體；上述位準移位電路係第1電晶體之閘極端子連接於第3電晶體之閘極端子，汲極端子連接於第2電晶體之源極端子，源極端子連接於第1電源；第2電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第7電晶體之汲極端子，源極端子連接於第1電晶體之汲極端子；第3電晶體係閘極端子連接於第6電晶體之汲極端子，汲極端子連接於第4電晶體之源極端子，源極端子連接於第1電源；第4電晶體係閘極端子連接於第2電晶體之汲極端子，汲極端子連接於第8電晶體之汲極端子，源極端子連接於第3電晶體之汲極端子；第5電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第6電晶體之源極端子，源極端子連接於第1電源；第6電晶體係閘極端子連接於第4電晶體之閘極端子，汲極端子連接於第9電晶體之汲極端子，源極端子連接於第5電晶體之汲極端子；第7電晶體係閘極端子連接有第1輸入端子，汲極端子連接於第2電晶體之汲極端子，源極端子連接於第2電源；第8電晶體係閘極端子連接有第2輸入端子，汲極端子連接於第4電晶體之汲極端子，源極端子連接於第2電源；第9電晶體係閘極端子連接有第3輸入端子，汲極端子連接於第6電晶體之汲極端子，源極端子連接於第2電源；第1輸出端子係連接於第7電晶體之汲極端子而設置，第2輸出端子係連接於第8電晶體之汲極端子而設置；第1脈衝輸入至上述第1輸入端子，第2脈衝輸入至上述第2輸入端子，基準脈衝輸入至上述第3輸入端子；上述第1及第2脈衝、及基準脈衝係於未驅動連續之2條掃描線之期間內，將第9電晶體設為非導通，將第7及第8電晶體設為導通，藉此使第2電源所施加之位準之電壓信號自第1及第2輸出端子輸出；於驅動連續之2條掃描線之期間，且，驅動2條掃描線中之一者之期間內，將第7電晶體設為非導通，將第8及第9電晶體設為導通，藉此使第1電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第2電源所施加之位準之電壓信號自第2輸出端子輸出；於驅動連續之2條掃描線之期間，且，驅動與上述2條掃描線中之一者不同之2條掃描線中之另一者之期間內，將第8電晶體設為非導通，將第7及第9電晶體設為導通，藉此使第2電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第1電源所施加之位準之電壓信號自第2輸出端子輸出。
又，本發明之位準移位電路係包含第1~第3輸入端子、第1及第2輸出端子、用以施加彼此不同之位準之電壓的第1及第2電源、及第1~第9電晶體者；第1電晶體之閘極端子連接於第3電晶體之閘極端子，汲極端子連接於第2電晶體之源極端子，源極端子連接於第1電源；第2電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第7電晶體之汲極端子，源極端子連接於第1電晶體之汲極端子；第3電晶體係閘極端子連接於第6電晶體之汲極端子，汲極端子連接於第4電晶體之源極端子，源極端子連接於第1電源；第4電晶體係閘極端子連接於第2電晶體之汲極端子，汲極端子連接於第8電晶體之汲極端子，源極端子連接於第3電晶體之汲極端子；第5電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第6電晶體之源極端子，源極端子連接於第1電源；第6電晶體係閘極端子連接於第4電晶體之閘極端子，汲極端子連接於第9電晶體之汲極端子，源極端子連接於第5電晶體之汲極端子；第7電晶體係閘極端子連接有第1輸入端子，汲極端子連接於第2電晶體之汲極端子，源極端子連接於第2電源；第8電晶體係閘極端子連接有第2輸入端子，汲極端子連接於第4電晶體之汲極端子，源極端子連接於第2電源；第9電晶體係閘極端子連接有第3輸入端子，汲極端子連接於第6電晶體之汲極端子，源極端子連接於第2電源；第1輸出端子係連接於第7電晶體之汲極端子而設置，第2輸出端子係連接於第8電晶體之汲極端子而設置；第7~第9電晶體之各閘極端子中輸入有使第7~第9電晶體中之任2個選擇地導通之脈衝；當第9電晶體為非導通、第7及第8電晶體導通時，使第2電源所施加之位準之電壓信號自第1及第2輸出端子輸出；當第7電晶體為非導通、第8及第9電晶體導通時，使第1電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第2電源所施加之位準之電壓信號自第2輸出端子輸出；當第8電晶體為非導通、第7及第9電晶體導通時，使第2電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第1電源所施加之位準之電壓信號自第2輸出端子輸出。
因此，實現可進一步縮小電路規模從而可進一步降低製造成本之效果。
[成為前提之技術]
圖17表示主動矩陣型之液晶顯示裝置之概略圖。
於主動矩陣型之液晶顯示裝置中，包含：各自於列方向上延伸之複數之掃描線677，及各自於行方向上延伸之複數之未圖式之資料信號線。在掃描線677與該資料信號線之各交點包含TFT(Thin Film Transgressor：薄膜電晶體)。再者，TFT之閘極端子連接於掃描線677，汲極端子連接於未圖式之液晶圖素，源極端子連接於該資料信號線。一般來說，如圖17所示，首先，該液晶顯示裝置之源極驅動器671自符號673所示之源極驅動器控制信號及圖像資料中取入儲存1水平線期間之資料。所儲存之該資料通過未圖式之數位一類比轉換(DA轉換)器，被轉換為表示灰階之類比信號，並被供給至該資料信號線。
另一方面，作為掃描線驅動裝置之閘極驅動器672輸出於液晶顯示面板675中依序選擇各掃描線677之信號。閘極驅動器672係接收由控制電路670所供給之、表示液晶顯示面板675之垂直方向之顯示開始的開始脈衝等之符號674所示之閘極驅動器控制信號，以使內部所包含之未圖式之掃描線驅動電路動作，並根據該閘極驅動器控制信號產生用以驅動掃描線677之掃描線驅動信號676。
藉由掃描線驅動信號676，連接於所選擇之掃描線677之TFT導通，提供給資料信號線之上述類比信號被供給至與所選擇之掃描線677對應之液晶圖素。
藉由針對所有掃描線677實施上述一連串動作，於圖17所示之液晶顯示裝置中，顯示結束。進而，將該顯示之結束為止之動作設為1圖框，以圖框為單位連續地實施該動作，藉此於圖17所示之液晶顯示裝置中，實現各種圖像及影像之顯示。
圖18係表示產生並輸出用以依序驅動掃描線677(參照圖17)之脈衝之、先前普通的閘極驅動器672之電路構成例。
符號681之構件係連接有n段閂鎖電路682之移位暫存器電路。為了方便說明，對閂鎖電路682按照自第1段起至第n段為止之順序，以閂鎖電路6821、閂鎖電路6822、…、閂鎖電路682n之方式，對符號進而附加1至n為止之編號。於圖18所示之閘極驅動器672中，閂鎖電路682為普通的D-FF(Delay-Flip-Flop，D正反器)電路。
於移位暫存器電路681之各輸出端，依序連接有位準移位電路683、緩衝電路684、及輸出端子685。為了方便說明，位準移位電路683、緩衝電路684、及輸出端子685以與移位暫存器電路681之閂鎖電路682同樣之要領，對各符號進而添加1至n為止之編號。
又，圖19係表示圖18之動作時序(閘極驅動器672與驅動時脈C同步地依序移位脈衝之要領)之時序圖。
移位暫存器電路681係進行與供給至自身之開始信號S及驅動時脈C相應的動作。
於移位暫存器電路681中，如圖19所示，若將脈衝信號輸入至開始信號S，則在驅動時脈C自低位準(二值信號中之低位準，以下稱作「L」)上升至高位準(二值信號中之高位準，以下稱作「H」)時，第1段之閂鎖電路6821之輸出成為「H」。自閂鎖電路6821輸出之「H」之信號係藉由位準移位電路6831而被轉換為具有可進行液晶驅動之程度之電壓位準的電壓信號，該電壓信號經由緩衝電路6841而自輸出端子6851輸出(參照圖19之曲線6851輸出)。該電壓信號係作為用以驅動掃描線677(參照圖17)之1條掃描線的掃描線驅動信號676(參照圖17)而輸出。
於移位暫存器電路681中，對於第2段~第n段閂鎖電路6822~682n而言，亦按照驅動時脈C之上升之時序依序輸出脈衝。依序輸出之該脈衝係同樣地藉由位準移位電路6832~683n而被轉換為電壓信號，並經由緩衝電路6842~684n而自輸出端子6852~685n輸出。自輸出端子6851~685n輸出電壓信號之時序為圖19所示。根據圖19所示之時序圖，每次按照驅動時脈C之上升之時序，自輸出端子6851~685n依序輸出來自輸出端子6851之電壓信號、來自輸出端子6852之電壓信號、…、來自輸出端子685n之電壓信號。
圖20表示位準移位電路683之電路構成例。再者，電壓VH具有與掃描線驅動信號676(參照圖17)之「H」對應之電壓值，成為比來自對應之閂鎖電路682之輸入信號之「H」所對應的電壓值更高之位準。
圖20所示之位準移位電路683係包含分別具有電壓VH以上之耐壓之4個MOS電晶體701~704。再者，電晶體701及702為p通道型，電晶體703及704為n通道型。又，電晶體701及702之W/L(閘極端子之寬度/閘極端子之長度)成為5.0/9.6，電晶體703及704之W/L成為240.0/1.2。再者，閘極端子之寬度W及閘極端子之長度L之單位均為μm(微米)。
圖20所示之位準移位電路683具有以下之構成。即，於輸入端子N(進而參照圖18)連接有電晶體703之閘極端子。於連接輸入端子N與電晶體703之閘極端子之節點，連接有反相器706之輸入端。於反相器706之輸出端連接有電晶體704之閘極端子。電晶體703及704之各源極端子連接於接地線(GND)。於電晶體703之汲極端子連接有電晶體701之汲極端子。於電晶體704之汲極端子連接有電晶體702之汲極端子。電晶體701及702之各源極端子係連接於被施加電壓VH之電源線708。於電晶體701之汲極端子進而連接有電晶體702之閘極端子，於電晶體702之汲極端子進而連接有電晶體701之閘極端子。於電晶體704之汲極端子進而連接有輸出端子O(進而參照圖18)。
圖20所示之位準移位電路683，係電晶體703之閘極端子中被供給有來自輸入端子N之輸入信號，電晶體704之閘極端子中被供給有將該輸入信號邏輯反轉所得之信號。位準移位電路683之輸出信號係於該輸入信號分別為「L」之時成為「L」，於「H」之時成為「H」。進而此時，與該輸出信號之「H」對應之電壓成為電壓VH。藉此，包含「H」及「L」之該輸入信號被轉換為「H」為電壓VH、「L」為零電位(GND電位)之電壓信號，且作為該輸出信號而自輸出端子O輸出。
然而，圖20所示之位準移位電路683係適用於不使用負電壓作為用以生成與輸出信號之「H」或「L」對應之電壓的液晶驅動電壓之情形，而另一方面並未設想使用負電壓之情形。大多情形時，該液晶驅動電壓例如使用與輸出信號之「L」對應之電壓值為-10 V、與「H」對應之電壓值為+25 V之負電壓，此時，可以說並不適合使用圖20所示之位準移位電路683。普通的邏輯電路中之與「H」對應之電壓值為3 V左右，與「L」對應之電壓值通常為0 V，即零電位。
於應使用負電壓作為液晶驅動電壓之情形時，可代替圖20所示之位準移位電路683，而使用圖21所示之位準移位電路683'。再者，電壓VH成為+25 V。又，電壓VL係具有與掃描線驅動信號676(參照圖17)中之電壓信號之「L」對應之電壓值，且成為比與來自對應之閂鎖電路682之輸入信號之「L」對應之電壓值更低之位準，此處為-10 V。進而，作為電壓VD，通常係提供與輸入信號之「H」同等之電壓，此處為+3 V。
圖21所示之位準移位電路683'係包含分別具有+35 V以上之耐壓之8個MOS電晶體711~718。再者，電晶體711、712、715、及716為p通道型，電晶體713、714、717、及718為n通道型。又，電晶體711及712之W/L成為5.0/9.6，電晶體713及714之W/L成為240.0/1.2，電晶體715及716之W/L成為480.0/1.2，電晶體717及718之W/L成為5.0/9.6。
圖21所示之位準移位電路683'具有以下之構成。即，於輸入端子N(進而參照圖18)連接有電晶體715之閘極端子。於連接輸入端子N與電晶體715之閘極端子之節點，連接有反相器720之輸入端。於反相器720之輸出端，連接有電晶體716之閘極端子。電晶體717及718之各源極端子係連接於被施加電壓VL之電源線721。於電晶體717之汲極端子連接有電晶體715之汲極端子。於電晶體718之汲極端子連接有電晶體716之汲極端子。電晶體715及716之各源極端子係連接於被施加電壓VD之電源線722。於電晶體717之汲極端子進而連接有電晶體718之閘極端子，於電晶體718之汲極端子進而連接有電晶體717之閘極端子。於電晶體716之汲極端子進而連接有電晶體713之閘極端子(節點723)。於電晶體715之汲極端子進而連接有電晶體714之閘極端子(節點724)。電晶體713及714之各源極端子係連接於被施加電壓VL之電源線725。於電晶體713之汲極端子連接有電晶體711之汲極端子。於電晶體714之汲極端子連接有電晶體712之汲極端子。電晶體711及712之各源極端子係連接於被施加電壓VH之電源線726。於電晶體711之汲極端子進而連接有電晶體712之閘極端子，於電晶體712之汲極端子進而連接有電晶體711之閘極端子。於電晶體714之汲極端子進而連接有輸出端子O(進而參照圖18)。
圖21所示之位準移位電路683'係p通道型之MOS電晶體即電晶體715之閘極端子中被供給有來自輸入端子N之輸入信號，n通道型之MOS電晶體即電晶體716之閘極端子中被供給有將該輸入信號邏輯反轉所得之信號。電晶體715~718係將與該輸入信號之「H」對應之電壓值設為+3 V、與「L」對應之電壓值設為-10 V。其後，電晶體711~714係將與該輸入信號之「H」對應之電壓值設為+25 V、與「L」對應之電壓值設為-10 V，並自輸出端子O作為位準移位電路683'之輸出信號(電壓信號)而輸出。
本發明係以掃描線驅動裝置即閘極驅動器672為前提，旨在進一步縮小該掃描線驅動裝置之電路規模從而進一步降低製造成本之發明，上述掃描線驅動裝置即閘極驅動器672包括：包含閂鎖電路6821~682n之移位暫存器電路681，及包含n個(n段)位準移位電路683或683'之位準移位電路6831~683n。
[實施形態1]
圖1係表示本發明之一實施形態之掃描線驅動裝置之電路構成之圖。
圖1所示之閘極驅動器(掃描線驅動裝置)100包含g個輸出驅動電路st(st1~stg)、及移位暫存器電路1。
輸出驅動電路st之各個係包含選擇電路(脈衝生成電路)8、位準移位電路3、緩衝電路41及42、及輸出端子51及52。移位暫存器電路1包含閂鎖電路(脈衝生成電路)21~2g及9。選擇電路8之各個包含NAND電路6及7。輸出端子51及52上連接有閘極驅動器100之n條輸出端子即輸出端子6851~685n。輸出端子6851~685n連接於液晶顯示面板675之掃描線677(參照圖17)。g為自然數，相對於圖18之n個(n段)，等於n/2。
移位暫存器電路1係包含g個閂鎖電路2(為了方便說明，以與圖18之閂鎖電路682同樣之要領，對符號進而附加1至g為止之編號)、及閂鎖電路9。閂鎖電路2及9之各個與圖18所使用之閂鎖電路682同樣地為通常之D-FF電路，且具有作為輸入端子之端子D、作為輸出端子之端子Q、作為時脈輸入端子之端子CK、作為反轉重置信號(經邏輯反轉之重置信號)輸入端子之端子RB、及作為輸出相對於來自端子Q之信號邏輯反轉所得之信號的反轉輸出端子的端子QB。其中，關於圖1所示之各閂鎖電路2之端子QB，因未加以使用，故而為了方便說明，省略圖示。
反轉重置信號RSB被供給至各閂鎖電路2及9之端子RB。若被供給至閂鎖電路2及9中之端子RB之反轉重置信號RSB均為「L」之信號，則對自端子Q輸出之信號進行重置。
動作時脈CS被供給至閂鎖電路9之端子CK。
當被供給動作時脈CS時，閂鎖電路9生成將動作時脈CS2分頻所得之分頻時脈CS2，且自端子Q供給至閂鎖電路21~2g之端子CK。閂鎖電路21~2g均進行與供給至端子CK之分頻時脈CS2同步之動作。進而，分頻時脈CS2被供給至各選擇電路8之NAND電路6之一輸入端。
又，當被供給動作時脈CS時，閂鎖電路9生成使上述分頻時脈CS2進而邏輯反轉所得之反轉分頻時脈CS2B，並自端子QB供給至閂鎖電路9自身之端子D、及各選擇電路8之NAND電路7之一輸入端。
開始信號SI被供給至閂鎖電路21之端子D。
當被供給開始信號SI時，閂鎖電路21生成成為用以依序驅動分別連接於輸出驅動電路st1之輸出端子51及52之連續之2條掃描線之基準的脈衝(基準脈衝)Q1，並自端子Q供給至輸出驅動電路st1之選擇電路8所包含之NAND電路6及7各自之另一輸入端、輸出驅動電路st1之位準移位電路3、及閂鎖電路22之端子D。
繼而，閂鎖電路22於端子D被供給脈衝Q1時，生成成為用以驅動分別連接於輸出驅動電路st2之輸出端子51及52之2條掃描線之基準的脈衝(基準脈衝)Q2，並自端子Q供給至輸出驅動電路st2之選擇電路8所包含之NAND電路6及7各自之另一輸入端、輸出驅動電路st2之位準移位電路3、及閂鎖電路23(為方便起見，省略圖示)之端子D。
而且最後，閂鎖電路2g於端子D被供給有脈衝(基準脈衝)Q(g-1)時，生成成為用以依序驅動分別連接於輸出驅動電路stg之輸出端子51及52之2條掃描線之基準的脈衝(基準脈衝)Qg，並自端子Q供給至輸出驅動電路stg之選擇電路8所包含之NAND電路6及7各自之另一輸入端、及輸出驅動電路stg之位準移位電路3。
移位暫存器電路1係與分頻時脈CS2同步地，將基準脈衝向脈衝Q1~脈衝Qg依序移位，並依序輸出至輸出驅動電路st1~stg。
選擇電路8之各自所包含之NAND電路6，係將表示分頻時脈CS2與所供給之脈衝Q1~Qg中之任一者之否定邏輯積之信號，供給至直接連結之位準移位電路3。又，選擇電路8之各自所包含之NAND電路7係將表示反轉分頻時脈CS2B與所供給之脈衝Q1~Qg中之任一者之否定邏輯積之信號，供給至直接連結之位準移位電路3。此處，係將各選擇電路8之NAND電路6之輸出信號分別設為脈衝61(輸出驅動電路st1)、脈衝62(輸出驅動電路st2)、...、脈衝6g(輸出驅動電路stg)，將NAND電路7之輸出信號分別設為脈衝71(輸出驅動電路st1)、脈衝72(輸出驅動電路st2)、...、脈衝7g(輸出驅動電路stg)。脈衝61~6g係本發明之第1脈衝，脈衝71~7g係本發明之第2脈衝。
位準移位電路3之各個中，分別自輸入端子(第1輸入端子)N1供給有來自直接連結之NAND電路6之第1脈衝(脈衝61~6g之對應之任一者)，自輸入端子(第2輸入端子)N2供給有來自直接連結之NAND電路7之第2脈衝(脈衝71~7g之對應之任一者)。進而，位準移位電路3之各個中，如上述般，自輸入端子(第3輸入端子)N3供給有來自端子Q直接連結之閂鎖電路2之基準脈衝(脈衝Q1~Qg之對應之任一者)。
各位準移位電路3係分別對所供給之上述第1及第2脈衝進行邏輯反轉處理，並且，將反轉處理後應成為「H」之信號電壓轉換為可進行液晶顯示裝置(參照圖17)之液晶驅動之程度之電壓位準(例如，為+10 V~+25 V之規定之電壓值VH)，藉此進行第1及第2脈衝之位準轉換(相應於脈衝生成電壓信號)。位準轉換所得之電壓信號分別自輸出端子O1(第1輸出端子)及O2(第2輸出端子)輸出。
關於位準移位電路3之詳細構成以後進行敍述。
自各位準移位電路3之輸出端子O1輸出之上述電壓信號，係通過直接連結於該輸出端子O1之緩衝電路41而自輸出端子51輸出。又，自各位準移位電路3之輸出端子O2輸出之上述電壓信號，係通過直接連結於該輸出端子O2之緩衝電路42而自輸出端子52輸出。如此，閘極驅動器100係作為驅動分別連接於輸出端子6851~685n之n條掃描線的掃描線驅動裝置而發揮功能。
圖2係表示閘極驅動器100之動作之流程之時序圖。
開始信號SI係表示閘極驅動器100之動作開始之脈衝信號(曲線SI)。該開始信號SI於分頻時脈CS2自「L」上升至「H」之時序(時刻t1)，藉由閂鎖電路21(參照圖1)而識別(曲線CS2)。
於時刻t1，閂鎖電路21於動作時脈CS之上升中識別出開始信號SI為「H」，從而脈衝Q1自「L」成為「H」(曲線Q1)。
輸出驅動電路st1之選擇電路8之NAND電路6所輸出之脈衝61係於脈衝Q1為「L」期間，固定為「H」。另一方面，脈衝61係於脈衝Q1為「H」，進而分頻時脈CS2為「H」期間，即，時刻t1~時刻t2之間，成為「L」(曲線61)。
輸出驅動電路st1之選擇電路8之NAND電路7所輸出之脈衝71係於脈衝Q1為「L」期間，固定為「H」。另一方面，脈衝71係於脈衝Q1為「H」，進而反轉分頻時脈CS2B(曲線CS2B)為「H」期間，即，時刻t2~時刻t3之間，成為「L」(曲線71)。
脈衝Q1~Qg成為「H」之時序，係藉由移位暫存器電路1之動作，以分頻時脈CS2之1週期為單位進行移位並輸出。例如，來自閂鎖電路21之脈衝Q1成為相當於時刻t1~時刻t3之期間「H」之情形時，來自閂鎖電路22之脈衝Q2成為「H」之期間，係自時刻t3起至相當於分頻時脈CS2之1週期之期間，即，時刻t5為止(曲線Q2)。
輸出驅動電路st2之選擇電路8之NAND電路6所輸出之脈衝62係於脈衝Q2為「L」期間，固定為「H」。另一方面，脈衝62係於脈衝Q2為「H」，進而分頻時脈CS2為「H」期間，即，時刻t3~時刻t4之間，成為「L」(曲線62)。
輸出驅動電路st2之選擇電路8之NAND電路7所輸出之脈衝72係於脈衝Q2為「L」期間，固定為「H」。另一方面，脈衝72係於脈衝Q2為「H」，進而反轉分頻時脈CS2B為「H」期間，即，時刻t4~時刻t5之間，成為「L」(曲線72)。
輸出驅動電路st1之位準移位電路3使所供給之脈衝61邏輯反轉，並且將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。而且，該電壓信號係自輸出驅動電路st1之位準移位電路3之輸出端子O1，通過輸出驅動電路st1之緩衝電路41，而自輸出驅動電路之輸出端子51輸出(曲線51(st1)輸出)。
又，輸出驅動電路st1之位準移位電路3係使所供給之脈衝71邏輯反轉，並且將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。而且，該電壓信號係自輸出驅動電路st1之位準移位電路3之輸出端子O2，通過輸出驅動電路st1之緩衝電路42，而自輸出驅動電路st1之輸出端子52輸出(曲線52(st1)輸出)。
輸出驅動電路st2之位準移位電路3係使所供給之脈衝62邏輯反轉，並且將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。而且，該電壓信號係自輸出驅動電路st2之位準移位電路3之輸出端子O1，通過輸出驅動電路st2之緩衝電路41，而自輸出驅動電路st2之輸出端子51輸出(曲線51(st2)輸出)。
又，輸出驅動電路st2之位準移位電路3係使所供給之脈衝72邏輯反轉，並且將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。而且，該電壓信號係自輸出驅動電路st2之位準移位電路3之輸出端子O2，通過輸出驅動電路st2之緩衝電路42，而自輸出驅動電路st2之輸出端子52輸出(曲線52(st2)輸出)。
根據以上之要領，輸出驅動電路st1至stg為止之各自所包含之位準移位電路3分別使所供給之第1脈衝邏輯反轉，並且，將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。而且，該電壓信號係自該位準移位電路3之輸出端子O1通過緩衝電路41而輸出至輸出端子51。又，輸出驅動電路st1至stg為止之各自所包含之位準移位電路3分別使所供給之第2脈衝邏輯反轉，並且，將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。而且，該電壓信號係自該位準移位電路3之輸出端子O2通過緩衝電路42而輸出至輸出端子52。
圖3中表示位準移位電路3之電路構成例。再者，電壓VH成為比輸入至輸入端子N1、N2、及N3之各信號之「H」所對應之電壓值更高之位準。
圖3所示之位準移位電路3包含各個具有電壓VH以上之耐壓之9個MOS電晶體(第1~第9電晶體)301~309。再者，電晶體301~306為p通道型，電晶體307~309為n通道型。又，電晶體301~306之W/L成為5.0/4.8，電晶體307~309之W/L成為240.0/1.2。
圖3所示之位準移位電路3具有以下之構成。
於輸入端子N1連接有電晶體307之閘極端子。於輸入端子N2連接有電晶體308之閘極端子。於輸入端子N3連接有電晶體309之閘極端子。
電晶體301係閘極端子連接於電晶體303之閘極端子，汲極端子連接於電晶體302之源極端子，源極端子連接於被施加電壓VH之電源線(第1電源)313。
電晶體302係閘極端子連接於電晶體304之汲極端子，汲極端子連接於電晶體307之汲極端子。
電晶體303係閘極端子連接於電晶體306之汲極端子，汲極端子連接於電晶體304之源極端子，源極端子連接於電源線313。
電晶體304係閘極端子連接於電晶體302之汲極端子。
電晶體305係閘極端子連接於電晶體304之汲極端子，汲極端子連接於電晶體306之源極端子，源極端子連接於電源線313。
電晶體306係閘極端子連接於電晶體304之閘極端子，汲極端子連接於電晶體309之汲極端子。
電晶體307係源極端子連接於接地線(第2電源)。
電晶體308係源極端子連接於接地線，汲極端子連接於電晶體304之汲極端子。
電晶體309係源極端子連接於接地線。
進而，輸出端子O1係連接於連接電晶體302之汲極端子與電晶體307之汲極端子之節點317而設置，輸出端子O2係連接於連接電晶體304之汲極端子與電晶體308之汲極端子之節點318而設置。
圖4係表示位準移位電路3生成電壓信號之流程之時序圖。來自輸入端子N1、N2、及N3之各輸入信號設為與圖2所示之時刻t1~t3相同之信號。分別係脈衝61對應於來自輸入端子N1之輸入信號，脈衝71對應於來自輸入端子N2之輸入信號，脈衝Q1對應於來自輸入端子N3之輸入信號。
於時刻t1以前，來自輸入端子N3之輸入信號為「L」，來自輸入端子N1及N2之各輸入信號為「H」。於該情形時，圖3所示之位準移位電路3中，電晶體307及308導通，而另一方面，電晶體309為非導通。若電晶體307及308導通，則自輸出端子O1及O2輸出之各電壓信號均為「L」。
又，於時刻t1以前，藉由電晶體307及308導通，電晶體302、304、305及306導通。而且，藉由電晶體305及306導通，電晶體301及303為非導通。因電晶體301、303、及309為非導通，故而在電源線313與接地線之間未流動有貫通電流。
於時刻t1~t2，來自輸入端子N3之輸入信號為「H」，來自輸入端子N1之輸入信號為「L」，來自輸入端子N2之輸入信號為「H」。於該情形時，圖3所示之位準移位電路3中，電晶體308依然為導通，藉此，自輸出端子O2輸出之電壓信號保持為「L」。又，因電晶體308導通，故而電晶體302及305亦導通。因來自輸入端子N3之輸入信號為「H」，故而電晶體301、303、及309導通。因來自輸入端子N1之輸入信號為「L」，故而電晶體307為非導通，但如上述般，此時，因電晶體301及302導通，故而自輸出端子O1輸出之電壓信號成為「H」。自輸出端子O1輸出之電壓信號成為「H」，藉此電晶體304及306為非導通。因電晶體304、306、及307為非導通，故而未流動有貫通電流。
於時刻t2~t3，來自輸入端子N3之輸入信號為「H」，來自輸入端子N1之輸入信號為「H」，來自輸入端子N2之輸入信號為「L」。因來自輸入端子N3之輸入信號為「H」，故而電晶體301、303、及309導通。因來自輸入端子N1之輸入信號為「H」，故而電晶體307導通，自輸出端子O1輸出之電壓信號為「L」，並且，電晶體304及306導通。因來自輸入端子N2之輸入信號為「L」，故而電晶體308為非導通，因電晶體303及304導通，故而自輸出端子O2輸出之電壓信號為「H」。藉此，電晶體302及305為非導通。因電晶體302、305、及308為非導通，故而未流動有貫通電流。
再者，於時刻t3以後，來自輸入端子N1、N2、及N3之各輸入信號均與時刻t1以前相同，因此自輸出端子O1及O2輸出之各電壓信號均為「L」。
再者，位準移位電路3係僅於來自輸入端子N1、N2、及N3之各輸入信號成為上述任一組合之情形時進行動作，以此方式而被限定功能者。例如於來自輸入端子N3之輸入信號為「L」，且來自輸入端子N1之輸入信號為「L」之情形時，來自輸出端子O1之電壓信號成為不固定狀態。
由此，於圖1中，相對於n條掃描線之驅動所需之電壓信號之數(n種)，於包含其一半(g個)之閂鎖電路2及選擇電路8之閘極驅動器100中，分別輸入至位準移位電路3之輸入端子N1、N2、及N3之脈衝61、71、及Q1必需符合上述任一組合。
由此，將圖1所示之閘極驅動器100中所獲得之電路規模之縮小效果，與圖18所示之閘極驅動器672加以比較地進行說明。
對於閘極驅動器100與閘極驅動器672而言，相同點為可驅動n條掃描線。
此處，閘極驅動器100中，相對於構成閘極驅動器672之移位暫存器電路681之閂鎖電路682之個數(n個)，構成移位暫存器電路1之閂鎖電路2之個數(g=2/n個)成為其一半。
再者，閘極驅動器100之移位暫存器電路1中，進而需要用以生成分頻時脈CS2及反轉分頻時脈CS2B之閂鎖電路9，而即便考慮到該閂鎖電路9為必需，構成移位暫存器電路1之閂鎖電路之個數在掃描線之條數n較多之情形時，亦可充分實現閂鎖電路之個數之減少。
又，相對於閘極驅動器672，閘極驅動器100構成為進而包含各選擇電路8，即，各個g個NAND電路6及7，且每個進而包含之選擇電路8中所包含的電晶體數，比個數可減少之閂鎖電路682(閂鎖電路6821~682n中之任一個)中所包含之電晶體數更少(詳細情況以後敍述)。因此，相對於閘極驅動器672，閘極驅動器100整體中可減少電晶體之個數。
而且，將閘極驅動器100集積電路化之情形時之電路規模，比將閘極驅動器672集積電路化之情形時更能夠縮小。而且，隨之，比起閘極驅動器672，閘極驅動器100中可實現製造成本降低。
如上述所示，與閘極驅動器672相比，閘極驅動器100可將閂鎖電路之個數減少為大致n/2個，而另一方面，進而包含n/2個選擇電路8。此處，將閂鎖電路與選擇電路8之具體電路構成加以比較，對閘極驅動器100中之電路規模之縮小效果進行更詳細說明。
圖13係表示上述閂鎖電路之普通電路構成例之圖。圖14係表示該閂鎖電路所包含之類比開關之構成之圖。圖15係表示該閂鎖電路所包含之NAND電路之構成之圖。圖16係表示該閂鎖電路所包含之反相器之構成之圖。
再者，於圖1所示之閂鎖電路2及9、進而圖18所示之閂鎖電路682中，為方便起見，對圖2所示之各時序圖之說明所需之動作時脈CS之輸入端子即端子CK進行圖示及說明。其中，於作為圖1所示之閂鎖電路2及9、進而圖18所示之閂鎖電路682而實際使用之圖13所示之閂鎖電路中，進而供給有將動作時脈CS邏輯反轉所得之反轉動作時脈CSB。圖13中，進而圖示將閂鎖電路之反轉動作時脈輸入端子作為端子CKB。
圖13所示之閂鎖電路係包含4個類比開關131~134、2個NAND電路135及136、及2個反相器137及138。
端子D包含於類比開關131。端子CK及端子CKB均分別包含於類比開關131~134。端子Q包含於類比開關134。端子QB包含於NAND電路136之輸出端。端子RB包含於NAND電路135及136之各一輸入端。
類比開關131連接於類比開關132、及NAND電路135之另一輸入端。NAND電路135之輸出端連接於反相器137之輸入端。反相器137之輸出端連接於類比開關132及133。類比開關133連接於類比開關134、及NAND電路136之另一輸入端。進而，端子Q經由反相器138連接於端子QB。
圖14所示之類比開關140為類比開關131~134之構成，且係將n通道型之MOS電晶體nT1與p通道型之MOS電晶體pT1組合而構成。
圖15所示之NAND電路150為NAND電路135或136之構成。NAND電路150中，p通道型之MOS電晶體pT2及pT3、及n通道型之MOS電晶體nT2及nT3之各閘極端子分別成為一輸入端及另一輸入端，各汲極端子成為輸出端。再者，p通道型之MOS電晶體pT2及pT3係各源極端子連接於電源線151，各汲極端子進而經由連接源極端子與汲極端子之n通道型之MOS電晶體nT2及nT3而接地於接地線152。
圖16所示之反相器160為反相器137及138之構成。反相器160中，p通道型之MOS電晶體pT4、及n通道型之MOS電晶體nT4之各閘極端子所連接之節點成為輸入端，各汲極端子所連接之節點成為輸出端。p通道型之MOS電晶體pT4之源極端子連接於電源線161，n通道型之MOS電晶體nT4之源極端子連接於接地線162。
根據圖13~圖16可知，於圖13所示之閂鎖電路與2個NAND電路中，2個NAND電路更能夠減少電晶體之個數。
進而，閘極驅動器100之位準移位電路3(參照圖3)相對於閘極驅動器672之位準移位電路683(參照圖20)，能夠縮小電路規模。
即，若將位準移位電路3與位準移位電路683進行比較，則首先，位準移位電路3具有相當於2個位準移位電路683之功能，即，生成2種電壓信號之功能。
於2個位準移位電路683中，所需之電晶體為具有電壓VH以上之耐壓之p通道型之MOS電晶體4個(電晶體701及702各2個)及n通道型之MOS電晶體4個(電晶體703及704各2個)。
另一方面，於1個位準移位電路3中，所需之電晶體為具有電壓VH以上之耐壓之p通道型之MOS電晶體6個(電晶體301~306)及n通道型之MOS電晶體3個(電晶體307~309)。
此處，於位準移位電路中，若n通道型之MOS電晶體之導通電阻小於p通道型之MOS電晶體之導通電阻，則不切換動作狀態。因此，於位準移位電路中，通常為了保證電路之高速動作及穩定動作，則必需增大各n通道型之MOS電晶體中之閘極端子之寬度相對於各p通道型之MOS電晶體中之閘極端子之寬度的比率。考慮到該比率之結果為，各n通道型之MOS電晶體中之閘極端子之寬度得以增大，且，各p通道型之MOS電晶體中之閘極端子之長度得以增大。
n 通道型之MOS電晶體即電晶體703及704(參照圖20)、及電晶體307~309(參照圖3)，均被設計為閘極端子之寬度W為240.0，閘極端子之長度L為1.2。
p通道型之MOS電晶體即電晶體701及702(參照圖20)被設計為閘極端子之寬度W為5.0，閘極端子之長度L為9.6。另一方面，p通道型之MOS電晶體即電晶體301~306(參照圖3)均被設計為閘極端子之寬度W為5.0，閘極端子之長度L為4.8。
再者，各電晶體301~306中之閘極端子之長度L可為各電晶體701及702中之閘極端子之長度L之一半之理由為如下所示。即，於位準移位電路3(參照圖3)中，p通道型之MOS電晶體即電晶體301之汲極端子與電晶體302之源極端子，電晶體303之汲極端子與電晶體304之源極端子，電晶體305之汲極端子與電晶體306之源極端子，成為分別連接之構成。根據該構成，電晶體301及302中之上述導通電阻、電晶體303及304中之上述導通電阻、及電晶體305及306中之上述導通電阻之各個，係與電晶體701或702之上述導通電阻對應。
位準移位電路3中之6個p通道型之MOS電晶體301~306之閘極端子之長度L係與位準移位電路683中之3個p通道型之MOS電晶體之閘極端子之長度L大致相同。換言之，關於p通道型之MOS電晶體之閘極端子之長度L之總計，位準移位電路3比位準移位電路683更小。
如以上所示，相對於位準移位電路683，位準移位電路3可減少電晶體寬度較大之n通道型之MOS電晶體之個數，且，可減小p通道型之MOS電晶體之閘極端子之長度L、進而p通道型之MOS電晶體之尺寸之總計。
因此，位準移位電路3於集積化之情形時，比位準移位電路683更能縮小電路規模，從而可減小晶片面積，實現製造成本降低。
圖1所示之閘極驅動器100係將進行與作為分頻電路之閂鎖電路9相應之動作的移位暫存器電路1與選擇電路8加以組合，藉此位準移位電路3於上述任一組合之範疇內可進行動作。即，圖1所示之閘極驅動器100藉由包含移位暫存器電路1與位準移位電路3，而能夠進一步發揮電路規模之縮小效果。
[實施形態2]
圖5係表示本發明之另一實施形態之掃描線驅動裝置之電路構成之圖。
圖5所示之閘極驅動器(掃描線驅動裝置)200相對於圖1所示之閘極驅動器100之電路構成，以下之方面有所不同。
圖5所示之閘極驅動器200代替移位暫存器電路1而包含移位暫存器電路210，代替選擇電路8而包含選擇電路28，代替位準移位電路3而包含位準移位電路123及33。選擇電路28之各個係包含NOR電路26及27。
移位暫存器電路210中，關於包含g個閂鎖電路2(閂鎖電路21~2g)及閂鎖電路9之構成，與移位暫存器電路1相同。然而，關於圖5所示之閂鎖電路21~2g之端子QB，因加以使用故而進行圖示。
自閂鎖電路9之端子Q輸出之分頻時脈CS2，被供給至閂鎖電路21~2g之端子CK、及各選擇電路28之NOR電路27之一輸入端。自閂鎖電路9之端子QB輸出之反轉分頻時脈CS2B，被供給至閂鎖電路9自身之端子D、及各選擇電路28之NOR電路26之一輸入端。
閂鎖電路21將自端子Q輸出之脈衝Q1(本實施形態中，並非為本發明之基準脈衝)供給至閂鎖電路22之端子D，並且，生成將脈衝Q1邏輯反轉所得之反轉脈衝(基準脈衝)QB1，並自端子QB供給至輸出驅動電路st1之選擇電路28所包含之NOR電路26及27各自之另一輸入端、及輸出驅動電路st1之位準移位電路123。閂鎖電路22於端子D被供給脈衝Q1時，將自端子Q輸出之脈衝Q2(本實施形態中，並非為本發明之基準脈衝)供給至閂鎖電路23(為方便起見，省略圖示)之端子D，並且，生成將脈衝Q2邏輯反轉所得之反轉脈衝(基準脈衝)QB2，並自端子QB供給至輸出驅動電路st2之選擇電路28所包含之NOR電路26及27各自之另一輸入端、及輸出驅動電路st2之位準移位電路123。而且，閂鎖電路2g於端子D被供給脈衝Q(g-1)時，將自端子Q輸出之脈衝Qg(本實施形態中，並非為本發明之基準脈衝)供給至閂鎖電路2(g+1)(為了方便起見，圖示省略)之端子D，並且，生成將脈衝Qg邏輯反轉所得之反轉脈衝(基準脈衝)QBg，並自端子QB供給至輸出驅動電路stg之選擇電路28所包含之NOR電路26及27各自之另一輸入端、及輸出驅動電路stg之位準移位電路123。
選擇電路28之各自所包含之NOR電路26，係將表示反轉分頻時脈CS2B與所供給之反轉脈衝QB1~QBg中之任一者之否定邏輯和之信號，供給至直接連結之位準移位電路123。又，選擇電路28之各自所包含之NOR電路27，係將表示分頻時脈CS2與所供給之反轉脈衝QB1~QBg中之任一者之否定邏輯和之信號，供給至直接連結之位準移位電路123。此處，係將各選擇電路28之NOR電路26之輸出信號分別設為脈衝261(輸出驅動電路st1)、脈衝262(輸出驅動電路st2)、…、脈衝26g(輸出驅動電路stg)，將NOR電路27之輸出信號分別設為脈衝271(輸出驅動電路st1)、脈衝272(輸出驅動電路st2)、…、脈衝27g(輸出驅動電路stg)。脈衝261~26g係本發明之第1脈衝，脈衝271~27g係本發明之第2脈衝。
位準移位電路123之各個中，分別自輸入端子(第1輸入端子)N21供給有來自直接連結之NOR電路26之第1脈衝(脈衝261~26g之對應之任一者)，自輸入端子(第2輸入端子)N22供給有來自直接連結之NOR電路27之第2脈衝(脈衝271~27g之對應之任一者)。進而，位準移位電路123之各個中，如上述般，自輸入端子(第3輸入端子)N23供給有來自端子QB直接連結之閂鎖電路2之基準脈衝(反轉脈衝QB1~QBg之對應之任一者)並作為第3脈衝。
各位準移位電路123係分別對所供給之上述第1及第2脈衝進行邏輯反轉處理，並且，將反轉處理後應成為「L」之信號電壓轉換為負電壓(例如，為-10V之電壓值VL)，藉此生成第1~第3信號。第1信號係成為將第1脈衝位準轉換為供給至與位準移位電路123對應之輸出端子51之電壓信號之對象的信號，由pf1(輸出驅動電路st1)、pf2(輸出驅動電路st2)、…、pfg(輸出驅動電路stg)而表示。第2信號係成為將第2脈衝位準轉換為供給至與位準移位電路123對應之輸出端子52之電壓信號之對象的信號，由ps1(輸出驅動電路st1)、ps2(輸出驅動電路st2)、…、psg(輸出驅動電路stg)而表示。第3信號係用以控制各位準轉換之處理中之位準移位電路33之各種電路動作之信號，由pt1(輸出驅動電路st1)、pt2(輸出驅動電路st2)、…、ptg(輸出驅動電路stg)而表示。
各位準移位電路33係分別對所供給之上述第1及第2信號進行邏輯反轉處理，並且，將反轉處理後應成為「H」之信號電壓轉換為可進行液晶顯示裝置(參照圖17)中之液晶驅動之程度之電壓位準(例如，為+10 V~+25 V之規定之電壓值VH)，藉此進行第1及第2信號之位準轉換(相應於脈衝生成電壓信號)。位準轉換所得之電壓信號分別自輸出端子O21(第1輸出端子)及O22(第2輸出端子)輸出。
關於位準移位電路123及33之詳細構成以後進行敍述。
自各位準移位電路33之輸出端子O21輸出之上述電壓信號，係通過直接連結於該輸出端子O21之緩衝電路41而自輸出端子51輸出。自各位準移位電路33之輸出端子O22輸出之上述電壓信號，係通過直接連結於該輸出端子O22之緩衝電路42而自輸出端子52輸出。
圖6係表示閘極驅動器200之動作之流程之時序圖。關於時刻t1~tn、曲線CS、曲線SI、曲線CS2、曲線CS2B、曲線Q1、及曲線Q2，與圖2所示之時序圖相同，因此省略詳細說明。其中，此處，開始信號SI係表示閘極驅動器200之動作開始之脈衝信號。
輸出驅動電路st1之選擇電路28之NOR電路26所輸出之脈衝261係於脈衝Q1為「L」(供給至NOR電路26之反轉脈衝QB1為「H」)期間，固定為「L」。另一方面，脈衝261係於脈衝Q1為「H」(供給至NOR電路26之反轉脈衝QB1為「L」)，進而反轉分頻時脈CS2B為「L」期間，即，時刻t1~時刻t2之間，成為「H」(曲線261)。
輸出驅動電路st1之選擇電路28之NOR電路27所輸出之脈衝271係於脈衝Q1為「L」(供給至NOR電路27之反轉脈衝QB1為「H」)期間，固定為「L」。另一方面，脈衝271係於脈衝Q1為「H」(供給至NOR電路27之反轉脈衝QB1為「L」)，進而分頻時脈CS2為「L」期間，即，時刻t2~時刻t3之間，成為「H」(曲線271)。
輸出驅動電路st2之選擇電路28之NOR電路26所輸出之脈衝262係於脈衝Q2為「L」(供給至NOR電路26之反轉脈衝QB2為「H」)期間，固定為「L」。另一方面，脈衝262係於脈衝Q2為「H」(供給至NOR電路26之反轉脈衝QB2為「L」)，進而反轉分頻時脈CS2B為「L」期間，即，時刻t3~時刻t4之間，成為「H」(曲線262)。
輸出驅動電路st2之選擇電路28之NOR電路27所輸出之脈衝272係於脈衝Q2為「L」(供給至NOR電路27之反轉脈衝QB2為「H」)期間，固定為「L」。另一方面，脈衝272係於脈衝Q2為「H」(供給至NOR電路27之反轉脈衝QB2為「L」)，進而分頻時脈CS2為「L」期間，即，時刻t4~時刻t5之間，成為「H」(曲線272)。
輸出驅動電路st1之位準移位電路123使所供給之脈衝261邏輯反轉，並且，電壓轉換為包含電壓VL(與應成為電壓信號之「L」之信號對應)及VD(與應成為電壓信號之「H」之信號對應)之第1信號pf1，並供給至輸出驅動電路st1之位準移位電路33。輸出驅動電路st1之位準移位電路33使所供給之第1信號pf1邏輯反轉，並且，將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。而且，該電壓信號係自輸出驅動電路st1之位準移位電路33之輸出端子O21，通過輸出驅動電路st1之緩衝電路41，而自輸出驅動電路st1之輸出端子51輸出(曲線51(st1)輸出)。
又，輸出驅動電路st1之位準移位電路123使所供給之脈衝271邏輯反轉，並且，電壓轉換為包含電壓VL(與應成為電壓信號之「L」之信號對應)及VD(與應成為電壓信號之「H」之信號對應)之第2信號ps1，並供給至輸出驅動電路st1之位準移位電路33。輸出驅動電路st1之位準移位電路33使所供給之第2信號ps1邏輯反轉，並且，將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。而且，該電壓信號係自輸出驅動電路st1之位準移位電路33之輸出端子O22，通過輸出驅動電路st1之緩衝電路42，而自輸出驅動電路st1之輸出端子52輸出(曲線52(st1)輸出)。
輸出驅動電路st2之位準移位電路123使所供給之脈衝262邏輯反轉，並且，電壓轉換為包含電壓VL(與應成為電壓信號之「L」之信號對應)及VD(與應成為電壓信號之「H」之信號對應)之第1信號pf2，並供給至輸出驅動電路st2之位準移位電路33。輸出驅動電路st2之位準移位電路33使所供給之第1信號pf2邏輯反轉，並且，將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。而且，該電壓信號係自輸出驅動電路st2之位準移位電路33之輸出端子O21，通過輸出驅動電路st2之緩衝電路41，而自輸出驅動電路st2之輸出端子51輸出(曲線51(st2)輸出)。
又，輸出驅動電路st2之位準移位電路123使所供給之脈衝272邏輯反轉，並且，電壓轉換為包含電壓VL(與應成為電壓信號之「L」之信號對應)及VD(與應成為電壓信號之「H」之信號對應)之第2信號ps2，並供給至輸出驅動電路st2之位準移位電路33。輸出驅動電路st2之位準移位電路33使所供給之第2信號ps2邏輯反轉，並且，將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。而且，該電壓信號係自輸出驅動電路st2之位準移位電路33之輸出端子O22，通過輸出驅動電路st2之緩衝電路42，而自輸出驅動電路st2之輸出端子52輸出(曲線52(st2)輸出)。
根據以上之要領，輸出驅動電路st1至stg為止之各自所包含之位準移位電路123分別使所供給之第1脈衝邏輯反轉，並且，電壓轉換為包含電壓VL(與應成為電壓信號之「L」之信號對應)及VD(與應成為電壓信號之「H」之信號對應)之第1信號，並供給至直接連結之位準移位電路33。又，各位準移位電路123分別使所供給之第2脈衝邏輯反轉，並且，電壓轉換為包含電壓VL(與應成為電壓信號之「L」之信號對應)及VD(與應成為電壓信號之「H」之信號對應)之第2信號，並供給至直接連結之位準移位電路33。
位準移位電路33使所供給之第1信號邏輯反轉，並且，將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。該電壓信號係自輸出端子O21，通過緩衝電路41而自輸出端子51輸出。又，位準移位電路33使所供給之第2信號邏輯反轉，並且，將反轉處理後應成為「H」之信號電壓轉換為規定之電壓值VH，並生成電壓信號。該電壓信號係自輸出端子O22，通過緩衝電路42而自輸出端子52輸出。
圖7表示組合位準移位電路123及33之構成、即位準移位電路3'之電路構成例。
於圖7所示之位準移位電路3'中，位準移位電路33，除了電晶體307~309之各源極端子並非連接於接地線，而連接於被施加電壓VL之電源線(第2電源)319這一點之外，與位準移位電路3(參照圖3)之電路構成相同，因此省略詳細電路構成之說明。又，圖7所示之位準移位電路33中之電晶體301~309係各個具有電壓(VH+|VL|)以上之耐壓。再者，電壓VL成為比輸入至輸入端子N21、N22、及N23之各信號之「L」所對應之電壓值更低之位準，且成為負電壓。
於圖7所示之位準移位電路3'中，位準移位電路123係包含各個具有電壓(VD+|VL|)以上之耐壓之9個MOS電晶體(第1~第9電晶體)321~329。再者，電晶體321~326為n通道型，電晶體327~329為p通道型。又，電晶體321~326之W/L成為5.0/4.8，電晶體327~329之W/L成為480.0/1.2。
圖7所示之位準移位電路123具有以下之構成。
於輸入端子N21連接有電晶體327之閘極端子。於輸入端子N22連接有電晶體328之閘極端子。於輸入端子N23連接有電晶體329之閘極端子。
電晶體321係閘極端子連接於電晶體323之閘極端子，汲極端子連接於電晶體322之源極端子，源極端子連接於電源線319。
電晶體322係閘極端子連接於電晶體324之汲極端子，汲極端子連接於電晶體327之汲極端子。
電晶體323係閘極端子連接於電晶體326之汲極端子，汲極端子連接於電晶體324之源極端子，源極端子連接於電源線319。
電晶體324係閘極端子連接於電晶體322之汲極端子。
電晶體325係閘極端子連接於電晶體324之汲極端子，汲極端子連接於電晶體326之源極端子，源極端子連接於電源線319。
電晶體326係閘極端子連接於電晶體324之閘極端子，汲極端子連接於電晶體329之汲極端子。
電晶體327係源極端子連接於被施加電壓VD之電源線333。
電晶體328係汲極端子連接於電晶體324之汲極端子，源極端子連接於電源線333。
電晶體329係源極端子連接於電源線333。
進而，連接電晶體322之汲極端子與電晶體327之汲極端子之節點334，係連接於位準移位電路33之輸入端子N1，連接電晶體324之汲極端子與電晶體328之汲極端子之節點335，係連接於位準移位電路33之輸入端子N2，連接電晶體326之汲極端子與電晶體329之汲極端子之節點336，係連接於位準移位電路33之輸入端子N3。再者此時，位準移位電路33之輸出端子O21對應於位準移位電路3之輸出端子O1(參照圖3)，位準移位電路33之輸出端子O22對應於位準移位電路3之輸出端子O2(參照圖3)。
圖8係表示位準移位電路3'生成電壓信號之流程之時序圖。來自輸入端子N21、N22、及N23之各輸入信號成為與圖6所示之時刻t1~t3相同之信號。分別係脈衝261對應於來自輸入端子N21之輸入信號，脈衝271對應於來自輸入端子N22之輸入信號，反轉脈衝QB1對應於來自輸入端子N23之輸入信號。分別係第1信號pf1對應於來自輸入端子N1之輸入信號，第2信號ps1對應於來自輸入端子N2之輸入信號，第3信號pt1對應於來自輸入端子N3之輸入信號。
於時刻t1以前，來自輸入端子N23之輸入信號為「H」，來自輸入端子N21及N22之各輸入信號為「L」。於該情形時，圖7所示之位準移位電路123中，電晶體329導通，另一方面，電晶體327及328為非導通。若電晶體329導通，則自節點336輸入至輸入端子N3之信號(第3信號)pt1成為「L」。另一方面，若電晶體327及328為非導通，則自節點334輸入至輸入端子N1之信號(第1信號)pf1、及自節點335輸入至輸入端子N2之信號(第2信號)ps1均成為「H」。於時刻t3以後，亦與時刻t1以前相同。
於時刻t1~t2，來自輸入端子N23之輸入信號為「L」，來自輸入端子N21之輸入信號為「H」，來自輸入端子N22之輸入信號為「L」。於該情形時，圖7所示之位準移位電路123中，電晶體327導通，另一方面，電晶體328及329為非導通。若電晶體327導通，則信號pf1成為「L」。另一方面，若電晶體328及329為非導通，則信號ps1及pt1均成為「H」。
於時刻t2~t3，來自輸入端子N23之輸入信號為「L」，來自輸入端子N21之輸入信號為「L」，來自輸入端子N22之輸入信號為「H」。於該情形時，圖7所示之位準移位電路123中，電晶體328導通，另一方面，電晶體327及329為非導通。若電晶體328導通，則信號ps1成為「L」。另一方面，若電晶體327及329為非導通，則信號pf1及pt1均成為「H」。
此處，信號pf1、ps1、及pt1中，與「H」之信號對應之電壓位準為電壓VD，與「L」之信號對應之電壓位準為電壓VL。
輸入至位準移位電路33之輸入端子N1~N3之信號分別為信號pf1、ps1、pt1。此處，信號pf1、ps1、及pt1雖分別與「H」及「L」所對應之電壓位準不同，但關於波形，則與輸入至圖4中輸入端子N1~N3之信號分別相同。又，進行與所供給之各信號pf1、ps1、及pt1相應之動作的位準移位電路33，如上述般，除了電晶體307~309之各源極端子不連接於接地線，而連接於被施加電壓VL之電源線319這一點之外，與位準移位電路3(參照圖3)之電路構成相同。因此，自位準移位電路33之各輸出端子O21(O1)及O22(O2)，獲得具有曲線O21輸出信號、及曲線O22輸出信號所示之波形之電壓信號為自明，業者只要參照圖4所示之時序圖便可容易理解。
信號pf1、ps1、及pt1係分別成為將輸入至位準移位電路123之輸入端子N21~N23之各信號邏輯反轉所得之波形，因此可解釋為脈衝產生之時序與輸入至位準移位電路123之輸入端子N21~N23之各信號一致。即，關於電晶體307根據是否產生第1脈衝而切換導通與非導通，電晶體308根據是否產生第2脈衝而切換導通與非導通，電晶體309根據是否產生第3脈衝而切換導通與非導通這一點，位準移位電路3(參照圖3)與位準移位電路33係進行同樣之動作。
位準移位電路3'(參照圖7)相對於位準移位電路683'(參照圖21)，可縮小電路規模。
即，位準移位電路3'中，分別必需為p通道型之MOS電晶體為9個(電晶體301~306、327~329)，n通道型之MOS電晶體為9個(電晶體307~309、321~326)。
另一方面，位準移位電路683'中，分別必需為p通道型之MOS電晶體為4個(電晶體713、714、717、718)，n通道型之MOS電晶體為4個(電晶體711、712、715、716)。其中，位準移位電路3'具有相當於2個位準移位電路683'之功能，即，生成2種電壓信號之功能。因此，於應驅動彼此相同條數之掃描線之情形時，位準移位電路683'相對於位準移位電路3'，個數必須為2倍。即，位準移位電路683'，為了實現與1個位準移位電路3'相同之功能，分別必需為p通道型之MOS電晶體為8個，n通道型之MOS電晶體為8個。若僅考慮到電晶體之個數，則位準移位電路683'能以比位準移位電路3'少之個數，實現相同之功能。
然而，此處，若考慮各電晶體之尺寸，則位準移位電路3'設計為，W/L為5.0/4.8之電晶體為12個(電晶體301~306、321~326)，240.0/1.2之電晶體為3個(電晶體307~309)，480.0/1.2之電晶體為3個(電晶體327~329)，該等電晶體之閘極端子面積(閘極端子之寬度與閘極端子之長度之積)為2880 μm2 。另一方面，位準移位電路683'被設計為，W/L為5.0/9.6之電晶體為8個(電晶體711、712、717、718各2個)，240.0/1.2之電晶體為4個(電晶體713、714各2個)，480.0/1.2之電晶體為4個(電晶體715、716各2個)，該等電晶體之閘極端子面積為3840 μm2 。
因此，位準移位電路3'相對於位準移位電路683'，可縮小電路規模。
再者，關於移位暫存器電路210，具體的構成與移位暫存器電路1(參照圖1)實質相同，從而省略關於電路規模之縮小效果之說明。
如以上所示，位準移位電路3'於集積化之情形時，比位準移位電路683'更能縮小電路規模，從而可減小晶片面積，實現製造成本降低。
圖5所示之閘極驅動器200係將進行與作為分頻電路之閂鎖電路9相應之動作的移位暫存器電路210與選擇電路28加以組合，藉此位準移位電路123及33可進行上述動作。即，圖5所示之閘極驅動器200藉由包含移位暫存器電路210與位準移位電路3'，而能夠進一步發揮電路規模之縮小效果。
[實施形態3]
圖9係表示本發明之又一實施形態之掃描線驅動裝置之電路構成之圖。圖9所示之閘極驅動器(掃描線驅動裝置)300可解釋為圖5所示之閘極驅動器200之變形例。
閘極驅動器300除了閘極驅動器200之構成之外，進而包含閂鎖電路211。
閂鎖電路211具有與閂鎖電路21~2g及9相同之端子(其中，端子QB可省略)。閂鎖電路211係分別端子D中供給有移位暫存器電路210及閂鎖電路211之動作電壓即電壓VD，端子CK中供給有開始信號SI，端子RB中供給有電源接通重置信號PR，且自端子Q輸出反轉重置信號RSB。自閂鎖電路211之端子Q輸出之反轉重置信號RSB被供給至移位暫存器電路210之閂鎖電路21~2g及9之各RB端子。
包含閂鎖電路211之目的在於使開始信號SI與分頻時脈CS2同步。
閂鎖電路211係於閘極驅動器300之起動時，藉由電源接通重置信號PR而重置。再者，電源接通重置信號PR可係由未圖式之電源接通重置電路等閘極驅動器300內部之電路而生成者，亦可係自閘極驅動器300外部所供給者。而且，例如，閘極驅動器300起動後之第1次之重置係藉由電源接通重置信號PR而實施。而且，其後，在開始信號SI被輸入至閘極驅動器300，而解除閘極驅動器300之重置後，為了再次進行閘極驅動器300之重置，例如，檢測到移位暫存器電路210中之最終段之閂鎖電路(未圖式)進行動作而重新生成重置信號，並使用該重置信號實施重置。
藉此，閘極驅動器300於供給下一開始信號SI之前，停止閂鎖電路9之動作，並且，停止移位暫存器電路210整體之動作，因此可實現低消耗電力化。再者，當閂鎖電路9及移位暫存器電路210之動作停止時，在該狀態下(閂鎖電路9之動作停止，並且移位暫存器電路210整體之動作停止)，等待開始信號SI，因此藉由下一開始信號SI之輸入，移位暫存器電路210可再次開始動作。
圖10係表示閘極驅動器300之動作之流程之時序圖。
閂鎖電路21~2g及9中供給有來自閂鎖電路211之反轉重置信號RSB(曲線RSB)。閂鎖電路21~2g及9於反轉重置信號RSB為「L」之期間內被重置，在該重置之期間內，分頻時脈CS2保持為「L」(曲線CS2)。
於相對於動作時脈CS之上升之時序而考慮設置時間之時刻t0，若將開始信號SI(曲線SI)供給至閂鎖電路211及閂鎖電路21，則與開始信號SI之上升同時地，反轉重置信號RSB成為「H」，藉此，針對閂鎖電路21~2g及9之重置被解除。
其後，於時刻t1，若分頻時脈CS2上升，則閂鎖電路21識別出開始信號SI之上升，並以與圖5所示之閘極驅動器200相同之要領，產生脈衝Q1(曲線Q1)。其後，因與圖6所示之時序圖相同，故而省略詳細說明。
如圖9所示，閘極驅動器300進而包含用以控制重置信號之輸出時序之閂鎖電路211，故而利用簡單構成便可實施開始信號SI與分頻時脈CS2之同步。根據該構成，將開始信號SI輸入至閂鎖電路21之時序，可根據動作時脈CS之上升之時序而決定，而無需與作為移位暫存器電路210之動作時脈之分頻時脈CS2之上升之時序一致。即，將開始信號SI輸入至閂鎖電路21之時序，能夠以與動作時脈CS上升之時序一致之、與周知之移位暫存器電路相同之輸入時序而進行。
移位暫存器電路210係藉由分頻時脈CS2之上升而識別開始信號SI為「H」之期間(參照圖6之曲線SI及CS2)。對移位暫存器電路210之開始信號SI之供給之時序，比起根據分頻時脈CS2之上升之時序而決定，根據動作時脈CS之上升之時序而決定，則其控制更加簡單。
[實施形態4]
圖11係表示本發明之其他實施形態之掃描線驅動裝置之電路構成之圖。圖11所示之閘極驅動器(掃描線驅動裝置)400可解釋為圖1所示之閘極驅動器100之變形例。
閘極驅動器400相對於閘極驅動器100之構成，代替選擇電路8而包含選擇電路48。選擇電路48之各個係包含NAND電路460及470、及AND電路475。
NAND電路460及470係分別相對於閘極驅動器100之NAND電路6及7，而追加1個輸入端，並將動作時脈CS供給至該追加之各輸入端。NAND電路460係將表示動作時脈CS、分頻時脈CS2、及所供給之脈衝Q1~Qg中之任一個之否定邏輯積的信號，供給至直接連結之位準移位電路3。又，NAND電路470係將表示動作時脈CS、反轉分頻時脈CS2B、及所供給之脈衝Q1~Qg中之任一個之否定邏輯積的信號，供給至直接連結之位準移位電路3。此處，將各選擇電路48之NAND電路460之輸出信號分別設為脈衝461(輸出驅動電路st1)、脈衝462(輸出驅動電路st2)、…、脈衝46g(輸出驅動電路stg)，將NAND電路470之輸出信號分別設為脈衝471(輸出驅動電路st1)、脈衝472(輸出驅動電路st2)、…、脈衝47g(輸出驅動電路stg)。脈衝461~46g係本發明之第1脈衝，脈衝471~47g係本發明之第2脈衝。
AND電路475分別將來自直接連結之閂鎖電路2之基準脈衝(脈衝Q1~Qg之對應之任一者)供給至一輸入端，將動作時脈CS供給至另一輸入端。AND電路475將所供給之表示該基準脈衝與動作時脈CS之邏輯積之信號(參照符號QS1~QSg)作為第3脈衝而供給至直接連結之位準移位電路3。
於閘極驅動器100、200、及300中，將第1及第2脈衝之脈衝寬度設為與分頻時脈CS2之1/2週期對應之期間，而於閘極驅動器400中，未將第1及第2脈衝之脈衝寬度限定於與分頻時脈CS2之1/2週期對應之期間。
圖12係表示閘極驅動器400之動作之流程之時序圖。
脈衝461及462、及脈衝471及472係分別對應於圖2所示之脈衝61及62、及脈衝71及72，且分別僅於動作時脈CS為「H」之期間內，成為「L」(曲線461、471、462、及472)。又，同樣地，來自AND電路475之信號QS1及QS2係分別對應於圖2所示之脈衝Q1及Q2，且分別僅於動作時脈CS為「H」之期間內，成為「H」(曲線QS1及QS2)。
其結果為，根據脈衝461、471、及信號QS1，輸出驅動電路st1之位準移位電路3(參照圖11)藉由與圖3及圖4所說明者為相同之要領而生成的來自輸出端子51及52之各輸出(電壓信號)，進行位準轉換後輸出(曲線51(st1)輸出及52(st1)輸出)。對於脈衝462及472而言，藉由相同之要領，來自輸出端子51及52之各輸出(電壓信號)進行位準轉換後輸出(曲線51(st2)輸出及52(st2)輸出)。最終，自時刻tn起，相當於動作時脈CS之1/2週期之期間之電壓信號係自輸出驅動電路stg之輸出端子52輸出(曲線52(stg)輸出)。
再者，閘極驅動器400為了決定第1及第2脈衝之脈衝寬度而使用動作時脈CS，但並不限定於此，藉由使用任意之脈衝寬度之信號，可任意調整第1及第2脈衝之脈衝寬度。閘極驅動器400可任意調整各掃描線之掃描時間。
[實施形態5]
圖23係表示本發明之一實施形態之位準移位電路之電路構成之圖。
圖23所示之位準移位電路900係構成為於圖3所示之位準移位電路3之構成中，在輸入端子N1~N3之前段包含反相器903及904、及NAND電路905。
於位準移位電路900之輸入端子N101連接有反相器903之輸入端。於位準移位電路900之輸入端子N102連接有反相器904之輸入端。反相器903及904之各輸出端係分別連接於NAND電路905之一輸入端及另一輸入端。位準移位電路900之輸出端子O101及O102係分別對應於位準移位電路3之輸出端子O1及O2(參照圖3)。
進而，分別係反相器903之輸出端連接於輸入端子N1，反相器904之輸出端連接於輸入端子N2，NAND電路905之輸出端連接於輸入端子N3。
輸入端子N101及N102中均輸入有作為邏輯信號之脈衝。又，輸入至輸入端子N101及N102之各脈衝，至少一者為「L」。作為此種脈衝之一例，列舉自移位暫存器電路981(參照圖27)中，彼此直接連結之2個閂鎖電路(例如，閂鎖電路6821與閂鎖電路6822)分別輸出之脈衝。分別將輸入端子N101連接於彼此直接連結之2個閂鎖電路中之一個(前段)閂鎖電路，將輸入端子N102連接於另一個(後段)閂鎖電路，藉此對於輸入端子N101及N102，可供給至少一者為「L」之各上述脈衝。然而，當然各上述脈衝並不限定於自移位暫存器電路981中彼此直接連結之2個閂鎖電路分別輸出之脈衝。
圖24係表示位準移位電路900生成電壓信號之流程之時序圖。
輸入至輸入端子N101之脈衝，係於時刻t1以前為「L」，於時刻t1~時刻t2之間為「H」，於時刻t2以後為「L」(曲線N101輸入信號)。輸入至輸入端子N102之脈衝，係於時刻t2以前為「L」，於時刻t2~時刻t3之間為「H」，於時刻t3以後為「L」(曲線N102輸入信號)。如此，輸入至輸入端子N101及N102之各脈衝，至少一者為「L」。
輸入至輸入端子N101之脈衝係藉由反相器903邏輯反轉後作為脈衝906而供給至輸入端子N1(曲線N1輸入信號)，並且，供給至NAND電路905之一輸入端。輸入至輸入端子N102之脈衝係藉由反相器904邏輯反轉後作為脈衝907而供給至輸入端子N2(曲線N2輸入信號)，並且，供給至NAND電路905之另一輸入端。
NAND電路905生成並輸出表示脈衝906與脈衝907之否定邏輯積之信號即脈衝908。脈衝908被供給至輸入端子N3(曲線N3輸入信號)。
輸入至輸入端子N1~N3之各信號係分別對應於脈衝906、907、及908。脈衝906、907、及908之波形係分別與脈衝61、脈衝71、及脈衝Q1(均參照圖4)為相同者。又，進行與所供給之脈衝906、907、及908相應之動作的位準移位電路900中之輸入端子N1~N3以後之段之電路，係與位準移位電路3(參照圖3)之電路構成相同。因此，只要參照圖4所示之時序圖，自位準移位電路900之輸出端子O101獲得具有曲線O101輸出信號所示之波形之電壓信號、自輸出端子O102獲得具有曲線O102輸出信號所示之波形之電壓信號為自明，業者可容易理解。
根據上述構成，位準移位電路900係與圖3所示之位準移位電路3同樣地，於集積化之情形時，比位準移位電路683(參照圖20)更能縮小電路規模，從而可減小晶片面積，實現製造成本降低。
再者，位準移位電路900中進而包含NAND電路905，而以NAND電路905及後述之NOR電路913(參照圖25)為首的周知之邏輯電路之電路規模，相對於具有電壓VH或電壓(VH+|VL|)以上之耐壓之電晶體301~309之尺寸，非常小，可達到忽略之程度。
又，圖23所示之位準移位電路900包含反相器903及904。此處，包含反相器903及904之目的在於，抑制相對於輸入至輸入端子N101及N102之各脈衝，自輸出端子O101及O102輸出之各電壓信號進行邏輯反轉。即，換言之，包含反相器903及904之目的在於，抑制自輸出端子O101及O102輸出之各電壓信號，成為輸入至輸入端子N101及N102之各脈衝之反轉信號。因此，若輸入至輸入端子N101及N102之各脈衝預先被邏輯反轉，則反相器903及904並非為必需之構成。
圖25係表示本發明之另一實施形態之位準移位電路之電路構成之圖。
圖25所示之位準移位電路900'係構成為於圖7所示之位準移位電路3'之構成中，在輸入端子N21~N23之前段包含NOR電路913(尤其參照位準移位電路443)。
於位準移位電路900'之輸入端子N101連接有NOR電路913之一輸入端。於位準移位電路900'之輸入端子N102連接有NOR電路913之另一輸入端。位準移位電路900'之輸出端子O101及O102係分別對應於位準移位電路3'之輸出端子O21及O22(參照圖7)。
進而，分別係輸入端子N101連接於輸入端子N21，輸入端子N102連接於輸入端子N22，NOR電路913之輸出端連接於輸入端子N23。
輸入端子N101及N102中均輸入有作為邏輯信號之脈衝。又，輸入至輸入端子N101及N102之各脈衝，至少一者為「L」。作為此種脈衝之一例，列舉自移位暫存器電路981(參照圖27)中，彼此直接連結之2個閂鎖電路(例如，閂鎖電路6821與閂鎖電路6822)分別輸出之脈衝。分別將輸入端子N101連接於彼此直接連結之2個閂鎖電路中之一個(前段)閂鎖電路，將輸入端子N102連接於另一個(後段)閂鎖電路，藉此對於輸入端子N101及N102，可供給至少一者為「L」之各上述脈衝。然而，當然各上述脈衝並不限定於自移位暫存器電路981中彼此直接連結之2個閂鎖電路分別輸出之脈衝。
圖26係表示位準移位電路900'生成電壓信號之流程之時序圖。
輸入至輸入端子N101之脈衝，係於時刻t1以前為「L」，於時刻t1~時刻t2之間為「H」，於時刻t2以後為「L」(曲線N101(N21)輸入信號)。輸入至輸入端子N102之脈衝，係於時刻t2以前為「L」，於時刻t2~時刻t3之間為「H」，於時刻t3以後為「L」(曲線N102(N22)輸入信號)。如此，輸入至輸入端子N101及N102之各脈衝，至少一者為「L」。
NOR電路913係生成並輸出表示輸入至輸入端子N101之脈衝與輸入至輸入端子N102之脈衝之否定邏輯和的信號(曲線N23輸出信號)。
輸入至輸入端子N21~N23之各信號之波形係分別與圖8所示之時序圖為相同者。又，進行與所供給之輸入至輸入端子N21~N23之各信號相應之動作的位準移位電路900'中之輸入端子N21~N23之後段之電路，係與位準移位電路3'(參照圖7)之電路構成相同。因此，只要參照圖4及圖8所示之時序圖，自位準移位電路900'之輸出端子O101獲得具有曲線O101輸出信號所示之波形之電壓信號、自輸出端子O102獲得具有曲線O102輸出信號所示之波形之電壓信號為自明，業者可容易理解。
根據上述構成，位準移位電路900'係與圖7所示之位準移位電路3'同樣地，於集積化之情形時，比位準移位電路683'(參照圖21)更能縮小電路規模，從而可減小晶片面積，實現製造成本降低。
此外，若著眼於位準移位電路443，則位準移位電路443構成為，將輸入至輸入端子N101之脈衝邏輯反轉，並且，生成將與電壓信號之「H」對應之電壓位準設為電壓VD、將與電壓信號之「L」對應之電壓位準設為電壓VL之信號pf1，並將輸入至輸入端子N102之脈衝邏輯反轉，並且，生成將與電壓信號之「H」對應之電壓位準設為電壓VD、將與電壓信號之「L」對應之電壓位準設為電壓VL之信號ps1。即，位準移位電路443藉由未圖式之反相器等使應輸入至輸入端子N101及N102之各脈衝預先邏輯反轉，從而即便不包含位準移位電路33部分亦可作為位準移位電路發揮功能。本發明中，關於作為將脈衝預先邏輯反轉並輸入至位準移位電路443之各輸入端子N101及N102，且相應於輸入至各輸入端子N101及N102之脈衝生成並輸出信號pf1，並且，生成並輸出信號ps1的本發明之位準移位電路之位準移位電路443，包含於發明之範疇內。
圖27係表示包括位準移位電路900或900'之掃描線驅動裝置之電路構成之圖。
圖27所示之閘極驅動器(掃描線驅動裝置)972相對於圖18所示之閘極驅動器672，以下之方面有所不同。
閘極驅動器972係代替n個位準移位電路683，而包含g個位準移位電路983。位準移位電路983以與位準移位電路683同樣之要領，對各符號進而附加1至g為止之編號。
位準移位電路9831~983g係分別具有2個輸入端子N101及N102、及2個輸出端子(第1及第2輸出端子)O101及O102。位準移位電路9831~983g之各個係適用位準移位電路900(參照圖23)或位準移位電路900'(參照圖25)。
符號981之構件係連接有n段閂鎖電路682之移位暫存器電路。於移位暫存器電路981之各輸出端，以每2個該輸出端為單位，連接有位準移位電路983。圖19表示圖27之動作時序(閘極驅動器972與驅動時脈C同步地依序移位脈衝之要領)之時序圖。
移位暫存器電路981係與移位暫存器電路681(參照圖18)同樣地，進行與供給至自身之開始信號S及驅動時脈C相應之動作。
於移位暫存器電路981中，如圖19所示，若將脈衝信號輸入至開始信號S，則當驅動時脈C自「L」上升至「H」時，第1段之閂鎖電路6821之輸出成為「H」，其次當驅動時脈C自「L」上升至「H」時，第1段之閂鎖電路6821之輸出成為「L」，第2段之閂鎖電路6822之輸出成為「H」。
自閂鎖電路6821輸出之「H」之信號輸入至位準移位電路9831之輸入端子N101。位準移位電路9831中，輸入至輸入端子N101之該信號被轉換為具有可進行液晶驅動之程度之電壓位準的電壓信號，該電壓信號經由緩衝電路6841而自輸出端子6851輸出(參照圖19之曲線6851輸出)。該電壓信號係作為用以驅動掃描線677(參照圖17)之1條掃描線的掃描線驅動信號676(參照圖17)而輸出。
又，自閂鎖電路6822輸出之「H」之信號輸入至位準移位電路9831之輸入端子N102。位準移位電路9831中，輸入至輸入端子N102之該信號被轉換為具有可進行液晶驅動之程度之電壓位準的電壓信號，該電壓信號經由緩衝電路6842而自輸出端子6852輸出(參照圖19之曲線6852輸出)。該電壓信號係作為用以驅動掃描線677(參照圖17)之1條掃描線之掃描線驅動信號676(參照圖17)而輸出。
移位暫存器電路981中，對於第3段~第n段閂鎖電路6823~682n而言，亦按照驅動時脈C之上升之時序依序輸出脈衝。依序輸出之該脈衝係同樣地，由位準移位電路9832~983g轉換為電壓信號，並經由緩衝電路6843~684n而自輸出端子6853~685n輸出。自輸出端子6851~685n輸出電壓信號之時序為圖19所示。根據圖19所示之時序圖，每次按照驅動時脈C之上升之時序，自輸出端子6851~685n依序輸出來自輸出端子6851之電壓信號、來自輸出端子6852之電壓信號、…、來自輸出端子685n之電壓信號。
根據上述構成，閘極驅動器972，藉由於作為本發明之前提之上述圖18所示之閘極驅動器672中，適用本發明之位準移位電路900或900'之構成，可進一步縮小電路規模，從而進一步降低製造成本。
又，本發明之位準移位電路之特徵在於：上述第1~第6電晶體均為p通道型之MOS電晶體，上述第7~第9電晶體均為n通道型之MOS電晶體。
根據上述構成，本位準移位電路每驅動2條掃描線時具有3個n通道型之MOS電晶體，因此可減少n通道型之MOS電晶體之個數。藉此，於位準移位電路中，可實現電路規模之縮小、及製造成本降低。而且，本位準移位電路之特徵進而在於：輸入至上述第9電晶體之閘極端子之脈衝係表示輸入至上述第7電晶體之閘極端子之脈衝與輸入至上述第8電晶體之閘極端子之脈衝之否定邏輯積的脈衝。根據該構成，可生成應輸入至第7~第9電晶體之各閘極端子之、使第7~第9電晶體中之任2個選擇地導通之脈衝。
又，本發明之位準移位電路之特徵在於：上述第1~第6電晶體均為n通道型之MOS電晶體，上述第7~第9電晶體均為p通道型之MOS電晶體。根據上述構成，本位準移位電路每驅動2條掃描線時具有6個n通道型之MOS電晶體。其中，此處，第1、第3、及第5電晶體之各汲極端子係分別構成為連接於第2、第4、及第6電晶體之各源極端子，該構成之第1~第6電晶體，相對於作為第7~第9電晶體之n通道型之MOS電晶體，均可將導通電阻設為一半，伴隨此，可將閘極端子之長度設為約一半。因此，本位準移位電路實質成為與每驅動2條掃描線時具有3個作為開關之n通道型之MOS電晶體之情形相同程度的電路規模，因此可獲得與n通道型之MOS電晶體之個數削減相同之效果。藉此，於位準移位電路中，可實現電路規模之縮小、及製造成本降低。而且，本位準移位電路之特徵進而在於：輸入至上述第9電晶體之閘極端子之脈衝係表示輸入至上述第7電晶體之閘極端子之脈衝與輸入至上述第8電晶體之閘極端子之脈衝之否定邏輯和的脈衝。根據該構成，可生成應輸入至第7~第9電晶體之各閘極端子之、使第7~第9電晶體中之任2個選擇地導通之脈衝。
又，本發明之位準移位電路之特徵在於：輸入至上述第7~第9電晶體之各閘極端子之脈衝預先進行邏輯反轉。
根據上述構成，可抑制自位準移位電路輸出之電壓信號相對於輸入至位準移位電路之脈衝進行邏輯反轉。
本發明之掃描線驅動裝置之特徵進而在於：包含上述任一之本發明之位準移位電路。
根據上述構成，於掃描線驅動裝置中，可獲得與本發明之位準移位電路相同之功能及效果。
再者，包含上述任一掃描線驅動裝置之顯示裝置，實現與該掃描線驅動裝置相同之效果。
本發明並不限定於上述各實施形態，在請求項所示之範圍內可進行各種變更，關於將不同之實施形態中分別揭示之技術性手段適當組合所得的實施形態亦包含於本發明之技術範圍內。
[產業上之可利用性]
本發明係適合於將脈衝轉換為具有規定之電壓位準之二值電壓信號之位準移位電路的發明。又，本發明係適合於掃描線驅動裝置、及包含該掃描線驅動裝置之顯示裝置的發明，尤其適合於主動矩陣型之液晶顯示裝置用途之掃描線驅動裝置及顯示裝置，上述掃描線驅動裝置包含輸出成為用以依序驅動複數之掃描線之基準之脈衝的移位暫存器電路、及將該脈衝轉換為具有適合於顯示裝置之顯示之電壓位準之電壓信號的位準移位電路。
1、210、981．．．移位暫存器電路
2、21~2g、9．．．閂鎖電路(脈衝生成電路)
3、3'、33、123、443、900、900'、983、9831~983g．．．位準移位電路
8、28、48．．．選擇電路(脈衝生成電路)
61~6g、261~26g、461~46g．．．脈衝(第1脈衝)
71~7g、271~27g、471~47g．．．脈衝(第2脈衝)
100、200、300、400、972．．．閘極驅動器(掃描線驅動裝置)
301~309、321~329．．．電晶體(第1~第9電晶體)
313．．．電源線(第1電源)
319．．．電源線(第2電源)
676．．．掃描線驅動信號
677．．．掃描線
6851、6852、6853、6854、685(n-1)、685n．．．輸出端子
CK、D、RB、Q、QB．．．端子
CS．．．動作時脈
CS2．．．分頻時脈
N1~N3、N21~N23．．．輸入端子(第1~第3輸入端子)
O1及O2、O21及O22、O101及O102．．．輸出端子(第1及第2輸出端子)
Q1~Qg．．．脈衝(基準脈衝)
QB1~QBg．．．反轉脈衝(基準脈衝)
QS1~QSg．．．信號(基準脈衝)
RSB．．．反轉重置信號
SI．．．開始信號
st1、st2、stg．．．輸出驅動電路
圖1係表示本發明之一實施形態之掃描線驅動裝置之電路構成之圖；
圖2係表示圖1所示之掃描線驅動裝置之動作之流程之時序圖；
圖3係表示本發明之位準移位電路之一電路構成例之圖；
圖4係表示圖3所示之位準移位電路生成電壓信號之流程之時序圖；
圖5係表示本發明之另一實施形態之掃描線驅動裝置之電路構成之圖；
圖6係表示圖5所示之掃描線驅動裝置之動作之流程之時序圖；
圖7係表示本發明之位準移位電路之另一電路構成例之圖；
圖8係表示圖7所示之位準移位電路生成電壓信號之流程之時序圖；
圖9係表示本發明之又一實施形態之掃描線驅動裝置之電路構成之圖；
圖10係表示圖9所示之掃描線驅動裝置之動作之流程之時序圖；
圖11係表示本發明之其他實施形態之掃描線驅動裝置之電路構成之圖；
圖12係表示圖11所示之掃描線驅動裝置之動作之流程之時序圖；
圖13係表示閂鎖電路之普通電路構成例之圖；
圖14係表示上述閂鎖電路中所包含之類比開關之構成之圖；
圖15係表示上述閂鎖電路中所包含之NAND電路之構成之圖；
圖16係表示上述閂鎖電路中所包含之反相器之構成之圖；
圖17係表示顯示裝置之概略構成之圖，且係表示主動矩陣型之液晶顯示裝置之構成之概略圖；
圖18係表示產生並輸出用以依序驅動掃描線之脈衝之先前普通的掃描線驅動電路之電路構成例之圖；
圖19係表示掃描線驅動裝置與驅動時脈同步地依序移位脈衝之要領之時序圖；
圖20係表示成為本發明之前提之位準移位電路之電路構成例之圖；
圖21係表示成為本發明之前提之位準移位電路之另一電路構成例之圖；
圖22係表示先前技術之液晶顯示裝置之概略構成之方塊圖；
圖23係表示本發明之一實施形態之位準移位電路之電路構成之圖；
圖24係表示圖23所示之位準移位電路生成電壓信號之流程之時序圖；
圖25係表示本發明之另一實施形態之位準移位電路之電路構成之圖；
圖26係表示圖25所示之位準移位電路生成電壓信號之流程之時序圖；及
圖27係表示包含本發明之位準移位電路之掃描線驅動裝置之電路構成之圖。
1．．．移位暫存器電路
3．．．位準移位電路
6、7．．．NAND電路
8．．．選擇電路(脈衝生成電路)
21~2g、9．．．閂鎖電路(脈衝生成電路)
41、42．．．緩衝電路
51、52．．．輸出端子
61、62、6g．．．脈衝(第1脈衝)
71、72、7g．．．脈衝(第2脈衝)
100．．．閘極驅動器(掃描線驅動裝置)
6851、6852、6853、6854、685(n-1)、685n．．．輸出端子
CK、D、RB、Q、QB．．．端子
CS．．．動作時脈
CS2．．．分頻時脈
CS2B．．．反轉分頻時脈
N1、N2、N3．．．輸入端子(第1~第3輸入端子)
O1、O2．．．輸出端子(第1及第2輸出端子)
Q1、Q2、Q(g-1)、Qg．．．脈衝(基準脈衝)
RSB．．．反轉重置信號
SI．．．開始信號
st1、st2、stg．．．輸出驅動電路

Claims (9)

  1. 一種掃描線驅動裝置，其特徵在於：其係輸出對複數之掃描線進行驅動之信號者，且包含：移位暫存器電路，其係根據將輸入至上述掃描線驅動裝置之動作時脈2分頻所得的分頻時脈而進行動作；脈衝生成電路，其係根據上述移位暫存器電路之輸出信號生成基準脈衝、以及第1及第2脈衝，上述基準脈衝係表示未驅動連續之2條掃描線之期間、與驅動連續之2條該掃描線之期間，上述第1及第2脈衝係分別表示驅動連續之2條該掃描線之期間內的驅動一掃描線及另一掃描線之期間；以及位準移位電路，其係包含第1~第3輸入端子、第1及第2輸出端子、用以施加彼此不同之位準之電壓的第1及第2電源、及第1~第9電晶體；上述位準移位電路係第1電晶體之閘極端子連接於第3電晶體之閘極端子，汲極端子連接於第2電晶體之源極端子，源極端子連接於第1電源；第2電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第7電晶體之汲極端子，源極端子連接於第1電晶體之汲極端子；第3電晶體係閘極端子連接於第6電晶體之汲極端子，汲極端子連接於第4電晶體之源極端子，源極端子連接於第1電源；第4電晶體係閘極端子連接於第2電晶體之汲極端子，汲極端子連接於第8電晶體之汲極端子，源極端子連接於第3電晶體之汲極端子；第5電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第6電晶體之源極端子，源極端子連接於第1電源；第6電晶體係閘極端子連接於第4電晶體之閘極端子，汲極端子連接於第9電晶體之汲極端子，源極端子連接於第5電晶體之汲極端子；第7電晶體係閘極端子連接有第1輸入端子，汲極端子連接於第2電晶體之汲極端子，源極端子連接於第2電源；第8電晶體係閘極端子連接有第2輸入端子，汲極端子連接於第4電晶體之汲極端子，源極端子連接於第2電源；第9電晶體係閘極端子連接有第3輸入端子，汲極端子連接於第6電晶體之汲極端子，源極端子連接於第2電源；第1輸出端子係連接於第7電晶體之汲極端子而設置，第2輸出端子係連接於第8電晶體之汲極端子而設置；第1脈衝輸入至上述第1輸入端子，第2脈衝輸入至上述第2輸入端子，基準脈衝輸入至上述第3輸入端子；上述第1及第2脈衝、及基準脈衝係於未驅動連續之2條掃描線之期間內，將第9電晶體設為非導通，將第7及第8電晶體設為導通，藉此使第2電源所施加之位準之電壓信號自第1及第2輸出端子輸出；於驅動連續之2條掃描線之期間，且，驅動2條掃描線中之一者之期間內，將第7電晶體設為非導通，將第8及第9電晶體設為導通，藉此使第1電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第2電源所施加之位準之電壓信號自第2輸出端子輸出；於驅動連續之2條掃描線之期間，且，驅動與上述2條掃描線中之一者不同之2條掃描線中之另一者之期間內，將第8電晶體設為非導通，將第7及第9電晶體設為導通，藉此使第2電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第1電源所施加之位準之電壓信號自第2輸出端子輸出。
  2. 一種位準移位電路，其特徵在於：其係包含第1~第3輸入端子、第1及第2輸出端子、用以施加彼此不同之位準之電壓的第1及第2電源、及第1~第9電晶體；第1電晶體之閘極端子連接於第3電晶體之閘極端子，汲極端子連接於第2電晶體之源極端子，源極端子連接於第1電源；第2電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第7電晶體之汲極端子，源極端子連接於第1電晶體之汲極端子；第3電晶體係閘極端子連接於第6電晶體之汲極端子，汲極端子連接於第4電晶體之源極端子，源極端子連接於第1電源；第4電晶體係閘極端子連接於第2電晶體之汲極端子，汲極端子連接於第8電晶體之汲極端子，源極端子連接於第3電晶體之汲極端子；第5電晶體係閘極端子連接於第4電晶體之汲極端子，汲極端子連接於第6電晶體之源極端子，源極端子連接於第1電源；第6電晶體係閘極端子連接於第4電晶體之閘極端子，汲極端子連接於第9電晶體之汲極端子，源極端子連接於第5電晶體之汲極端子；第7電晶體係閘極端子連接有第1輸入端子，汲極端子連接於第2電晶體之汲極端子，源極端子連接於第2電源；第8電晶體係閘極端子連接有第2輸入端子，汲極端子連接於第4電晶體之汲極端子，源極端子連接於第2電源；第9電晶體係閘極端子連接有第3輸入端子，汲極端子連接於第6電晶體之汲極端子，源極端子連接於第2電源；第1輸出端子係連接於第7電晶體之汲極端子而設置，第2輸出端子係連接於第8電晶體之汲極端子而設置；第7~第9電晶體之各閘極端子中輸入有使第7~第9電晶體中之任2個選擇地導通之脈衝；當第9電晶體為非導通、第7及第8電晶體導通時，使第2電源所施加之位準之電壓信號自第1及第2輸出端子輸出；當第7電晶體為非導通、第8及第9電晶體導通時，使第1電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第2電源所施加之位準之電壓信號自第2輸出端子輸出；當第8電晶體為非導通、第7及第9電晶體導通時，使第2電源所施加之位準之電壓信號自第1輸出端子輸出，並且使第1電源所施加之位準之電壓信號自第2輸出端子輸出。
  3. 如請求項2之位準移位電路，其中上述第1~第6電晶體均為p通道型之MOS電晶體；上述第7~第9電晶體均為n通道型之MOS電晶體。
  4. 如請求項3之位準移位電路，其中輸入至上述第9電晶體之閘極端子之脈衝係表示輸入至上述第7電晶體之閘極端子之脈衝與輸入至上述第8電晶體之閘極端子之脈衝之否定邏輯積之脈衝。
  5. 如請求項2之位準移位電路，其中上述第1~第6電晶體均為n通道型之MOS電晶體；上述第7~第9電晶體均為p通道型之MOS電晶體。
  6. 如請求項5之位準移位電路，其中輸入至上述第9電晶體之閘極端子之脈衝係表示輸入至上述第7電晶體之閘極端子之脈衝與輸入至上述第8電晶體之閘極端子之脈衝之否定邏輯和之脈衝。
  7. 如請求項2之位準移位電路，其中輸入至上述第7~第9電晶體之各閘極端子之脈衝係預先進行邏輯反轉。
  8. 一種掃描線驅動裝置，其係包含如請求項2之位準移位電路。
  9. 一種顯示裝置，其係包含如請求項1或8之掃描線驅動裝置。
TW099117471A 2009-06-01 2010-05-31 位準移位電路、掃描線驅動裝置及顯示裝置 TWI404333B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009132253A JP4565043B1 (ja) 2009-06-01 2009-06-01 レベルシフタ回路、走査線駆動装置、および表示装置

Publications (2)

Publication Number Publication Date
TW201110551A TW201110551A (en) 2011-03-16
TWI404333B true TWI404333B (zh) 2013-08-01

Family

ID=43098795

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099117471A TWI404333B (zh) 2009-06-01 2010-05-31 位準移位電路、掃描線驅動裝置及顯示裝置

Country Status (4)

Country Link
US (1) US8743045B2 (zh)
JP (1) JP4565043B1 (zh)
TW (1) TWI404333B (zh)
WO (1) WO2010140556A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4816686B2 (ja) * 2008-06-06 2011-11-16 ソニー株式会社 走査駆動回路
US8773413B2 (en) * 2011-09-13 2014-07-08 Shenzhen China Star Optoelectronics Technology Co., Ltd. Liquid crystal display panel, liquid crystal display device, and gate driving method of liquid crystal display panel
TWI457896B (zh) * 2012-06-04 2014-10-21 Himax Tech Ltd 閘極驅動器
TWI486943B (zh) * 2013-03-13 2015-06-01 Raydium Semiconductor Corp 電壓準位移位器
KR102156769B1 (ko) * 2013-12-26 2020-09-16 엘지디스플레이 주식회사 표시장치와 그의 게이트 쉬프트 레지스터 초기화방법
KR102147375B1 (ko) * 2013-12-31 2020-08-24 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
CN103761954B (zh) 2014-02-17 2016-10-19 友达光电(厦门)有限公司 显示面板与栅极驱动器
KR102230370B1 (ko) * 2014-08-06 2021-03-23 엘지디스플레이 주식회사 표시장치
TWI552142B (zh) * 2015-03-20 2016-10-01 矽創電子股份有限公司 閘極驅動電路
CN105448267B (zh) * 2016-01-07 2018-03-13 武汉华星光电技术有限公司 阵列基板上栅极驱动电路及使用所述电路的液晶显示器
CN107818758B (zh) * 2016-09-13 2019-11-08 上海和辉光电有限公司 移位寄存器单元、发光驱动电路及显示面板
CN108520725A (zh) * 2018-04-20 2018-09-11 京东方科技集团股份有限公司 一种源极驱动电路、显示设备及驱动方法
US11462142B2 (en) * 2020-12-14 2022-10-04 Beijing Eswin Computing Technology Co., Ltd. Slew rate boosting circuit, source driver chip and display device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200637145A (en) * 2005-01-31 2006-10-16 Sharp Kk Level shifting circuit and display element driving circuit using same
TW200701642A (en) * 2005-06-22 2007-01-01 Samsung Electronics Co Ltd A level shifter and method thereof
TW200721677A (en) * 2005-11-30 2007-06-01 United Microelectronics Corp Low voltage differential signal driver with pre-emphasis circuit

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05313129A (ja) 1992-05-07 1993-11-26 Fujitsu Ltd 液晶表示装置
JP3374492B2 (ja) * 1992-12-02 2003-02-04 セイコーエプソン株式会社 レベルシフト回路及びこれを用いた高電圧駆動回路
JPH1084274A (ja) 1996-09-09 1998-03-31 Matsushita Electric Ind Co Ltd 半導体論理回路および回路レイアウト構造
US6002290A (en) * 1997-12-23 1999-12-14 Sarnoff Corporation Crisscross voltage level shifter
US7196699B1 (en) * 1998-04-28 2007-03-27 Sharp Kabushiki Kaisha Latch circuit, shift register circuit, logical circuit and image display device operated with a low consumption of power
JP2001036388A (ja) * 1999-07-16 2001-02-09 Sharp Corp レベルシフト回路および半導体装置
JP4416901B2 (ja) * 2000-03-14 2010-02-17 株式会社半導体エネルギー研究所 レベルシフタ
JP3603769B2 (ja) * 2000-09-06 2004-12-22 セイコーエプソン株式会社 レベルシフト回路及びそれを用いた半導体装置
US20030063061A1 (en) * 2001-09-28 2003-04-03 Three-Five Systems High contrast LCD microdisplay utilizing row select boostrap circuitry
JP4443140B2 (ja) * 2003-04-25 2010-03-31 株式会社 日立ディスプレイズ 液晶表示装置
JP4149430B2 (ja) * 2003-12-04 2008-09-10 シャープ株式会社 パルス出力回路、それを用いた表示装置の駆動回路、表示装置、およびパルス出力方法
JP2005321510A (ja) * 2004-05-07 2005-11-17 Casio Comput Co Ltd 表示装置及びその駆動制御方法
JP4114668B2 (ja) * 2005-03-25 2008-07-09 エプソンイメージングデバイス株式会社 表示装置
KR100674976B1 (ko) 2005-06-03 2007-01-29 삼성전자주식회사 공유 회로를 이용하는 평판 표시 장치의 게이트 라인 구동장치 및 방법
JP4869706B2 (ja) * 2005-12-22 2012-02-08 株式会社 日立ディスプレイズ 表示装置
JP4993917B2 (ja) * 2006-02-07 2012-08-08 株式会社ジャパンディスプレイイースト 表示装置
JP4757915B2 (ja) * 2006-05-24 2011-08-24 シャープ株式会社 表示装置
KR100833629B1 (ko) * 2006-11-02 2008-05-30 삼성전자주식회사 피크 전류를 줄일 수 있는 영상 데이터 구동 장치와 방법
US8159481B2 (en) * 2007-09-04 2012-04-17 Himax Technologies Limited Display driver and related display
JP2010039208A (ja) 2008-08-05 2010-02-18 Nec Electronics Corp ゲート線駆動回路
KR101501142B1 (ko) * 2008-11-25 2015-03-11 삼성전자주식회사 레벨 쉬프트 회로 및 이를 포함하는 디스플레이 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200637145A (en) * 2005-01-31 2006-10-16 Sharp Kk Level shifting circuit and display element driving circuit using same
TW200701642A (en) * 2005-06-22 2007-01-01 Samsung Electronics Co Ltd A level shifter and method thereof
TW200721677A (en) * 2005-11-30 2007-06-01 United Microelectronics Corp Low voltage differential signal driver with pre-emphasis circuit

Also Published As

Publication number Publication date
WO2010140556A1 (ja) 2010-12-09
JP2010278977A (ja) 2010-12-09
US20120075279A1 (en) 2012-03-29
JP4565043B1 (ja) 2010-10-20
TW201110551A (en) 2011-03-16
US8743045B2 (en) 2014-06-03

Similar Documents

Publication Publication Date Title
TWI404333B (zh) 位準移位電路、掃描線驅動裝置及顯示裝置
JP4912186B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
US8681142B2 (en) Scan driver and flat panel display apparatus including the same
KR100468077B1 (ko) 바이어스 전환 신호를 내부에서 생성할 수 있는 반도체 장치
JP6656898B2 (ja) レベルシフト回路及び表示ドライバ
US6989810B2 (en) Liquid crystal display and data latch circuit
KR20130023488A (ko) 스캔구동부와 이를 이용한 유기전계발광표시장치
JP2009015286A (ja) 画像表示装置及び駆動回路
KR20150028403A (ko) 쉬프트 레지스터
TWI415083B (zh) A semiconductor integrated circuit and a semiconductor integrated circuit for driving a liquid crystal display
JP5575871B2 (ja) シフトレジスタ、信号線駆動回路、液晶表示装置
JP4296492B2 (ja) ラッチ回路、シフトレジスタ回路、表示装置の駆動回路、表示装置
TW200302451A (en) Integrated circuit free from accumulation of duty ratio errors
JP2005070732A (ja) 低電圧入力のスキャンドライバ、走査駆動システム及びその電圧レベルシフト回路
WO2012002257A1 (ja) 信号生成回路、液晶表示装置
JP2019090897A (ja) 走査線駆動回路およびこれを備えた表示装置
JP2007219052A (ja) 表示装置
CN100461254C (zh) 液晶显示器及其移位缓存器单元
JP4085324B2 (ja) ラッチ、ラッチの駆動方法、フラットディスプレイ装置
JP3556650B2 (ja) フリップフロップ回路、シフトレジスタおよび表示装置の走査駆動回路
KR100556455B1 (ko) 티에프티-엘시디(tft－lcd)의게이트구동회로
KR20000029344A (ko) 클럭 펄스 발생기, 공간 광 변조기 및 표시 장치
JPH11150452A (ja) レベル変換回路および液晶表示装置
JPH06161394A (ja) 液晶駆動回路
CN115662327B (zh) 保护电路、输出单元、源极驱动器及显示装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees