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TWI402944B - 半導體積體電路裝置 - Google Patents

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TWI402944B
TWI402944B TW095146456A TW95146456A TWI402944B TW I402944 B TWI402944 B TW I402944B TW 095146456 A TW095146456 A TW 095146456A TW 95146456 A TW95146456 A TW 95146456A TW I402944 B TWI402944 B TW I402944B
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Naoto Saito
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Seiko Instr Inc
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Description

半導體積體電路裝置
本發明關係於一種半導體積體電路裝置，其具有一結構，用以保護形成在絕緣層上覆矽(SOI)基材上之MOS電晶體不受到由靜電力等所造成之過電流。
在包含一電阻電路的半導體積體電路裝置中，該電阻電路係由多晶矽等所作成之電阻所構成，由二極體或MOS電晶體所作成之輸入或輸出保護元件較佳係安置於內部電路與外部輸入/輸出端之間，以防止當由靜電力等之超出標準值量或更多之電流由外部流入電路，造成構成內部電路之內部元件的崩潰。
第2A至2C圖顯示具有此保護電路之傳統半導體積體電路裝置中之輸入/輸出電路單元的例子。在第2A圖中，顯示由N通道MOS電晶體與P通道MOS電晶體所構成之CMOS反相器11成為CMOS結構的一內部元件10。N通道MOS電晶體係被提供作為CMOS反相器11輸入端301與輸出端302間，及Vdd線303與Vss線304間之保護元件20。注意為了容易解釋起見，內部元件的電路組態係被顯示為CMOS反相器11。
以上述組態，例如，負過電壓之施加至輸入或輸出端，使得一順向電壓出現在保護元件20之NMOS電晶體之一的PN接面，造成在保護NMOS電晶體中之電流流動保護內部元件。相反地，當施加一正過電壓時，藉由在保護元件20中之NMOS電晶體的PN接面的突崩潰，電流流入保護NMOS電晶體。以此方式，過電流經由輸入/輸出保護元件，直接被導引至接地基材，並被防止流動於內部元件中。
由第2B圖所示之內部元件10構成之NMOS電晶體113的輸入/輸出保護及具有由第2C圖所示之PMOS結構之內部元件10構成之PMOS電晶體112的輸入/輸出保護係以相同方式進行於ESD保護。
通常，形成在SOI基材，特別是在薄膜SOI基材上之裝置元件係為一埋入絕緣膜及一隔離絕緣膜所包圍，因此，展現較差之散熱效能，並且，容易由於過電流所產生之熱所崩潰。因此，一SOI裝置具有一結構，其係特別容易為ESD所損壞。當一ESD保護元件係被形成在SOI半導體薄膜上，以保護內部電路時，由於過電流所產生之熱也造成保護元件容易崩潰。因此，有各種設計以想要取足夠之ESD強度。
例如，在CMOS緩衝ESD保護電路被形成在SOI基材上作為內部元件之輸入保護元件之半導體積體電路裝置中，一PNP或NPN二極體被另外設於CMOS緩衝ESD保護電路的前端，以加強ESD強度(見例如日本專利JP344372B(第6頁第2圖)。
如上所述，在SOI基材上形成ESD保護元件涉及放大保護元件或增加保護元件數量，以取得足夠之ESD強度，其缺點在於保護電路面積與晶片面積之放大。
同時，日本專利JP04－345064A(第9頁，第1圖)與JP08－181219A(第5頁，第1圖)揭示一半導體積體電路裝置，其中內部元件10係被形成在SOI半導體薄膜中，及一輸入保護元件被形成在半導體支撐基材上。
然而，當SOI基材之半導體薄膜或埋入絕緣膜被部份地移除以曝露出半導體支撐基材及保護元件被形成在曝露部份上時，保護元件本身可以確保一足夠ESD強度，但問題在於內部元件並不能足夠地保護。
這是由於以下之機制所造成。即，在一般電路設計中，進入ESD雜訊係被假設為事先由ESD保護元件到達內部元件。然而，在半導體支撐基材上之ESD保護元件之大忍受電壓防止保護元件反應自輸出端302引入之ESD雜訊，及雜訊進入在SOI半導體薄膜上之內部元件，造成在內部元件之崩潰。因此，ESD保護操作之開始電壓應低於內部元件的忍受電壓，同時，在半導體支撐基材上之ESD保護元件係被設計以確保足夠之崩潰強度。
本發明之目標為提供一種形成ESD保護元件之方法，其能降低ESD保護操作開始時之ESD保護元件的電壓至低於內部元件之忍受電壓，在ESD保護元件被成在半導體支撐基材上的同時。
為了解決上述問題，本發明使用以下裝置。
(1)其中提供有一半導體積體電路裝置，其包含：一第一N通道MOS電晶體，安置在一SOI基材的半導體薄膜表面上，該SOI基材包含一絕緣膜疊層在一半導體支撐基材上及該半導體薄膜疊層在該絕緣膜上；一第一P通道MOS電晶體，安置在該半導體薄膜的表面上；一電阻；及一第二N通道MOS電晶體，其係被安置使得一汲極經由一閘極電極包圍一源極，汲極與源極係被分開一固定距離，該第二N通道MOS電晶體作為一安置在該半導體支撐基材的表面上之ESD保護元件，該半導體支撐基材係為該SOI基材的一部份並藉由移除該半導體薄膜與一埋入緣膜而加以曝露。
(2)在該半導體積體電路裝置中，該作為ESD保護元件之第二N通道MOS電晶體的該源極具有一圓形組態。
(3)在該半導體積體電路裝置中，該作為ESD保護元件之第二N通道MOS電晶體的該源極具有一橢圓形組態。
(4)在該半導體積體電路裝置中，該作為ESD保護元件之第二N通道MOS電晶體的該源極具有一多角形組態。
(5)在該半導體積體電路裝置中，該第一N通道MOS電晶體的閘極電極具有一N型導電性及該第一P通道MOS電晶體的閘極電極具有一P型導電性。
(6)在該半導體積體電路裝置中，作為該等ESD保護元件之該第一N通道MOS電晶體的N型閘極電極、該第一P通道MOS電晶體的P型閘極電極、及該第二N通道MOS電晶體的閘極電極係由第一多晶矽所形成。
(7)在該半導體積體電路裝置中，作為該ESD保護元件之第一N通道MOS電晶體的N型閘極電極、該第一P通道MOS電晶體的P型閘極電極、及該第二N通道MOS電晶體的P型閘極電極均具有一多晶矽化物結構成為第一多晶矽與耐火金屬矽化物之疊層結構。
(8)在該半導體積體電路裝置中，該電阻係由一第二多晶矽形成，其厚度係與該第一多晶矽不同，該第一多晶矽形成作為主動元件之該第一N通道MOS電晶體與該第一P通道MOS電晶體的該等閘極電極，及該第二N通道MOS電晶體作為ESD保護元件。
(9)在該半導體積體電路裝置中，該電阻係由用於該半導體薄膜的單晶矽所作成。
(10)在該半導體積體電路裝置中，該電阻為一薄膜金屬電阻，其係由Ni－Cr合金、矽化鉻、矽化鉬、或β鐵酸鹽矽化物等所作成。
(11)在該半導體積體電路裝置中，該形成該SOI基材之半導體薄膜具有0.05微米至0.2微米的厚度。
(12)在該半導體積體電路裝置中，該形成該SOI基材的絕緣膜具有0.1微米至0.5微米的厚度。
(13)在該半導體積體電路裝置中，該形成該SOI基材的絕緣膜係由一絕緣材料作成，該絕緣材料包括玻璃、藍寶石、或陶瓷，該陶瓷包含氧化矽膜與氮化矽膜。
如上所述，在該半導體積體電路裝置中，該作為形成在半導體薄膜上之內部元件的N通道電晶體的源極區具有一多角形並只相對於該也具有多角形之汲極區之一側，而具有N型MOS結構形成在半導體支撐基材上之ESD輸入/輸出保護元件之源極區係為該汲極區所包圍，造成容易控制雙極操作電壓及保護元件的低忍受電壓對抗輸入ESD雜訊。在支撐基材上形成保護元件確保了高ESD崩潰強度及ESD雜訊之第一吸收，並完成了容易受ESD雜訊損壞之半導體薄膜上之內部元件的輸入/輸出端的保護，特別是輸出端。
更明確地說，一保護作用可以應用至電源管理半導體積體電路裝置或類比半導體積體電路裝置上，其中電氣輸入/輸出特徵係特別重要。
以下，將參考附圖詳細描述本發明之實施例。第1A圖為一剖面圖，顯示依據本發明實施例之半導體積體電路裝置。
一絕緣層上覆矽(SOI)基材係由例如P型導電性之半導體支撐基材101、一埋入絕緣膜103、與一P型導電性之半導體薄膜102構成，該基材101係由單晶作成，該半導體薄膜102係由單晶作成並被用以形成元件。形成在P型半導體薄膜102上的有：一CMOS反相器11作為內部元件10，其係由第一N通道MOS電晶體(以下簡稱“NMOS”)113及第一P通道MOS電晶體(以下簡稱“PMOS”)112構成；與一由多晶矽作成之P型電阻114作為電阻元件30。然而，內部元件10並不限定於CMOS反相器11，其可以加以變化。
再者，半導體積體電路具有一由第二NMOS電晶體構成之ESD保護電晶體111(以下稱為“保護NMOS電晶體”)，其作為形成在半導體支撐基材101上之保護元件20。
一理想上用於低壓操作或低功率消耗之特別是全空乏(FD)SOI裝置之薄膜SOI裝置使用所謂用於CMOS電晶體的同極閘極結構。此同極閘極結構係為N型多晶矽形成NMOS電晶體113的閘極電極，及P型多晶矽形成PMOS電晶體112的閘極電極。示於第1A與1B圖之實施例中之CMOS反相器11具有與隨後所示者類似之結構。以下，將以FD結構之SOI裝置作例子說明。形成電晶體閘極之多晶矽係被定義為第一多晶矽。
開始時，NMOS電晶體113係由N型雜質擴散層105與一閘極電極構成，雜質擴散層作為在P型半導體薄膜102上之源極/汲極區，及閘極電極係由形成在由氧化矽膜作成之閘絕緣膜107上之N型多晶矽109作成。PMOS電晶體112係由P型雜質擴散層106與由P型多晶矽110所作成之閘極電極所構成，雜質擴散層106係作為形成在P型半導體薄膜中之N型井104中之源極/汲極區，及P型多晶矽110係形成在由例如氧化矽膜作成之閘極絕緣膜107上。NMOS電晶體113與PMOS電晶體112係藉由一場絕緣膜108與埋入絕緣膜103加以彼此隔開，該場絕緣膜108係例如藉由矽局部氧化(LOCOS)法形成。
另外，構成電阻元件30之高電阻值之P型電阻114係被形成在場絕緣膜上，該電阻元件30係用於分洩電壓除法電路作為用以除法電壓之類比電路、用以設計時間常數之CR電路，等等。在此實施例中，P型電阻係由多晶矽作成。
再者，構成保護元件20之保護NMOS電晶體111係由源極305、汲極405、及閘極電極所構成。源極305係由N型雜質擴散層所形成並在半導體支撐基材101上，被設成圓形組態，其一部份係藉由移除半導體薄膜102與埋入絕緣膜103的一部份而被曝露至大氣。汲極405係由N型雜質擴散層所形成，該雜質擴散層係被作成包圍該源極305。閘極電極係由N型多晶矽109所形成，並設在由氧化物膜等所作成之閘極絕緣膜107上。N型多晶矽109係類似於內部元件之NMOS電晶體113。保護NMOS電晶體111的閘極電極可以由P型多晶矽形成，這係與內部元件的NMOS電晶體113不同。或者，場絕緣膜108也可以使用於用以絕緣源極/汲極區之一區域。
第8圖顯示一傳統結構，於第8圖中所示之元件係類似於第1圖所示者，該等元件係以加上100的元件符號表示。保護NMOS電晶體211係被形成為保護元件。通常內部元件之NMOS電晶體213之保留電壓傾向於被顯著降低，該內部元件為FD SOI裝置。因此，當一突波由外側施加時，內部元件的NMOS電晶體213以較保護NMOS電晶體211為低之電壓開始雙極性動作，造成內部元件崩潰。
在保護NMOS電晶體211長度L上之增加，以防止保護元件的崩潰也增加了保護元件之保留電壓及佔用面積。
相反地，如同在第1圖之實施例，設有汲極405包圍住源極305並具有圓形組態作為保護元件之保護NMOS電晶體111的使用使得我們可以容易地藉由調整源極面積(或圓形組態中的半徑)而改變保留電壓，以控制雙極動作之電流增益(hFE)。更明確地說，小源極面積造成大電流增益(hFE)與低保留電壓。大源極面積造成小電流增益(hFE)及高保留電壓。因此，為了防止內部元件的崩潰，保護NMOS電晶體111的源極面積應很小，而降低了保護元件的整個面積。
因為保留電壓可以藉由調整長度L(即雙極性電晶體中之基極寬度)，所以可以容易形成具有想要特徵的保護元件。有可能經由雙極性動作由保護元件排出ESD雜訊，而不是由FD SOI裝置所形成之內部元件排出ESD雜訊。
注意，形成P型閘極電極的P型多晶矽110包含濃度為1×101 8 原子/立方公分或更高之受體雜質，例如硼或BF2 。形成N型閘極電極的N型多晶矽109包含濃度1×101 8 原子/立方公分或更高之施體雜質，例如磷或砷。
作為內部元件10之NMOS電晶體113與保護元件20之保護NMOS電晶體111的源極/汲極區包含有濃度為1×101 9 原子/立方公分或更高之磷或砷。或者，NMOS電晶體113的N型雜質擴散層105可以由砷形成，而保護NMOS電晶體111的N型雜質擴散層305、405可以由磷形成，及反之亦然。作為PMOS電晶體112的源極/汲極區之P型雜質擴散層106可以由濃度為1×101 9 原子/立方公分或更高之硼或BF2 形成。
SOI基材的半導體薄膜102與埋入絕緣膜103的厚度係依據其操作電壓加以決定。埋入絕緣膜103主要由具有厚度範圍由0.1微米至0.5微米的氧化矽膜所作成。注意，埋入絕緣膜可以由玻璃、藍寶石、氮化矽膜等所作成。作為薄膜SOI裝置之全空乏(FD)SOI裝置的功能與效能決定了半導體薄膜的厚度範圍由0.05微米至0.2微米。
再者，在第1圖之實施例中，用於類比電路之電阻元件30的P型電阻114係由第二多晶矽作成，其厚度係薄於閘極電極的厚度，該閘極電極係與使用多晶矽109與多晶矽110，以形成CMOS反相器的閘極電極的步驟不同的另一步驟所形成。例如，閘極電極的厚度被設定約2000至6000埃，而P型電阻114的厚度被設定500至2500埃。這是因為由具有較小厚度多晶矽所形成之電阻可以具有較高片電阻及較佳之溫度特徵，以用於較高之準確度。雖然片電阻係隨著所應用之電阻而改變，但在一般分壓電路中，片電阻被設定為幾kΩ/□到幾十kΩ/□。在此時，硼或BF2 被以濃度約1×101 4 原子/立方公分至9×101 8 原子/立方公分摻雜為雜質。第1圖顯示P型電阻114的實施例。考量半導體產品所需之電阻特徵與規格，在部份應用中使用高雜質濃度之P型低電阻，而在其他應用中，則使用相反雜質極性之N型電阻。
注意，ESD強度可以藉由在輸入端301或輸出端302與第2A至2C圖之內部元件10間插入電阻元件30加以加強。
第1B圖為依據第一實施例之第1A圖所示之半導體積體電路裝置的平面圖。為了容易解釋，在圖中並未顯示電阻元件。
內部元件之NMOS電晶體113與PMOS電晶體112均包含一具有多角組態的源極/汲極區(雖然在圖中該區為矩形，但也可以採用多於四個邊以下之多角組態)。通常，使用一佈局，其中源極區的一側面向汲極區的一側。另一方面，保護NMOS電晶體111的源極305具有一圓形組態及汲極405被形成以包圍該源極305。換句話說，於源極305與汲極405間之最小距離被保持不變。注意，保護NMOS電晶體111的源極305之形狀並不限於圓形組態。源極305可以具有橢圓或多角組態，但較佳為圓形組態。當在橢圓或多角組態時，汲極405係被安置以包含源極305，並採用一佈局，其中於源極305與汲極405之週邊間之最小距離被保持不變。
在源極305與汲極405間之表面上，多晶矽109係被設置穿過該閘極絕緣膜，當執行雜質佈植入源極305與汲極405時，該絕緣膜被設定為遮罩。因此，在源極305與汲極405間之距離經由自行對準加以決定，而實現了高準確度佈局。注意，雖然未示於圖中，但多晶矽109係經由金屬線連接至源極305。再者，例如磷之N型雜質係被引入多晶矽109中，這使得多晶矽109成為具有高雜質濃度之N型半導體。
一井電極(即在雙極性電晶體中之基極電極)之P型雜質擴散層106係設在離開N型汲極405一固定距離的汲極405的外週邊中。汲極405與基極電極之P型雜質擴散層106間之距離係藉由考量作為想要ESD保護電晶體之特性加以決定。
第3圖為一示意剖面圖，其顯示依據本發明第二實施例之半導體積體電路裝置。
在示於第1圖中之本發明第一實施例中，單層之一般目的多晶矽係用為閘極電極。在此例子中，特別是在單層P型多晶矽110的情形中，其電阻係高到約100Ω/□並不適用於需要高速及高頻操作的半導體裝置。在第3圖所示之結構係適用以克服此缺點。即，閘極電極係作成所謂多晶矽化物結構，其中耐火金屬矽化物116，例如矽化鎢、矽化鉬、矽化鈦、或矽化鉑係被形成在N型多晶矽109及P型多晶矽110上，以具有低電阻。片電阻係取決於耐火金屬矽化物的種類及其厚度而定，但通常在厚度500埃至2500埃中有幾Ω/□到十幾Ω/□。
因為MOS電晶體的本質操作係由N型及P型多晶矽109及110間之功函數與半導體薄膜所決定，所以，半導體裝置的效能係被改良，使得閘極電極之電阻被降低的範圍。
以下，第4至7圖均顯示依據另一實施例之半導體積體電路裝置的結構。
第4圖為一剖面圖，顯示示於第1圖之本發明之半導體積體電路的修改例。
第4圖中所示之結構同時也包含：作為內部元件之CMOS反相器11；針對內部元件之輸入/輸出端作ESD保護的保護NMOS電晶體111的保護元件20；及用於類比電路的電阻元件30，這些係為本發明之基本元件，但與第1圖所示者不同在於電阻元件30，例如P型電阻114係由半導體薄膜117之單晶矽所形成，而不是多晶矽。
在類比電路中之以分流電壓除法電路作準確之電壓除法需要高準確性之電阻比作為分流電阻的特性。例如，以電壓檢測器(以下稱為“VD”)等等，電阻電路30相對於整個晶片面積佔用很大面積。因此，電阻元件的面積減少同時保持準確度造成了晶片面積的減少，完成了成本的降低。
當使用SOI基材的半導體薄膜作為單晶矽形成電阻時，在電阻中不存在晶界，電阻完全沒有取決於晶界之電阻變化的情形，並且，有可能同時增加電阻的電阻值並降低電阻面積。此電阻之使用係很有效率。
注意，示於第4圖之本發明實施例之半導體積體電路裝置具有與第1圖之半導體積體電路裝置相同的功能與作用。
第5圖係為一剖面圖，顥示第3圖所示之本發明實施例之半導體積體電路的修改例。此結構係類似於第4圖在於電阻元件30，例如，P型電阻114係由半導體薄膜的單晶矽所形成，而不是多晶矽。注意，示於第5圖之半導體積體電路具有與第3圖之半導體積體電路裝置相同的功能與作用及與第4圖所示之單晶矽所形成的電阻有相同的優點。
第6圖為依據示於第1圖之本發明實施例之半導體積體電路裝置的另一修改例。
示於第6圖之結構同時也包含：作為內部元件之CMOS反相器11；由針對內部元件之輸入/輸出端作ESD保護的P＋閘極保NMOS電晶體111作成的保護元件20；及用於類比電路的電阻元件30，這些係為本發明之基本元件，但與第1圖者不同在於薄膜金屬電阻118係用作為電阻元件30，而不是多晶矽。
在第6圖所示之實施例中，矽化鉻119係被使用作為薄膜金屬電阻118，但也可以使用Ni－Cr合金或例如矽化鉬或β鐵酸鹽矽化物之金屬矽化物。矽化鉻在金屬矽化物間之電阻很高，因此，可以藉由沈積成為薄膜至約100埃至300埃而被使用作為電阻。薄膜電阻118係被使用以替換多晶矽，藉以降低在電壓除法電路的精確比與電阻與溫度係數的變化。注意，如第6圖所示之依據本發明實施例之半導體積體電路具有與第1圖之半導體積體電路相同之功能與作用。
第7圖為依據示於第3圖之本發明實施例之半導體積體電路的另一修改例之剖面圖。此結構係類似於第6圖，在於薄膜金屬電阻118係被使用作為電阻元件30，而不是多晶矽。注意，示於第6圖之半導體積體電路裝置具有與第3圖之半導體積體電路裝置相同的功能與作用，及第5圖所示之薄膜金屬所形成之電阻的優點。
本發明之實施例模式已經以使用由P型半導體支撐基材與P型半導體薄膜所形成之SOI基材的實施例加以描述。然而，也可以使用由N型半導體支撐基材與N型半導體薄膜所形成之SOI基材。於此時，有可能設定ESD保護操作的忍受電壓低於薄膜SOI裝置的內部元件之忍受電壓，同時，依據上述例子或原理，為保護NMOS電晶體保有高ESD崩潰強度，及消散來自內部元件的ESD雜訊，該NMOS電晶體包含N型基材、P型井、及P＋閘極、並被形成在N型半導體支撐基材上。
另外，SOI基材例子包含：黏合SOI基材及SIMOX基材均可以用於本發明中，黏合SOI基材係藉由黏合形成一元件之半導體薄膜加以製造，SIMOX基材係藉由佈植氧離子入半導體基材，其後熱處理以形成埋入氧化膜加以形成。再者，當使用黏合SOI基材時，半導體薄膜與半導體基材的極性可能在導電性不同。
10．．．內部元件
11．．．CMOS反相器
20．．．保護元件
101．．．半導體支撐基材
102．．．半導體薄膜
103．．．埋入絕緣膜
104．．．N型井
105．．．N型雜質擴散層
106．．．P型雜質擴散層
107．．．閘極絕緣膜
108．．．場絕緣膜
109．．．N型多晶矽
110．．．P型多晶矽
111．．．保護NMOS電晶體
112．．．P通道MOS電晶體
113．．．N通道MOS電晶體
114．．．P型電晶體
116．．．耐火金屬矽化物
118．．．薄膜金屬電阻
119．．．矽化鉻
301．．．輸入端
302．．．輸出端
303．．．Vdd線
304．．．Vss線
305．．．源極
405．．．汲極
211．．．保護NMOS電晶體
213．．．NMOS電晶體
第1A圖為一剖面圖，顯示依據本發明實施例之半導體積體電路裝置；第1B圖為一平面圖，顯示依據本發明實施例之半導體積體電路；第2A至2C圖為電路圖，顯示包含一保護電路之半導體積體電路裝置的輸入/輸出電路單元；第3圖為一剖面圖，顯示依據本發明另一實施例之半導體積體電路裝置；第4圖為一剖面圖，顯示依據本發明另一實施例之半導體積體電路裝置；第5圖為一剖面圖，顯示依據本發明另一實施例之半導體積體電路裝置；第6圖為一剖面圖，顯示依據本發明另一實施例之半導體積體電路裝置；第7圖為一剖面圖，顯示依據本發明另一實施例之半導體積體電路裝置；及第8圖為一剖面圖，顯示傳統半導體積體電路裝置。
10．．．內部元件
11．．．CMOS反相器
20．．．保護元件
101．．．半導體支撐基材
102．．．半導體薄膜
103．．．埋入絕緣膜
104．．．N型井
105．．．N型雜質擴散層
106．．．P型雜質擴散層
107．．．閘極絕緣膜
108．．．場絕緣膜
109．．．N型多晶矽
110．．．P型多晶矽
111．．．保護NMOS電晶體
112．．．P通道MOS電晶體
113．．．N通道MOS電晶體
114．．．P型電晶體
305．．．源極
405．．．汲極

Claims (17)

  1. 一種半導體積體電路裝置，包含：一SOI基材，包含一絕緣膜疊層在半導體支撐基材上及一半導體薄膜疊層在該絕緣膜上；一第一N通道MOS電晶體，安置在該半導體薄膜的表面上；一第一P通道MOS電晶體，安置在該半導體薄膜的表面上，該第一P通道MOS電晶體係藉由場絕緣膜與該第一N通道MOS電晶體隔開；一電阻，形成在該場絕緣膜上，該電阻與該半導體薄膜係由單晶矽形成；及一第二N通道MOS電晶體，作為一安置在該半導體支撐基材的表面上之靜電放電(ESD)保護元件，該半導體支撐基材係藉由移除該半導體薄膜的一部份與該絕緣膜的一部份而加以曝露，該第二N通道MOS電晶體具有閘極電極、源極區、經由閘極電極包圍該源極區的汲極區，以維持該汲極區與該源極區間之固定距離，及一雜質擴散層，安置在該汲極區的外週邊並與該汲極區分開預選距離。
  2. 如申請專利範圍第1項所述之半導體積體電路裝置，其中該第二N通道MOS電晶體的該源極具有一圓形組態。
  3. 如申請專利範圍第1項所述之半導體積體電路裝置，其中該第二N通道MOS電晶體的該源極具有一橢圓形 組態。
  4. 如申請專利範圍第1項所述之半導體積體電路裝置，其中該第二N通道MOS電晶體的該源極具有一多角形組態。
  5. 如申請專利範圍第1項所述之半導體積體電路裝置，其中該第一N通道MOS電晶體的閘極電極具有一N型導電性及該第一P通道MOS電晶體的閘極電極具有一P型導電性。
  6. 如申請專利範圍第5項所述之半導體積體電路裝置，其中各個該第一N通道MOS電晶體的該N型閘極電極、該第一P通道MOS電晶體的該P型閘極電極、及該第二N通道MOS電晶體的該閘極電極係由第一多晶矽所形成。
  7. 如申請專利範圍第5項所述之半導體積體電路裝置，其中各個該第一N通道MOS電晶體的該N型閘極電極、該第一P通道MOS電晶體的該P型閘極電極、及該第二N通道MOS電晶體的該閘極電極具有多晶矽與耐火金屬矽化物之疊層多晶矽化物結構。
  8. 如申請專利範圍第1項所述之半導體積體電路裝置，其中該形成該SOI基材之半導體薄膜具有範圍為0.05微米至0.2微米的厚度。
  9. 如申請專利範圍第1項所述之半導體積體電路裝置，其中該形成該SOI基材的絕緣膜具有範圍為0.1微米至0.5微米的厚度。
  10. 如申請專利範圍第1項所述之半導體積體電路裝置，其中該形成該SOI基材的絕緣膜係由一絕緣材料作成，該絕緣材料包括玻璃、藍寶石及陶瓷，該陶瓷包含氧化矽膜與氮化矽膜。
  11. 一種半導體積體電路裝置，包含：一半導體支撐基材；一絕緣膜，安置在該半導體支撐基材上；一半導體薄膜，安置在該絕緣膜上；一第一N通道MOS電晶體及P通道MOS電晶體，安置在該半導體薄膜上並藉由場絕緣膜彼此隔開，及一電阻，安置在該場絕緣膜上，該電阻與該半導體薄膜係由單晶矽形成；及一靜電放電(ESD)保護元件，具有第二N通道MOS電晶體安置在該半導體支撐基材上，該第二N通道MOS電晶體具有閘極電極、源極區及經由該閘極電極包圍該源極區的汲極區，以維持在該汲極區與該源極區間之固定距離，以取得該第一N通道MOS電晶體的預選保持電壓，其防止該第一N通道MOS電晶體的雙極性動作以較該第二N通道MOS電晶體的電壓為低的電壓發生，及一雜質擴散層，安置在該汲極區的外週邊並與該汲極區分開預選距離。
  12. 如申請專利範圍第11項所述之半導體積體電路裝置，其中該第二N通道MOS電晶體的該源極具有圓形、橢圓、及多角形組態之一組態。
  13. 如申請專利範圍第11項所述之半導體積體電路裝置，其中各個該第一N通道MOS電晶體與該P通道MOS電晶體的閘極電極及該第二N通道MOS電晶體的該閘極電極係由第一多晶矽形成；及其中該電阻係由具有厚度與該第一多晶矽厚度不同的第二多晶矽所形成。
  14. 如申請專利範圍第11項所述之半導體積體電路裝置，其中各個該第一N通道MOS電晶體及該P通道MOS電晶體的閘極電極及該第二N通道MOS電晶體的該閘極電極具有多晶矽與耐火金屬矽化物之疊層多晶矽化物結構。
  15. 一種半導體積體電路裝置，包含：一SOI基材，具有一半導體支撐基材、一絕緣膜安置在該半導體支撐基材上、及一半導體薄膜疊層在該絕緣膜上；一內部電路元件，具有第一N通道MOS電晶體及P通道MOS電晶體，各個形成在該半導體薄膜上並為場絕緣膜所彼此隔開；一電阻元件，形成在該場絕緣膜上，該電阻係由單晶矽作成，該單晶矽包含由單晶矽形成之半導體薄膜；及一靜電放電(ESD)保護元件，其執行ESD保護操作並被形成在該半導體基材上，該ESD保護元件具有第二N通道MOS電晶體，其包含源極區、包圍該源極區的汲極區，使得該ESD保護元件的電壓在ESD保護操作被控制於較內部電路元件的忍受電壓為低之電壓開始，及一雜 質擴散層，安置在該汲極區的外週邊並與該汲極區分開預選距離。
  16. 如申請專利範圍第15項所述之半導體積體電路裝置，其中該汲極區包圍該源極區，以在該汲極區及該源極區維持固定距離。
  17. 如申請專利範圍第15項所述之半導體積體電路裝置，其中該第二N通道MOS電晶體的該源極具有圓形、橢圓、及多角形組態之一組態。
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