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TWI383505B - 薄膜電晶體及其製造方法 - Google Patents

薄膜電晶體及其製造方法 Download PDF

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TWI383505B
TWI383505B TW097146572A TW97146572A TWI383505B TW I383505 B TWI383505 B TW I383505B TW 097146572 A TW097146572 A TW 097146572A TW 97146572 A TW97146572 A TW 97146572A TW I383505 B TWI383505 B TW I383505B
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Ta Chuan Liao
Huang Chung Cheng
Ya Hsiang Tai
Szu Fen Chen
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Chunghwa Picture Tubes Ltd
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Description

薄膜電晶體及其製造方法
本發明是有關於一種薄膜電晶體及其製造方法，且特別是有關於一種多晶矽(poly－silicon)薄膜電晶體及其製造方法。
在一般元件中，都需配置開關以驅動元件的運作。以主動式驅動的顯示元件為例，其通常是以薄膜電晶體來作為驅動開關。然而，薄膜電晶體又可分為非晶矽(amorphous silicon,a－Si)薄膜電晶體以及多晶矽薄膜電晶體。由於多晶矽薄膜電晶體相較於非晶矽薄膜電晶體具有消耗功率小且電子遷移率大等優點，因此多晶矽薄膜電晶體逐漸受到市場的重視。
隨著積體電路產業的快速發展，為了增加元件的驅動能力與提高其積集度(Integration)，縮小元件尺寸逐漸成為現今半導體製程的趨勢。圖1繪示習知一種多晶矽薄膜電晶體的剖面示意圖。多晶矽薄膜電晶體100包括一多晶矽島狀物120、一閘絕緣層130、一閘極層140以及一介電層150，其中多晶矽島狀物120具有一源極區120S、一汲極區120D以及一通道區120C。請參照圖1，多晶矽島狀物120、閘絕緣層130、閘極層140以及介電層150依序形成於基板110上。
當多晶矽薄膜電晶體100的尺寸縮小時，多晶矽薄膜電晶體100之通道區120C的長度L”也隨之變小。然而， 當通道區120C的長度L”縮小到一定程度後，驅動此多晶矽薄膜電晶體100時則會產生通道區120C與汲極區120D相接處的電子能量升高的情形，進而使漏電流(leakage current)的現象更為嚴重。這種現象稱為短通道效應(Short Channel Effect)，而此現象會使多晶矽薄膜電晶體100的電性劣化。
一般而言，多晶矽薄膜電晶體100通常可藉由輕摻雜汲極(Lightly Doped Drain,LDD)或偏移(offset)閘極來解決短通道效應的問題。然而，輕摻雜汲極的形成需利用額外的離子植入製程。而偏移閘極的製作需要額外的光罩製程，亦衍生對位精度不佳的問題。
本發明提供一種薄膜電晶體，此薄膜電晶體有較低的漏電流。
本發明又提供一種薄膜電晶體的製造方法，此製造方法利用簡單的製程步驟以製作出上述之薄膜電晶體。
本發明提出一種薄膜電晶體，此薄膜電晶體包括一多晶矽島狀物、一閘絕緣層、一閘極堆疊層以及一介電層。多晶矽島狀物包括一源極區以及一汲極區，而閘絕緣層覆蓋多晶矽島狀物。閘極堆疊層配置於閘絕緣層上，其中閘極堆疊層包括一第一導電層以及一第二導電層。第一導電層的長度小於第二導電層的長度。介電層覆蓋閘絕緣層與閘極堆疊層，因而於第二導電層與閘絕緣層之間構成多個腔洞(cavity)。
本發明又提出一種薄膜電晶體的製造方法，其方法包括：首先，於一基板上依序形成一多晶矽島狀物(poly－silicon island)以及一閘絕緣層。然後，於閘絕緣層上形成一閘極堆疊層，其中閘極堆疊層包括一第一導電層以及一第二導電層。接著，進行一蝕刻製程。此蝕刻製程對第一導電層以及第二導電層具有蝕刻選擇性，以使第一導電層的長度小於第二導電層的長度，以於第二導電層與閘絕緣層之間形成多個凹陷(recess)。而後，於多晶矽島狀物中形成一源極區以及一汲極區。之後，於閘絕緣層上形成一介電層，此介電層覆蓋第二導電層。其中，介電層不會填入凹陷處，因而在第二導電層與閘絕緣層之間形成多個腔洞。
在本發明之一實施例中，第一導電層之蝕刻率至少為第二導電層之蝕刻率的兩倍。
在本發明之一實施例中，第二導電層的長度實質上小於3微米(micron)。
在本發明之一實施例中，第一導電層的邊緣與第二導電層邊緣之間的距離D與第二導電層的長度L的比值實質上小於0.2。
在本發明之一實施例中，形成介電層的方法包括電漿增強化學氣相沈積法(Plasma Enhanced Chemical Vapor Deposition,PECVD)或濺鍍法(Sputter)。
在本發明之一實施例中，腔洞內的介電常數實質上為1。
在本發明之一實施例中，蝕刻製程是一高蝕刻選擇比的蝕刻製程。在一實施例中，高蝕刻選擇比的蝕刻製程是利用一濕式蝕刻溶液。在另一實施例中，濕式蝕刻溶液為磷酸(H3 PO4 )、草酸((COOH)2 ．2H2 O)或過氧化氫(H2 O2 )。
在本發明之一實施例中，第一導電層的材料為鋁(Al)、氧化銦錫(Indium Tin Oxide,ITO)或多晶鍺(poly－germanium)。
在本發明之一實施例中，第二導電層的材料為鉬(Mo)或多晶矽(poly－silicon)。
本發明之薄膜電晶體之閘極堆疊層與腔洞可使薄膜電晶體的漏電流得以降低，進而使短通道效應獲得改善。此外，利用本發明之薄膜電晶體的製造方法來完成上述之薄膜電晶體的製作時，無需繁複的製程步驟。因此，本發明之薄膜電晶體的製造方法有助於節省製程成本與提昇製程效率。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖2A~圖2E繪示本發明之一實施例之薄膜電晶體的製造流程剖面示意圖。以下說明利用本實施例之薄膜電晶體的製造方法來製作本實施例之薄膜電晶體，請依序參照圖2A~圖2E。
請參照圖2A，首先，於一基板210上依序形成一多晶矽島狀物220(poly－silicon island)以及一閘絕緣層230。 在本實施例中，基板210的材質例如是玻璃(glass)或矽(silicon)。此外，於形成多晶矽島狀物220之前，可選擇性地先在基板210上形成一緩衝層212。
請參照圖2B，然後，於閘絕緣層230上形成一閘極堆疊層240，其中閘極堆疊層240包括一第一導電層240a以及一第二導電層240b。而形成閘極堆疊層240的方法例如是依序在閘絕緣層230上形成第一導電層240a的材料以及一第二導電層240b的材料，再利用一道光罩製程以定義出第一導電層240a以及一第二導電層240b。
值得一提的是，此時，本實施例之第一導電層240a的長度L實質上等於第二導電層240b的長度L，且長度L實質上小於3微米(micron)。另外，第一導電層240a的厚度例如為H。
在本實施例中，上述之第一導電層240a的材料例如是鋁(Al)、氧化銦錫(Indium Tin Oxide,ITO)或多晶鍺(Poly Germanium)，而第二導電層240b的材料例如是鉬(Mo)或多晶矽(Poly Silicon)。當然，在其他實施例中，第一導電層240a及第二導電層240b也可以採用其他材料，本發明並無意以上述材料為限。
請參照圖2C，接著，進行一蝕刻製程S105’。此蝕刻製程S105’對第一導電層240a以及第二導電層240b具有蝕刻選擇性，以使第一導電層240a的長度小於第二導電層240b的長度，以於第二導電層240b與閘絕緣層230之間形成多個凹陷(recess)R。
在本實施例中，蝕刻製程S105’是一高蝕刻選擇比的蝕刻製程。此外，此高蝕刻選擇比的蝕刻製程例如是採用濕式蝕刻溶液來進行蝕刻製程S105’，而濕式蝕刻溶液可以由磷酸(H3 PO4 )、草酸((COOH)2 ．2H2 O)或過氧化氫(H2 O2 )等材料所組成。然而，在其他實施例中，濕式蝕刻溶液也可以採用其他材料，本發明並不限定需為上述材料。
更進一步地說，本實施例之蝕刻製程S105’是採用第一導電層240a的材質對第二導電層240b的材質具有高蝕刻選擇比的濕式蝕刻溶液，其中第一導電層240a之蝕刻率至少為第二導電層240b之蝕刻率的兩倍。因此，在進行本實施例之高蝕刻選擇比的蝕刻製程後，第二導電層240b的長度實質上為L。而部分第一導電層240a可被去除，且殘留於閘絕緣層230上的第一導電層240a的長度變為L’，如圖2C所示。此時，閘極堆疊層240的第一導電層240a與第二導電層240b呈現猶如T型的樣態。
舉例而言，在本實施例中，第一導電層240a的材料例如是鋁，第二導電層240b的材料例如是鉬，濕式蝕刻溶液例如是磷酸。當本實施例採用磷酸作為濕式蝕刻溶液以進行蝕刻製程S105，時，由於鋁對鉬具有高蝕刻選擇比。因此，磷酸與鋁之間會發生反應而進一步去除部分的鋁，並可避免鉬被磷酸傷害。
然而，在其他實施例中，第一導電層240a、第二導電層240b與濕式蝕刻溶液的材料也可以分別是氧化銦錫、鉬 與草酸。抑或，第一導電層240a、第二導電層240b與濕式蝕刻溶液的材料例如分別為多晶鍺、多晶矽與過氧化氫。當然，第一導電層240a、第二導電層240b或濕式蝕刻溶液還可以是其他適合的材料或其他適合的組合方式，在此不多加累述。
值得一提的是，在本實施例中，在進行上述之蝕刻製程S105’後，第一導電層240a的長度實質上為L’且第二導電層240b的長度實質上為L。此時，第一導電層240a的邊緣E1與第二導電層240b邊緣E2之間的距離D與第二導電層240b的長度L的比值小於0.2。
請參照圖2D，而後，於多晶矽島狀物220中形成一源極區220S以及一汲極區220D。其中，形成源極區220S與汲極區220D的方法例如是對多晶矽島狀物220進行離子植入製程S107’。更進一步來說，於本實施例之晶矽島狀物220中，源極區220S與汲極區220D之間形成一通道區220C。其中，通道區220C可作為源極區220S與汲極區220D之間的電子通道。
值得一提的是，在本實施例中，通道區220C的長度L實質上等於第二導電層240b的長度L。換句話說，通道區220C的長度L實質上小於3微米。
請參照圖2E，之後，於閘絕緣層230上形成一介電層250，且此介電層250覆蓋第二導電層240b。其中，介電層250不會填入凹陷R處，因而在第二導電層240b與閘絕緣層230之間形成多個腔洞(cavity)C。
在本實施例中，形成介電層250的方法包括電漿增強化學氣相沈積法(Plasma Enhanced Chemical Vapor Deposition,PECVD)或濺鍍法(Sputter)。電漿增強化學氣相沈積法與濺鍍法例如是在真空環境下，大致以垂直方向的等向性方式來形成介電層250。因此，凹陷R處並不會形成介電層250。當介電層250覆蓋第二導電層240b及閘絕緣層230之後，圖2D中的凹陷R便成為圖2E中的腔洞C。此時，腔洞C為一真空腔洞。亦即，腔洞C內的介電常數實質上為1。上述至此，薄膜電晶體200已大致製作完成。
如圖2E所示，本實施例之薄膜電晶體200包括多晶矽島狀物220、閘絕緣層230、閘極堆疊層240以及介電層250。
多晶矽島狀物220包括源極區220S以及汲極區220D。在本實施例中，於多晶矽島狀物220中，源極區220S與汲極區220D之間的通道區220C的長度L實質上小於3微米。
閘絕緣層230覆蓋多晶矽島狀物220。
閘極堆疊層240配置於閘絕緣層230上，其中閘極堆疊層240包括第一導電層240a以及第二導電層240b，且第一導電層240a的長度L’小於第二導電層240b的長度L。在本實施例中，第二導電層240b的長度L實質上小於3微米，且第一導電層240a的高度例如是H。
介電層250覆蓋閘絕緣層230與閘極堆疊層240，因 而於第二導電層240b與閘絕緣層230之間構成多個腔洞C。換句話說，本實施例之腔洞C可由閘絕緣層230、第一導電層240a，第二導電層240b與介電層250所包圍。
由上述可知，本實施例之腔洞C位於靠近源極區220S與汲極區220D處，以使閘極堆疊層240呈現T型的樣態。另外，腔洞C內的介電常數實質上為1，而閘絕緣層230具有較高的介電常數。因此，腔洞C與閘絕緣層230可使靠近源極區220S與汲極區220D處的等效介電常數介於1與閘絕緣層230的介電常數之間。換句話說，靠近源極區220S與汲極區220D處的介電常數小於閘絕緣層230的介電常數，用以降低汲極區220D接面處的垂直電場，進而減低薄膜電晶體200的漏電流。
值得一提的是，由於第一導電層240a的高度例如是H，所以腔洞C的高度實質上等於第一導電層240a的高度H。因此，若欲提昇低薄膜電晶體200的驅動能力，則可調整第一導電層240a的高度H，以使腔洞C具有較小的高度H，進而提高薄膜電晶體200的驅動電流(driving current)。
另一方面，當調整第一導電層240a的高度H使腔洞C具有較大的高度H時，則汲極區220D接面處的垂直電場會隨之降低，進而使薄膜電晶體100可有更小的漏電流。然而，本實施例之通道區220C的長度L實質上小於3微米。也就是說，薄膜電晶體200的短通道效應亦可獲得改善。
綜上所述，以本發明之薄膜電晶體的製造方法可完成本發明之薄膜電晶體的製作，其中薄膜電晶體可具有一T型的閘極堆疊層，用以降低薄膜電晶體的漏電流。然而，本發明之薄膜電晶體的製造方法採用高蝕刻選擇比的蝕刻製程與等向性的方式形成介電層，以分別完成T型的閘極堆疊層與腔洞之製作。因此，閘極堆疊層的尺寸與腔洞位置可同時獲得控制，換句話說，薄膜電晶體具有良好的元件可靠度。此外，本發明可省去額外的離子植入製程與繁複的光罩製程，進而節省製程成本並減少製程時間。
由於本發明之薄膜電晶體的製造方法可使閘極堆疊層的尺寸與腔洞位置更易於控制，因此，藉由調整閘極堆疊層之第一導電層的厚度以決定腔洞的高度可進一步改善漏電流的情形或提昇薄膜電晶體的驅動能力。另外，本發明之薄膜電晶體的通道區長度可小於3微米，亦即，薄膜電晶體的短通道效應可獲得改善。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧多晶矽薄膜電晶體
110‧‧‧基板
120‧‧‧多晶矽島狀物
120C‧‧‧通道區
120D‧‧‧汲極區
120S‧‧‧源極區
130‧‧‧閘絕緣層
140‧‧‧閘極層
150‧‧‧介電層
L”‧‧‧長度
210‧‧‧基板
212‧‧‧緩衝層
220‧‧‧多晶矽島狀物
220C‧‧‧通道區
220D‧‧‧汲極區
220S‧‧‧源極區
230‧‧‧閘絕緣層
240‧‧‧閘極堆疊層
240a‧‧‧第一導電層
240b‧‧‧第二導電層
250‧‧‧介電層
C‧‧‧腔洞
D‧‧‧距離
R‧‧‧凹陷
S105’‧‧‧蝕刻製程
S107’‧‧‧離子植入製程
L、L’‧‧‧長度
H‧‧‧高度
圖1繪示習知一種多晶矽薄膜電晶體的剖面示意圖。
圖2A~圖2E繪示本發明之一實施例之薄膜電晶體的 製造流程剖面示意圖。
210‧‧‧基板
212‧‧‧緩衝層
220‧‧‧多晶矽島狀物
220C‧‧‧通道區
220D‧‧‧汲極區
220S‧‧‧源極區
230‧‧‧閘絕緣層
240‧‧‧閘極堆疊層
240a‧‧‧第一導電層
240b‧‧‧第二導電層
250‧‧‧介電層
C‧‧‧腔洞
D‧‧‧距離
L、L’‧‧‧長度
H‧‧‧高度

Claims (11)

  1. 一種薄膜電晶體的製造方法，包括：於一基板上依序形成一多晶矽島狀物以及一閘絕緣層；於該閘絕緣層上形成一閘極堆疊層，其包括一第一導電層以及一第二導電層；進行一蝕刻製程，該蝕刻製程對該第一導電層以及該第二導電層具有蝕刻選擇性，以使該第一導電層的長度小於該第二導電層的長度，以於該第二導電層與該閘絕緣層之間形成多個凹陷；於該多晶矽島狀物中形成一源極區、以及一汲極區以及一通道區，該通道區的長度實質上等於該第二導電層的長度；以及於該閘絕緣層上形成一介電層，並覆蓋該第二導電層，其中該介電層不會填入該些凹陷處，因而在該第二導電層與該閘絕緣層之間形成多個腔洞。
  2. 如申請專利範圍第1項所述之薄膜電晶體的製造方法，其中在該蝕刻製程中，該第一導電層之蝕刻率至少為該第二導電層之蝕刻率的兩倍。
  3. 如申請專利範圍第1項所述之薄膜電晶體的製造方法，其中該閘極堆疊層的該第二導電層的長度小於3微米。
  4. 如申請專利範圍第1項所述之薄膜電晶體的製造方法，其中在該蝕刻製程之後，該第一導電層的邊緣與該第二導電層邊緣之間的距離D與該第二導電層的長度L的比 值小於0.2。
  5. 如申請專利範圍第1項所述之薄膜電晶體的製造方法，其中形成該介電層的方法包括電漿增強化學氣相沈積法或濺鍍法。
  6. 如申請專利範圍第1項所述之薄膜電晶體的製造方法，其中該些腔洞內的介電常數為1。
  7. 如申請專利範圍第1項所述之薄膜電晶體的製造方法，其中該蝕刻製程是一高蝕刻選擇比的蝕刻製程。
  8. 如申請專利範圍第7項所述之薄膜電晶體的製造方法，其中該高蝕刻選擇比的蝕刻製程是利用一濕式蝕刻溶液。
  9. 如申請專利範圍第8項所述之薄膜電晶體的製造方法，其中該濕式蝕刻溶液為磷酸、草酸或過氧化氫。
  10. 如申請專利範圍第1項所述之薄膜電晶體的製造方法，其中該第一導電層的材料為鋁、氧化銦錫或多晶鍺。
  11. 如申請專利範圍第1項所述之薄膜電晶體的製造方法，其中該第二導電層的材料為鉬或多晶矽。
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