[go: up one dir, main page]

TWI382417B - 三維半導體裝置及製作三維半導體裝置之方法 - Google Patents

三維半導體裝置及製作三維半導體裝置之方法 Download PDF

Info

Publication number
TWI382417B
TWI382417B TW098130243A TW98130243A TWI382417B TW I382417 B TWI382417 B TW I382417B TW 098130243 A TW098130243 A TW 098130243A TW 98130243 A TW98130243 A TW 98130243A TW I382417 B TWI382417 B TW I382417B
Authority
TW
Taiwan
Prior art keywords
bit line
layer
level
mask
bit
Prior art date
Application number
TW098130243A
Other languages
English (en)
Other versions
TW201015548A (en
Inventor
Roy E Scheuerlein
Original Assignee
Sandisk 3D Llc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sandisk 3D Llc filed Critical Sandisk 3D Llc
Publication of TW201015548A publication Critical patent/TW201015548A/zh
Application granted granted Critical
Publication of TWI382417B publication Critical patent/TWI382417B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Description

三維半導體裝置及製作三維半導體裝置之方法
本發明一般而言係關於半導體製作領域，且更具體而言係關於三維半導體記憶體裝置及其製成方法。
本申請案主張2008年9月9日申請之美國專利申請案12/231,000之權益，該申請案以全文引用方式併入本文中。
在一半導體裝置之製造期間，使用各種微影遮罩來形成位於一基板上之結構。每一微影步驟具有其自己的遮罩。對於關鍵層級而言，每一遮罩之成本大約係300,000美元且日益增加。因此，形成一遮罩組極為昂貴。此外，形成用於一實驗運轉之一遮罩組可係相當昂貴。舉例而言，使用用於每一設計層之一傳統唯一遮罩製造八個記憶體層級在後段製程(BEOL)結構(亦即，金屬互連)中需要24個關鍵遮罩。僅用於該等互連之一遮罩組花費超過七百萬美元。
一四層三維可一次程式化(OPT)記憶體裝置通常由堆疊於一裝置驅動器層之頂部上之四個個別記憶體單元層組成，該裝置驅動器層用於讀取及寫入該等個別記憶體單元。每一個別單元具有一相關聯之字線及位元線。該等字線及位元線係藉由一介層孔鏈唯一地連接至該裝置驅動器層。
本發明之一個實施例提供一種製作一三維半導體裝置之方法，其包括：使用一第一位元線遮罩來形成位於一第一裝置層級中之一第一位元線層，其中該第一位元線層包括第一位元線；及使用該第一位元線遮罩來形成位於一第二裝置層級中之一第二位元線層，其中該第二位元線層包括第二位元線。該等第一位元線及該等第二位元線具有至一位元線連接層級之不同電連接。
本發明之另一實施例提供一種三維半導體裝置，其包括：位於一第一裝置層級中之一第一位元線層，其中該第一位元線層具有一第一位元線圖案，其中該第一位元線層包括第一位元線；及位於一第二裝置層級中之一第二位元線層，其中該第二位元線層具有該第一位元線圖案，其中該第二位元線層包括第二位元線。該等第一位元線及該等第二位元線具有至一位元線連接層級之不同電連接。
本文闡述一種用於共享用於三維記憶體陣列之製造的x-線遮罩及用於共享用於三維記憶體陣列之製造的y-線遮罩之結構及方法。在以下闡述中，出於解釋目的而闡明了大量具體細節以提供對本發明之例示性實施例之一透徹理解。然而，熟習此項技術者將顯而易見，可在不具有此等具體細節之情形下實踐本發明。術語字線、位元線、x-線及y-線可互換地使用。圖式未按比例繪製。單數術語遮罩包含自一主遮罩為基之所有工作板。因此，一主遮罩及其工作板具有相同圖案。於其他情形下，以簡化形式顯示眾所周知的結構及裝置以促進對例示性實施例之闡述。
在一四層三維可一次程式化記憶體設計中，介層孔遮罩使用兩次且記憶體單元遮罩可使用多次。應注意，與術語「通孔」相比較，使用術語「介層孔」並非意欲限制本發明之實施例且本發明之實施例可包含介層孔或通孔或兩者。可部分地共享字線遮罩(例如分段字)但不共享位元線遮罩。不可同時在多個層級中間共享字線遮罩及位元線遮罩，此乃因將不存在至個別記憶體單元之唯一連接。若同時在多個層級中間共享字線遮罩及位元線遮罩，則將同時接通四個記憶體單元。
本發明之實施例闡述一種允許共享字線遮罩及位元線遮罩兩者之結構及方法。舉例而言，用於八個記憶體層之遮罩之數目可減少為六個遮罩：一個記憶體單元遮罩、一個介層孔遮罩、一個字線遮罩及三個位元線遮罩。有利地，一遮罩組之成本顯著減少。該等位元線遮罩可使用兩次或三次，每次皆導致增加之製作利用。另外，實驗運轉遮罩組更為成本有效。有利地，此等較低成本遮罩組使得一系列產品變化更為有利。
本發明之一個實施例係關於一種使用少於裝置層數目之若干位元線遮罩來製作一三維記憶體之結構及方法。一第一位元線遮罩用於形成位於一第一裝置層級中之一第一位元線層。該第一位元線層包括第一位元線。該第一位元線遮罩亦用於形成位於一第二裝置層級中之一第二位元線層。該第二位元線層包括第二位元線。該等第一位元線及該等第二位元線具有至一位元線連接層級之不同電連接。
本發明之另一實施例係關於一種使用四個位元線遮罩及一個字線遮罩來製作一三維記憶體從而製造一八層三維記憶體裝置之結構及方法。在記憶體層級對之間共享字線層。儘管僅使用四個位元線遮罩，但仍使得位於八個不同層上之八個不同電連接到達位於位元線驅動器層級上之個別位元線驅動器。
本發明之另一實施例係關於一種使用三個位元線遮罩、一個字線遮罩及一頂部金屬(TM)條帶來製作一三維記憶體之結構及方法。在記憶體層級對之間共享字線層。兩個介層孔通路各自具有三個介層孔行。儘管僅使用三個位元線遮罩，但仍使得位於八個不同層上之八個不同電連接到達位於位元線驅動器層級上之個別位元線驅動器。
本發明之另一實施例係關於一種使用三個位元線遮罩、一個字線遮罩、一頂部金屬條帶及一X條帶來製作一三維記憶體之結構及方法。在記憶體層級對之間共享字線層。共享介層孔通路中之某些介層孔通路。儘管僅使用三個位元線遮罩，但仍使得位於八個不同層上之八個不同電連接到達位於位元線驅動器層級上之個別位元線驅動器。
本發明之另一實施例係關於一種使用四個位元線遮罩、一個字線遮罩及一頂部金屬條帶來製作一三維記憶體之結構及方法。在記憶體層級對之間共享字線層。四個介層孔通路具有一個介層孔行且四個介層孔通路具有兩個介層孔行。儘管僅使用四個位元線遮罩，但仍使得位於八個不同層上之八個不同電連接到達位於位元線驅動器層級上之個別位元線驅動器。
本發明之另一實施例係關於一種使用四個位元線遮罩及一個字線遮罩來製作一三維記憶體之結構及方法。不使用頂部金屬條帶。在記憶體層級對之間共享字線層。共享某些介層孔通路。儘管僅使用四個位元線遮罩，但仍使得位於八個不同層上之八個不同電連接到達位於位元線驅動器層級上之個別位元線驅動器。
參照圖1 ，其顯示根據一例示性實施例之一記憶體單元子陣列100 之一俯視圖。於此實例中，記憶體單元子陣列100 包含製造為一半導體裝置之一部分之兩個記憶體單元層級(第一層級不可見)。在記憶體單元子陣列100 之該俯視圖中，顯示記憶體單元110 、字線120 及一第二位元線140 。記憶體單元110 係選自以下各項中之至少一者之一可一次程式化單元或一可重寫單元：抗熔絲、熔絲、串聯配置之二極體及抗熔絲、多晶矽記憶體效應單元、金屬氧化物記憶體、可切換複合金屬氧化物、碳奈米管記憶體、相變材料記憶體、導電橋元件、可切換聚合物記憶體或經薄沈積之碳可切換電阻器(例如非晶、多晶或微晶碳膜)。較佳地，該等單元包括一引導元件(例如二極體或電晶體)及選自上文所列舉示之儲存元件類型中之一者之一儲存元件。較佳地但並非必需，每一單元包括具有一圓柱形或其他合適形狀之一柱，其中該等儲存元件及引導元件串聯配置於一字線與一位元線之間。字線120 及第二位元線140 係由一種或多種導電材料(例如鋁、鎢、鈦、氮化鈦等)製成。第二位元線140 包含自第二位元線140 之側部凸出之一第一小片135 及一第二小片145 。一介層孔160 將第二位元線140 連接至半導體裝置之其他層級。
參照圖2 ，其顯示圖1 之根據一例示性實施例之記憶體單元子陣列200 之一側視圖。於此實例中，記憶體單元子陣列200 包含兩個記憶體單元層級。在記憶體單元子陣列200 之側視圖中，顯示第一記憶體單元210 、第二記憶體單元215 、第一字線220 、第二字線225 、一第一位元線230 及一第二位元線240 。第一字線220 及第一位元線230 係透過第一記憶體單元210 電連接以便電流可自一個別字線流至第一位元線230 。第一記憶體單元210 、第一字線220 及第一位元線230 包含於一第一裝置層級中。第二字線225 及第二位元線240 係透過第二記憶體單元215 電連接以便電流可自一個別字線流至第二位元線240 。第二記憶體單元215 、第二字線225 及第二位元線240 包含於一第二裝置層級中。應注意，第一位元線230 與第二位元線240 具有相同圖案。
第一位元線230 包含自第一位元線230 之側部凸出之一第一小片235 。第一小片235 連接至一第一介層孔250 ，該第一介層孔將第一位元線230 電連接至位於一位元線連接層上之一第一位元線連接件270 。第一位元線連接件270 電連接至位於半導體裝置之一驅動器層級中之一位元線驅動器，例如位於一半導體基板上之一位元線驅動器。第一介層孔250 係在製造半導體裝置之各種層期間或之後形成之一導電路徑。第二位元線240 包含自第二位元線240 之側部凸出之一第二小片245 。第二小片245 連接至一第二介層孔260 ，該第二介層孔將第二位元線240 電連接至位於位元線連接層上之一第二位元線連接件275 。第二位元線連接件275 電連接至位於半導體裝置之驅動器層級中之一位元線驅動器。第二介層孔260 係在製造半導體裝置之各種層期間或之後形成之一導電路徑。第一位元線連接件270 及第二位元線連接件275 構成位元線連接層。儘管第二位元線240 直接位於第一位元線230 上方且儘管第一位元線230 與第二位元線240 具有相同圖案，但第一小片235 及第二小片245 仍達成至半導體裝置之驅動器層級之電連接。當使用相同位元線遮罩來製造一個以上位元線層級時，電連接不可能在第一位元線230 與第二位元線240 之直接路徑中一當考量多個裝置層級時，此變得顯而易見。
參照圖3 ，其顯示根據一例示性實施例之一位元線層級300 之一俯視圖。位元線層級300 包含電連接至記憶體單元320 之一位元線跡線310 。位元線跡線310 包含一第一小片330 及一第二小片335 。多個小片允許相同位元線圖案用於多個層上。該等小片中之一者(例如小片335 )可不用於至一位元線驅動器之連接，此乃因介層孔位於不同裝置層級中之不同位置中。因此，在不同層級中，不同小片連接至不同介層孔，而其他小片保持不連接至介層孔。
舉例而言，在具有第一裝置層級及第二裝置層級之一兩個裝置層級半導體裝置中，位於一第一裝置層級上之位元線跡線310 之第一小片330 連接至位於半導體裝置之驅動器層級上之一第一位元線驅動器。然而，在此特定實例中，位於第一裝置層級上之位元線跡線310 之第二小片335 不連接至位於半導體裝置之驅動器層級上之另一驅動器。在一第二裝置層級(未繪示)上，藉由使用相同位元線圖案作為位元線跡線310 ，一相似第二小片335 連接至位於半導體裝置之驅動器層級上之一第二位元線驅動器。然而，位於此不同第二裝置層級上之一相似第一小片330 不連接至位於半導體裝置之驅動器層級上之另一驅動器。因此，藉由將相同圖案用於位於兩個不同裝置層級上之兩個相異位元線層，可由兩個不同位元線驅動器驅動該兩個相異位元線層。第一位元線層級300 亦包含介層孔340 。介層孔340 允許電連接繼續到達半導體裝置中之其他層級。
參照圖4 ，其顯示根據一例示性實施例之電位介層孔通路之一俯視圖。此圖示顯示半導體裝置之其中使得到達位元線驅動器之連接到達一位元線410 之區域。位元線410 延伸且電連接至諸多記憶體單元(未顯示)。於此情形下，存在八個記憶體層級。每一記憶體層級具有其自己的介層孔通路。舉例而言，一第一介層孔通路420 用於路由將一位元線驅動器連接至對應於記憶體層級1之位元線層級1之介層孔。其他介層孔通路430 用於路由將唯一位元線驅動器連接至其他七個位元線層級之介層孔。
於此情形下，第一介層孔通路420 限制一第一介層孔行440 及一第二介層孔行450 。於其他實施例中，介層孔通路可具有任一數目之介層孔行以及位於介層孔通路中間的不同數目之介層孔行。另外，電路徑可透過使用電條帶路由於多個介層孔通路上方並跨越該多個介層孔通路。
參照圖5 ，其顯示一顯示根據一例示性實施例之介層孔通路區域佈局之圖示。一八層三維記憶體裝置500 包含一記憶體單元陣列520 、一位元線堆疊530 、一介層孔通路區域540 及一位元線驅動器區域510 。位元線堆疊530 係其中諸多位元線共享相同或類似圖案之一垂直位元線堆疊。如圖4 中所繪示，介層孔通路區域540 表示任一給定垂直位元線堆疊中之位元線之共同介層孔路由。位元線驅動器區域510 表示由位元線驅動器電路佔據之空間。在一典型記憶體設計中，自一記憶體層至位元線驅動器之電連接佔據比位元線驅動器電路小得多的區域。通常，電連接與位元線自身放置成一直線。然而，介層孔通路太大(相對地)而不能以一傳統方式放置。一實例性介層孔通路區域550 與一實例性位元線560 之重疊顯示為何不能以傳統方式放置介層孔通路區域。
由於位元線驅動器區域510 上方之區域係幾乎不使用的空間，因此可遠離記憶體單元陣列520 重新定位介層孔通路區域540 。記憶體單元陣列520 中之一個列電連接至位元線堆疊530 。位元線堆疊530 藉由透過位於介層孔通道區域540 中之一介層孔通道路由之介層孔而電連接至位於位元線驅動器區域510 中之一位元線驅動器，位元線驅動器區域510 位於八層三維記憶體裝置500 之一較低層級上。介層孔通路區域540 遠離位元線堆疊530 之中心線定位且自其偏移以為多個介層孔通路區域騰出空間。
用於建立一8層3D記憶體之4個位元線遮罩及1個字線遮罩
於一第一實施例中，使用四個位元線遮罩及一個字線遮罩來製造一八層三維記憶體裝置。參照圖6 ，其顯示一顯示用於根據一例示性實施例之位元線層級之遮罩佈局之圖示。該等遮罩及相應圖案經對準以顯示小片與介層孔怎樣在一介層孔通路內進行比較。舉例而言，顯示用於一位元層級1連接之一第一介層孔通路605 。遮罩Y1形成一位元線圖案Y1610 。遮罩Y2形成一位元線圖案Y2620 。遮罩Y3形成一位元線圖案Y3630 。遮罩Y4形成一位元線圖案Y4640 。一「Y」遮罩表示其係一位元線遮罩。
參照圖7 ，其顯示一顯示用於根據一例示性實施例之中間層級之遮罩佈局之圖示。該等遮罩及相應圖案經對準以顯示小片與介層孔怎樣在一介層孔通路內進行比較。舉例而言，顯示用於一位元層級1連接之一第一介層孔通路705 。遮罩V形成一中間圖案V710 。一「V」遮罩亦稱為一通孔遮罩。遮罩X形成一中間圖案X720 。一「X」遮罩亦稱為一字線遮罩。一「X」遮罩形狀包含於一字線遮罩及一X-通孔遮罩兩者上。由該等遮罩所產生之字線層及X-通孔層上之形狀自字線上方之一通孔形狀至X-通孔下方之一位元線形狀形成一連接。遮罩Z形成一中間圖案Z730 。一「Z」遮罩亦稱為一介層孔遮罩。遮罩TM形成一圖案TM740 。一「TM」遮罩亦稱為一頂部金屬遮罩(其中為清楚起見一頂部金屬條帶在圖8 中標記為「STRAP」)。一三維記憶體裝置可包含諸多不同中間圖案；例如可使用兩個通孔遮罩。
參照圖8 ，其顯示根據一例示性實施例使用圖6 及7 中所繪示之遮罩製造之一介層孔通路區域之一截面圖。對於圖8 中之以虛線顯示之每一位元線層(例如，BL1至BL8)而言，對應於正方形盒之行可包括介層孔行且位於該等正方形盒之間的行對應於條帶行。位元線連接層R2具有通向位於位元線驅動器層級上之個別位元線驅動器之所有表面連接點。在層R2後，按以下次序由下往上製造圖6及7中所繪示之圖案：V、Y1、X、V、Y2、V、Y3、X、V、Y4、V、Y2、X、V、Y1、V、Y3、X、V、Y2、Z及TM。圖8 顯示藉由如由圖4 中之截面「A」所示截取介層孔通路所形成之截面圖。不顯示記憶體單元。在記憶體層級對之間共享字線層X。
再次參照圖8 ，其闡述自位元線驅動器至其相應位元線層級之個別連接。用於位元線層級1自R2至位元線層1之連接如下：R2、V、Y1。至位元線層1之連接係藉助一個層級一之第一Y1小片810 。值得注意地，一個層級一之第二Y1小片815 不電連接至任何物件。
用於位元線層級2自R2至位元線層2之連接如下：R2、V、Y1、X、V、Y2。至位元線層2之連接係藉助一個層級二之第一Y2小片820 。值得注意地，一個層級二之第二Y2小片825 及一個層級二之第三Y2小片827 不電連接至任何物件。
用於位元線層級3自R2至位元線層3之連接如下：R2、 V、Y1、X、V、Y2、V、Y3。至位元線層3之連接係藉助一個層級三之第一Y3小片830 。值得注意地，一個層級一之第二Y3小片835 不電連接至任何物件。
用於位元線層級4自R2至位元線層4之連接如下：R2、V、Y1、X、V、Y2、V、Y3、X、V、Y4。至位元線層4之連接係藉助一個層級四之第一Y4小片840 。
用於位元線層級5自R2至位元線層5之連接如下：R2、V、Y1、X、V、Y2、V、Y3、X、V、一Y4條帶、V、Y2。至位元線層5之連接係藉助一個層級五之第二Y2小片855 。值得注意地，一個層級五之第一Y2小片850 及一個層級五之第三Y2小片857不電連接至任何物件。
用於位元線層級6自R2至位元線層6之連接如下：R2、V、Y1、X、V、Y2、V、Y3、X、V、Y4、V、Y2、X、V、Y1、V、一Y3條帶及向下回至V且最終Y1。至位元線層6之連接係藉助一個層級六之第二Y1小片865 。值得注意地，一個層級六之第一Y1小片860 不電連接至任何物件。
用於位元線層級7自R2至位元線層7之連接如下：R2、V、Y1、X、V、Y2、V、Y3、X、V、Y4、V、Y2、X、V、一Y1條帶、V、Y3。至位元線層7之連接係藉助一個層級七之第二Y3小片875 。值得注意地，一個層級七之第一Y3小片870不電連接至任何物件。
用於位元線層級8自R2至位元線層8之連接如下：R2、V、Y1、X、V、Y2、V、Y3、X、V、Y4、V、Y2、X、V、Y1、V、Y3、X、V、Y2、Z、一TM條帶及向下回至Z 且最終Y2。至位元線層8之連接係藉助一個層級八之第三Y2小片887 。值得注意地，一個層級八之第一Y2小片880 及一個層級八之第二Y2小片885 不電連接至任何物件。因此，儘管僅使用四個位元線遮罩，但仍使得位於八個不同層上之八個不同電連接到達通向位於位元線驅動器層級上之個別位元線驅動器之連接點。
用於建立一8層3D記憶體之3個位元線遮罩、1個字線遮罩及TM條帶
於一第二實施例中，使用三個位元線遮罩、一個字線遮罩及一頂部金屬(TM)條帶來製造一八層三維記憶體裝置。參照圖9 ，其顯示根據一例示性實施例使用三個位元線遮罩製造之一介層孔通路區域之一截面圖。位元線連接層R2具有通向位於位元線驅動器層級上之個別位元線驅動器之所有表面連接點。在層R2後，按以下次序由下往上製造多個層：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、Y3、V、Y2、X、Y1、Z及TM。應注意，圖6 及7 僅與圖8 有關。圖9 顯示藉由如由圖4 中之截面「A」所示截取介層孔通路所形成之截面圖。不顯示記憶體單元。在記憶體層級對之間共享字線層X。一「X」遮罩形狀包含於一字線遮罩及一X-通孔遮罩兩者上。由該等遮罩所產生之字線層及X-通孔層上之形狀自字線層上方及下方之一通孔形狀至一位元線形狀形成一連接。用於位元層級4及位元線層級6連接之介層孔通路各自含有三個介層孔行。
再次參照圖9 ，其闡述自位元線驅動器至其相應位元線層級之個別連接。不指示端子小片。用於位元線層級1自 R2至位元線層1之連接如下：R2、V、Y1。至位元線層1之連接係藉助一個層級一之第一Y1小片910 。用於位元線層級2自R2至位元線層2之連接如下：R2、V、Y1、X、Y2。至位元線層2之連接係藉助一個層級二之第一Y2小片920 。用於位元線層級3自R2至位元線層3之連接如下：R2、V、Y1、X、一Y2條帶、V、Y3。至位元線層3之連接係藉助一個層級三之第一Y3小片930 。用於位元線層級4自R2至位元線層4之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、一Y3條帶、接著向下回至X、一Y1條帶、V且最終Y2。至位元線層4之連接係藉助一個層級四之第二Y2小片940 。用於位元線層級5自R2至位元線層5之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、一Y3條帶、接著向下回至X且最終Y1。至位元線層5之連接係藉助一個層級五之第二Y1小片950 。用於位元線層級6自R2至位元線層6之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、Y3、V、Y2、X、Y1、Z、一TM條帶、接著向下回至Z、Y1、X、一Y2條帶、V且最終Y3。至位元線層6之連接係藉助一個層級六之第二Y3小片960 。用於位元線層級7自R2至位元線層7之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、Y3、V、Y2、X、Y1、Z、一TM條帶、接著向下回至Z、Y1、X且最終Y2。至位元線層7之連接係藉助一個層級七之第三Y2小片970 。用於位元線層級8自R2至位元線層8之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、Y3、V、Y2、X、Y1、Z、一TM條帶、接著向下 回至Z且最終Y1。至位元線層8之連接係藉助一個層級八之第三Y1小片980 。因此，儘管僅使用三個位元線遮罩，但仍使得位於八個不同層上之八個不同電連接到達通向位於位元線驅動器層級上之個別位元線驅動器之連接點。
3個位元線遮罩、1個字線遮罩、一TM條帶及一X條帶
於一第三實施例中，使用三個位元線遮罩、一個字線遮罩、一頂部金屬(TM)條帶及一X條帶來製造一八層三維記憶體裝置。參照圖10 ，其顯示根據一例示性實施例使用三個位元線遮罩及一X條帶製造之一共享介層孔通路區域之一截面圖。位元線連接層R2具有通向位於位元線驅動器層級上之個別位元線驅動器之所有表面連接點。在層R2後，按以下次序由下往上製造多個層：R2、V、Y1、X、V、Y2、V、Y3、V、X、V、Y2、V、Y1、V、X、V、Y3、V、Y2、X、V、Y1、Z及TM。應注意，圖6 及7 僅與圖8 有關。圖10 顯示藉由如由圖4 中之截面「A」所示截取介層孔通路所形成之截面圖。不顯示記憶體單元。在記憶體層級對之間共享字線層X。一X-通孔遮罩具有圖10 中之所有X位置處之形狀。共享介層孔通路中之某些介層孔通路。
再次參照圖10 ，其闡述自位元線驅動器至其相應位元線層級之個別連接。不指示端子小片。用於位元線層級1自R2至位元線層1之連接如下：R2、V、Y1。至位元線層1之連接係藉助一個層級一之第一Y1小片1010 。用於位元線層級2自R2至位元線層2之連接如下：R2、V、Y1、X、V、Y2。至位元線層2之連接係藉助一個層級二之第一Y2小片1020 。用於位元線層級3自R2至位元線層3之連接如下：R2、V、Y1、X、V、一Y2條帶、V、Y3。至位元線層3之連接係藉助一個層級三之第一Y3小片1030 。用於位元線層級4自R2至位元線層4之連接如下：R2、V、Y1、X、V、Y2、V、Y3、V、X、V、Y2、V、Y1、V、X、V、一Y3條帶、接著向下回至V、X、V、一Y1條帶、V、且最終Y2。至位元線層4之連接係藉助一個層級四之第一Y2小片1040 。用於位元線層級5自R2至位元線層5之連接如下：R2、V、Y1、X、V、Y2、V、Y3、V、X、V、Y2、V、Y1、V、X、V、一Y3條帶、接著向下回至V、X、V且最終Y1。至位元線層5之連接係藉助一個層級五之第一Y1小片1050 。用於位元線層級6自R2至位元線層6之連接如下：R2、V、Y1、X、V、Y2、V、Y3、V、X、V、Y2、V、Y1、V、一X條帶、V、Y3。至位元線層6之連接係藉助一個層級六之第一Y3小片1060 。用於位元線層級7自R2至位元線層7之連接如下：R2、V、Y1、X、V、Y2、V、Y3、V、X、V、Y2、V、Y1、V、X、V、Y3、V、Y2、X、V、Y1、Z、一TM條帶、接著向下回至Z、Y1、V、X、且最終Y2。至位元線層7之連接係藉助一個層級七之第一Y2小片1070 。用於位元線層級8自R2至位元線層8之連接如下：R2、V、Y1、X、V、Y2、V、Y3、V、X、V、Y2、V、Y1、V、X、V、Y3、V、Y2、X、V、Y1、Z、一TM條帶、接著向下回至Z且最終Y1。至位元線層8之連接係藉助一個層級八之第一Y1小片1080 。因此，儘管僅使用三個 位元線遮罩，但仍使得位於八個不同層上之八個不同電連接到達通向位於位元線驅動器層級上之個別位元線驅動器之連接點。
用於使用多個單介層孔通路建立一8層3D記憶體之4個位元線遮罩及1個字線遮罩
於一第四實施例中，使用四個位元線遮罩、一個字線遮罩及一頂部金屬(TM)條帶來製造一八層三維記憶體裝置。參照圖11 ，其顯示根據一例示性實施例使用三個位元線遮罩製造之具有多個單介層孔通路之一介層孔通路區域之一截面圖。位元線連接層R2具有通向位於位元線驅動器層級上之個別位元線驅動器之所有表面連接點。在層R2後，按以下次序由下往上製造多個層：R2、V、Y1、X、Y2、V、Y3、X、Y4、V、Y2、X、Y1、V、Y3、X、Y2、Z及TM。應注意，圖6 及7 僅與圖8 有關。圖11 顯示藉由如由圖4 中之截面「A」所示截取介層孔通路所形成之截面圖。不顯示記憶體單元。在記憶體層級對之間共享字線層X。一X-通孔遮罩具有圖11 中之所有X位置處之形狀。第一四個介層孔通路具有一個介層孔行；第二四個介層孔通路具有兩個介層孔行。
再次參照圖11 ，其闡述自位元線驅動器至其相應位元線層級之個別連接。不指示端子小片。用於位元線層級1自R2至位元線層1之連接如下：R2、V、Y1。至位元線層1之連接係藉助一個層級一之第一Y1小片1110 。用於位元線層級2自R2至位元線層2之連接如下：R2、V、Y1、X、Y2。 至位元線層2之連接係藉助一個層級二之第一Y2小片1120 。用於位元線層級3自R2至位元線層3之連接如下：R2、V、Y1、X、Y2、V、Y3。至位元線層3之連接係藉助一個層級三之第一Y3小片1130 。用於位元線層級4自R2至位元線層4之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y4。至位元線層4之連接係藉助一個層級四之第一Y4小片1140 。用於位元線層級5自R2至位元線層5之連接如下：R2、V、Y1、X、Y2、V、Y3、X、一Y4條帶、V、且最終Y2。至位元線層5之連接係藉助一個層級五之第二Y2小片1150 。用於位元線層級6自R2至位元線層6之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y4、V、Y2、X、Y1、V、一Y3條帶、接著向下回至V且最終Y1。至位元線層6之連接係藉助一個層級六之第二Y1小片1160 。用於位元線層級7自R2至位元線層7之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y4、V、Y2、X、一Y1條帶、V、Y3。至位元線層7之連接係藉助一個層級七之第二Y3小片1170 。用於位元線層級8自R2至位元線層8之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y4、V、Y2、X、Y1、V、Y3、X、Y2、Z、一TM條帶、接著向下回至Z且最終Y2。至位元線層8之連接係藉助一個層級八之第三Y2小片1180 。因此，儘管僅使用四個位元線遮罩，但仍使用位於八個不同層上之八個不同電連接到達通向位於位元線驅動器層級上之個別位元線驅動器之連接點。
用於建立一8層3D記憶體(不使用TM層)之4個位元線遮罩 及1個字線遮罩
於一第五實施例中，使用四個位元線遮罩及一個字線遮罩來製造一八層三維記憶體裝置。參照圖12 ，其顯示根據一例示性實施例使用四個位元線遮罩且不使用頂部金屬層製造之一介層孔通路區域之一截面圖。位元線連接層R2具有通向位於位元線驅動器層級上之個別位元線驅動器之所有表面連接點。在層R2後，按以下次序由下往上製造多個層：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、Y3、V、Y2、X、Y4。應注意，圖6 及7 僅與圖8 有關。圖12 顯示藉由如由圖4 中之截面「A」所示截取介層孔通路所形成之截面圖。不顯示記憶體單元。在記憶體層級對之間共享字線層X。一X-通孔遮罩具有圖12 中之所有X位置處之形狀。共享某些介層孔通路。
再次參照圖12 ，其闡述自位元線驅動器至其相應位元線層級之個別連接。不指示端子小片。用於位元線層級1自R2至位元線層1之連接如下：R2、V、Y1。至位元線層1之連接係藉助一個層級一之第一Y1小片1210 。用於位元線層級2自R2至位元線層2之連接如下：R2、V、Y1、X、Y2。至位元線層2之連接係藉助一個層級二之第一Y2小片1220 。用於位元線層級3自R2至位元線層3之連接如下：R2、V、Y1、X、一Y2條帶、V、Y3。至位元線層3之連接係藉助一個層級三之第一Y3小片1230 。用於位元線層級4自R2至位元線層4之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、一Y3條帶、接著向下回至X、 一Y1條帶、V且最終Y2。至位元線層4之連接係藉助一個層級四之第一Y2小片1240 。用於位元線層級5自R2至位元線層5之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、一Y3條帶、向下回至X且最終Y1。至位元線層5之連接係藉助一個層級五之第一Y1小片1250 。用於位元線層級6自R2至位元線層6之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、Y3、V、Y2、X、一Y4條帶、接著向下回至X、一Y2條帶、V且最終Y3。至位元線層6之連接係藉助一個層級六之第一Y3小片1260 。用於位元線層級7自R2至位元線層7之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、Y3、V、Y2、X、一Y4條帶、接著向下回至X且最終Y2。至位元線層7之連接係藉助一個層級七之第一Y2小片1270 。用於位元線層級8自R2至位元線層8之連接如下：R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、Y3、V、Y2、X、Y4。至位元線層8之連接係藉助一個層級八之第一Y4小片1280 。因此，儘管僅使用四個位元線遮罩且不使用頂部金屬條帶，但仍使得位於八個不同層上之八個不同電連接到達通向位於位元線驅動器層級上之個別位元線驅動器之連接點。
有利地，用於八個記憶體層之遮罩之數目可減少為七個遮罩：一個記憶體單元遮罩、一個介層孔遮罩、一個字線遮罩、三個位元線遮罩及一個X-通孔遮罩。一遮罩組之成本顯著減少。該等位元線遮罩可使用兩次或三次，每次皆導致增加之製作利用。另外，實驗運轉遮罩組更為成本有效。此等較低成本遮罩組亦使得一系列產品變化更為有利。
已出於圖解說明目的及闡述目的呈現了對例示性實施例之前述闡述其並非意欲包羅無遺或將本發明限於所揭示之精確形式，且修改及變化鑒於上述教示而可行或可自本發明之實踐獲得修改及變化。舉例而言，所闡述之例示性實施例專注於使用三個或四個位元線遮罩之一八層實施方案。然而，本發明並不限於一特定數目之層或遮罩。熟習此項技術者將認識到，可使用不同數目之遮罩、各種層上之條帶以及藉助不同通路組態來實踐本發明之裝置及方法，而不背離本發明之精神。同樣地，每一記憶體層可製造有其自己的字線層，或可使用兩個字線遮罩來形成兩組字線。記憶體單元可係任一被動元件記憶體陣列。另外，可改變該等層之製造次序，而不背離本發明之精神。選擇及闡述該等實施例以便解釋本發明之原理且作為本發明之實際應用從而使得熟習此項技術者能夠如同適於所涵蓋之特定使用以各種實施例形式且藉助各種修改利用本發明。本發明之範疇意欲由隨附申請專利範圍及其等效內容界定。
雖然已在很大程度上參照上文所闡明之實施例闡述了本發明，但本發明未必限於此等實施例。舉例而言，本發明亦可應用於組態為複數個層級之三維記憶體陣列，其中在若干層級之間共享字線及/或位元線，該記憶體陣列包含(但不限於)：(1)頒予Mark G. Johnson等人之2000年3月7日發佈之美國專利第6,034,882號及2001年2月6日發佈之美國專利第6,185,122號(兩者共同隨之受讓)中所闡述之記憶體；(2)以N. Johan Knall的名義且共同隨之受讓之2000年4月28日申請之美國專利申請案第09/560,626號中所闡述之記憶體陣列；(3)以N. Johan Knall及Mark G. Johnson的名義且共同隨之受讓之2001年3月21日申請之美國專利申請案第09/814,727號中所闡述之記憶體陣列；由Kleveland等人於2001年6月29日申請之美國專利申請案第09/897,705號「Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack」中所闡述之記憶體；上文參照之「Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array」中所闡述之記憶體；及由Cleeves於2002年6月27日申請之題為「Three Dimensional Memory」之美國專利申請案第10/185,508號中所闡述之記憶體，該等申請案中之每一者皆藉此以引用方式併入。
如本文中所使用，一被動元件記憶體陣列包含複數個2端子記憶體單元，其各自連接在一相關聯之X-線與一相關聯之Y-線之間。此一記憶體陣列可係一二維(平坦)陣列或可係具有多於一個記憶體單元平面之一三維陣列。每一此記憶體單元皆可具有一非線性導電性，其中沿一反向方向(亦即，自陰極至陽極)之電流低於沿一正向方向之電流。自陽極至陰極施加大於一程式化位準之一電壓改變該記憶體單元之導電性。導電性可在該記憶體單元併入一熔絲技術時減小，或可在該記憶體單元併入一抗熔絲技術時增加。一被動元件記憶體陣列未必係一可一次程式化(亦即，一次寫入)記憶體陣列。該記憶體單元可併入一可再程式化記憶體材料，其導電性可在施加一合適電脈衝之後減小或增加。
一般而言，此等被動元件記憶體單元可視為具有沿一方向指引電流之一電流引導元件及能夠改變其狀態之另一組件(例如，一熔絲、一抗熔絲、一電容器、一電阻性元件等)。在本發明之某些較佳實施例中，記憶體元件係一二極體狀結構，其具有藉由一抗熔絲元件與一n-區分離之一p+區。在該抗熔絲元件程式化時，該p+區電連接至該n-區並形成一二極體。該記憶體元件之程式化狀態可藉由在選擇該記憶體元件時感測電流或電壓降來讀取。在一有機PEMA實施例中，該記憶體元件係一二極體狀結構，其具有藉由一有機材料層與一陰極區分離之一陽極區，該有機材料層之導電性在電子注入至該層中時改變。
較佳地，該等記憶體單元係由半導體材料構成，如在頒予Johnson等人之美國專利第6,034,882號、頒予Zhang之美國專利第5,835,396號、Knall之美國專利申請案第09/560,626號及Johnson之美國專利申請案第09/638,428號中所闡述，該等申請案中之每一者皆藉此以引用方式併入。具體而言，一抗熔記憶體單元較佳。亦可使用可在支援電路上方堆疊之其他類型之記憶體陣列，例如，MRAM及有機被動元件陣列。MRAM(磁阻式隨機存取記憶體)係基於磁性記憶體元件，例如一磁性穿隧接面(MTJ)。MRAM技術闡述於Peter K. Naji等人之「A 2556kb 3.0V ITIMTJ Nonvolatile Magnetoresistive RAM」，其出版於2001 IEEE International Solid-State Circuits Conference之技術論文文摘，ISSCC 2001/Session 7/Technology Directions:Advanced Technologies/7.6，Feb. 6,2001及ISSCC 2001 Visual Supplement的第94-95、第404-405頁，該兩處文獻皆藉此以引用方式併入本文中。某些被動元件記憶體單元併入多個有機材料層，該等有機材料層包含具有一二極體狀導電特性及在施加一電場時改變導電性之至少一種有機材料之至少一個層。頒予Gudensen等人之美國專利第6,055,180號闡述有機被動元件陣列，且該專利亦藉此以引用方式併入。亦可使用包括例如相變材料及非晶固體之材料之記憶體單元。參見頒予Wolstenholme等人之美國專利第5,751,012號及頒予Ovshinsky等人之美國專利第4,646,266號，該兩個美國專利皆藉此以引用方式併入。亦可使用：記憶體單元，其包括包含過渡金屬氧化物之電阻改變材料，如在Herner等人之美國專利申請案第11/287,452號中更詳細地闡述，該專利申請案藉此以引用方式併入；及碳奈米管層，其可如在Sen,Rahul等人之美國專利公開案20050269553中所闡述形成，該專利公開案藉此以引用方式併入；或一碳電阻率切換膜，例如含有膜之一多晶、非晶或微晶碳或者石墨烯片。
基於此發明之教示，期盼熟悉此項技術者將能夠易於實踐本發明。本文中所提供之對各種實施例之闡述據信可提供對本發明充分瞭解及本發明之細節，從而使得熟習此項技術者能夠實踐本發明。雖然未具體闡述某些支援電路(例如，解碼器、感測電路、多工器、輸入/輸出緩衝器等)，但此等電路係眾所周知，且在實踐本發明之背景中此等電路之特定變化不提供特定優點。此外，據信備有此發明之教示之熟悉此項技術者將能夠實施本發明，包含使用眾所周知之電路技術且在無不適當之實驗的情形下實施本文中所涉及但未具體闡述之各種控制電路。雖然如此，尤其合適用於一三維一次寫入抗熔絲被動元件記憶體單元記憶體陣列之偏壓條件、偏壓電路及層解碼器電路之額外細節闡述於由Roy E. Scheuerlein於2001年6月29日申請之題為「Method and Apparatus for Biasing Selected and Unselected Array Lines When Writing a Memory Array」之美國申請案第09/897,771號中及由Kleveland等人於2001年6月29日申請之美國專利申請案第09/897,705號之「Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack」中，該兩個申請案皆藉此以全文引用方式併入。
在以上闡述中，一陣列線一般由兩個記憶體陣列層級(亦即，記憶體平面)所共享。另一選擇為，可將一記憶體陣列製造為每一平面具有兩個導體，該兩個導體不與其他平面共享。可使用一介電層來分離每一此記憶體層級。
字線亦可稱為列線或X-線，且位元線亦可稱為行線或Y-線。「字」線與「位元」線之間的差異可向熟悉此項技術者傳達某些含義。在讀取一記憶體陣列時，某些從業者假定「驅動」字線且「感測」位元線。此外，記憶體組織(例如，資料匯流排寬度、在一作業期間同時讀取之位元數目等)可具有與觀察更與資料「位元」而非資料「字」對準之一組兩個陣列線之某一關聯。兩種含義皆不必意欲在此闡述中表示。
X-線及Y-線之方向性僅係為便於對陣列中之兩組交叉線進行闡述。雖然X-線通常正交於Y-線，但此未必由此術語所暗示。此外，亦可易於反轉一記憶體陣列之字組織及位元組織，從而將Y-線組織為字線且將X-線組織為位元線。作為一額外實例，一陣列之部分可對應於給定字之不同輸出位元。此等各種陣列組織及組態在此技術中眾所周知，且本發明意欲囊括多種此等變化。
該等所闡述之實施例可涉及驅動至一電壓之一選定字線及以一讀取模式感測之一選定位元線，及連接至字線之記憶體單元陽極端子以及連接至位元線之陰極端子，但具體涵蓋其他實施例。舉例而言，在一三維(亦即，多層級)記憶體陣列中，可類似地連接一毗鄰記憶體平面(例如，如在上文參照之頒予Johnson等人之美國專利第6,034,882號中所闡述之一背對背二極體堆疊記憶體陣列)或可反轉毗鄰平面中記憶體單元之方向性(例如，如在上文參照之Kleveland等人之美國專利申請案第09/897,705號中所闡述之一串聯鏈二極體堆疊記憶體陣列)，以使得陽極端子連接至位元線且陰極端子連接至字線。因此，本文中對X-線、字線及列線以及對Y-線、位元線及行線之指定僅為圖解說明各種實施例，但不應視為具有一限制意義，而應視為具有一更一般意義。舉例而言，在感測一字線而非一位元線中之電流時，感測電路可耦合至字線而非位元線，或可用於字線與位元線兩者。舉例而言，應瞭解，對一串聯鏈二極體堆疊上之一記憶體陣列之各種陣列線之X-線及Y-線之指定未必暗示該等記憶體單元之哪一端子(亦即，陽極或陰極)耦合至特定線，如同一背對背二極體堆疊之情形。一X-線可耦合至一個相關聯之記憶體平面中之記憶體單元之陽極端子，且可耦合至一毗鄰記憶體平面中之記憶體單元之陰極端子。
併入一記憶體陣列之積體電路通常將該陣列細分成有時大量之較小陣列，有時亦稱為子陣列。如本文中所使用，一陣列係一鄰接記憶體單元群組，其具有一般而言不會被解碼器、驅動器、感測放大器及輸入/輸出電路隔斷之鄰接字線及位元線。包含一記憶體陣列之一積體電路可具有一個陣列、多於一個陣列或甚至大量陣列。如本文中所使用，一積體電路記憶體陣列係一單片式積體電路結構，而非封裝在一起或緊密靠近或晶粒結合在一起之多於一個積體電路裝置。
前述細節闡述僅已闡述本發明之諸多可能實施方案中之幾種。出於此原因，本實施方式意欲以圖解說明方式而非以限制方式表示。可基於本文中所闡明之闡述對本文中所揭示之實施例作出各種變化及修改，而並不背離本發明之範疇及精神。本發明之範疇僅意欲由以下申請專利範圍(包括所有等效內容)來界定。
100．．．記憶體單元子陣列
110．．．記憶體單元
120．．．字線
135．．．第一小片
140．．．第二位元線
145．．．第二小片
160．．．介層孔
200．．．記憶體單元子陣列
210．．．第一記憶體單元
215．．．第二記憶體單元
220．．．第一字線
225．．．第二字線
230．．．第一位元線
235．．．第一小片
240．．．第二位元線
245．．．第二小片
250．．．第一介層孔
260．．．第二介層孔
270．．．第一位元線連接件
275．．．第二位元線連接件
300．．．位元線層級
310．．．位元線跡線
320．．．記憶體單元
330．．．第一小片
335．．．第二小片
340．．．介層孔
410．．．位元線
420．．．第一介層孔通路
430．．．介層孔通路
440．．．第一介層孔行
450．．．第二介層孔行
500．．．八層三維記憶體裝置
510．．．位元線驅動器區域
520．．．記憶體單元陣列
530．．．位元線堆疊
540．．．介層孔通路區域
550．．．介層孔通路區域
560．．．位元線
605．．．第一介層孔通路
610．．．位元線圖案Y1
620．．．位元線圖案Y2
630．．．位元線圖案
640．．．位元線圖案Y4
705．．．第一介層孔通路
710．．．中間圖案V
720．．．中間圖案X
730．．．中間圖案Z
740．．．圖案TM
810．．．第一Y1小片
815．．．第二Y1小片
820．．．第一Y2小片
825．．．第二Y2小片
827．．．第三Y2小片
830．．．第一Y3小片
835．．．第二Y3小片
840．．．第一Y4小片
850．．．第一Y2小片
855．．．第二Y2小片
857．．．第三Y2小片
860．．．第一Y1小片
865．．．第二Y1小片
870．．．第一Y3小片
875．．．第二Y3小片
880．．．第一Y2小片
885．．．第二Y2小片
887．．．第三Y2小片
910．．．第一Y1小片
920．．．第一Y2小片
930．．．第一Y3小片
940．．．第二Y2小片
950．．．第二Y1小片
960．．．第二Y3小片
970．．．第三Y2小片
980．．．第三Y1小片
1010．．．第一Y1小片
1020．．．第一Y2小片
1030．．．第一Y3小片
1040．．．第一Y2小片
1050．．．第一Y1小片
1060．．．第一Y3小片
1070．．．第一Y2小片
1080．．．第一Y1小片
1110．．．第一Y1小片
1120．．．第一Y2小片
1130．．．第一Y3小片
1140．．．第一Y4小片
1150．．．第二Y2小片
1160．．．第二Y1小片
1170．．．第二Y3小片
1180．．．第三Y2小片
1210．．．第一Y1小片
1220．．．第一Y2小片
1230．．．第一Y3小片
1240．．．第一Y2小片
1250．．．第一Y1小片
1260．．．第一Y3小片
1270．．．第一Y2小片
1280．．．第一Y4小片
BL1．．．位元線層
BL2．．．位元線層
BL3．．．位元線層
BL4．．．位元線層
BL5．．．位元線層
BL6．．．位元線層
BL7．．．位元線層
BL8．．．位元線層
圖1 係根據一例示性實施例之一記憶體單元子陣列之一俯視圖。
圖2 係圖1 之根據一例示性實施例之記憶體單元子陣列之一側視圖。
圖3 係根據一例示性實施例之一位元線層級之一俯視圖。
圖4 係根據一例示性實施例之電位介層孔通路之一俯視圖。
圖5 係顯示根據一例示性實施例之介層孔通路區域佈局之一圖示。
圖6 係顯示根據一例示性實施例之用於位元線層級之遮罩佈局之一圖示。
圖7 係顯示根據一例示性實施例之用於中間層級之遮罩佈局之一圖示。
圖8 係根據一例示性實施例使用圖6 及7 中所繪示之遮罩製造之一介層孔通路區域之一截面圖。
圖9 係根據一例示性實施例使用三個位元線遮罩製造之一介層孔通路區域之一截面圖。
圖10 係根據一例示性實施例使用三個位元線遮罩及一X條帶製造之一共享介層孔通路區域之一截面圖。
圖11 係根據一例示性實施例使用四個位元線遮罩製造之具有多個單介層孔通路之一介層孔通路區域之一截面圖。
圖12 係根據一例示性實施例使用四個位元線遮罩且不使用頂部金屬層製造之一介層孔通路區域之一截面圖。
200．．．記憶體單元子陣列
210．．．第一記憶體單元
215．．．第二記憶體單元
220．．．第一字線
225．．．第二字線
230．．．第一位元線
235．．．第一小片
240．．．第二位元線
245．．．第二小片
250．．．第一介層孔
260．．．第二介層孔
270．．．第一位元線連接件
275．．．第二位元線連接件

Claims (8)

  1. 一種製作一三維半導體裝置之方法，其包括：使用至少二個位元線遮罩的一第一位元線遮罩來形成複數個裝置層級(level)的一第一裝置層級中之一第一位元線層，其中該第一位元線層包括第一位元線；使用該第一位元線遮罩來形成該複數個裝置層級的一第二裝置層級中之一第二位元線層，其中該第二位元線層包括第二位元線，及其中該等第一位元線及該等第二位元線具有連接至一位元線連接層級之不同電連接；使用該等至少二個位元線遮罩以形成該複數個裝置層級中的位元線層，其中該等位元線層包含位元線，其中該等裝置層級個別之該等位元線具有連接至該位元線連接層級之不同電連接；使用一第一裝置遮罩組來形成該第一裝置層級中之一第一裝置層，其中該第一裝置層包括第一裝置，其中該等第一裝置電連接至該等第一位元線；使用該第一裝置遮罩組來形成該第二裝置層級中之一第二裝置層，其中該第二裝置層包括第二裝置，其中該等第二裝置電連接至該等第二位元線，及其中該第一裝置遮罩組包括至少一個裝置遮罩；及使用一第一字線遮罩形成一第一字線層，其中該第一字線層包含第一字線，及其中該等第一字線由該第一裝置層級與第二裝置層級共享；其中該等第一裝置及第二裝置包括選自以下各項中之 至少一者之一可一次程式化單元或一可重寫單元：抗熔絲、熔絲、串聯配置之二極體及抗熔絲、多晶矽記憶體效應單元、金屬氧化物記憶體、可切換複合金屬氧化物、碳奈米管記憶體、相變材料記憶體、導電橋元件、可切換聚合物記憶體、或薄沈積碳之可切換電阻器；該方法進一步包括：使用一第一通孔遮罩來形成該複數個裝置層級間的通孔層，其中該等通孔層包括通孔，其中該等通孔係連接至該位元線連接層級之該等不同電連接之一部分；使用該第一位元線遮罩來形成三個不同裝置層級上之位元線；使用一第二位元線遮罩來形成兩個不同裝置層級上之位元線；使用一第三位元線遮罩來形成兩個不同裝置層級上之位元線；使用一第四位元線遮罩來形成一個裝置層級上之位元線；使用該第一字線遮罩來形成四個不同字線層上之字線；使用該第一裝置遮罩組來形成八個不同裝置層級上之裝置；及使用該第一通孔遮罩來形成四個不同通孔層，其中該八個裝置層級之該等相應位元線具有連接至該位元線連接層級之不同電連接。
  2. 一種製作一三維半導體裝置之方法，其包括：使用至少二個位元線遮罩的一第一位元線遮罩來形成複數個裝置層級(level)的一第一裝置層級中之一第一位元線層，其中該第一位元線層包括第一位元線；使用該第一位元線遮罩來形成該複數個裝置層級的一第二裝置層級中之一第二位元線層，其中該第二位元線層包括第二位元線，及其中該等第一位元線及該等第二位元線具有連接至一位元線連接層級之不同電連接；使用該等至少二個位元線遮罩以形成該複數個裝置層級中的位元線層，其中該等位元線層包含位元線，其中該等裝置層級個別之該等位元線具有連接至該位元線連接層級之不同電連接；使用一第一裝置遮罩組來形成該第一裝置層級中之一第一裝置層，其中該第一裝置層包括第一裝置，其中該等第一裝置電連接至該等第一位元線；使用該第一裝置遮罩組來形成該第二裝置層級中之一第二裝置層，其中該第二裝置層包括第二裝置，其中該等第二裝置電連接至該等第二位元線，及其中該第一裝置遮罩組包括至少一個裝置遮罩；及使用一第一字線遮罩形成一第一字線層，其中該第一字線層包含第一字線，及其中該等第一字線由該第一裝置層級與第二裝置層級共享；其中該等第一裝置及第二裝置包括選自以下各項中之至少一者之一可一次程式化單元或一可重寫單元：抗熔 絲、熔絲、串聯配置之二極體及抗熔絲、多晶矽記憶體效應單元、金屬氧化物記憶體、可切換複合金屬氧化物、碳奈米管記憶體、相變材料記憶體、導電橋元件、可切換聚合物記憶體、或薄沈積碳之可切換電阻器；該方法進一步包括：使用一第一通孔遮罩來形成該複數個裝置層級間的通孔層，其中該等通孔層包括通孔，其中該等通孔係連接至該位元線連接層級之該等不同電連接之一部分；及使用一第一條帶遮罩來形成電條帶，其中該等電條帶係連接至該位元線連接層級之該等不同電連接之一部分。
  3. 如請求項2之方法，其包括：使用該第一位元線遮罩來形成三個不同裝置層級上之位元線；使用一第二位元線遮罩來形成三個不同裝置層級上之位元線；使用一第三位元線遮罩來形成兩個不同裝置層級上之位元線；使用該第一字線遮罩來形成四個不同字線層上之字線；使用該第一裝置遮罩組來形成八個不同裝置層級上之裝置；使用該第一通孔遮罩來形成四個不同通孔層；及使用該第一條帶遮罩來形成電條帶， 其中該等八個裝置層級之該等相應位元線具有連接至該位元線連接層級之不同電連接。
  4. 如請求項2之方法，其包括：使用該第一位元線遮罩來形成三個不同裝置層級上之位元線；使用一第二位元線遮罩來形成兩個不同裝置層級上之位元線；使用一第三位元線遮罩來形成兩個不同裝置層級上之位元線；使用一第四位元線遮罩來形成一個裝置層級上之位元線；使用該第一字線遮罩來形成四個不同字線層上之字線；使用該第一裝置遮罩組來形成八個不同裝置層級上之裝置；使用該第一通孔遮罩來形成四個不同通孔層；及使用該第一條帶遮罩來形成電條帶，其中該等八個裝置層級之該等相應位元線具有連接至該位元線連接層級之不同電連接。
  5. 一種三維半導體裝置，其包括：複數個裝置層級的一第一裝置層級中之複數個位元線層之一第一位元線層，其中該第一位元線層具有一第一位元線圖案，其中該第一位元線層包括第一位元線；及該複數個裝置層級的一第二裝置層級中之該複數個位 元線層之一第二位元線層，其中該第二位元線層具有該第一位元線圖案，其中該第二位元線層包括第二位元線，及其中該等第一位元線及該等第二位元線具有連接至一位元線連接層級之不同電連接；該複數個裝置層級中的該複數個位元線層，其中該複數個位元線層之至少二者共享一位元線圖案，其中該複數個位元線層包含位元線，其中該等裝置層級各自之該等位元線具有連接至該位元線連接層級之不同電連接；該第一裝置層級中之一第一裝置層，其中該第一裝置層具有一第一裝置圖案，其中該第一裝置層包括第一裝置，其中該等第一裝置電連接至該等第一位元線；該第二裝置層級中之一第二裝置層，其中該第二裝置層具有該第一裝置圖案，其中該第二裝置層包括第二裝置，其中該等第二裝置電連接至該等第二位元線，及其中該第一裝置圖案係使用至少一個裝置遮罩產生；及一第一字線層，其中該第一字線層具有一第一字線圖案，其中該第一字線層包含第一字線，及其中該等第一字線係由該等第一裝置層級與第二裝置層級共享；其中該等第一裝置及第二裝置包括選自以下各項中之至少一者之一可一次程式化單元或一可重寫單元：抗熔絲、熔絲、串聯配置之二極體及抗熔絲、多晶矽記憶體效應單元、金屬氧化物記憶體、可切換複合金屬氧化物、碳奈米管記憶體、相變材料記憶體、導電橋元件、可切換聚合物記憶體、或薄沈積碳之可切換電阻器； 該三維半導體裝置進一步包括：該複數個裝置層級間的通孔層，其中該等通孔層具有一第一通孔圖案，其中該等通孔層包括通孔，其中該等通孔係連接至該位元線連接層級之該等不同電連接之一部分；其中該裝置包括八個裝置層級，其包括：三個不同裝置層級上之一第一三個位元線層，其中該等第一三個位元線層共享一第一位元線圖案；兩個不同裝置層級上之一第一兩個位元線層，其中該等第一兩個位元線層共享一第二位元線圖案；兩個不同裝置層級上之一第二兩個位元線層，其中該等第二兩個位元線層共享一第三位元線圖案；一第八位元線層，其中該第八位元線層具有一第四位元線圖案；四個字線層，其中該等四個字線層共享一字線圖案；八個裝置層，其中該等八個裝置層級共享一裝置層圖案；及四個通孔層，其中該等四個通孔層共享一通孔層圖案；其中該等八個裝置層級之該等相應位元線具有連接至該位元線連接層級之不同電連接。
  6. 一種三維半導體裝置，其包括：複數個裝置層級的一第一裝置層級中之複數個位元線層之一第一位元線層，其中該第一位元線層具有一第一 位元線圖案，其中該第一位元線層包括第一位元線；及該複數個裝置層級的一第二裝置層級中之該複數個位元線層之一第二位元線層，其中該第二位元線層具有該第一位元線圖案，其中該第二位元線層包括第二位元線，及其中該等第一位元線及該等第二位元線具有連接至一位元線連接層級之不同電連接；該複數個裝置層級中的該複數個位元線層，其中該複數個位元線層之至少二者共享一位元線圖案，其中該複數個位元線層包含位元線，其中該等裝置層級各自之該等位元線具有連接至該位元線連接層級之不同電連接；該第一裝置層級中之一第一裝置層，其中該第一裝置層具有一第一裝置圖案，其中該第一裝置層包括第一裝置，其中該等第一裝置電連接至該等第一位元線；該第二裝置層級中之一第二裝置層，其中該第二裝置層具有該第一裝置圖案，其中該第二裝置層包括第二裝置，其中該等第二裝置電連接至該等第二位元線，及其中該第一裝置圖案係使用至少一個裝置遮罩產生；及一第一字線層，其中該第一字線層具有一第一字線圖案，其中該第一字線層包含第一字線，及其中該等第一字線係由該等第一裝置層級與第二裝置層級共享；其中該等第一裝置及第二裝置包括選自以下各項中之至少一者之一可一次程式化單元或一可重寫單元：抗熔絲、熔絲、串聯配置之二極體及抗熔絲、多晶矽記憶體效應單元、金屬氧化物記憶體、可切換複合金屬氧化 物、碳奈米管記憶體、相變材料記憶體、導電橋元件、可切換聚合物記憶體、或薄沈積碳之可切換電阻器；該三維半導體裝置進一步包括：該複數個裝置層級間的通孔層，其中該等通孔層具有一第一通孔圖案，其中該等通孔層包括通孔，其中該等通孔係連接至該位元線連接層級之該等不同電連接之一部分；及電條帶，其中該等電條帶係連接至該位元線連接層級之該等不同電連接之一部分。
  7. 如請求項6之三維半導體裝置，其中該裝置包括八個裝置層級，其包括：三個不同裝置層級上之一第一三個位元線層，其中該等第一三個位元線層共享一第一位元線圖案；三個不同裝置層級上之一第二三個位元線層，其中該等第二三個位元線層共享一第二位元線圖案；兩個不同裝置層級上之一第一兩個位元線層，其中該等第一兩個位元線層共享一第三位元線圖案；四個字線層，其中該等四個字線層共享一字線圖案；八個裝置層，其中該等八個裝置層級共享一裝置層圖案；四個通孔層，其中該等四個通孔層共享一通孔層圖案；及一電條帶層，其中該電條帶層包含電條帶，其中該等電條帶係連接至該位元線連接層級之該等電連接中之至 少某些電連接之一部分，其中該等八個裝置層級之該等相應位元線具有連接至該位元線連接層級之不同電連接。
  8. 如請求項6之三維半導體裝置，其中該裝置包括八個裝置層級，其包括：三個不同裝置層級上之一第一三個位元線層，其中該等第一三個位元線層共享一第一位元線圖案；兩個不同裝置層級上之一第一兩個位元線層，其中該等第一兩個位元線層共享一第二位元線圖案；兩個不同裝置層級上之一第二兩個位元線層，其中該等第二兩個位元線層共享一第三位元線圖案；一第八位元線層級，其中該第八位元線層級具有一第四位元線圖案；四個字線層，其中該等四個字線層共享一字線圖案；八個裝置層，其中該等八個裝置層級共享一裝置層圖案；四個通孔層，其中該等四個通孔層共享一通孔層圖案；及一電條帶層，其中該電條帶層包含電條帶，其中該等電條帶係連接至該位元線連接層級之該等電連接中之至少某些電連接之一部分，其中該等八個裝置層級之該等相應位元線具有連接至該位元線連接層級之不同電連接。
TW098130243A 2008-09-09 2009-09-08 三維半導體裝置及製作三維半導體裝置之方法 TWI382417B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/231,000 US7943515B2 (en) 2008-09-09 2008-09-09 Shared masks for x-lines and shared masks for y-lines for fabrication of 3D memory arrays

Publications (2)

Publication Number Publication Date
TW201015548A TW201015548A (en) 2010-04-16
TWI382417B true TWI382417B (zh) 2013-01-11

Family

ID=41202582

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098130243A TWI382417B (zh) 2008-09-09 2009-09-08 三維半導體裝置及製作三維半導體裝置之方法

Country Status (7)

Country Link
US (1) US7943515B2 (zh)
EP (1) EP2335284B1 (zh)
JP (1) JP5129391B2 (zh)
KR (1) KR101501105B1 (zh)
CN (1) CN102150267B (zh)
TW (1) TWI382417B (zh)
WO (1) WO2010030555A1 (zh)

Families Citing this family (200)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9577642B2 (en) * 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US7964916B2 (en) * 2009-04-14 2011-06-21 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
CN103098211B (zh) 2010-08-30 2016-08-31 慧与发展有限责任合伙企业 多层存储阵列
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US12136562B2 (en) 2010-11-18 2024-11-05 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12243765B2 (en) 2010-11-18 2025-03-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12144190B2 (en) 2010-11-18 2024-11-12 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and memory cells preliminary class
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12154817B1 (en) 2010-11-18 2024-11-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US12125737B1 (en) 2010-11-18 2024-10-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8841649B2 (en) 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US12249538B2 (en) 2012-12-29 2025-03-11 Monolithic 3D Inc. 3D semiconductor device and structure including power distribution grids
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US9443763B2 (en) 2013-09-12 2016-09-13 Micron Technology, Inc. Methods for forming interconnections between top electrodes in memory cells by a two-step chemical-mechanical polishing (CMP) process
US9257431B2 (en) 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
US9105320B2 (en) 2013-10-16 2015-08-11 Micron Technology, Inc. Memory devices and methods of operating the same
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
CN104991630B (zh) * 2015-06-15 2018-02-27 上海新储集成电路有限公司 一种降低服务器中处理器负载的方法及服务器结构
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US12250830B2 (en) 2015-09-21 2025-03-11 Monolithic 3D Inc. 3D semiconductor memory devices and structures
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US12178055B2 (en) 2015-09-21 2024-12-24 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12219769B2 (en) 2015-10-24 2025-02-04 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US12225704B2 (en) 2016-10-10 2025-02-11 Monolithic 3D Inc. 3D memory devices and structures with memory arrays and metal layers
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US10461125B2 (en) 2017-08-29 2019-10-29 Micron Technology, Inc. Three dimensional memory arrays
KR102471157B1 (ko) 2017-11-09 2022-11-25 삼성전자주식회사 메모리 소자
US10199434B1 (en) 2018-02-05 2019-02-05 Sandisk Technologies Llc Three-dimensional cross rail phase change memory device and method of manufacturing the same
US10468596B2 (en) 2018-02-21 2019-11-05 Sandisk Technologies Llc Damascene process for forming three-dimensional cross rail phase change memory devices
US10580976B2 (en) 2018-03-19 2020-03-03 Sandisk Technologies Llc Three-dimensional phase change memory device having a laterally constricted element and method of making the same
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US20020136047A1 (en) * 2001-03-21 2002-09-26 Scheuerlein Roy E. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US20030053332A1 (en) * 2000-04-28 2003-03-20 Bendik Kleveland Three-dimensional memory array incorporating serial chain diode stack
US20060222962A1 (en) * 2005-03-31 2006-10-05 Matrix Semiconductor, Inc. Masking of repeated overlay and alignment marks to allow reuse of photomasks in a vertical structure
TW200739587A (en) * 2005-12-16 2007-10-16 Sharp Kk Nonvolatile semiconductor memory device
TWI293505B (en) * 2004-06-29 2008-02-11 Elpida Memory Inc Stacked semiconductor memory device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4646266A (en) * 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US5835396A (en) * 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
NO972803D0 (no) * 1997-06-17 1997-06-17 Opticom As Elektrisk adresserbar logisk innretning, fremgangsmåte til elektrisk adressering av samme og anvendelse av innretning og fremgangsmåte
US6420215B1 (en) * 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6649505B2 (en) * 2002-02-04 2003-11-18 Matrix Semiconductor, Inc. Method for fabricating and identifying integrated circuits and self-identifying integrated circuits
US7081377B2 (en) * 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
JP4476930B2 (ja) * 2002-11-04 2010-06-09 アドバンスト・ポリメリック・プロプライエタリー・リミテッド フォトクロミック組成物および光透過性物品
JP4377817B2 (ja) * 2003-03-18 2009-12-02 株式会社東芝 プログラマブル抵抗メモリ装置
US7504051B2 (en) 2003-09-08 2009-03-17 Nantero, Inc. Applicator liquid for use in electronic manufacturing processes
US7816659B2 (en) * 2005-11-23 2010-10-19 Sandisk 3D Llc Devices having reversible resistivity-switching metal oxide or nitride layer with added metal
KR100796642B1 (ko) * 2006-01-27 2008-01-22 삼성전자주식회사 고집적 반도체 장치 및 그 제조 방법
TWI285410B (en) * 2006-01-27 2007-08-11 Ind Tech Res Inst Interlayer interconnect of three-dimensional memory and method for manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US20030053332A1 (en) * 2000-04-28 2003-03-20 Bendik Kleveland Three-dimensional memory array incorporating serial chain diode stack
US20020136047A1 (en) * 2001-03-21 2002-09-26 Scheuerlein Roy E. Method and apparatus for biasing selected and unselected array lines when writing a memory array
TWI293505B (en) * 2004-06-29 2008-02-11 Elpida Memory Inc Stacked semiconductor memory device
US20060222962A1 (en) * 2005-03-31 2006-10-05 Matrix Semiconductor, Inc. Masking of repeated overlay and alignment marks to allow reuse of photomasks in a vertical structure
TW200739587A (en) * 2005-12-16 2007-10-16 Sharp Kk Nonvolatile semiconductor memory device

Also Published As

Publication number Publication date
EP2335284B1 (en) 2015-12-02
WO2010030555A1 (en) 2010-03-18
CN102150267A (zh) 2011-08-10
TW201015548A (en) 2010-04-16
KR20110069787A (ko) 2011-06-23
JP2012502480A (ja) 2012-01-26
EP2335284A1 (en) 2011-06-22
CN102150267B (zh) 2014-03-12
KR101501105B1 (ko) 2015-03-11
US20100059796A1 (en) 2010-03-11
US7943515B2 (en) 2011-05-17
JP5129391B2 (ja) 2013-01-30

Similar Documents

Publication Publication Date Title
TWI382417B (zh) 三維半導體裝置及製作三維半導體裝置之方法
JP5222761B2 (ja) 抵抗変化型不揮発性記憶装置
US7335906B2 (en) Phase change memory device
CN112119495B (zh) 具有通过混合接合方法连接的多个芯片的半导体存储器装置
CN110931058B (zh) 具有puc结构的存储器件
JP2009199713A5 (zh)
JP2009004725A (ja) 抵抗変化型不揮発性記憶装置
KR20130141458A (ko) 3차원 메모리 소자 어레이를 제어하기 위한 단일-장치 드라이버 회로
CN103956180A (zh) 磁阻随机存取存储器（mram）位单元的阵列结构设计
JP2012069695A (ja) 半導体記憶装置
JP2004514298A (ja) 不揮発性メモリセルを配置する集積メモリ、ならびに集積メモリの製造および操作方法
US11004491B2 (en) Twisted wordline structures
US8274809B2 (en) Semiconductor storage device
JP2009117669A (ja) 半導体装置
WO2024057528A1 (ja) 半導体装置、その設計方法、及びその製造方法
JP2023139390A (ja) 半導体記憶装置
JP2008085349A (ja) 磁気ランダムアクセスメモリ

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees