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TWI362744B - Dram and memory array - Google Patents

Dram and memory array Download PDF

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TWI362744B
TWI362744B TW097113488A TW97113488A TWI362744B TW I362744 B TWI362744 B TW I362744B TW 097113488 A TW097113488 A TW 097113488A TW 97113488 A TW97113488 A TW 97113488A TW I362744 B TWI362744 B TW I362744B
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bit lines
lines
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TW097113488A
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Inventor
Wen Kuei Huang
Original Assignee
Nanya Technology Corp
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Priority to US12/191,315 priority patent/US8547729B2/en
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Description

1362744 2007-0151 26907twf.doc/n 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種記憶體結構，且特別是有關於一 種動態隨機存取記憶體（Dynamic Random Access Memory，DRAM)和記憶體陣列。 【先前技術】 就記憶體方面而言’為了在無明顯延遲時間（delay time)的情況下開啟同一字元線的記憶單元（mem〇ry cells) ’字元線結構往往被設計成縫線（stitch)或線段 (segment)構造，如美國專利專利號6043562或6057573的 技術。不過，因為上述結構均需要額外的空間設置縫線式 字元線接觸窗（WL contact)以及字元線分支驅動電路(drive 1C)，所以在減少延遲時間的同時反而使晶片尺寸增加。因 此’無法同時顧及縮短字元線存取時間(access time)和晶片 尺寸小型化的要求。 【發明内容】 本發明提供一種動態隨機存取記憶體，可在不増加晶 片尺寸的情況下加快字元線的存取時間。 本發明提供一種記憶體陣列，可在單位面積内得到更 多的記憶體單元(cells)。 本發明提出一種動態隨機存取記憶體，包括基底、位 元線、字元線、凹入式通道、導電插塞和溝渠式電容器。 5 1362744 2007-0151 26907twf.doc/n 位元線以第一方向配置於基底上，字元線則以第二方向配 置於位元線上。而凹入式通道是位於字元線下方的兩位元 線間的基底中，導電插塞用以連接每一字元線與凹入式通 道。溝¥式電谷器則配置於凹入式通道以外的兩位元線之 間的基底内。 在本發明之一實施例中，上述動態隨機存取記憶體更 包括位於各字元線及其下方的導電插塞之間的接觸窗。 • 在本發明之一實施例中，上述動態隨機存取記憶體更 包括多個著陸墊(landing pad)與接觸窗’其中著陸墊分別與 每一導電插塞電性連接’而接觸窗則連接著陸墊與字元線。 在本發明之一實施例中，上述動態隨機存取記憶體更 包括位在位元線底下的位元線接觸窗(bit line c〇ntacts)，用 以連接基底與各位元線。 时在本發明之一實施例中，上述每一溝渠式電容器可為 具單邊埋入帶(single-sided buried strap，SSBS)的溝渠式電 容器。 /木 ® 本發明另提出一種記憶體陣列，包括基底、位元線、 字元線、凹入式通道和導電插塞。前述位元線以第一方向 配置於基底上，字元線則以第二方向配置於位元線上。至 於凹入式通道是位於字元線下方的兩條位元線間的基底 中。前述導電插塞連接每一字元線與凹入式通道，且第二 方向上的導電插塞與各字元線電性相連。 本發明再提出一種記憶體陣列，包括基底、位元線、 金屬導線、凹入式通道和導電插塞。前述位元線以第一方 6 2007-0151 26907twf.doc/n 二置於基底上’金屬導線則以第二方向配置於 於凹人式通道是位於字城下方的兩條位元線間的 ^ 。前述導電插塞連接每—字元線與凹人式通道，且 弟一方向上的導電插塞與各字元線電性相連。 姑ii發明之另一實施例中，上述每一凹入式通道更包 凹入式通道與基底之間，其中上述介電 層已括乳切層、⑽Q層或高介電係數層。 接導另一實施例中’上述記憶體陣列更包括連 接V電插塞與子元線之接觸窗。 個菩之實施财’上述記憶體㈣更包括多 連接窗，其中著陸墊分別與每一導電插塞電性 連接而接觸自則連接著陸墊與字元線。 -發明之各實施例中’上述每—導電插塞的頂面血 位7G線的頂面等高。 一 明之各實施例中，上述每—導電插塞的頂面高 於位70線的頂面。 π 2發明之各實施例中，上述字元線為閘極結構。 番-個:明^為在於字兀線下方的兩條位元線間的空間設 底中式通道，並藉㈣電插塞使凹入 與字元線連接’因此可在不增加晶片尺寸的情 ί插^線的存取時間—Μ —。此外，當連接導 電插塞的子碰為金㈣質時’因料材麻身的阻值極 低’所以不需要透過次字元線驅動電路㈣机d㈣的連 接’可直接連至主字元線驅動電路(1娜饥办㈣因此 1362744 2007-0151 26907twf.doc/n 本發明之記憶體陣列和先前技術相較，在單位面積内能得 到更夕的記憶體早元(memory cells)。 為讓本發明之上述特徵和優點能更明顯易懂，下文特 舉較佳實施例，並配合所附圖式，作詳細說明如下。 【實施方式】 下文中請參看附圖，以便更加充分地描述本發明，附 • 圖中顯不本發明之多個實施例。然而，本發明可採取多種 不同形式來實現，且不應將其解釋為限於本文所陳述之實 施例。實際上，提供這些實施例以使得本發明詳盡且完整， 且會將本發明之範疇完全傳達至所屬技術領域中具有通常 知識者。在圖式中，為明確起見可能將各層以及區域的尺 寸以及相對尺寸作誇示。 圖1是依照本發明之第一實施例之一種動態隨機存取 記憶體的俯視示意圖。 _ 請參照圖1，第一實施例之動態隨機存取記憶體1〇〇 包括基底102、位元線104、字元線1〇6、凹入式通道108 和溝渠式電容器11〇。位元線1〇4以第一方向配置於基底 102上’字元線106則以第二方向(在圖1中是垂直於該第 一方向）配置於位元線104上。而凹入式通道108是位於字 元線106下方的兩位元線104間的空間内並嵌入基底102 中。溝渠式電容器11〇則配置於凹入式通道1〇8以外的兩 位元線104之間的基底1〇2内。此外，在第一實施例中， 在位元線1〇4底下還有位元線接觸窗（bit line 8 2007-0151 26907tw£doc/n c〇nta^ts)U2，用以連接基底102與各位元線1〇4，且為使 元件密度達到最佳值，可將位元線接觸窗112分別配置在 溝渠式電容器110的一邊。 以下列舉一個數個製作上述第一實施例之動態隨機存 取記憶體的範例。 圖2H是圖1之襲，線段的動態隨機存取記 Ϊ體的裝作流程剖面示意圖，其中使用和圖丨相同的元件 符號來代表相同的元件或區域。 月先少'圖2A’在基底102中形成數個溝渠式電容器 ，且於此圖是以具單邊埋入帶（single-sided buried 辟31)的溝渠式電容器為例；其中，溝渠式電容器 L it 入式擴散區細、介電層202與電容導電層 、並八有領氧化層206與單邊隔離層208。之後， 土底102十形成主動區（acdve肛⑽， ===渠式電容請頂面212並露出线區 一 、’曰 而且’圖2A部份以立體圖表示，用以 祝明主巧，1。及溝渠式電容器11G的位置分佈。 接^ °月參照圖2B ’於基底102與絕緣層214上共 =形成:層非晶石夕層216，其中省略埋入式擴散區和主 u二Π匕圖式。隨後，進行一道單邊離子植入218， 1曰曰石夕層216轉變為摻雜非晶石夕層216a，其中單 邊離子植入m所採用的離子源例如BF2或B。 一，後—參&圖2C ’移除非晶石夕層216(請見圖2B)， 以4出預定形成位元線接觸窗112之部分基底1〇2。至於 1362744 2007-0151 26907twf.doc/n 移除非晶>5夕層216的方法例如：使用f 2二(請見圖2β)具有，二二= 使= = : =被移除之摻雜非晶— 請參關2D，在基錢2上形成位元線綱， 於本貝施例中是以閘極結構當作位元線1()4，如此
可在製作位猶104時同時形成周邊電路區之閘極結構。 以本圖為例，位元線刚包括一層多晶珍層從、一層石夕 =金屬層224、一層氮化矽層226和位於前述各層側^之 絕緣層228。當，然’也可依照實際f求僅製作單一導體層 =作本發明之位元線。其中，各條位元線1〇4是分布於^ 渠式電容器110兩側並且覆蓋部分主動區21〇，因此在形 成位元線104的同時，也會形成位元線接觸窗112，並藉 此與基底102電性相連。
隨後，請參照圖2E，在主動區21〇(請見圖2D)上的各 條位元線104之間形成凹入式通道1〇8及其上的導電插塞 23〇 ’其步驟例如是以位元線1〇4作為蝕刻罩幕，先去除主 動區210上露出的氧化矽層220,再去除露出的基底1〇2， 以便形成溝渠232;然後，於溝渠232内壁形成介電層234, 其中介電層234例如氧化石夕層。接著，可選擇在溝渠232 中先填入一種導體材料再於位元線104之間填入另一種導 體材料’以分別形成凹入式通道108與導電插塞230 ;或 者，可選擇直接用同一種導體材料填入溝渠232令和位元 線104之間，以形成如自對準導電插塞（seif_aUgned 1362744 2007-0151 26907twf.doc/n conductive plug)般的凹入式通道i〇8及導電插塞230。在 本圖中，導電插塞230的頂面236與位元線1〇4的頂面238 是等高的。 然後’請參照圖2F，於基底1〇2上形成一層介電層 240’且於介電層24〇中具有數個露出導電插塞23〇的開口 242。 接著，請參照圖2G，在開口 242中形成與導電插塞 230電性連接的著陸塾(landing pad)244，且可藉此同時形 成周邊電路區之M0金屬層。 然後’請參照圖2H，在基底102上形成另一層介電層 240 ’並於介電層246中形成連接著陸墊244之接觸窗 248。最後’在介電層246上形成字元線1〇6，並藉由同一 方向上的接觸窗248及著陸墊244，使凹入式通道log透 k V電插塞230與子元線1〇6電性相連。此時，可在形成 字元線106的同時完成周邊電路區之Ml金屬層的製作。 ^ 除了圖2A至圖2H的製作流程之外，第一實施例之動 態隨機存取記憶體的製作尚有下列數種變化。 土圖3A至圖3B是圖1之Π-ΙΙ，線段的動態隨機存取記 憶體的另一製作流程剖面示意圖，其中前段製程如圖2A 至圖2E)所示，且其中使用和圖2D相同的元件符號來代表 相同的元件或區域。 睛參照圖3A，在完成位元線104之後，在主動區21〇 上的各條位元線104之間形成導電插塞230與凹入式通道 1〇8’其中導電插塞230的頂面236高於位元線104的頂面 11 1362744 2007-0151 26907twf.doc/n 238。而且，在導電插塞23ο之間有介電層goo β 接著，請參照圖3Β，在基底102上形成另一層介電層 302，並於介電層302中形成接觸窗3〇4，其中接觸窗3〇4 連接導電插塞230。最後，在介電層3〇2上形成字元線1〇6, 並藉由同一方向上的接觸窗304，使凹入式通道1〇8透過 導電插塞230與字元線1〇6電性相連。 以下用立體圖做說明，請參照圖4,其為圖3Β結構之 # 立體圖，且為使圖式清晰並容易瞭解，故將溝渠式電容器 省略並將一條條的位元線104改以分段方式描繪。從圖4 可知本發明之動態隨機存取記憶體因為在字元線1〇6下方 的兩條位元線104間設置一個嵌入基底1〇2中的凹入式通 道108，並藉由導電插塞23〇使凹入式通道1〇8直接與字 to線106連接，因此能在不增加晶片尺寸的情況下加快字 元線106的存取時間(accesstime);甚至可如圖5所示，利 用阻值極低的金屬導線500作為字元線，故可不需透過次 字兀線驅動電路(sub WL driver)，取而代之的是直接將字元
線（金屬導線500)連接到主字元線驅動電路(main WL driver)502，如此一來更能大幅降低晶片尺寸。此時，可利 用周邊電路區之M1金屬層的製作同時完成上述金屬導線 500。 ，圖6則是圖iiH-n，線段的動態隨機存取記憶體的又 製作抓私剖面示意圖，其中前段製程如圖2A至圖2D和 圖3A所不，且其中使用和圖3A相同的元件符號來代表相 同的兀件或區域。請參照圖6 ’在完成凹入式通道108和 12 2007-0151 26907twf.doc/n 導電插塞230之後’直接在導電插塞230與介電層300上 形成字元線106，以透過導電插塞230連接同一方向上的 凹入式通道108。 此外，本發明之概念還可應用於記憶體陣列，如圖7 與圖8所示。圖7是依照本發明之第二實施例之記憶體陣 列的俯視示意圖；圖8則是圖7之VIII-VIII，線段的記憶體 陣列之剖面示意圖。 請同時參照圖7與圖8,第二實施例之記憶體陣列700 包括基底702、位元線704、字元線706、凹入式通道708 和導電插塞710。其中，位元線704以第一方向配置於基 底702上’字元線706則以第二方向配置於位元線704上。 而且’於本實施例是以閘極結構當作位元線704，其中包 括一層多晶矽層712、一層矽化金屬層714、一層氮化矽層 716和位於前述各層側壁之絕緣層718。當然，也可依照實 際需求僅製作單一導體層當作位元線。至於凹入式通道 708是位於字元線7〇6下方的兩條位元線704間的基底702 中’且第二方向上的凹入式通道708透過導電插塞710與 各字元線706電性相連。而每一凹入式通道708還可包括 一層位於基底702及其間的介電層720’如氧化矽層、ΟΝΟ 層或高介電係數層。此外，在導電插塞710與位元線704 之間還包括一層絕緣層722。在圖8中’導電插塞710的 頂面724雖然高於位元線704的頂面726，但是可依照實 際設計與製程的需求，使導電插塞710的頂面與位元線7〇4 的頂面等高。此外，關於字元線706與導電插塞71〇之間 2007-0151 26907twf.doc/n 的連接，還可使用接觸窗以及/或是著陸墊作為内連線。 綜上所述，本發明之特點在於藉由直接與字元線連接 的方式，在字元線下方的兩條位元線間設置一個嵌入基底 中的凹入式通道，並藉由導電插塞使凹入式通道直接與字 線連接。因此，可在不増加晶片尺寸的情況下加快字元 線的存取時間（access time)。而且，本發明之結構還能根據 晶片設計’與週邊電路的結構—起製作，所以不會增加製 作上的複雜度。此外，當連接導電醜的料線為阻值極 低的金屬材質時，本發明的結構不需要透敎字元線驅動 電路(sub WLdriv，連接，而是直接連至主字元線驅動電 路(main WL driver) ’所以應用於記憶體陣列時，可在單位 面積内得到更多的記憶體單元(ceUs)。
Ff定發以ί佳實施例揭露如上，然其並非用以 1 術領域中具有通常知識者，在不 精神和範圍内’當可作些許之更動與'㈣， ^本發月之保護範圍當視後附之申請專利範圍所界定者 【圖式簡單說明】 記憶===:之第—實施例之—種動態隨機存取 憶體的製作餘^圖意^職’咖動態隨機存取記 圖 3Α 至圖 3Β | m 7 > ττ 疋Ώ 1之π_π，線段的動態隨機存取記 1362744 2007-0151 26907twf.doc/n 憶體的另一製作流程剖面示意圖。 圖4為圖3B結構之立體圖。 圖5為圖4之平面簡圖。 圖6則是圖1之ΙΙ-ΙΓ線段的動態隨機存取記憶體的又 一製作流程剖面示意圖。 圖7是依照本發明之第二實施例之一種記憶體陣列的 俯視示意圖。 ^ 圖8是圖7之Vlll-VIir線段的記憶體陣列之剖面示 意圖。 【主要元件符號說明】 100 :動態隨機存取記憶體 102、702 :基底 104、704 :位元線 106、706 :字元線 108、708 :凹入式通道 • 110:溝渠式電容器 112 :位元線接觸窗 200 :埋入式擴散區 202 :介電層 204 :電容導電層 206 :領氧化層 208 :單邊隔離層 210 .主動區 15 1362744 2007-0151 26907twf.doc/n 212、236、238、724、726 :頂面 214、722 :絕緣層 216 :非晶矽層 216a :摻雜非晶矽層 218 :單邊離子植入 220 :氧化矽層 222、712 :多晶矽層 ^ 230 :導電插塞 224、714 :矽化金屬層 226、716 :氮化矽層 228、718 :絕緣層 232 :溝渠 234、240、246、300、302、720 :介電層 242 :開口 244 :著陸墊 248、304 :接觸窗 • 500 :金屬導線 502 :主字元線驅動電路 700 :記憶體陣列 16

Claims (1)

1362744 2007-0151 26907twf.doc/n 十、申請專利範圍·· 1. 一種動態隨機存取記憶體，包括： 一基底； 多條位元線，以― 多條字元線，以— 多個凹入式通道， 的該基底中； 第一方向配置於該基底上； 第二方向配置於該些位元線上； 位於該些予元線下方的兩位元線間
以及 多個導電插塞，連接每一字元線與該些 凹入式通道； 1項所述之動態隨機存取記憶 位於各該字元線及其下方的該些 1項所述之動態隨機存取記憶
一 π T 5牙寻利範ί 體，更包括多個接觸售 導電插塞之間。 3.如申請專利範〇 11 ’更包括： 多個著陸塾(landing pad)，分別與每一導電插塞電性連 伐’以及 夕個接觸窗’連接該些著陸墊與該些字元線。 體=如申凊專利範圍第1項所述之動態隨機存取記憶 :’、中夕個位元線接觸窗(bit line contacts)，位在該些位 一 底下’用以連接該基底與該些位元線。 _ 5.如申請專利範圍第1項所述之動態隨機存取記憶 體，其中每一位元線為閘極結構。 17 1362744 2007-0151 26907tw£doc/n 6. 如申明專·&圍第1項所狀_隨機存取記憶 體，其中每-溝渠式電容器為具單邊埋入帶㈣ buried strap，SSBS)的溝渠式電容器。 7. 如申4專利範圍第1項所述讀態隨機存取記憶 體，其令每-導電插塞的頂面與該些位元線的頂面等高。 8. 如申請專郷圍第1項所述之動紐機存取記憶 體’其中每-導電插塞的頂面高於該些位元線的頂面。 9. 一種記憶體陣列’包括： 一基底； 多條=元線，以一第一方向配置於該基底上； 多條字兀線，以一第二方向配置於該些位元線上； 多個凹入式通道，位於該些字元線下方的兩條位元線 間的該基底中；以及 =個插基，連接每一字元線與該些凹入式通道， 且該第二方向上的該料電插塞與各字元線電性相連。 10. 如申請專利範圍第9項所述之記憶體陣列，其中每 ‘電插塞的頂面與該些位元線的頂面等高。 11·如申請專利範圍第9項所述之記憶體陣列，其中每 導電插塞的頂面高於該些位元線的頂面。 12. 如申請專利範圍第9項所述之記憶體陣列，其中每 凹入式通道更包括一介電層，位於該凹入式通道與該基 底之間。 13. 如申睛專利範圍第12項所述之記憶體陣列，其中 該介電層包括氧切層、層或高介電係數層。 1S 丄30Z/44 2007-0151 26907twf.d〇c/n 14.如申凊專利範圍第9項所述之記憶體陣列，更包括 多個接觸窗’連接該些導電插塞與該些字元線。 .I5.如申睛專利範圍第9項所述之記憶體陣列，更包 括： 多個著陸墊(landing pad)，分別與每一導電插塞電性連 接；以及 多個接觸窗，連接該些著陸墊與該些字元線。
—16.如申請專利範圍第9項所述之記憶體陣列，其中每 —位元線為閘極結構。 17. —種記憶體陣列，包括： —基底； ^條位70線’以一第一方向配置於該基底上； =條金屬導線’以一第二方向配置於該些位元線上； 夕個凹入式通道，位於該些金屬導線下方的兩條位元 線間的該基底中；以及 道夕個導電插塞，連接每一金屬導線與該些凹入式通 t ’且該第二方向上的該些導電插塞與各金屬導線電性相 〇 18.如申請專利範圍第17項所述之記憶體陣列，其中 〜些金屬導線直接連接至一主字元線驅動電路。 每一如申請專利範圍第17項所述之記憶體陣列，其中 母‘電插塞的頂面與該些位元線的頂面等高。 —一2胃〇·如申請專利範圍第17項所述之記憶體陣列，其中 母‘電插塞的頂面高於該些位元線的頂面。 19 1362744 2007-0151 26907twf.doc/n —21·如申請專利範圍第17項所述之記憶體陣列，其中 每一凹入式通道更包括一介電層，位於該凹入式通道與該 基底之間。 •辛22·如申凊專利範圍第21項所述之記憶體陣列，其中 該介電層包括氧化矽層、〇N〇層或高介電係數層。、 23.如申請專利範圍第17項所述之記憶體陣曰列，
夕個接觸窗’連接該些導電插塞與該些金屬導線。 括/4·如申請專利範圍第17項所述之記憶體陣列，更包 接；=著陶andingpad)，分別與每—導電插塞電性連 每一位元料_叙域轉列，其中
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