TWI300974B - Method for forming a semiconductor device - Google Patents
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1300974 · 第95118106號專利說明書修正本 日期：97年5月8曰 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體元件之製造方法，且更特 別地，係有關於一種半導體元件之製造插塞的方法。 【先前技術】 半導體元件，如記憶體元件、用以資料儲存之動態隨 機存取記憶體（Dynamic Random Access Memory， φ DRAM)、或其他種類等，係為目前廣泛使用，且許多申 、 請案正進行此方面研究。 然而，傳統上製造電晶體及位元線插塞的方法需要至 少兩道微影製程，其導致相關光罩之高製造成本。此外， 於包含電容、主動區、電晶體、及位元線插塞等元件之製 作製程中的四道微影製程間所造成之嚴重的對準誤差，其 '亦影響到製程良率。再者，字元線之線寬度會佔據位元線 插塞的空間，因此，使位元線插塞與字元線間常發生短 路，而提升插塞製程的不良率。特別地，隨著動態隨機存 ® 取記憶體尺寸的縮減，這種失敗率會益趨嚴重。據此，目 前所需的是提供一種記憶體元件之字元線及位元線插塞 的製造方法。 【發明内容】 本發明為提供一種本發明係提供一種半導體元件的 製造方法。本發明之一實施例為提供一種形成半導體元件 之方法，其包括提供一具有嵌壁式閘極與深溝槽電容元件 於其中之基底，其暴露出嵌壁式閘極之突出部與深溝槽電 客戶編號：94〇44 本所編號：〇548-A5〇484TWF/Jyliu 5 1300974 · 第95118106號專利說明書修正本 日期：97年5月8曰 容元件之上部，且於上部及突出部之侧壁形成間隙壁，並 於間隙壁間之間隙形成一導電材料之埋入層，另對基底、 間隙壁、及埋入層進行圖案化以形成平行之淺溝槽結構進 而定義主動區，於淺溝槽結構内形成一介電材料層，而其 中部分埋入層可作為埋入式位元線插塞，以及形成一穿過 嵌壁式閘極之字元線，其中字元線係包括局部重疊覆蓋於 嵌壁式閘極上，且至少重疊覆蓋部分之寬度乃小於嵌壁式 閘極之寬度。 l【實施方式】 ' 本發明將藉由以下的較佳具體實施例而作更進一步 • 地詳細說明，但這些具體實施例僅是作為舉例說明，而非 用以限定本發明之範疇。 本發明說明書中，諸如「存在於基底上方（overly ing the substrate)」、「在層之上方（above the layer)」、 或「位於膜上（on the film)」僅表示相對於基底層之表 面的相對位置關係，並無關乎中間層的存在與否。據此， φ 此種表示不僅指出一或多層直接接觸之狀態，且指出一或 多層之未接觸狀態。 請參考第1圖，俯視示意圖，其繪示深溝槽電容元件 102及嵌壁式電晶體112的配置狀態，其中嵌壁式電晶體 之位置係藉由圍繞其周圍的深溝槽電容元件與位於深溝 槽電容元件之上部側壁之間隙壁而界定。 請參考第2圖，先行形成一基底100，於基底100内 係具有深溝槽電容元件102，且深溝槽電容元件102之上 部104乃位於基底100之表面之上，墊層106及如氮化矽 客戶編號：94〇44 本所編號：〇548-A5〇484TWF/Jyliu 6 1300974 臼期：97年5月8曰 弟95118106號專利說明書修正本 (SiN)等之介電覆蓋層108係形成於深溝槽電容元件1〇2 上部104之側壁，介電覆蓋層1〇8為具有凹陷區 area)，此凹陷區係大體上位於兩鄰近深溝槽電容之上部 104之間。是以，可對介電覆蓋層1〇8、&層屯106、及基 底1〇〇進行自行對準之蝕刻製程以形成位於溝槽電容元 件102之間的嵌壁式溝槽110。
請參考第3圖，對鄰接嵌壁式溝槽11〇之基底1〇〇。 進行摻雜以形成環繞嵌壁式溝槽110之通道區域114，接 著，一閘極介電層116，較佳地為包含氧化矽，係形成於 基底100上之嵌壁式溝槽110之内，其中，如可使用一熱 製程形成閘極介電材料層116，接著填充—導電材料，如 多晶矽、鎢、矽化鎢，於嵌壁式溝槽110以形成嵌壁式閘 極118。並且於形成閘極介電層116之熱製程及/或其他後 續製程所發生的熱製程期間，於基底1〇〇中隨之形成外擴 散區域122。 ~ 對深溝槽電容元件102之上部104、介電覆蓋層1〇8、 嵌壁式閘極118之上部進行平坦化製程，接著，以選擇性 _ 濕式蝕刻製程進行介電覆蓋層108的移除以顯露深溝槽 電容元件102之上部104及嵌壁式閘極118之突出部 120。此平坦化方法係包括化學機械研磨製程、毯覆式回 钱刻（blanket etching back )、或凹触餘刻（recess etching ) 製程。嵌壁式閘極118之突出部120的上表面大體上係與 深溝槽電容元件102之上部104為同等平面。 請參考第4圖，間隙壁124係形成於上部104及突出 部120之側壁，如此一來，位於其上的間隙壁124間之空 隙126則可自行對準。間隙壁124可藉由沈積一化學氣相 客戶編號：94〇44 本所編號：〇548-A5〇484TWF/Jyliu 7 1300974 第95118106號專利說明書修正本 日期：97年5月8日 沈積氮化矽薄膜以及對該化學氣相沈積氮化矽薄膜進行 乾式回蝕刻製程而形成。因此，間隙壁124係圍住上部 104及突出部120，且部份基底100係被深溝槽電容元件 102、嵌壁式電晶體112、及位於環形空隙126外之間隙 壁124覆蓋，是以，接著進行離子佈植以於嵌壁式通道區 域114之兩侧及其環形空隙126下方形成源極/汲極區域 128 ° 請參考第5圖及第6圖，一導電材料層，較佳為包含 φ 以摻雜之多晶矽或金屬，係形成於基底100之上，且填充 於間隙壁124間之空隙126。其後，對導電材料層、間隙 壁124、深溝槽電容元件102、及嵌壁式閘極112進行平 • 坦化製程已於間隙壁124間之空隙126内形成埋入層 130，如第5及6圖所示，此埋入層130為環繞於深溝槽 電容元件102之上部104。此平坦化方法係使用化學機械 研磨製程、毯覆式回#刻、或凹#餘刻製程以達成。 第6圖顯示一俯視示意圖，其繪示於平坦化製程後的 深溝槽電容元件102之上部104圖案、間隙壁124、埋入 • 層130、及嵌壁式電晶體112之突出部120。 請參考第6圖及第7圖，對間隙壁124、埋入層130、 深溝槽電容元件102、及嵌壁式閘極112進行圖案化製程 以形成平行淺溝槽132,圖案化製程可藉由微影及蝕刻製 程而達成。圖案化製程同時可定義出主動區域136且製造 隔離層以隔絕電晶體。平行淺溝槽132係接鄰圖案化之深 溝槽電容元件102及圖案化之嵌壁式閘極112之邊緣區 域。換句話說，圖案化製程後間隙壁124及埋入層130係 被分為位於深溝槽電容102及嵌壁式閘極112侧邊之數個 客戶編號：94〇44 本所編號：〇548-A5〇484TWF/Jyliu 8 1300974 · 第謂106號翻說明書修正本 日期：97年5月8日 區域，因此，則形成圖案化之埋入層13牦及13牝，且圖 案化之埋入層134a係作為埋入插塞或埋入位元線插夷。° 介電材料層係形成於淺溝槽之内，介電材料可為^由 高密度電漿（HDP)製程沈積而得之氧化物，以形成^關 技蟄所述之淺溝槽隔離結構，最終，對介電材料進行平挺 化以顯露上部104、間隙壁124、圖案化埋入層134、^ 突出部120。 《 ' 請夢考第8圖，導電材料層136係全面性地沈積於基 • 底1〇0上，導電材料較佳地係選自純粹之金屬梦化二:二 、矽化鎢（wsi)，或金屬，如鎢。較佳地，導電材料層136 •之厚度約為800埃至1500埃，導電材料材料136 ^以毯 覆式沈積而得。接著，介電材料層138沈積於導體材料層 136上，其中此介電材料138較佳地為選自由化學氣相二 積製程形成的氮化矽，較佳地，介電材料層138之厚度約 為800埃至1500埃，介電材料層138可作為以後^程 形成之自行對準的上部位元線插塞洞之蝕刻停止層。 是以，本發明具有優勢之處在於純金屬與純金屬矽化 物乃直接沈積於嵌壁式閘極12〇之頂端，無須毯覆式多晶 矽層之參與。此外，純金屬或純金屬矽化物係用以作為一 閑極導體，而由於沒有多晶石夕層之加入，因此可降低閑極 導體之厚度’閘極導體厚度之降低可使後續的SAC位元 ，插塞鑛刻製程更為易於施行，且其亦可降低位元線與 字元線間之麵合效應。 請參考第9圖，對介電材料層138與導電材料層136 進行圖案化製程，其使用微影製程與餞刻製程以形成字元 線140與閘極覆蓋介電層142，以於部分深溝槽電容元件 客戶編號：94〇44 本所編號：〇548-A5〇484TWF/Jyliu 9 1300974 第95118106號專利說明書修正本 " 日期：97年5月8曰 i〇2及/或，過部分嵌壁式閘極112之上形成字元線⑽。 其中字兀線140包括重疊於嵌壁式閘極12〇之重疊部 分，且至少一該些重疊部分係具有一寬度wi，此寬度 W1乃較至少一嵌壁式閘極112之寬度為窄。 f本發明部分實施例中，字元線乃平行地形成，字元 線的覓度係較嵌壁式閘極112的寬度為窄。 請參考第14圖，於本發明實施例中，、 寬ΐ之部分’其中之-和喪壁式閑極η2、ί W1 5 W1 =考第H)圖’間隙壁144形成於字元線i4〇與問 ^皇”電層142之侧壁，較佳地為氮化物’可以化學氣 相沈積製程及反應性離子_ (RIE)回則製程形成， 較佳地’氮化物間隙壁144之厚度範圍係為3G 〇〇〇 埃。 請參考« 11目，於基底上方形成一第二介電材料層 46例如，此苐一介電材料層146可先沈積一層棚構石夕 璃（BPSG ) ’再進行習知之熱回流製程（ren〇w process) 形成之。 睛麥考第12圖，藉由微影製程及蝕刻製程對此第二 二電材料層146進行圖案化以形成位元線插塞洞148並曝 露出埋入位元線插塞134a。 〜請參考第13圖，一第二導電材料層（未顯示）形成 於第一介電材料層146上，且填充至位元線插塞洞148以 形成上部位元線插塞，最終地，對金屬材料層進行圖案化 以形成平行位元線150。上述第二導電材料層例如為多晶 客戶編號：94〇44 本所編號：〇548-A5〇484TWF/Jyliu 10 1300974 · 第95118106號專利說明書修正本 日期：97年5月8日 石夕、鈦、氣化鈦及鎢等材料。 在另一實施例中（未顯示），可選擇性地以傳統雙金 屬鑲喪製程形成位元線與上部位元線插塞（upper bit line contacts)，上部位元線插塞洞148係藉由選擇性自行對 準反應性離子蝕刻回蝕刻製程而形成並顯露出埋入位元 線插塞洞134a，且可藉由施以簡單硼磷矽玻璃蝕刻穿透 製程而形成位元線溝槽。接著，沈積金屬導線（化學氣相 沈積或物理氣相沈積鈦/氮化鈦）與化學氣相沈積鎢位元 φ 線並施以化學機械研磨以形成雙金屬鑲嵌位元線與上部 位元線插塞。 當與習知技術比較而言，本發明之字元線佔據了較小 ' 的空間，字元線結構為位元線插塞節省了空間，且增大了 形成上部位元線插塞的製程裕度。此外，字元線結構之另 一優勢在於其可改善字元線阻容遲滯(RC delay)之表現， 且其亦可降低位元線與字元線間之耦合效應。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 # 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 客戶編號：94〇44 本所編號：〇548-A5〇484TWF/Jyliu 11 .1300974 第95118106號專利說明書修正本 日期：97年5月8日 【圖式簡單說明】 第1圖為一俯視示意圖，其繪示依據本發明實施例所 描述之深溝槽電容元件及嵌壁式溝槽的配置態樣。 第2圖為一剖面示意圖，其繪示依據本發明實施例所 描述之嵌壁式溝槽的製造方法。 第3圖為一剖面示意圖，其繪示依據本發明實施例所 描述之具有突出部之嵌壁式電晶體的製造方法。 | 第4圖為一剖面示意圖，其繪示依據本發明實施例所 描述之以間隙壁形成空隙的製造方法。 ' 第5圖為一剖面示意圖，其繪示依據本發明實施例所 • 描述之形成埋入層的製造方法。 第6圖為一俯視示意圖，其繪示依據本發明實施例所 描述之深溝槽電容元件、嵌壁式閘極、間隙壁、及埋入層 之配置態樣。 第7圖為一俯視示意圖，其繪示依據本發明之實施例 所描述淺溝槽、圖案化深溝槽電容元件、圖案化嵌壁式閘 φ 極、圖案化間隙壁、及圖案化埋入層之配置態樣。 第8圖為一剖面示意圖，其繪示依據本發明實施例所 描述之字元線的製造方法。 第9圖為一剖面示意圖，其繪示依據本發明實施例所 描述之字元線的製造方法。 第10圖為一剖面示意圖，其繪示依據本發明實施例所 描述之字元線的製造方法。 第11圖為一剖面示意圖，其繪示依據本發明實施例所 描述之位元線插塞的製造方法。 客戶編號：94〇44 本所編號：〇548-A5〇484TWF/Jyliu 12 1300974 第95118106號專利說明書修正本 第12 m i W 日期：97年5月8曰 ^ ^ 圖為一面示意圖，其繪示依據本發明者 描述^位it線插塞的製造方法。 ㈣'月A例所 第13圖為一剖面示意圖，其繪示依 描述=位元線插塞的製造方法。 Μ月，_所 第14圖為一俯視示意圖，其繪示依據本發 描述之淺溝槽、圖案化深溝槽電容元件、圖宰化 極、圖案化間隙壁、及字元線之配置態樣。案化肷壁式閑 136〜主動區域、導電材料層； 140〜字元線； 144〜間隙壁； 148〜位元線插塞洞； Wl、W2〜寬度。 【主要元件符號說明】 100〜基底； 104〜上部； 108〜介電覆蓋層； 112〜嵌壁式電晶體； 116〜閘極介電層； 120〜突出部； 124〜間隙壁； 128〜源極/汲極區域； 132〜平行淺溝槽； 102〜深溝槽電容元件； 106〜墊層； 11〇〜嵌壁式溝槽； 114〜通道區域； 118〜嵌壁式閘極； 122〜外擴散區域； 126〜空隙； 130〜埋入層； 134a、134b〜圖案化埋入層 138〜介電材料層； 142〜閘極覆蓋介電層； 146〜第二介電材料層； 150〜平行位元線； 客戶編號：94〇44 13 本所編號：〇548-A5〇484TWF/Jyliu
Claims (1)
1300974 第95118106號專利說明書修正本 日期：97年5月8日 十、申請專利範圍： 1. 一種半導體元件的製造方法，包括： 提供一基底，其具有嵌壁式閘極與深溝槽電容元件， 其中該嵌壁式閘極之突出部與深溝槽電容元件之上部係 露出於該基底； 於該上部及該突出部之側壁形成間隙壁； 於該間隙壁間之間隙形成一由導電材料構成之複數 埋入層； 對該基底、該間隙壁、及該些埋入層進行圖案化製程 以形成平行之淺溝槽結構進而定義出主動區； ^ 於該淺溝槽結構内形成一介電材料層，其中一些埋入 - 層係作為埋入式位元線插塞；以及 形成一跨過該嵌壁式閘極之字元線，其中該字元線係 包括局部重疊覆蓋於該嵌壁式閘極上，且該重疊覆蓋部分 之寬度小於該嵌壁式閘極之寬度。 2. 如申請專利範圍第1項所述之半導體元件的製造 方法，其中該間隙壁係包括氮化矽。 φ 3.如申請專利範圍第1項所述之半導體元件的製造 方法，其中該導電材料係包括多晶矽。 4. 如申請專利範圍第1項所述之半導體元件的製造 方法，其中該間隙更進一步環繞於該深溝槽電容元件之上 部周圍。 5. 如申請專利範圍第1項所述之半導體元件的製造 方法，其中該介電材料層係包括氧化物。 6. 如申請專利範圍第1項所述之半導體元件的製造 方法，其中該圖案化製程係包括一微影製程及一蝕刻製 客戶編號：94〇44 本所編號：〇548-A5〇484TWF/Jyliu 14 1300974 第95118106號專利說明書修正本 日期：97年5月8曰 程。 7. 如申請專利範圍第1項所述之半導體元件的製造 方法，其中該平行淺溝槽結構係形成於接鄰圖案化之該深 溝槽電容元件與圖案化之該嵌壁式閘極的邊緣。 8. 如申請專利範圍第1項所述之半導體元件的製造 方法，其更包括於該埋入式位元線插塞上形成一上部位元 線插塞，且形成一位元線以與該上部位元線插塞連結。 9. 一種半導體元件的製造方法，包括： φ 提供一基底，其具有嵌壁式閘極與深溝槽電容元件， 其中該嵌壁式閘極之突出部與深溝槽電容元件之上部係 露出於該基底； ' 於該上部及該突出部之側壁形成間隙壁； 於該基底上形成一導電材料層； 對該導電材料層進行平坦化製程以於間隙壁間之間 隙中形成複數埋入層； 對該基底、該間隙壁、該些埋入層、該深溝槽電容元 件、及該嵌壁式閘極進行圖案化以形成平行之淺溝槽結構 # 進而定義出主動區； 於該淺溝槽結構内形成一介電材料層，其中一些埋入 層係作為埋入式位元線插塞；以及 形成一穿過該嵌壁式閘極之字元線，其中該字元線係 包括局部重疊覆蓋於該嵌壁式閘極上，且該重疊覆蓋部分 之寬度小於該嵌壁式閘極之寬度。 10. 如申請專利範圍第9項所述之半導體元件的製造 方法，其更包括： 於該基底上形成一第二介電材料層； 客戶編號：94〇44 本所編號：0548-A50484丁WF/Jyliu 15 1300974 第95118106號專利說明書修正本 _: 97 #以日 蝕刻該第二介電材料層進行以於該至少一埋入式位 元線插塞上形成一位元線插塞洞； 於該第二介電材料層上形成一第二導電材料層，且填 充該位元線插塞洞以形成上部位元線插塞；以及 、 對該第二導電材料層進行圖案化製程以形成一與該 上部位元線插塞連結之位元線。 11.如申請專·圍第9項所述之半導體元件的夢造 方法，其中該間隙壁係包括氮化矽。 、12.如申請專利範圍第9項所述之半導體元件的製造 方法，其中該導電材料係包括多晶矽。 、13·如申料·㈣9項所述之半導體元件的製造 j中該平坦化製程係包括化學機械研磨、毯 钱刻、或凹蝕蝕刻製程。 方、、申請專利範圍第9項所述之半導體元件的製造 部周圍、。中該間隙更進一步環繞於該深溝槽電容元件之上 n申請專利範㈣9項所述之半㈣元 方法，其中該介電材料係包括氧化物。 狀 16甘如申請專利範圍第9項所述之半導體元 :法，其中該圖案化製程係包括一微影製程及一心 方法，項所述之半導體元件的製造 溝槽電容元件與圖案化之該後壁式閉極的邊緣。衣 造方法复申^專第利項所述之半導體元件的製 ，、中^罘一；丨電材料係包括一氧化物。 f戶編號·· 94〇44 所編號·· 〇548~A5〇484TWF/Jyliu 16 1300974 第95118106號專利說明書修正本 日期：97年5月8日 19. 如申請專利範圍第10項所述之半導體元件的製 造方法，其中該第二導電材料層係包括多晶矽、鈦、氮化 鈦、及鎢。 20. 如申請專利範圍第10項所述之半導體元件的製 造方法，其中該對第二導電材料層進行圖案化製程係包括 使用一微影製程及一蝕刻製程。 21. —種半導體元件的製造方法，包括： 提供一基底，其具有嵌壁式閘極與深溝槽電容元件， φ 其中該嵌壁式閘極之突出部與深溝槽電容元件之上部係 露出於該基底； 於該上部及該突出部之側壁形成間隙壁； ' 於該基底上形成一第一導電材料層； 對該第一導電材料層、該間隙壁、該深溝槽電容元 件、及該嵌壁式閘極進行平坦化製程以於間隙壁間之間隙 形成複數埋入層，其中該些埋入層係圍繞該深溝槽電容元 件之上部； 對該基底、該間隙壁、該些埋入層、該深溝槽電容元 • 件、及該嵌壁式閘極進行圖案化以形成平行之淺溝槽結構 進而定義主動區； 於該淺溝槽結構内形成一第一介電材料層，其中一些 埋入層係作為埋入式位元線插塞；以及 形成一穿過該嵌壁式閘極之字元線，其中該字元線係 包括局部重疊覆蓋於該嵌壁式閘極上，且該重疊覆蓋部分 之寬度乃小於該嵌壁式閘極之寬度。 22. 如申請專利範圍第21項所述之半導體元件的製 造方法，其更包括： 客戶編號：94〇44 本所編號：〇548-A5〇484TWF/Jyliu 17 1300974 第95118106號專利說明書修正本 A μ ^ 年5 月 8 日 二：底成—第二介電材料層； ，以弟一介電材料層進行圖 _ 線插塞洞及—與其内連接之位元線溝槽^一位元 電材=位元線插塞洞及該位元線溝槽内形成-第二導 进方、Γ如相範㈣21項所叙半導體元件的穿』 4方法’其中該間隙壁係包括氮化矽。 衣 迭方、Γ如專利範圍第21項所述之半導體元件的f ^方法’其中該導電材料係包括多晶發。 衣 迭方m請專利範圍第21項所述之半導體元件的勢 回蝕列平坦化製程係包括化學機械研磨、毯覆式 口蝕刻、或凹蝕蝕刻製程。 復飞 26·如申請專利範圍第21項所述之 該間隙更進一步環繞於該深溝槽電容= 造方i7.，如复申Λ專利範圍第21項所述之半導體元件的製 一中該弟一介電材料層係包括氧化物。 造方申請專利範圍第21項所述之半導體元件的製 刻製程’/、中該圖案化製程係包括使用一微影製程及一钕 史 申明專利範圍苐21項所述之半導體元件的掣 深溝枰1^中該平行淺溝槽結構係形成於接鄰圖案化之該 曰免各元件與圖案化之該嵌壁式閘極的邊緣。 造方、=·如申請專利範圍第22項所述之半導體元件的製 ° 其中该第二介電材料層係包括一氧化物。 31·如申請專利範圍第22項所述之半導體元件的製 1300974 . 第95118106號專利說明書修正本 日期：97年5月8日 造方法，其中該第二導電材料層係包括多晶矽、鈦、氮化 鈦、及鎢。 32.如申請專利範圍第22項所述之半導體元件的製 造方法，其中該對第二導電材料層進行圖案化製程係包括 使用一微影製程及一蝕刻製程。
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