TWI285024B - Level shifting circuit - Google Patents

Description

1285.024

特別是有關於一 五、發明說明（1) [發明所屬之技術領域] 本發明係有關於一種位準移位電路， 種具有致能控制電路之位準移位電路。 [先前技術] ㈣^準移位電路（level shifting eureuit )係、用來調 整電壓之位準值，使電壓適合特定元件使用。第丨圖係顯 不美國專利編號5387828案所揭露之傳統位準移位路^ 電路結構圖’其利用一對輸入之差動小訊號Vin以及χν^ 來控制位準移位電路選擇輸出低位準或高位準之信號。 傳統位準移位電路包括PM0S電晶體ρι以及pi, ，1 極接耦接至電源VDD (以9V為例），而閘極分別耦接^差' 動小訊號¥丨11以及乂¥丨11。.03電晶體^11以及^^1，之門 此耦接至電源VDD ’而其源極係分別耦接至差動小^訊號< XVin以及Vin。另外，NM0S電晶體N1與pm〇S電晶體ρι ^、及 極係彼此耦接，且連接點為輸出端xv〇ut，NM〇s / 與PM0S電晶體P1’之汲極係彼此耦接，且連接點為：出端 V^ut。輸出端Vout與XVout分別耦接於作為緩衝器之反相 器10A與10B ’用以輸出對應之電壓位準。 當Vin為高位準時，XVini信號位準為低位準， PM0S電晶體ΡΓ導通，因此，輸出端v〇ut所輸出之電壓為 高位準。而由於NM0S電晶體N1以及N1，係保持導通，因此

1285024 五、發明說明（2)

輪出端XVout所輸出之電壓為低位準。反之，當Vin為低位 準時，XVin之信號位準為高位準，此時pm〇S電晶體P1導 通，因此，輸出端XVout所輸出之電壓為高位準。而由於 NM0S電晶體N1以及Ml’係保持導通，因此輸出端Vout所輸 出之電壓為低位準。另外，藉由反相器丨〇A與1 0B之設計， 能夠使得位準移位電路之輸出更為穩定。當輸出端y〇ut所 輸出之電壓位準低於反相器1〇A之臨界電壓時，則反相器 10A輸出高位準信號；當輸出^v〇ut所輸出之電壓位準高 於反相器1 0 A之臨界電壓時，則反相器丨〇 a輸出低位準信 號。同理’當輸出端XV0ut所輸出之電壓位準低於反相器 10B之臨界電壓時，則反相器1〇β輸出高位準信號；當輸出 端XVout所輸出之電壓位準高於反相器1〇]g之臨界電壓時， 則反相器1 0 B輸出低位準信號。 然而，由於電源VDD係固定提供至NM〇s電晶體ni以及 =之閉極，因此NM0S電晶體N1以及Ni，係保持導通。若巧 νΆ'僅於特定時間操作，例如差動小訊號mn以) V1 η僅為特疋週期之脈衝專

電晶體Nl以及Nl，之源他時段有雜訊干擾_S 動作。 ’、和，則會‘致位準移位電路發生誤

[發明内容] 提供 有鑑於此，為了解半 一種具有致能控制電 上述問題，本發明主要目的在於 路之位準移位電路，能夠確保位

0632-8928TW(Nl) i AU91247 * Robert.ptd 第6頁 1285024

準移位電路在停止動作時，不致因為雜訊之干擾而發生誤 動作之現象。 為獲致上述之目的，本發明提出位準移位電路，包括 位準調變電路以及致能電路。位準調變電路具有用以=別 接收一對互補信號之正相輸入端以及反相輸入端、以^ 一輸出端，以根據正相輸入端以及反相輸入端所 j信號之位準而輸出對應之電壓位準。致能電路係 第-輸出端，當接收到失能信號時，則使出 與正常操作時不同之既定電壓位準。 翰出螭輪出 [實施方式] 實施例： 根據本發明所 電路以及一致能電 輸出端，以控制位 電路主要具有分別 相輸入端，以及一 端所接收之互補信 而，在本發明中， 何’致能電路可適 端，以確保位準調 擾0 述之位準移 路。致能電 準調變電路 接收一對互 輸出端以根 號之位準而 並不限制位 用於任何形 變電路之輸 位電路主 路係耦接 之輸出信 補信號之 據正相輸 輸出對應 準調變電 式之位準 出不致受 要包括一 於位準調 號位準。 正相輪入 入端以及 之電壓位 路内部之 調變電路 到外部雜 位準調 變電路 位準調 端以及 反相輪 準。然 結構為 之輪出 訊之千

〇632-8928TW(Nl) » AU91247 .* Robert.ptd 苐7頁 1285024

在此，各實施例係以位準調變電路之電路結構與 圖所示之電路相同為例，並說明致能電路之電路於構p 與位準調變電路之連接關係。 、"以及 第一實施例 第2圖係顯示根據本發明第一實施例所述之位準移位 電路之電路圖。致能電路2〇包括一PM0S電晶體22，其源極 係耦接於電源VDD，而其汲極係麵接於位準調變電路2 1之 輸出端Vout。另外，PM0S電晶體22之閘極係耦接於致 號ENB。NM0S電晶體24A與24B之汲極係分別耦接至位準調β 變電路21之信號輸入端，而其源極係分別接收互為反相之 差動小訊號Vin以及XVin，而閘極皆耦接於致能信號enb。 當致能信號ENB為高位準時，此時NM〇s電晶體24a與 24B導违’而PM0S電晶體22關閉，因此位準調變電路21正 常接收經由NM0S電晶體24A與24B所輸入之差動小訊號Vin 以及XV1 η，其操作與傳統位準移位電路相同。 當致能信號ΕΝΒ為低位準時，此時NM〇s電晶體24八盥 24Β關閉，而PM0S電晶體22導通，因此位準調變電路u無 法接收差動小訊號Vi η以及xVin，以避免雜訊之輸入而造 成位準移位電路之操作錯誤，再者，纟準調變電路之輸出 端電壓Vout因為導通之PM0S電晶體22而保持在高位準，並 經由反相器25反相為低位準電壓，此位準為此位準移位電

1285.024

路失能時所預設之輸出信號，因此，可以確保位準移位電 路之輸出不受由NM0S電晶體24A與24B之源極所接收之雜訊 所干擾。 § 第二實施例 第3圖係顯示根據本發明第二實施例所述之位準移位 電路之電路圖。致能電路30包括一NM0S電晶體32，其源極 係麵接於接地點V S S ’而其沒極係搞接於位準調變電路21 之輸出端Vout。NMOS電晶體34A與34B之沒極係分別耗接至 位準調變電路2 1之信號輸入端，而其源極係分別接收互為 _ 反相之差動小訊號V i η以及X V i η，而閘極皆麵接於致能传 號ΕΝΒ，並經由反相器36與NM0S電晶體32之閘極搞接。° 當致能信號ΕΝΒ為高位準時，此時NM0S電晶體34α與 34Β導通’而NM0S電晶體32關閉，因此位準調變電路21正 常接收經由NM0S電晶體34Α與34Β所輸入之差動小訊號vin 以及XV i η ’其操作與傳統位準移位電路相同。 當致能信號ΕΝΒ為低位準時，此時NM〇s電晶體34α與 3 4Β關閉，而NM0S電晶體32導通，因此位準調變電路21無 _ 法接收差動小訊號Vin以及XVin，以避免雜訊之輸入而造 成位準移位電路之操作錯誤，再者，位準調變電路2丨之輸 出端電壓Vout因為導通之NM〇s電晶體32而保持在低位準， 並經由反相器25反相為高位準電壓，此位準為此位準移位

1285024 五 發明說明（6) 電路失能時所預設之輸出信號，因此，可以確保位準移位 電路之輸出不受由NM0S電晶體34A與34B之源極所接收之雜 訊所干擾。 ’ 第三實施例

第4圖係顯示根據本發明第三實施例所述之位準移位 電路之電路圖。根據本發明第三實施例所述之位準移位電 路包括PM0S電晶體P41以及P41，，其源極接耦接至電源VDD (以9 V為例）’而閘極分別耦接至差動小訊號v i η以及 XVin 〇 NM0S電晶體Ν41以及Ν41，之閘極係彼此耦接至電源 VDD，而其源極係分別耦接至差動小訊號χνίη以及Vin。另 外，NM0S電晶體N41與PM0S電晶體P41之汲極係彼此耦接， 且連接點為輸出端XVout，NM0S電晶體Ν4Γ與PM0S電晶體 P41之汲極係彼此耦接，且連接點為輸出端v〇ut。輸出端 Vout與XVout分別耦接於作為緩衝器之反相器4(^與4(^， 用以輪出對應之電壓位準。另外，PM〇s電晶體p42之汲極 係耦接至位準移位電路之輸出端v〇ut，其源極係耦接於電 源VDD，而其閘極係耦接至致能信號ENB。在此，pM〇s電晶 體P42具有位準移位電路之元件中最大之寬/長比 (width/1ength ratio ) 〇 當Vi n與致旎#號ENB為高位準時，χΗ n之信號位準為 低位準，此時PM0S電晶體P41，導通而PM〇s電晶體p42關 閉，因此，輸出端Vout所輸出之電壓為高位準。而由於

1285024

NM0S電晶體N41以及Ν4Γ係保持導通，因此輸出端xv〇ut所 輸出之電壓為低位準。反之，當Vin為低位準而致能信號 ENB為高位準時，XVin之信號位準為高位準，此時pM〇s電 晶體P41導通’因此，輸出端xv〇ut所輸出之電壓為高位 準。而由於NM0S電晶體N41以及Ν4Γ係保持導通，因此輸 出端Vout所輸出之電壓為低位準。

另外’藉由反相器4 0 A與4 0 B之設計，能夠使得位準移 位電路之輸出更為穩定。當輸出端v〇ut所輸出之電壓位準 低於反相器40A之臨界電壓時，則反相器4〇A輸出高位準信 號；當輸出端Vout所輸出之電壓位準高於反相器4〇A之臨 界電壓時’則反相器4 0 A輸出低位準信號。同理，當輸出 端X Vout所輸出之電壓位準低於反相器4〇b之臨界電壓時， 則反相器40B輸出高位準信號；當輸出端xv〇ut所輸出之電 壓位準高於反相器40B之臨界電壓時，則反相器4〇B輸出低 位準信號。 當致能信號ENB為低位準時，此時pM〇s電晶體P42導 通，而NM0S電晶體N41’係保持導通，如上所述，pM〇s電晶 體P42具有位準移位電路之元件中最大之寬/長比 (width/length rat io )’因此具有最小之電阻。此時導 通之PM0S電晶體P42與NM0S電晶體Ν4Γ可視為電阻，根據 分壓原理，可將輸出端Vout之電壓拉升到超過反相器4〇a 之臨界電壓，即為高位準區（high level margin)，並

1285024 五、發明說明（8) 經由反相器40 A反相為低位準電壓，此位準為此位準移位 電路失能時所預設之輸出信號。因此，無論NMOS電晶體 N41與Ν4Γ之源極是否接收到外部雜訊之干擾，能可確保 位準移位電路之輸出固定於一預設位準，不受其他雜訊所 影響。 第四實施例

第5圖係顯示根據本發明第四實施例所述之位準移位 電路之電路圖。根據本發明第四實施例所述之位準移位臂 路包括PM0S電晶體P51以及P51，，其源極接耦接至電源VD1 (以9V為例），而閘極分別耦接至差動小訊號以及 XVin。NM0S電晶體N51以及Ν5Γ之閘極係彼此耦接至電源 VDD，而其源極係分別耦接至差動小訊號XVin以及。另 外，NM0S電晶體N51與PM〇s電晶體p51之汲極係彼此耦接: 且連接點為輸出端XV0ut，NM0S電晶體N51，與pM〇s電晶體 Ρ5Γ之汲極係彼此耦接，且連接點為輸出端v〇ut。輸出 Vout與XVout分別耦接於作為緩衝器之反相器5〇a^5〇b， 用^出對應之電壓位準。另外，画s電晶體似之沒極

接也位丰VSS，而其閘極係轉接至致能信號繼 NMOS電晶體N52具有位準移位電路之元 在^ (width/length ratio )。 取大之寬/ 長比 當Vin與致能信號ENB為高位準時 XVin之信號位準為

1285024 五、發明說明（9) 低位準，此時PM〇s電晶體P51，導通而NM0S電晶體N52關 閉’因此，輸出端V〇ut所輸出之電壓為高位準。而由於 NM0S電晶體N51以及N51，係保持導通，因此輸出端Xvout所 輸出之電壓為低位準。反之，當Vi η為低位準而致能信號 ΕΝΒ為局位準時，χνiη之信號位準為高位準，此時pjjos電 晶體Ρ51導通’因此，輸出端xv〇ut所輸出之電壓為高位 準。而由於NM0S電晶體N51以及Ν5Γ係保持導通，因此輸 出端Vout所輸出之電壓為低位準。 另外，藉由反相器50A與50B之設計，能夠使得位準移 _ 位電路之輸出更為穩定。當輸出端v〇ut所輸出之電壓位準 低於反相器5 0 A之臨界電壓時，則反相器5 〇 a輸出高位準信 號；當輸出端Vout所輸出之電壓位準高於反相器5〇a之臨 界電壓時’則反相器5 0 A輸出低位準信號。同理，當輸出 端XVout所輸出之電壓位準低於反相器5〇b之臨界電壓時， 則反相器50B輸出高位準信號；當輸出端xv〇u1：所輸出之電 壓位準面於反相器50B之臨界電壓時，則反相器5〇b輸出低 位準信號。 當致能信號ENB為低位準時，此時NM〇s電晶體N52導 通，如上所述，NM0S電晶體N52具有位準移位電路之元件 中最大之寬/長比（width/length ratio )，因此具有最 小之電阻。根據分壓原理，可將輸出端v〇ut之電壓拉低到 低於反相器50B之臨界電壓，即為低位準區（1〇w level

0632-8928TW(Nl) ： AU91247 ： Robert.ptd 第13頁 1285024 五、發明說明（10) ___ margin )，並經由反相器5〇B反相為高 為此位準移位電路失能時所預設之輸出/號電屋，此位準 NM〇Sy:N5l與N51’之源極是否接收 ’無論 另外’根據本發明上述之實施例，致能Φ (Vout與XVout )之桩赴焱拍祕泰Μ 此電路與輸出端 令，在紅拉 、接係根據實際應用而定，一如而 接於位準移位電路與其他電路耦接# =實際需要而將失能之位準移位電路輸：端，並 持在預設之電壓位準。如此一 ☆出^諕位準保 實施例所揭露之位$ σ有效確保根據本發明 受其他雜訊所^卓移位電路於失能時之輸出信號，不會 本發明雖以勒；杜盘_ , 本發明的範圍，任：：：例揭露如上’然其並非用以限定 精神和範圍内，卷厂此項技藝者，在不脫離本發明之 保護範圍當視後二二^2的更動與潤飾，因此本發明之 甲$專利範圍所界定者為準。 〇632-8928TW(Nl) ；AU91247； Robert.

Ptd 第14頁 1285024 圖式簡單說明 為使本發明之上流曰μ 下文特舉一較佳實施彳丨、、、特徵和優點能更明顧易僅， 下： 實&例，並配合所附圖式，作詳細說明如 圖不說明： Ϊ 1 f係顯T傳統位準移位電路之電路結構圖。 係顯不根據本發明第一施所述之位 電路之電路圖。 ^ 1 第3圖係顯示根據本發明第二實施例所述之位準 電路之電路圖。 第4圖係顯示根據本發明第三實施例所述之位準移位 電路之電路圖。 第5圖係顯示根據本發明第四實施例所述之位準移位 電路之電路圖。 符號說明： 10A、1〇β、25、36、40A、40B、5 0A、50B 〜反相器 20、30〜致能電路 21〜位準調變電路

22、P1、ΡΓ、P41、P41，、P42、P51、P51，〜PMOS 電晶體 24A、24B、32、34A、34B、Nl、Nl，、N41、N41，、 N51、N51，、N52 〜NMOS 電晶體 ENB〜致能信號

Vin、XVin〜差動小訊號

0632-8928TW(Nl) ； AU91247 ： Robert.ptd 第15頁 1285024 圓式簡單說明 VDD〜電源

Vout、XVout〜輸出端 VSS〜接地位準 _

0632-8928TW(Nl) ； AU91247 ： Robert.ptd 第16頁

Claims (1)

1285024 ---^Mil 92105774 修正太 六、申請專利範圍 - k 一種位準移位電路，包括： 一位準調變電路，具有 ^ ,相輸入端以及反相輸入端，以：別接收-對互補信號之 而ί ΐ相輪入端以及反相輪入端所二第—輸出端用以根據 輸出對應之電壓位準；以及 接收之互補信號之位準 致犯電路，包括耦接於一 出知之間之一輸出開關，以及參考位準以及上述第一輸 以及反相輸入端與上述互補信，耦接於上述正相輸入端 中上述輪出開關與輸入開 =間之一對輸入開關，其 當上述輸出開關與輸入二；=係受控於-失能信號， 述輸入開關不導通而= t述失能信號時，則上 端輸出約略為上述參考位 通以於上述第一輸出 2.如申請專利範=項:述定 ”輸出開關為一M〇s電晶體 立移位電路，其中 壓位準以及上述第一輸出端之F /、源/ f極係耦接於外部電 能信號。 3 ’而其閘極係接收上述失 上述輸出開關項電所，體之位準移位電路，其中 位準、而其汲極係轉接於上述；一輸出、：極係輕接於電源 上述4心：：利範圍第2項所述之位準移位電…中 位Ϊ 電晶體，其源極係輕接於接地 ^而其汲極係耦接於一第二輸出端。 5.如申請專利範圍第3項所述之位準移位電且 上述輸入開關為一對第二題〇s電晶體’其沒極分別轉接於 第17頁 0632-8928twfl(nl) ； AU91247 ； ROBERT.ptc 1285024

申請專利範圍 __ 上述正相輪入端以及入 補信號，而1門 刖鸲，其源極分別接收上述互 :其閘極皆接收上述失能信號。 乩互 上述輸二 範圍第4項所述之位準移位電路，其中 上述正相輪入端^第二nmos電晶體、，其汲極分別耦接於 補信辦，' 反相輸入端，其源極分別接收上述互 口 ^ ’而其閘極皆接收上述失能信號。 7如申請專利範圍第6項所述之位準移位電路，豆中 U能電路更包括一反相器，辆接於上述第一〇〇s電晶 體，、第二NM0S電晶體之閘極之間。 、、8·如申請專利範圍第4項所述之位準移位電路，其中 上述位準調變電路包括·· 一了第一PM0S電晶體，具有一第一閘極、一第一汲極以 二Ϊ第=源極，其中上述第〆閘極係耦接於上述正相輸入 =，上述第一源極係耦接於一外部電源，而上述第一汲極 為上述第二輸出端； 々弟一 P Μ 0 S電晶體，具有〆弟二閘極、一第二沒極以 ^ 一第=源極，其中上述第二閘極係耦接於上述反相輸入 端’上述第二源極係耦接於上述外部電源，而上述第二汲 極為上述第一輸出端； 一了第三NM0S電晶體，具有一第三閘極、一第三汲極以 及一第，源極，其中上述第三閘極係耦接於上述外部電源 、上述苐一 /及極係|馬接於上述第一及極，而上述第三源極 為上述正相輸入端；以及 一第四NM0S電晶體，具有一第四閘極、一第四汲極以

1285024 '~ ----魅 9210577i θ 修正 六、申請專利範圍 及一第四源極，其中上述第四 ^ ^ 、，上述第四汲極係耦接於上述 、糸耦接於上述外部電源 為上述反相輸入端。 ；及極’而上述第四源極 9. 一種位準移位電路，包括·· 一位準調變電路，具八 之輸入端以及待調變信號輸入刀，妾收一參考位準信號 上述待言周變信號輸入端戶斤#收之;以根據 電壓位準；以及 ^就之位準而輸出對應之 一致能電路，包括耦接於上述第一輪^ 關，以及分別麴桩於μ、+、认 輸出、之一輸出開 上述參考位準盥待喟料^ ί入端以及待調變信號輸入端與 述輸出開關ί ^入= 間之一對輸入開關，其中上 、、视1 ®同關興輸入開關之切換係受控於一 ^ =出^與輸入開關接收到上述失能信號時、上：輸 出通：上述輪出開關導通以於上述第-輸出端輸 出，、上述待调缓信號無關之既定電壓位準。 、、1 〇 ·如申請專利範圍第9項所述之位準移位電路，其中 上述輸出開關為一薄膜電晶體（TFT)，其源/汲極係耦& 外部電壓位準以及上述輸出端之間，而其閘極係接收上述 失能信號。 & 11 ·如申請專利範圍第1 0項所述之位準移位電路，其 中上述輸出開關為一第一 p— type TFT，其源極係耦接於電 源位準、而其汲極係耦接於上述輸出端。 1 2 ·如申請專利範圍第1 0項所述之位準移位電路，其 中上述輸出開關為一第一 N 一 t y p e τ F T，其源極係李馬接於接 _ IH 0632-8928twfl(nl) ； AU91247 ； ROBERT.ptc 第19頁 修正 1285024 ~--tl虎 9210R77A____ 、、申請專利範圍 地伋準、而其汲極係耦接於一輸出端。 1 3 ·如申請專利範圍第丨〇項所述之位準移位電路，其 中上述致能電路更包括一對第二計type TFT，其汲極分別 輕接於上述參考位準輸入端以及待調變信號輸入端，其源 極分別接收上述參考位準與待調變信號’而其閘極皆接收 上述失能信號。 1 4 ·如申請專利範圍第1 2項所述之位準移位電路，其 2上述輸入開關為一對第三N_type TFT，其汲極分別耦接 ^ 述參考位準輸入端以及待調變信號輸入端，源 可彳早，、待调k佗唬，而其閘極皆接收上述 天月Ms號。 心 15.如申請專利範圍第14項所 中上述致能電路更包括_反相考^证早移位電路’其 TFT與第三N-type TFT之閘極之°間。耦接於上述第一N-type