TWI280584B - Semiconductor memory device for low power system - Google Patents

Description

1280584 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體記憶裝置，以及更特別地係 有關於一種用以在一低供應電壓下減少功率消耗之半導體 記憶裝置。 【先前技術】 通常，半導體記憶裝置係在從外部電路所輸入之供應電 壓或由包含於該半導體記憶裝置中之電壓產生器所產生之 低內部電壓下操作。特別地，熟習該項技藝者著重在如果不 降低該半導體記憶裝置之操作速度，如何使供應至該半導體 記憶裝置之供應電壓變低。 第1圖係顯示一傳統半導體記憶裝置之核心區域的方塊 圖。 如所示，該傳統半導體記憶裝置包括一列位址解碼器 20、一行位址解碼器30、一胞元區域100及一資料輸入/輸 出區塊40。 該胞元區域100包括複數個胞元陣列（例如：1 10、120、 130及140)及複數個感測放大區塊（例如：150及160)。該列 位址解碼器20接收一列位址，及將該列位址解碼，以便取 得在該胞元區域1 00中所儲存之資料；以及該行位址解碼器 30接收一行位址，及將該行位址解碼，以便取得在該胞元區 域100中所儲存之資料。該資料輸入/輸出區塊40係用以輸 出在該胞元區域100中所儲存之資料或者將經由一資料墊/ 接腳所輸入之資料傳送至該胞元區域100。 1280584 亦即，在一讀取操作中，將回應該列位址及該行位址所 取得之資料輸出至該資料輸入/輸出區塊40。另一情況’在 一寫入操作中，將一外部電路所輸入之資料經由該資料輸入 /輸出區塊40儲存在一單位胞元中，以回應該列位址及該行 位址。 詳而言之，包含於該胞元區域100中之每一胞元陣列（例 如：110)包括複數個單位胞元，每一單位胞元用以儲存一個 資料；以及每一感測放大區塊（例如：150)係用以感測及放 大每一胞元陣列所輸出之資料。 第2圖係描述第1圖所示之胞元區域1 00的詳細結構之 方塊圖。 如所示，一第一胞元陣列11 〇包括複數對位元線（例如： BL及/BL)、複數個胞元（例如：CELL卜CELL2、及CELL3 )、 以及複數條字元線（例如：WL0-WL5)。在此，每一胞元係由 一電容器及一電晶體所構成。例如：一第一胞元包括一耦接 至一板線PL之第一電容器C0及一具有耦接至一第一字元線 WL0之閘極的第一 MOS電晶體M0。該第一 MOS電晶體M0 係耦接於該第一電容器C0與一位元線BL之間，其用以使 第一電容器C〇與該位元線BL連接或不連接，以回應一字 元線WL0。 並且，將分別耦接至該第一字元線WL0及一第二字元 線WL1且彼此相鄰之第一胞元CELL1及第二胞元CELL2共 同連接至該位元線BL ;以及該位元線BL係耦接至一包含於 該感測放大區塊150中之感測放大器152a。 1280584 爲了讀取在該第一胞元CELL1中所儲存之資料，選擇 及啓動該第一字元線WLO ;結果，導通該第一 MOS電晶體 M0。將該第一電容器CO中所儲存之資料傳送至該位元線 BL ° 接下來，該感測放大器152a藉由使用該位元線BL(接 收經由該第一 MOS電晶體M0所傳送之資料）與一互補位元 線/BL(並未接收從包含於該第一胞元陣列110中之任何胞元 所輸出的資料）間之電位差來感測及放大該資料。 在上述藉由該感測放大器1 52a之感測及放大操作之 後，將該已放大資料經由一對區域資料匯流排LDB及LDBB 輸出至該外部電路。於此，在感測及放大操作下，該感測放 大器1 52a確定該位元線BL及該互補位元線/BL之邏輯位 準。並且，將該位元線BL及該互補位元線/BL之每一邏爾 位準傳送至該區域資料匯流排LDB及該互補區域資料匯流 排LDBB之每一匯流排。 亦即，如果該第一胞元CELL1儲存一高邏輯位準”1"之 資料，亦即，充電該第一電容器C0，則在該感測及放大操 作之後，該位元線BL具有一供應電壓VDD之電壓位準及該 互補位元線/BL具有一接地電位GND之電壓位準。另一方 面，亦即，如果該第一胞元CELL1儲存一低邏輯位準之 資料，則在該感測及放大操作之後，該位元線BL具有該接 地GND之電壓位準及該互補位元線/BL具有該供應電壓 VDD之電壓位準。 因爲在每一胞元之電容器中所儲存之電荷量係非常小 1280584 的’所以在將該電荷傳送至該位元線BL之後，應該復原在 每一原始胞元之電容器中之電荷。在藉由使用該感測放大器 之一閂鎖資料完成復原之後，不啓動對應於該原始胞元之字 元線。 於此，要描述何時讀取儲存在該第三胞元CELL3中之 資料。如果該第三胞元CELL3儲存一高邏輯位準”1”之資 料，亦即，充電該第三電容器C2，則在該感測及放大操作 之後，該互補位元線/BL具有一供應電壓VDD之電壓位準及 該位元線BL具有一接地GND之電壓位準。另一方面，亦即， 如果該第三胞元CELL3儲存一低邏輯位準”0”之資料，則在 該感測及放大操作之後，該互補位元線/BL具有該接地GND 之電壓位準及該位元線BL具有該供應電壓VDD之電壓位 準。 再者，在該寫入操作中，亦即，當將一輸入資料儲存在 該胞元區域中時，啓動對應於輸入列及行位址之字元線，然 後感測及放大在一耦接至該字元線之胞元中所儲存之資 料。之後，在該感測放大器1 5 2 a中以該輸入資料來取代該 已放大資料。亦即，將該輸入資料閂鎖於該感測放大器1 52a 中。接下來，將該輸入資料儲存在對應於該已啓動字元線之 胞元中。如果已完成將該輸入資料儲存在該胞元中，則不啓 動對應於該輸入列及行位址之字元線。 第3圖係描述在第1圖所示之胞元區域100中所包含之 每一胞元陣列及每一感測放大區塊間之連接的方塊圖。特別 地，該傳統半導體記憶裝置具有一共用位元線感測放大器結 -9- 1280584 構。於此，該共用位元線感測放大器結構表示兩個相鄰胞元 陣列係耦接至一感測放大區塊。 如所示，具有複數個胞元陣列1 10、130及180及複數 個感測放大區塊150及170。該第一感測放大區塊150係耦 接至該第一胞元陣列1 10及該第二胞元陣列130 ;以及該第 二感測放大區塊170係耦接至該第二胞元陣列130及該第三 胞元陣列180。 如果一胞元陣列耦接至一感測放大區塊，則該感測放大 區塊包括複數個感測放大器，每一感測放大器對應於在該胞 元陣列中所包含之每一對位元線。亦即，該感測放大區塊中 所包含之感測放大器的數目相同於該胞元陣列中所包含之 位元線的數目。然而，參考第3圖，因爲兩個胞元陣列在該 共用位元線感測放大器結構下共同擁有一感測放大區塊，所 以該感測放大區塊具有一些感測放大器，每一感測放大器對 應於每兩對位元線。亦即，該感測放大區塊中所包含之感測 放大器的數目可減少一半。 在用以達成較高整合電路之該共用位元線感測放大器 結構下，該慼測放大區塊（例如：150)進一步包括一第一連 接區塊151及一第二連接區塊153。因爲該感測放大區塊伺 時耦接至兩個相鄰胞元陣列110及130，所以需要有可使該 第一感測放大區塊150與該兩個相鄰胞元陣列1 10及130中 之一連接或不連接之控制。該第一及第二連接區塊151及 153之每一區塊具有複數個開關胞元（例如：電晶體）。在該 第一連接區塊151中，依據一第一連接控制信號BISH1導通 1280584 及關閉複數個電晶體（例如：MN1-MN4);以及在該第二連接 區塊153中，依據一‘第_^連接控制柄號BISH1導通及關閉複 數個電晶體（例如：MN5-MN8)。 例如··如果啓動該第一連接控制信號BISH1，導通該第 一連接區塊1 5 1中之所有電晶體，亦即，使該第一胞元陣列 1 1〇耦接至該第一感測放大區塊150之感測放大器區塊 152。另一情況，如果啓動該第二連接控制信號BISH1，導 通該第二連接區塊1 53中之所有電晶體，亦即，使該第二胞 元陣列1 30耦接至該第一感測放大區塊1 50之感測放大器區 塊 152。 同樣地，另一感測放大區塊1 70包括複數個感測放大器 及兩個連接方塊，其中以回應其它連接控制信號BISH2及 B IS L2來控制該兩個連接方塊，以使該感測放大區塊170之 感測放大器區塊與該兩個相鄰胞元陣列130及180中之一連 接或不連接。 再者，除連接區塊及感測放大器外，每一感測放大區塊 (例如：150)包括一預充電區塊及一資料輸出區塊。 第4圖係描述第2圖所示之感測放大區塊150之方塊圖。 如所示，該感測放大區塊150包括一感測放大器152a、 一預充電區塊155a、第一及第二等化區塊154a及157a及一 資料輸出區塊156a。 該感測放大器152a接收電源供應信號SAP及SAN，以 放大該位元線BL與該互補位元線/BL間之電位差。當未啓 動該感測放大器152a時，藉由一預充電信號BLEQ致能該 1280584 預充電方塊155a，以將該對位元線BL及/BL預充電成爲一 位元線預充電電壓VBLP。回應該預充電信號BLEq，該第 一等化區塊154a使該位元線BL之電壓位準相同於該互補位 兀線/ BL之電壓位準。相同於該該第一等化區塊i54a，該第 二等化區塊157a亦用以使該位元線BL之電壓位準相同於該 互補位元線/BL之電壓位準。最後，依據一行位址所產生之 一行控制信號YI，該資料輸出區塊156a將該感測放大器 15 2a所放大之資料輸出至該對區域資料匯流排LDB及 LDBB 〇 於此，該感測放大區塊1 50進一步包括兩個連接區塊 15 1&及153&，每一連接區塊依據連接控制信號313^!及^仏 以使該感測放大器1 52a與相鄰胞元陣列中之一連接或不連 接。 第5圖係顯示該傳統半導體記憶裝置之操作的波形圖。 以下’參考第1 -5圖，詳細描述該傳統半導體記憶裝置之操 作。 如所示，可將該讀取操作分成4個步驟：一預充電步驟、 一讀取步驟、一感測步驟及一復原步驟。同樣地，該寫入操 作係非常相似於該讀取操作。然而，該寫入操作包括一寫入 步驟，以取代在該讀取操作中之讀取步驟，以及更詳細地， 在該感測步驟期間並非輸出一感測及放大資料，而是將來自 一外部電路之輸入資料閂鎖在該感測放大器中。 以下’假設充電一胞元之電容器，亦即儲存一高邏輯位 準”1”。於此’符號’SN，表示在該胞元之電容器中所改變之電 1280584 位位準。並且，啓動該感測放大區塊中之兩個連接區塊中之 一，以及不啓動另一連接區塊。結果，將該感測放大區塊耦 接至兩個相鄰胞元陣列中之一。 在該預充電步驟中，藉由該位元線預充電電壓VBLP預 充電該位元線BL及該互補位元線/BL。同時，不啓動所有字 元線。通常，該位元線預充電電壓VBLP係一 1/2核心電壓， 亦良 P l/2Vcore= VBLP. 當啓動該預充電信號BLEQ成爲一高邏輯位準時，亦致 能該第一及第二等化區塊154a及157a。因而，將該位元線 BL及該互補位元線/BL預充電成爲1/2核心電壓。於此，亦 啓動該第一及第二連接區塊151a及153a，亦即將該第一及 第二連接區塊151a及153a中之所有電晶體導通。 在該讀取步驟中，輸入及執行一讀取命令。於此，如果 該第一連接區塊151a係耦接至該第一胞元陣列110及該第 二連接區塊153a係耦接至該第二胞元陣列130,則當啓動該 第一連接區塊151a及不啓動該第二連接區塊153a時，會將 該感測放大器1 5 2 a親接至該第一^胞元陣列1 1 0。另一'情況， 當啓動該第二連接區塊153a及不啓動該第一連接區塊151a 時，會將該感測放大器1 5 2 a耦接至該第二胞元陣列1 3 0且 與該第一胞元陣列1 1 0斷開。 此外，藉由一供應電壓VDD或一高電壓VPP來啓動一 對應於一輸入位址之字元線，直到該復原步驟爲止。 於此，爲了啓動該字元線，因爲會要求該供應電壓VDD 變低，所以通常使用該高電壓VPP，以及該半導體記憶裝置 1280584 之操作速度會變得較快。 如果啓動該字元線，則會將對應於該字元線之胞元的 MOS電晶體導通；以及將該胞元之電容器中所儲存之資料傳 送至該位元線BL。 因此，將該1/2核心電壓所預充電之位元線BL提升一 預定電壓位準AV。於此，雖然將該電容器充電成爲該核心電 壓Vcore，但是因爲該電容器之電容量Cc小於該位元線BL 之螺旋電容量（worm capacitance )Cb，所以該位兀線BL之之 電壓位準無法增加至該核心電壓Vcore。 參考第5圖，在該讀取步驟中，可了解到該位元線BL 之電壓位準增加該預定電壓位準AV，以及符號3N’亦減少至 該電壓位準。 在此時，亦即，當將該資料傳送至該位元線BL時，並 未傳送資料至該互補位元線/BL，以及因而該互補位元線/BL 保持一 1/2核心電壓位準。 接下來，在該感測步驟中，該第一電源供應信號SAP 係供應有該核心電壓Vcore，以及該第二電源供應信號SAN 係供應有一接地電位GND。因此，該感測放大器可藉由使用 該第一及第二電源供應信號SAP及S AN來放大該位元線BL 與該互補位元線/BL間之電壓差（亦即，電位差）。在此時， 將該位元線BL與該互補位元線/BL間之相對高側放大至該 核心電壓Vcore;以及將該位元線BL與該互補位元線/BL 間之另一側（亦即，相對低側）放大至該接地電位GND。

於此，該位元線BL之電壓位準係高於該互補位元線/BL 1280584 之電壓位準。亦即，在放大該位元線B L與該互補位元線/B L 之後，該位元線BL係供應有該核心電壓Vc ore，以及該互 補位元線/BL係供應該接地電位GND。 最後，在該復原步驟中，使該讀取步驟中用以藉由該預 定電壓位準AV以提升該位元線BL之電容器所輸出的資料 在該原始電容器中復原。亦即，再充電該電容器。在該復原 步驟之後，不啓動對應於該電容器之字元線。 然後，該傳統半導體記憶裝置再次實施該預充電步驟。 亦即，該第一及第二電源供應信號S AP及S AN分別供應有 1/2核心電壓Vcore。並且，啓動該預充電信號BLEQ，並且 將其輸入至該第一及第二等化區塊154a及157a以及該預充 電區塊155a。在此時，該感測放大器152a係藉由該第一及 第二連接區塊151a及153a耦接至該兩個相鄰胞元陣列（例 如：1 10 及 130)。 當半導體記憶裝置之設計技術快速地發展時，用以操作 該半導體記憶裝置之供應電壓的電壓位準變得較低。然而， 雖然該供應電壓的電壓位準變得較低，但是要求該半導體記 憶裝置之操作速度變得較快。 爲了達成有關該半導體記憶裝置之操作速度的要求，該 半導體記憶裝置包括一內部電壓產生器’其用以產生一具有 低於該供應電壓VDD之電壓位準的核心電壓Vcore及一具 有高於該核心電壓Vcore之電壓位準的高電壓VPP。 至目前爲止，可藉由實施經由使用上述用以克服該供應 電壓VDD之電壓位準的減少之方法來製造該半導體記憶裝 1280584 置之奈米級技術（nano-scale technology)，以完成所要求之操 作速度，而無其它特別方法可用。 例如：雖然該供應電壓之電壓位準從約3.3V減少至約 2.5V或2.5V以下，但是如果實施約500nm至約l〇〇nm爲主 之奈米級技術，則可完成所要求之操作速度。此表示更高度 整合該半導體記憶裝置。亦即，當提升（亦即，發展）該奈米 技術時，可減少該半導體記憶裝置中所製造之電晶體的功率 消耗，以及如果沒有減少該供應電壓之電壓位準，則該所製 造電晶體之操作速度會變得較快。 然而，很難發展100nm以下之奈米級技術。亦即，對進 一步整合該半導體記憶裝置係有限制的。 並且，該供應電壓之所需電壓位準變得較低，例如：從 約2.0V變成約1.5V或甚至約1.0V。因此，無法只藉由發展 該奈米技術來完成有關該供應電壓之要求。 如果輸入該半導體記憶裝置之供應電壓的電壓位準低 於一預定電壓位準，則該半導體記憶裝置中所包含之每一電 晶體的操作邊際（operating margin)會變得不夠；以及結果， 無法滿足所需操作速度及無法保證該半導體記憶裝置之操 作可靠度。 而且，因爲在一低供應電壓下保持該電晶體之一預定導 通電壓（亦即，一臨界電壓），所以爲了穩定地放大該位元線 BL與該互補位元線/BL間之電壓差該感測放大器需要更多 時間。 再者，如果在該對位元線BL及/BL上產生雜訊，則會 1280584 使該位元線B L及該互補位元線/B L之每一電壓位準變動， 亦即該1/2核心電壓Vcore增加或減少一預定位準。亦即， 當該供應電壓之電壓位準變得較低時，小的雜訊會嚴重地影 響該半導體記憶裝置之操作可靠度。 因此，在一預定位準下對該供應電壓之電壓位準的減少 係有限制的。 此外，當進一步高度整合該半導體記憶裝置時，該電晶 體之尺寸會變小，以及該電晶體之閘極與該位元線之距離會 變得越來越靠近。結果，會產生拽放電流（bleed current)。 於此，由於在一預定値下該電晶體之閘極與該位元線間之實 體距離，因而該洩放電流表示該電晶體之閘極與該位元線間 之漏電流。 第6圖係描述該半導體記憶裝置之一單位胞元以便顯示 該洩放電流之成因的剖面圖。 如所示，該單位胞元包括一基板10、一裝置隔離層11、 源極及汲極區域12a及12b、一'鬧極電極13、一'位兀線17、 一電容器14-16、以及絕緣層18及19。於此，符號’ A ’表示 該電晶體之閘極電極1 3與該位元線1 7間之距離。 當快速發展用以製造該半導體記憶裝置之奈米技術 時，該電晶體之閘極電極1 3與該位元線1 7間之距離（亦即， ’ A ’）會變得較短。 在該預充電步驟中，該位元線BL係供應有該1/2核心 電壓，以及該閘極電極13(亦即，一字元線）係供應有接地電 位。 -17- 1280584 如果因製程中發生錯誤而使該單位胞元中之位元線i 7 與閘極電極1 3電性短路，則在該預充電步驟期間會有一電 流持續地流動，以及會增加功率消耗。在此情況中，該半導 體記憶裝置包括複數個額外單位胞元，其用以取代發生該位 元線及該閘極電極電性短路之單位胞元。在此時，以字元線 爲基準使用額外胞元來取代錯誤胞元。 另一情況，如果在製程中沒有發生錯誤，亦即在該半導 體記憶裝置之任何胞元中沒有發生該位元線1 7與該閘極電 極1 3電性短路，則不會有洩放電流。然而，如果在該製程 中沒有任何錯誤之情況該電晶體之閘極電極1 3與該位元線 17間之距離（亦即，1A’）太短，則亦會使洩放電流產生及流動。 最近，如何在一低功率狀態下操作半導體記憶裝置係非 常重要的。如果產生上述浅放電流，則雖然具有洩放電流之 半導體記憶裝置可正常操作，但是並不適合將該半導體記憶 裝置應用在一系統中。 爲了減少該洩放電流之量，建議在該電晶體之閘極電極 與該位元線之間加入一電阻器。然而，雖然該電阻器可減少 一點洩放電流之量，但是對於減少及防止該洩放電流之流動 並非是有效及重要。 【發明內容】 因此，本發明之一目的在於提供一種半導體裝置，其在 一低功率狀態下以一快速度方式來操作，以及防止洩放電流 之產生，藉此減少功率消耗。 依據本發明之一觀點，提供一種包含於一半導體記憶裝 -18- 1280584 置中之裝置，其用以預充電一位元線及一互補位元線以及感 測及放大已傳迭至該位兀線及該互補位兀線中之一^的資 料，該裝置包括一預充電區塊，其用以預充電該位元線及該 互補位元線成一接地電位；以及一感測放大區塊，其藉由使 用一具有低於該接地電位之電壓位準的低電壓及一具有高 於一供應電壓之電壓位準的高電壓以感測及放大該資料。 依據本發明之另一觀點，提供一種用以在該半導體裝置 中預充電一位元線及一互補位元線以及放大已傳送至該位 元線及該互補位元線中之一的資料之方法，該方法包括下列 步驟：a)預充電該位元線及該互補位元線成一接地電位；以 及b)藉由使用一具有低於該接地電位之電壓位準的低電壓 及一具有高於一供應電壓之電壓位準的高電壓來感測及放 大該資料。 依據本發明之另一觀點，提供一種半導體記憶裝置，其 包括一第一胞元陣列，其具有複數個單位胞元，每一胞元用 以儲存一資料及將該資料輸出至一位元線及一互補位元線 中之一，以回應輸入之位址及命令；一預充電區塊，其用以 預充電該位元線及該互補位元線成爲一接地電位；以及一感 測放大區塊，其藉由使用一具有低於該接地電位之電壓位準 的低電壓及一具有高於該核心電壓之電壓位準的高電壓來 感測及放大該資料。 依據本發明之另一觀點，提供一種用以操作一半導體記 憶裝置之方法，其包括下列步驟：a)儲存一資料於一第一胞 元陣列中及輸出該資料至一位元線及一互補位元線中之 1280584 一，以回應輸入之位址及命令；b)預充電該位元線及該互補 位元線成爲一接地電位；以及c)藉由使用一用以操作該半導 體記憶裝置之核心電壓及一具有高於該核心電壓之電壓位 準的高電壓來感測及放大該資料。 從下面較佳實施例之說明並配合所附圖式可使本發明 之上述及其它目的與特徵變得更清楚。 【實施方式】 以下，將配合所附圖式來描述依據本發明之一用以在低 功率狀態下操作的半導體記憶裝置。 第7圖係顯示依據本發明之一實施例的一半導體記憶裝 置之核心區域的方塊圖。 如所示，該半導體記憶裝置包括一第一參考胞元區塊 4 0 0a ' 一*弟—*參考胞兀區塊400b、一‘第一^胞兀陣列300a、 一第二胞元陣列300b及一感測放大區塊200。 於此，每一胞元陣列（例如：400a)包括複數個單位胞元， 每一胞元用以儲存一資料及輸出該資料至一位元線及一互 補位元線中之一，以回應輸入之位址及命令；以及該感測放 大區塊200係用以感測及放大每一胞元陣列所輸出之資料。 該第一胞元陣列300a係經由複數條位元線（例如：BLn及 BLn+Ι)耦接至該感測放大區塊200。該第二胞元陣列300b 係經由複數條互補位元線（例如：/BLn及/BLn+1)耦接至該感 測放大區塊200。 詳而言之，在該第一及第二胞元陣列3 00a及3 00b中所 包含之每一單位胞元係由一電容器（例如：Cap)及一電晶體 1280584 (例如：TC)所構成。 該第一及第二參考胞元區塊4 00a及4 00b係用以將一參 考信號經由複數條位元線（例如：BLn及BLn + Ι)及複數條互 補位元線（例如：/BLri及/BLn+1)供應至該感測放大區塊200。 第8圖係描述第7圖所示之感測放大區塊200的方塊圖。 如所示，該感測放大區塊200包括預充電區塊220a及 22 0b、連接控制區塊230a及230b、一感測放大器210及一 資料輸出區塊240。在第7圖所示之半導體記憶裝置中，兩 個相鄰胞元陣列（例如：300a及3 00b)係耦接至該感測放大區 塊 200。 如所示，該第一胞元陣列300a中所包含之一單位胞元 係經由一位元線BL耦接至該感測放大器2 1 0，以及該第二 胞元陣列300b中所包含之一單位胞元係經由一互補位元線 /BL耦接至該感測放大器210。於此，在該第一胞元陣列300a 與該感測放大器210間具有一第一預充電區塊220a及一第 一連接控制區塊230a。同樣地，在該第二胞元陣列300b與 該感測放大器210間具有一第二預充電區塊220b及一第二 連接控制區塊230b。 該感測放大器210接收一第一電源供應信號S AP及一第 二電源供應信號S AN，以放大該位元線BL與該互補位元線 /BL間之電位差（亦即，電壓差）。當啓動該感測放大器210 時，輸入一高電壓VPP以作爲該第一電源供應信號SAP及 輸入一低電壓VBB以作爲該第二電源供應信號S AN。如果 不啓動該感測放大器2 1 0，則輸入一接地電位GND以作爲該 1280584 第一及第二電源供應信號SAP及SAN。 於此，該高電壓VPP具有比從一外部電路所輸入之一供 應電壓VDD高的電壓位準；以及該低電壓VBB具有比該接 地電位GND低之電壓位準。 當不啓動該感測放大器210時，藉由一預充電信號 BLEQ使該第一及第二預充電區塊220a及220b致能，以分 別預充電該位元線BL及該互補位元線/BL成爲該接地電位 GND。最後，該資料輸出區塊240依據所輸入之行位址將該 感測放大器210所放大之資料輸出至一對區域資料線（例 如：LDB 及 LDBB)。 亦即，該預充電區塊220係用以預充電該位元線BL及 該互補位元線/BL成爲接地電位GND ;以及該感測放大區塊 2 10藉由使用該高電壓VPP及該低電壓VBB來感測及放大 資料。亦即，分別輸入該高電壓VPP及該低電壓VBB以作 爲該第一電源供應信號SAP及該第二電源供應信號SAN。 再者，該感測放大區塊210包括該第一及第二連接區塊 230a及23 0b，每一連接區塊用以將載入該位元線或該互補 位元線之資料傳送至該感測放大裝置及用以防止將該低電 壓VBB傳送至該位元線及該互補位元線，其中該位元線及 該互補位元線係個別耦接至該胞元陣列。 例如：如果經由該位元線BL輸出該第一胞元陣列300a 中所儲存之資料，以回應一輸入命令，則啓動該第一連接控 制區塊230a。結果，可將該資料傳送至該感測放大器210。 然後’爲了防止將該低電壓供應至該連接至第一胞元陣列 -22- 1280584 3〇〇a之位元線BL，在該感測放大器感測及放大該位元線與 該互補位元線間之電壓差的期間，不啓動該第一連接控制區 塊23 0a。同樣地，如果經由該互補位元線/BL輸出該第二胞 元陣列300b中所儲存之資料，以回應一輸入命令，則啓動 該第二連接控制區塊230b。結果，可將該資料傳送至該感測 放大器2 1 0。然後，爲了防止將該低電壓供應至該連接至第 一胞元陣列300a之位元線BL，在該感測放大器感測及放大 該位元線與該互補位元線間之電壓差的期間，不啓動該第二 連接控制區塊230b。 再者，在依據本發明之半導體記憶裝置中，當該第二胞 元陣列3 00b經由該互補位元線/B L將一資料輸出至該感測 放大器210時，該第一參考胞元區塊400 a將一參考信號供 應至該位元線BL。同樣地，當該第一胞元陣列300a經由該 位元線BL將一資料輸出至該感測放大器2 1 0時，該第二參 考胞元區塊400b將該參考信號供應至該互補位元線/BL。 該第一及第二預充電區塊22〇a及22 0b之每一預充電區 塊包括一電晶體，其用以將該接地電位GND供應至該位元 線BL及該互補位元線/BL以作爲該預充電電壓，以回應該 預充電信號BLEQ。當實施一預充電操作，亦即，啓動該預 充電信號BLEQ時，亦會啓動該第一及第二連接控制區塊 2 30a及2 30b，以回應一控制信號BI。 該感測放大區塊210包括第一及第二PMOS電晶體TS1 及TS2以及第一及第二NMOS電晶體TS3及TS4。 該第一 PMOS電晶體TS1具有閘極、汲極及源極，該閘 1280584 極係耦接至該互補位元線/B L，該源極係用以接收該第一電 源供應信號SAP，以及該汲極係耦接至該位元線BL。並且， 該第二PMOS電晶體TS2具有閘極、汲極及源極，該閘極係 耦接至該位元線BL，該源極係用以接收該第一電源供應信 號SAP，以及該汲極係耦接至該互補位元線/BL。 該第一 NMOS電晶體TS3具有閘極、汲極及源極，該閘 極係耦接至該互補位元線/BL，該源極係用以接收該第二電 源供應信號SAN，以及該汲極係耦接至該位元線BL ;以及 該第二NMOS電晶體TS4具有閘極、汲極及源極，該閘極係 耦接至該位元線B L，該源極係用以接收該第二電源供應信 號S AP，以及該汲極係耦接至該互補位元線/b L。 在經該感測放大器210放大後，將該資料經由該資料輸 出區塊240傳送至一區域資料線LDB及一互補區域資料線 LDBB。 該資料輸出區塊2 4 0係用以將該感測放大區塊2丨〇所放 大之資料傳送至該區域資料線LDB及該互補區域資料線 LDBB或者經由該區域資料線LDB及該互補區域資料線 LDBB將資料輸入至該感測放大區塊210。 詳而言之，該資料輸出區塊24〇包括第一及第二MOS 電晶體T01及T02。該第一 MOS電晶體T01係耦接於該位 元線BL與該區域資料線LDB之間，用以將該感測放大器 2 1 0所放大之資料傳送至該區域資料線LDB或經由該區域資 料線LDB將輸入資料傳送至該感測放大器2 1 〇，以回應依據 一輸入行位址之行控制信號YI。並且，該第二MOS電晶體 -24- 1280584 Τ〇2係耦接於該互補位元線/BL與該互補區域資料線LDBB 之間，用以將該感測放大器2 1 0所放大之資料傳送至該互補 區域資料線LDBB或經由該互補區域資料線LDBB將輸入資 料傳送至該感測放大器2 1 0，以回應該行控制信號YI。 第9A及9B圖係描述在第8圖所示之感測放大器210 中所包含之第一及第二PMOS電晶體TS1及TS2的剖面圖。 並且，第10A及10B圖係描述在第8圖所示之感測放大器 210中所包含之第一及第二NMOS電晶體TS3及TS4的剖面 圖； 如第9A圖所示，在該第一 PMOS電晶體TS1中，一 N-井區係位於一 P型基板上。在該N-井區中，具有P型源極 及汲極以及一 N型本體。作爲該第一 PMOS電晶體TS1之閘 極的互補位元線/BL係位於該P型源極與汲極間。於此，該 P型源極係耦接至該第一電源供應信號SAP，以及該P型汲 極係耦接至該位元線BL。該N型本體係耦接至該高電壓 VPP。 該第二PMOS電晶體TS2相似於該第一 PMOS電晶體 TS1。然而，參考第9B圖，該第二PMOS電晶體TS2包括 作爲閘極之位元線BL及耦接至該互補位元線/BL之汲極。 相較於第9A及9B圖所示之第一及第二NM0S電晶體， 在第10A圖所示之第一 NM0S電晶體TS3中，一 N-井區係 位於一 P型基板上，以及一 P-井區係位於該N-井區上。在 該P-井區中，具有N型源極及汲極以及一 P型本體。作爲 該第一 NM0S電晶體TS3之閘極的互補位元線/BL係位於該 1280584 N型源極與汲極之間。再者，該第一 NMOS電晶體TS3包括 一在該N-井區中之N型接觸區域。該N型接觸區域係耦接 至一供應電壓VDD，用以使該P-井區自該P型基板電性斷 開。於此，該N型源極係耦接至該第二電源供應信號S AN， 以及該N型汲極係耦接至該位元線BL。該P型本體係耦接 至該低電壓VBB。 該第二NM0S電晶體TS4相似於該第一 NMOS電晶體 TS3。然而，參考第10B圖，該第二NM0S電晶體TS4包括 作爲閘極之位元線BL及耦接至該互補位元線/BL之汲極。 第11圖係顯示第8圖所示之第一及第二電源供應器510 及520的電路圖。 如所示，該第一電源供應器5 1 0包括一第一電源電晶體 MP及一第二電源電晶體MN1。該第一電源電晶體MP將該 高電壓VPP供應至該感測放大器2 1 0以作爲該第一電源供應 信號SAP，以回應一第一電源控制信號S AP_VPP。第二電源 電晶體MN1將該接地電位GND供應至該感測放大器210以 作爲該第一電源供應信號SAP，以回應一第二電源控制信號 SAP__GND。 同樣地，該第二電源供應器520包括一第三電源電晶體 MN2及一第四電源電晶體MN3。該第三電源電晶體MN2將 該低電壓VBB供應至該感測放大器210以作爲該第二電源 供應信號SAN，以回應一第三電源控制信號SAN — VBB。第 四電源電晶體MN3將該接地電位GND供應至該感測放大器 2 1〇以作爲該第二電源供應信號SAN，以回應一第四電源控 -26- 1280584 制信號SAN —GND。 第12圖係顯示第8圖所示之第一及第二電源供應器510 及520的操作之波形圖。 如所示，一讀取或寫入操作可分成4個步驟··一預充電 步驟t0、一讀取步驟tl、一感測步驟t2-t3及一復原步驟t4。 在該預充電步驟to及該讀取步驟tl期間輸入該第一電 源控制信號S AP_VPP以作爲該高電壓VPP，以及在該感測 步驟t2及t3以及該復原步驟t4期間輸入該第一電源控制信 號SAP_VPP以作爲該接地電位GND。同樣地，在該預充電 步驟tO及該讀取步驟11期間輸入該第二電源控制信號 SAP-GND以作爲該供應電壓VDD，以及在該感測步驟t2及 t3以及該復原步驟t4期間輸入該第二電源控制信號 SAP_GND以作爲該接地電位GND。 結果，在該預充電步驟tO及該讀取步驟tl期間該第一 電源供應is號S A P變成該接地電位G N D，以及在該感測步 驟t2及t3以及該復原步驟t4期間該第一電源供應信號SAP 變成該高電壓VPP。 在該預充電步驟tO及該讀取步驟11期間輸入該第三電 源控制信號SAN_VBB以作爲該低電壓VBB，以及在該感測 步驟t2及t3以及該復原步驟t4期間輸入該第三電源控制信 號SAN_VBB以作爲該供應電壓vdD。同樣地，在該預充電 步驟ί〇及該讀取步驟11期間輸入該第四電源控制信號 S AN一GND以作爲該接地電位gND，以及在該感測步驟t2及 t3以及該復原步驟t4期間輸入該第四電源控制信號 -27- 1280584 S AN —GND以作爲該最低電壓VBB。 結果’在該預充電步驟t〇及該讀取步驟t i期間該第二 電源供應號S AN變成該接地電位GND，以及在該感測步

S AN 驟t2及t3以及該復原步驟t4期間該第二電源供應信號 變成該低電壓VBB 〇 第13圖係顯示第7圖所示之半導體記憶裝置的操作之 波形圖。以下，參考第7-1 3圖，詳細描述依據本發明之半 導體記憶裝置之操作。

如上所述’該讀取操作可分成4個步驟：一預充電步驟 to、一讀取步驟11、一感測步驟t2及t3及一復原步驟t4。 同樣地，一寫入操作係非常相似於該讀取操作。然而該寫入 操作包括一寫入步驟，以取代該讀取操作中之讀取步驟，以 及更詳細地，在該感測步驟期間並非輸出經感測及放大之資 料，而是將來自一外部電路之輸入資料閂鎖於該感測放大器 中。再者，該感測步驟包括一第一感測步驟12及一第二感 測步驟t3。因爲在該第一感測步驟t2期間經放大之資料係 不穩定的，所以在該第二感測步驟t3期間啓動該資料輸出 區塊2 4 0。 以下，假設對耦接至該位元線BL之第一胞元陣列300a 中所包含之一胞元的電容器充電，亦即，儲存高邏輯位準資 料，，1，，。 特別地，將依據本發明之半導體記憶裝置中的位元線 BL及互補位元線/BL預充電成爲該接地電位GND。並且， 參考第7圖，該半導體記憶裝置具有一開放位元線結構。 -28- 1280584 在該預充電步驟to中，將該位元線BL及該互補位元線 /BL預充電成爲該接地電位GND，以取代一位元線預充電電 壓VBLP，其中該位元線預充電電壓VBLP通常爲1/2核心 電壓，亦即，1/2Vcore = VBLP。在此時，不啓動所有字元線。 亦即，如果在該預充電步驟t0期間保持已啓動成高邏輯位 準之預充電信號B LE Q，則該位元線b L及該互補位元線/B L 預充電成爲該接地電位GND。 在該讀取步驟tl中，輸入及執行一讀取命令，以及然 後藉由一供應電壓VDD或一高電壓VPP啓動對應於輸入位 址之字元線WL，直到該復原步驟爲止。 於此，爲了啓動該字元線，因爲會要求該供應電壓VDD 變低，所以通常使用該高電壓VPP，以及該半導體記憶裝置 之操作速度會變得較快。 如果啓動該字元線，則會將對應於該字元線之胞元的 M0S電晶體導通；以及將該第一胞元陣列300a中所包含之 胞元的電容器中所儲存之資料傳送至該位元線BL。在此 時，不啓動輸入至該預充電區塊220之預充電信號BLEQ。 同時，當該第一胞元陣列300a將儲存資料輸出至該位 元線BL時，耦接至該互補位元線/BL之第二參考胞元區塊 400b將具有該胞元之電容器中所儲存之資料的1/2電壓位準 之參考信號輸出至該互補位元線/BL，以回應一第二參考控 芾ίΐ 信號 REF —SEL2。 另一情況，當該第二胞元陣列300b將儲存資料輸出至 該互補位元線/BL時，耦接至該位元線BL之第一參考胞元 1280584 區塊400a將具有該第二胞元陣列3〇〇b中所包含之胞元的電 容器中所儲存之資料的1/2電壓位準之參考信號輸出至該位 元線BL，以回應一第一參考控制信號REF__SEL1。 參考第1 3圖，在該讀取步驟中，可了解到該位元線BL 及該互補位元線/B L之每一電壓位準增加有每一預定電壓位 準，例如：約兩倍電壓位準。 接下來，在該感測步驟之感測步驟t2及t3中，該第一 電源供應信號SAP係供應有該高電壓VPP，以及該第二電源 供應信號SAN係供應有該低電壓VBB。 在該第一感測步驟t2中，該感測放大器2 1 0可藉由使 用該第一及第二電源供應信號SAP及S AN放大該位元線BL 與該互補位元線/BL間之電壓差（亦即，電位差）。在此時， 將該位元線BL與該互補位元線/BL間之栢對高側放大至該 高電壓VPP ;以及將該位元線BL與該互補位元線/BL間之 另一側（亦即，相對低側）放大至該接地電位GND。然後，將 該已放大電壓差閂鎖於該感測放大器2 1 0中。特別地，因爲 使用該高電壓VPP及該低電壓VBB以取代該供應電壓VDD 及該接地電位GND，所以該感測放大器放大一電壓差會比該 傳統感測放大器要快。 於此，該位元線BL之電壓位準比該互補位元線/BL之 電壓位準高。亦即，在放大該位元線BL及該互補位元線/BL 之後，該位元線BL保持該高電壓VPP之電壓位準。然而， 雖然因爲不啓動（亦即，關閉）該第二連接控制區塊230b，所 以可暫時將該互補位元線/BL放大成爲該低電壓VBB，但是 -30- 1280584 該互補位元線/BL仍會保持該接地電位之電壓位準。亦即， 因爲將該互補位元線/BL預充電成爲該接地電位GND(具有 比該低電壓VBB高之電壓位準），所以並未將該感測放大器 2 10中之互補位元線/BL放大至該低電壓VBB。結果，該第 一胞元陣列300a中之位元線BL的電壓位準可保持成爲該接 地電位GND。 於此，該第一及第二連接控制區塊係用以防止將該低電 壓VBB傳送至該第二胞元陣列300b中之互補位元線/BL。 此外，因爲該第二胞元陣列300b中之位元線BL所產生 之螺旋電容量係相對大，所以流入該第二連接控制區塊230b 所包含之電晶體的電流量係非常小的。因此，在該感測步驟 t2及t2以及該復原步驟t4期間該第二胞元陣列30〇b中之 互補位元線/BL的電壓位準可保持成爲該接地電位Gnd。 同樣地，在將該位元線BL放大成爲該低電壓VBB時之 情況中，不啓動該第一連接控制區塊2 3 0 a，以便防止將該低 電壓VBB傳送至該第一胞元陣列300a中之位元線BL。 如果將該低電壓VBB傳送至該第一或第二胞元陣列 300a或300b中之位元線BL或互補位元線/BL，則破壞來自 該第一或第二胞元陣列3 0 0 a或3 0 0 b之已感測資料，亦即， 對載入該位元線BL或該互補位元線/BL中之電荷實施放 電。因而，可防止將該低電壓VBB經由該第一或第二連接 控制區塊230a或230b傳送至該第一或第二胞元陣列3〇〇a 或 300b ° 亦即，該低電壓VBB係用以增加該感測放大器21〇之 1280584 操作速度，然而禁止將其傳送至該第一及第二胞元陣列300a 及 300b ° ' 在該第一感測步驟t2後之第二感測步驟t3期間，該感 測放大器2 1 〇持續地接收該第一及第二電源供應信號S AP — 及S AN，以及使該位元線BL之電壓位準穩定成爲該高電壓 . VPP。並且，將一依據輸入行位址之輸入/輸出控制信號Yi 啓動成爲高邏輯位準。回應該已啓動輸入/輸出控制信號 Yi，該資料輸出區塊240將每一電壓位準（亦即，載入於該 位元線BL及該互補位元線/BL之資料）傳送至該區域資料線 ® LDB及該互補區域資料線LDBB。 於此，當未傳送任何資料時，使用1 / 2核心電壓v c 〇 r e 來預充電該區域資料線LDB及該互補區域資料線LDBB。然 後’當將該資料傳送至該區域資料線LDB及該互補區域資 料線LDBB時，因爲該互補位元線/BL之電壓位準爲該接地 電位GND，所以暫時將該互補區域資料線LDBB之電壓位準 減少至該接地電位GND。 …… 孀 最後’在該復原步驟Μ中，使該讀取步驟期間用以藉 由該預疋電壓位準以提升該位元線B L之電容器所輸出的資 料在該原始電容器中復原。亦即，再充電該電容器。在該復 原步驟t4之後，不啓動對應於該電容器之字元線。 在該復原步驟之後，將該接地電位GND供應至該感測 放大器210,以作爲該第一及第二電源供應信號SAP及SAN。 在該傳統半導體記憶裝置中，因爲在經由該區域資料線 LDB及該互補區域資料線lDBB傳送任何資料時，將該區域 -32- 1280584 資料線LDB及該互補區域資料線LDBB預充電成爲該供應 電壓VDD或12供應電壓（1/2 VDD)，所以藉由該資料輸出區 塊240將由該感測放大器2 1 0放大至該接地電位GND之互 補位元線/BL的電壓位準增加至一預定位準。 因此，爲了使該互補位元線/B L之預定位準回復至該接 地電位GND，該傳統半導體記憶裝置對該復原步驟具有充足 時間。另一情況，在該復原步驟中，可在該第一或第二胞元 陣列300a或3 00b之原始胞元中復原一錯誤資料。例如··當 一原始資料爲” 〇π時，一復原資料可變成” 1 ”。因此，在該傳 統半導體記憶裝置中，有充分時間（亦即，相對長時間）來實 施該復原步驟t4。 然而，在本發明中，將該感測放大器2 1 0中之互補位元 線/BL的電壓位準放大成爲該低電壓VBB，其中該低電壓 VBB具有比該接地電位GND低之電壓位準。因此，如果將 供應電壓VDD或一半供應電壓（亦即，1/2VDD)供應至該感 測放大器210中之互補位元線/BL，則由於該低電壓VBB， 該互補位元線/B L之電壓位準幾乎沒有增加。 因此’在依據本發明之半導體記憶體裝置中，可減少該 復原步驟t4之週期。 然後’該半導體記憶裝置再次實施一預充電步驟t5。並 且’啓動該預充電信號BLEQ及將其輸入至該預充電區塊 220 °在此時，該感測放大器2丨〇係耦接至該兩個相鄰胞元 陣列（例如：30〇a及3 00b)。結果，將該位元線BL及該互補 位元線/BL預充電成爲該接地電位GND。 1280584 以下，假設對耦接至該位元線BL之第一胞元陣列300a 中所包含之一胞元的電容器充電，亦即，儲存低邏輯位準資 料"0，，。 同樣地，在該預充電步驟t0中，將該位元線b L及該互 補位元線/BL預充電成爲該接地電位GND。 在該讀取步驟11中，輸入及執行一讀取命令，以及然 後藉由一供應電壓VDD或一高電壓VPP啓動對應於輸入位 址之字元線WL，直到該復原步驟爲止。 如果啓動該字元線WL，則會將對應於該字元線之胞元 的MOS電晶體導通；以及將該第一胞元陣列300a中所包含 之胞元的電容器中所儲存之資料傳送至該位元線BL。在此 時，不啓動輸入至該預充電區塊2 20之預充電信號BLEQ。 然而，因爲該資料係低邏輯位準’’ 0 π，所以未改變該位元線 BL之電壓位準，亦即，將其維持成該接地電位GND。 同時，當該第一胞元陣列300a將儲存資料輸出至該位 元線B L時，耦接至該互補位元線/B L之第二參考胞元區塊 4〇Ob將具有該胞元之電容器中所儲存之資料的1/2電壓位準 之參考信號輸出至該互補位元線/BL，以回應一第二參考控 制信號REF —SEL2 〇 接下來，在該感測步驟之第一感測步驟t2中，該第一 電源供應信號SAP係供應有該高電壓VPP，以及該第二電源 供應信號SAN係供應有該低電壓VBB。然後，該感測放大 器210可藉由使用該第一及第二電源供應信號 SAP及 SAN(亦即，該高電壓VPP及該低電壓VBB)放大該位元線 -34- 1280584 BL與該互補位元線/BL間之電壓差（亦即，電位差）。在此時， 將該位元線B L與該互補位元線/B L間之相對高側放大至該 高電壓VPP ;以及將該位元線BL與該互補位元線/BL間之 另一側（亦即，相對低側）放大至該接地電位G N D。 於此’該弟一'及弟一連接控制區塊係用以防止該低電壓 VBB傳送至該第一胞元陣列300a中之位元線BL。結果，因 爲不啓動（亦即，關閉）該第一連接控制區塊230a，所以該位 元線B L可將電壓位準保持在該接地電位GN D。 因爲用以感測及放大一低邏輯位準資料（亦即，”〇”）之其 它步驟係相同於高邏輯位準資料（亦即，” 1 ”）者，所以在此省 略這些步驟的說明。 持續地，描述依據本發明之半導體記憶裝置的寫入操 作。該寫入操作從一外部電路接收一寫入命令、——位址及一 資料。然後，將該資料輸入至該區域資料線LDB及該互補 區域資料線LDBB。在該感測步驟中，並未輸出該感測放大 器2 1 0之經感測及放大資料，而是將來自一外部電路之輸入 資料問鎖在該感測放大器2 1 0中。於此，該感測步驟亦包括 使用該高電壓VPP及該低電壓VBB之第一及第二感測步驟 及t3，以便增加該感測放大器210之操作速度。然後，在 該第二感測步驟t3中，將一輸入資料經由該資料輸出區塊 240傳送及閂鎖於該感測放大器2 i 〇，以回應該行控制信號 YI。 接下來，在該復原步驟t4中，將該感測步驟期間該感 測放大器2 1 0中所閂鎖之資料儲存在對應於該輸入位址的電 1280584 容器中。 如上所述，在該讀取操作及該寫入操作中，將該位元線 BL及該互補位元線/BL預充電成爲該接地電位GND，以及 該感測放大器210使用該高電壓VPP及該低電壓VBB，用 以感測及放大一胞元中所儲存之資料或者閂鎖該對區域資 料線之輸入資料。 結果’亦即，因爲該感測放大器2 1 0係供應有該高電壓 VPP，所以可增加（亦即，改善）依據本發明之半導體記憶裝 置之操作速度。並且，因爲將該位元線B L及該互補位元線 /BL預充電成爲該接地電位GND，所以很難將該位元線BL 或該互補位元線/BL之電壓位準提升至一預定電壓位準；然 而，該感測放大器210可藉由使用該高電壓VPP及該低電壓 VBB有效地放大該電壓位準。 依據如上所述之接地位準預充電操作，可預期有關依據 本發明之半導體記憶裝置的優點。 首先，顯著地改善該感測放大之操作邊際。 如果將該位元線及該互補位元線預充電成爲1 /2核心電 壓，則該感測放大器將該位元線及該互補位元線之每一電壓 位準放大成爲該接地電位或該核心電壓。例如：如果該核心 電壓爲約1.5V，則該感測放大器將約0.75 V(亦即，1/2核心 電壓）放大成約0V或約1.5V。在此，該核心電壓之電壓位 準與該供應電壓之電壓位準成比例，其中該供應電壓係從一 外部電路輸入至該半導體記憶裝置。

如果該核心電壓爲約5V，則不難將約2.5V增加至約5V -36- 1280584 或減少至約0 V。然而，如果該核心電壓爲約1.5 V或1.5 V 以下’則很難穩定地操作該感測放大器，以回應雜訊或干 擾。亦即，如果在預充電該位元線及該互補位元線至約〇. 7 5 V 時’將資料載入該位元線及該互補位元線中之一後，在該半 導體記憶裝置中發生雜訊，則該感測放大器無法感測該位元 線及該互補位元線間之電壓差。因此，在由該感測放大器放 大之後，會反轉該位元線及該互補位元線之每一電壓位準。 然而，在本發明中，將該位元線及該互補位元線預充電 至該接地電位。因而，雖然該核心電壓係約1.5V，但是由於 雜訊缺點之去除，所以該感測放大器可藉由使用電壓差將該 位元線與該互補位元線之每一電壓位準放大成該核心電壓 Vcore或該接地電位。亦即，在依據本發明之半導體記憶裝 置中，該感測放大器可在一低核心電壓下（亦即，輸入至該 半導體記憶裝置之供應電壓爲低時）穩定地感測及放大資 料。 第二，在依據本發明之半導體記憶裝置中，可防止在一 字元線（亦即，每一胞元中之電晶體的閘極）與一位元線間所 產生之洩放電流。當將該位元線及該互補位元線預充電至該 接地電位及不啓動該字元線時，因爲該位元線及該互補位元 線中之一與該未啓動字元線間沒有電壓差，所以不會有任何 電流流動。因此，可減少該半導體記憶裝置之功率消耗。 第三，在依據本發明之半導體記憶裝置中’雖然該供應 電壓之電壓位準變低，但是因爲該感測放大器係藉由使用該 高電壓VPP及該低電壓VBB來操作，所以可改善操作速度。 1280584 第四’依據本發明之半導體記憶裝置可減少該復原步驟 t4之週期。在該傳統半導體記憶裝置中，因爲在經由該區域 資料線LDB及該互補區域資料線LDBB傳送任何資料時， 將該區域資料線LDB及該互補區域資料線LDBB預充電至 該供應電壓VDD或1/2供應電壓（1/2VDD)，所以可藉由該 供應電壓VDD或1/2供應電壓（1/2VDD)將由該感測放大器 2 1 〇放大至該接地電位G N D之互補位元線/ B L的電壓位準增 加至一預定位準。然而，在本發明中，將該感測放大器2 i 〇 中之互補位元線/BL的電壓位準放大至該低電壓VBB，其中 該低電壓VBB具有比該接地電位GND低之電壓位準。因 此，如果將該供應電壓VDD或1/2供應電壓（1/2 VDD)供應 至該感測放大器2 1 0中之互補位元線/BL，則由於該低電壓 VBB之故，該互補位元線/BL·之電壓位準幾乎不會增加。 第14圖係顯示依據本發明之另一實施例的一半導體記 憶裝置之核心區域的方塊圖。 如所示，該半導體記憶裝置包括一第一參考胞元區塊 400c、一第二參考胞元區塊400d、一第一胞元陣列300c、 一第二胞元陣列300c及一感測放大區塊200’。 於此，每一胞元陣列（例如：400c)包括複數個單位胞元， 每一胞元用以儲存一資料及輸出該資料至一位元線及一互 補位元線中之一，以回應輸入之位址及命令；以及該感測放 大區塊200’係用以感測及放大每一胞元陣列所輸出之資 料。該第一胞元陣列300a係經由複數對位元線（例如：BLii 及/BLn)耦接至該感測放大區塊200’。該第二胞元陣列300b -38- 1280584 係經由複數條複位元線耦接至該感測放大區塊200，。 該第一及第二參考胞元區塊40 0c及400d係用以將一參 考信號經由複數對位元線（例如：BLri及/BLn)供應至該感測 放大區塊200'。 相較於第7圖所示之半導體記憶裝置，第丨4圖所示之 半導體記憶裝置的每一胞元陣列係經由複數對位元線耦接 至該感測放大區塊200’。並且，兩個相鄰單位胞元間之位置 及連接係不同的。亦即，參考第7圖，兩個相鄰單位胞元共 同耦接至一字元線。然而，如第1 4圖所示，兩個相鄰單位 胞元係共同耦接至一板線PL，而非連接至一字元線。 第1 5圖係詳細描述第1 4圖所示之半導體記憶裝置的核 心區域之方塊圖。 如所示，該感測放大區塊200f包括一預充電區塊220’、 一感測放大器21(Τ及一資料輸出區塊240’。在第14圖所示 之半導體iS憶裝置中’兩個相鄰胞兀陣列（例如：300c及 300d)係耦接至該感測放大區塊200’。 再者，該感測放大區塊200’包括該第一連接控制區塊 250a’及該第二連接控制區塊250bf，其用以使該兩個相鄰胞 元陣列（例如：300c及300d)中之一及該兩個參考胞元陣列 (400c及400d)中之一經由該位元線BL及該互補位元線/BL 與該感測放大器210’連接或不連接。在此，該第一及第二電 源供應器5 1 0及5 20係相同於第8圖所示者。 如所示，如果該第一胞元陣列300c中所包含之一單位 胞元係經由一位元線B L耦接至該感測放大器2 1 0 ’，亦即將 -39- 1280584 該第一胞元陣列300c中所儲存之資料輸出至該感測放大器 2 10’，則該第一參考胞元區塊400c經由一互補位元線/BL輸 出一參考信號至該感測放大器2 1 0 ’。另一情況，如果該第二 胞元陣列300d中所包含之一單位胞元係經由一互補位元線 / B L耦I接至該感測放大器2 1 〇 ’，則該第二參考胞元區塊4 〇 〇 d 經由一位元線BL輸出一參考信號至該感測放大器210,。 亦即，在依據本發明之半導體記憶裝置中，當該第一胞 元陣列300c經由該位元線BL及該互補位元線/BL中之一輸 出一資料至該感測放大器210’時，該第一參考胞元區塊400c 將一參考信號供應至該位元線BL及該互補位元線/BL中之 另一者。在此時’啓動該第一連接控制區塊250a'，亦即， 導通所有電晶體（例如：TBH1)，以回應在該讀取步驟tl期 間之一第一連接控制信號BISH。此外，在該讀取步驟tl後 之感測步驟t2及t3期間，不啓動該第一連接控制區塊 250a’，以防止資料之損壞。 同樣地，當該第二胞元陣列300d經由該位元線BL及該 互補位元線/BL中之一輸出一資料至該感測放大器2 10’時， 該第二參考胞元區塊400d將參考信號供應至該位元線BL 及該互補位元線/BL中之另一者。在此時，啓動該第二連接 控制區塊250b’，亦即，導通所有電晶體（例如：TBL1)，以 回應在該讀取步驟tl期間之一第二連接控制信號BISL。 該感測放大器210’接收該高電壓VPP作爲該第一電源 供應信號SAP及該接地電位GND作爲該第二電源供應信號 S AN，以放大該位元線BL與該互補位元線/BL間之電位差。 1280584 當不啓動該感測放大器210’時，藉由一預充電信號BLEQ使 該預充電區塊220’致能，以預充電該位元線BL及該互補位 兀線/ BL成爲該接地電位GND。最後，該資料輸出區塊240’ 依據所輸入之行位址將該感測放大器210’所放大之資料輸 出至一對區域資料線（例如：LDB及LDBB)。 於此，該預充電區塊220’係用以預充電該位元線BL及 該互補位元線/BL成爲接地電位GND ;以及該感測放大區塊 210’藉由使用該高電壓VPP(具有比該供應電壓VDD高之電 壓位準）及該低電壓VBB(具有比該接地電位GND低之電壓 位準）來感測及放大資料。亦即，分別輸入該高電壓VPP及 該低電壓VBB以作爲該第一及第二電源供應信號SAP及 SAN。 該預充電區塊 220’包括第一及第二電晶體 ΤΡΓ及 TP2’。該第一電晶體TP1’接收一預充電信號BLEQ及供應該 接地電位GND至該位元線BL以作爲該預充電電壓，以回應 該預充電信號BLEQ。並且，該第二電晶體TP2’係用以接收 該預充電信號BLEQ及供應該接地電位GND至該互補位元 線/BL以作爲該預充電電壓，以回應該預充電信號BLEQ。 該感測放大區塊21〇’包括第一及第二PMOS電晶體TS Γ 及TS2’以及第一及第二NMOS電晶體TS3’及TS4’。

該第一 PMOS電晶體TS1’具有閘極、汲極及源極，該閘 極係耦接至該互補位元線/BL，該源極係用以接收該核心電 壓Vcore與該高電壓VPP中之一以作爲該電源供應信號 SAP，以及該汲極係親接至該位元線BL。並且，該第二PMOS 1280584 電晶體TS 2’具有閘極、汲極及源極，該閘極係耦接至該位元 線BL，該源極係用以接收該核心電壓Vcore與該高電壓VPP 中之一以作爲該電源供應信號SAP，以及該汲極係耦接至該 互補位元線/BL。 該第一 NMOS電晶體TS3’具有閘極、汲極及源極，該閘 極係耦接至該互補位元線/BL，該源極係用以接收該接地電 位GND，以及該汲極係耦接至該位元線Bl ;以及該第二 PMOS電晶體TS4’具有閘極、汲極及源極，該閘極係耦接至 該位元線B L，該源極係用以接收該接地電位GND，以及該 汲極係耦接至該互補位元線/BL。 在經該感測放大器210’放大後，將該資料經由該資料輸 出區塊240’傳送至一區域資料線LDB及一互補區域資料線 LDBB 〇 該資料輸出區塊240’係用以將該感測放大區塊210*所 放大之資料傳送至該區域資料線LDB及該互補區域資料線 LDBB或者經由該區域資料線LDB及該互補區域資料線 LDBB將資料輸入至該感測放大區塊210’。 詳而言之，該資料輸出區塊240’包括第一及第二M0S 電晶體TOl ’及T02，。該第一 MOS電晶體T01，係耦接於該位 元線BL與該區域資料線LDB之間，用以將該位元線BL中 所載入且該感測放大器210’所放大之資料傳送至該區域資 料線LDB。並且，該第二M0S電晶體T02,係耦接於該互補 位元線/BL與該互補區域資料線LdbB之間，用以將該互補 位元線/BL中所載入且該感測放大器210,所放大之資料傳送 1280584 至該互補區域資料線LDBB。 第16圖係顯示第15圖所示之半導體記憶裝置的操作之 波形圖。 如所示’該半導體記憶裝置之操作係非常相似於第i 3 圖所示之操作。然而，因爲該半導體記憶裝置具有一摺疊結 構（folded structure)，所以具有該第一及第二連接控制信號 BISH及BISL·，以便將該第一及第二胞元陣列（亦即，3〇〇c 及3 00d)中之一與該感測放大器210’連接或不連接。 參考第15圖，在該讀取步驟t丨、該感測步驟t2及t3 及該復原步驟t4期間啓動該第一連接控制信號BISH及不啓 動該％ —連接控制信號BISL。亦即，表示該第一^胞元陣列 3〇〇c及該第一參考胞元區塊400c係耦合至該感測放大器 2 10’，以及該第二胞元陣列300d及該第二參考胞元區塊400d 並未耦合至該感測放大器210’。 另一情況，如果不啓動該第一連接控制信號B IS Η及啓 動該第二連接控制信號BISL。該第二胞元陣列300d及該第 二參考胞元區塊400d係耦合至該感測放大器210’。 在本發明中，一半導體記憶裝置可在一低功率狀態（例 如：1.5 V)下以快速度來操作及防止洩放電流之產生，藉此 減少功率消耗。 而且，相較於將該位元線及該互補位元線預充電至1 /2 核心電壓之情況，可顯著地改善該感測放大器之操作邊際， 亦即可在雜訊下穩定地操作。 在依據本發明之半導體記憶體基板中’因爲該位元線及 1280584 該互補位元線中之一與該未啓動字元線間沒有電壓差，所以 可去除洩放電流。因而，該半導體記憶裝置可減少功率消耗 及電流消耗。 此外，雖然該供應電壓之電壓位準變低，但是因爲該感 測放大器係藉由使用具有比該核心電壓Vcore高之電壓位準 的高電壓VPP，所以該感測放大器之操作速度會變得較快。 再者，依據本發明之半導體記憶裝置可減少該復原步驟 之週期。結果，在依據本發明之半導體記憶裝置中，一回應 該輸入命令（例如：讀取或寫入命令）之操作週期會變短。在 該傳統半導體記憶裝置中，因爲在經由該區域資料線LDB 及該互補區域資料線LDBB傳送任何資料時，將該區域資料 線LDB及該互補區域資料線LDBB預充電至該供應電壓 VDD或1/2供應電壓（1/2乂〇0)，所以可藉由該供應電壓¥〇〇 或1/2供應電壓（1/2VDD)將由該感測放大器210’放大至該接 地電位GND之互補位元線/BL的電壓位準增加至一預定位 準。然而，在本發明中，將該感測放大器210’中之互補位元 線/BL的電壓位準放大至該低電壓VBB，其中該低電壓VBB 具有比該接地電位GND低之電壓位準。因此，如果將該供 應電壓VDD或1/2供應電壓（1/2VDD)供應至該感測放大器 210’中之互補位元線/BL，則由於該低電壓VBB之故，該互 補位元線/BL之電壓位準幾乎不會增加。 本發明申請案包含2004年10月30日向韓國專利局所 提出之韓國專利申請案第2004-87635號的標的，在此以提 及方式倂入上述韓國專利申請案之整個內容。 1280584 雖然巳以特定實施例來描述本發明，但是可易於瞭解的 是熟習該項技術者在不脫離本發明之精神和範圍內可做各 種之更動與潤飾，而本發明之精神和範圍係界定於後附之申 請專利範圍中。 【圖式簡單說明】 第1圖係顯示一傳統半導體記憶裝置之核心區域的方塊 圖； 第2圖係描述第1圖所示之胞元區域的詳細結構之方塊 圖； 第3圖係描述在第1圖所示之胞元區域中所包含之每一 胞元陣列及每一感測放大區塊間之連接的方塊圖； 第4圖係描述第2圖所示之感測放大區塊150之方塊圖； 第5圖係顯示該傳統半導體記憶裝置之操作的波形圖； 第6圖係描述該半導體記憶裝置之一單位胞元以便顯示 該洩放電流之成因的剖面圖； 第7圖係顯示依據本發明之一實施例的一半導體記憶裝 置之核心區域的方塊圖； 第8圖係描述第7圖所示之一感測放大區塊的方塊圖。 第9A及9B圖係描述在第8圖所示之一感測放大器中所 包含之PMOS電晶體的剖面圖； 第10A及10B圖係描述在第8圖所示之感測放大器中所 包含之NMOS電晶體的剖面圖； 第11圖係顯示第8圖所示之第一及第二電源供應器的 電路圖； -45-

1280584 第1 2圖係顯示第8圖所示之第一及第二電源供應器的 操作之波形圖； 第1 3圖係顯示第7圖所示之半導體記憶裝置的操作之 波形圖； 第14圖係顯示依據本發明之另一實施例的一半導體記 憶裝置之核心區域的方塊圖； 第15圖係詳細描述第14圖所示之半導體記憶裝置的核 心區域之方塊圖；以及 第1 6圖係顯示第1 4圖所示之半導體記憶裝置的操作之 波形圖。 【主要元件符號說明】 20 列位址解碼器 30 行位址解碼器 40 資料輸入/輸出區塊 100 胞元區域 1 10 胞元陣列 120 胞元陣列 130 胞元陣列 140 胞元陣列 150 感測放大區塊 151 第一連接區塊 151a 連接區塊 152 感測放大器區塊 152a 感測放大器 -46- 1280584 153 第 153a 連 154a 第 155a 預 156a 資 157a 第 160 感 170 感 180 胞 200 感 200’ 感 210 感 210’ 感 220 預 220T 預 220a 第 220b 第 230a 第 230b 第 240 資 240’ 資 250a’ 第 250bf 第 300a 第 —^^連接區塊 接區塊 一等化區塊 充電區塊 料輸出區塊 二等化區塊 測放大區塊 測放大區塊 元陣歹!J 測放大區塊 測放大區塊 測放大器 測放大器 充電區塊 充電區塊 一預充電區塊 二預充電區塊 一連接控制區塊 二連接控制區塊 料輸出區塊 料輸出區塊 一連接控制區塊 二連接控制區塊 一胞元陣列

-47- 1280584 300b 第二胞元陣列 300c 第一胞元陣列 300d 第二胞元陣列 400a 400b 400c 400d 5 10 520 BI BISH BISL BIS HI BISL1 BISH2 BISL2 BL，/BL BLEQ BLn BLn+ 1 Cap CO C2 CELL1

第一參考胞元區塊 第二參考胞元區塊 第一參考胞元區塊 第二參考胞元區塊 第一電源供應器 第二電源供應器 控制信號 連接控制信號 連接控制信號 第一連接控制信號 第二連接控制信號 連接控制信號 連接控制信號 複數對位元線 預充電信號 位元線 位元線 電容器 第一電容器 第三電容器 第一胞元 -48 1280584 CELL2 CELL3 GND LDB， LDBB MO MP MN1-MN8 PL REF_SEL1 REF_SEL2 SAN SAN_GND S AN_VBB SAP S AP_GND SAP_VPP TC TBH1 TBL1 T01，T02 TOl，，T02’ ΤΡΓ TP2' TS1, TS2 第二胞元 第三胞元 接地 一對區域資料匯流排 MOS電晶體 電晶體 電晶體 板線 第一參考控制信號 第二參考控制信號 電源供應信號 第四供應控制信號 第三供應控制信號 電源供應信號 第二供應控制信號 第一供應控制信號 電晶體 電晶體 電晶體 MOS電晶體 MOS電晶體 電晶體 電晶體 PMOS電晶體 -49- 1280584 TS3，TS4 NMOS電晶體 VBLP 位元線預充電電壓 Vc ore 核心電壓 VDD 供應電壓 VPP 高電壓 WL0-WL5 字元線 YI 行控制信號

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Claims (1)

1. 「_™---------- 1280584 辦日修(更)正替換頁 .......................... N ....................... Ji 第93 1 400 04號「用於低電力系統之半導體記憶裝置」專利 案 (2006年10月修正） 、 十、申請專利範圍： 1. 一種包含於半導體記憶裝置中之裝置，用以預充電一位元 線及一互補位元線，並感測及放大已傳送至該位元線及該 互補位元線中之一的資料，包括： 一預充電裝置，用以預充電該位元線及該互補位元線成 > 爲一接地電位；以及 ® 一感測放大裝置，用以藉由使用一具有低於該接地電位 之電壓位準的低電壓及一具有高於一供應電壓之電壓位 準的高電壓來感測及放大該資料。 2. 如申請專利範圍第1項之裝置，其中該供應電壓及該接地 電位係從該半導體記憶裝置之外部所輸入。 3 .如申請專利範圍第2項之裝置，進一步包括一內部電壓產 生器，用以接收該供應電壓及該接地電位，藉以產生該低 > 電壓及該高電壓。 · 4.如申請專利範圍第3項之裝置，進一步包括： 一第一電壓供應區塊，用以供應該低電壓及該接地電位 中之一至該感測放大裝置，以回應一第一電源控制信號及 一第二電源控制信號；以及 一第二電壓供應區塊，用以供應該高電壓及該接地電位 中之一至該感測放大裝置，以回應一第三電源控制信號及 該第二電源控制信號。 1280584

   5 .如申請專利範圍第4項之裝置，其中該第一電壓供應區塊 包括： 一第一 Μ Ο S電晶體，用以輸出該高電壓至該感測放大 裝置，以回應該第一電源控制信號；以及 一第二Μ Ο S電晶體’用以輸出該接地電位至該感測放 大裝置，以回應該第二電源控制信號。 6.如申請專利範圍第5項之裝置，其中該第二電壓供應區塊 包括：

   • 一第三MOS電晶體，用以輸出該低電壓至該感測放大 裝置，以回應該第三電源控制信號；以及 一第四Μ Ο S電晶體，用以輸出該接地電位至該感測放 大裝置，以回應該第一電源控制信號。 7. 如申請專利範圍第1項之裝置，進一步包括： 至少一胞元陣列，用以輸出一儲存資料至該位元線及該 互補位元線中之一，以回應輸入位址及命令；以及

   至少一參考胞元陣列，用以輸出一參考信號至該位元線 ® &該互位元線之另-者。 8. 如申請專利範圍第7項之裝置，其中一胞元陣列係經由複 數條位元線個別耦接至該感測放大裝置，以及另一胞元陣 列係經由複數條互補位元線耦接至該感測放大裝置。 9 ·如申請專利範圍第7項之裝置，其中一胞元陣列係經由複 數條位元線及複數條互補位元線耦接至該感測放大裝 置，以及另一胞元陣列並未耦接至該感測放大裝置。 1 0·如申請專利範圍第7項之裝置，進一步包括一第一連接區 -2 - 1280584 ^ιγ项A/0修(更)正替換頁 塊，其位於該預充電裝置與該感測放大裝置之間，用以將 載入於該位元線或該互補位元線中之資料傳送至該感測 放大裝置，並防止將該低電壓傳送至該位元線及該互補位 元線，其中該位元線及該互補位元線個別親接至該胞元陣 列。

   11 ·如申請專利範圍第1 〇項之裝置，其中該預充電裝置包括： 一第一 MOS電晶體，用以接收一預充電信號及供應該 接地電位至該位元線以作爲該預充電電壓，以回應該預充 電信號；以及 一第二MOS電晶體，用以接收該預充電信號及供應該 接地電位至該互補位元線以作爲該預充電電壓，以回應該 預充電信號。 1 2 ·如申請專利範圍第1 1項之裝置，其中該第一連接區塊包 括： 一第一電晶體，用以傳送載入於該位元線中之資料至該 感測放大裝置，並防止將該低電壓傳送至該位元線，以回 應一位元線控制信號；以及 Φ 一第二電晶體，用以傳送載入於該互補位元線中之資料 至該感測放大裝置，並防止將該低電壓傳送至該互補位元 線，以回應該位元線控制信號。 1 3 ·如申請專利範圍第1 2項之裝置，其中該感測放大裝置包 括： 一第一 Ρ Μ Ο S電晶體，具有閘極、汲極及源極，該閘極 係耦接至該互補位元線，該源極係用以接收該核心電壓及 1280584 「一 頌A/θ修(更)正替換頁 該高電壓中之一，及該汲極係耦接至該位元線； 一第二PMOS電晶體，具有閘極、汲極及源極，該閘極 係耦接至該位元線，該源極係用以接收該核心電壓及該高 電壓中之一，及該汲極係耦接至該互補位元線； 一第一 NMOS電晶體，具有閘極、汲極及源極，該閘極 係耦接至該互補位元線，該源極係用以接收該接地電位， 及該汲極係耦接至該位元線；以及

   一第二NMOS電晶體，具有閘極、汲極及源極，該閘極 係耦接至該位元線，該源極係用以接收該接地電位，及該 汲極係耦接至該互補位元線。 14·如申請專利範圍第1項之裝置，進一步包括一資料輸出裝 置’用以傳送該感測放大裝置所放大之資料至一資料線及 一互補資料線，或者經由該資料線及該互補資料線傳送一 輸入資料至該感測放大裝置。 1 5 ·如申請專利範圍第1 4項之裝置，其中該資料輸出裝置包 栝：

   一第一 Μ Ο S電晶體，耦接於該位元線與該資料線之間， 用以載入於傳送該位元線中之資料至該資料線；以及 一第二MOS電晶體，耦接於該互補位元線與該互補資 料線之間，用以傳送載入於該互補位元線中之資料至該互 補資料線。 1 6· 一種用以在半導體記憶裝置中預充電一位元線及一互補 位元線並感測及放大已傳送至該位元線及該互補位元線 中之一的資料之方法，包括下列步驟： -4- 1280584

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   a)預充電該位元線及該互補位元線當作一接地電位；以 及 b) 藉由使用一具有低於該接地電位之電壓位準的低電壓 及一具有高於一供應電壓之電壓位準的高電壓來感測及 放大該資料。 17. 如申請專利範圍第16項之方法，其中該供應電壓及該接 地電位係從該半導體記憶裝置之外部所輸入。

   18. 如申請專利範圍第17項之方法，進一步包括下列步驟： 接收該供應電壓及該接地電位，藉以產生該低電壓及該高 電壓。 1 9 .如申請專利範圍第1 6項之方法，進一步包括下列步驟： c) 輸出一儲存資料至該位元線及該互補位元線中之一， 以回應輸入位址及命令；以及 d) 輸出一參考信號至該位元線及該互補位元線中之另一 者。 20.如申請專利範圍第19項之方法，進一步包括下列步驟：〇 將個別載入於該位元線及該互補位元線中之資料或該參 考信號傳送至該感測放大裝置及防止將該低電壓傳送至 該位元線及該互補位元線，其中該位元線及該互補位元線 個別耦接至該胞元陣列。 2 1.如申請專利範圍第20項之方法，其中步驟b)包括下列步 驟： bl)供應該低電壓及該接地電位中之一至該感測放大裝 置，以回應一第一電源控制信號及一第二電源控制信號； 1280584 正替換頁 以及 b2)供應該高電壓及該接地電位中之一至該感測放大裝 置，以回應一第三電源控制信號及該第二電源控制信號。 2 2 ·如申請專利範圍第1 6項之方法，進一步包括下列步驟： f)傳送該感測放大裝置所放大之資料至一資料線及一互補 資料線，或經由該資料線及該互補資料線傳送一輸入資料 至該感測放大裝置。 2 3.—種半導體記憶裝置，包括：

   ® 一第一胞元陣列，具有複數個單位胞元，每一單位胞元 用以儲存一資料，並輸出該資料至一位元線及一互補位元 線中之一，以回應輸入位址及命令； 一預充電裝置，用以預充電該位元線及該互補位元線當 作一接地電位；以及 一感測放大裝置，用以藉由使用一具有低於該接地電位 之電壓位準的低電壓及一具有高於一核心電壓之電壓位 準的高電壓來感測及放大該資料。 • 24.如申請專利範圍第23項之半導體記憶裝置，其中該供應 電壓及該接地電位係從該半導體記憶裝置之外部所輸入。 25.如申請專利範圍第24項之半導體記憶裝置，進一步包括 一內部電壓產生器，用以接收該供應電壓及該接地電位， 藉以產生該低電壓及該高電壓。 2 6 ·如申請專利範圍第2 5項之半導體記憶裝置’進一步包括： 一第一電壓供應區塊，用以供應該低電壓及該接地電位 中之一至該感測放大裝置，以回應一第一電源控制信號及 -6- 1280584 _:) /卯/珣修(更)正替換頁j 一第二電源控制信號；以及 一第二電壓供應區塊，用以供應該高電壓及該接地電位 中之一至該感測放大裝置，以回應一第三電源控制信號及 該第二電源控制信號。 27.如申請專利範圍第25項之半導體記憶裝置，其中該第一 電壓供應區塊包括： 一第一 MOS電晶體，用以輸出該高電壓至該感測放大 裝置，以回應該第一電源控制信號；以及 一第二MOS電晶體，用以輸出該接地電位至該感測放 大裝置，以回應該第二電源控制信號。 28·如申請專利範圍第27項之半導體記憶裝置，其中該第二 電壓供應區塊包括： 一第三MOS電晶體，用以輸出該低電壓至該感測放大裝 置，以回應該第三電源控制信號；以及 一第四MOS電晶體，用以輸出該接地電位至該感測放大 裝置，以回應該第二電源控制信號。 29.如申請專利範圍第23項之半導體記憶裝置，進一步包括 一參考胞元陣列，用以輸出一參考信號至該位元線及該互 補位元線之另一者。 30·如申請專利範圍第29項之半導體記憶裝置，其中一胞元 陣列係經由複數條位元線個別耦接至該感測放大裝置，以 及另一胞元陣列係經由複數條互補位元線耦接至該感測 放大裝置。 3 1·如申請專利範圍第29項之半導體記憶裝置，其中一胞元 1280584 7㈣〇月/和修(更)正替換頁 陣列係經由複數條位元線及複數條互補位元線耦接至該 感測放大裝置，以及另一胞元陣列並未親接至該感測放大 裝置。

   32·如申請專利範圍第29項之半導體記憶裝置，進一步包括 一連接控制區塊，其位於該預充電裝置與該感測放大裝置 之間，用以將載入於該位元線或該互補位元線中之資料傳 送至該感測放大裝置，並防止將該低電壓傳送至該位元線 及該互補位元線，其中該位元線及該互補位元線個別耦接 至該胞元陣列。 33·如申請專利範圍第32項之半導體記憶裝置，其中該預充 電裝置包括： 一第一 MOS電晶體，用以接收一預充電信號及供應該 接地電位至該位元線當作爲該預充電電壓，以回應該預充 電信號；以及

   一第二MOS電晶體，用以接收該預充電信號及供應該 接地電位至該互補位元線當作爲該預充電電壓，以回應該 預充電信號。 34.如申請專利範圍第33項之半導體記憶裝置，其中該連接 控制區塊包括： 一第一電晶體，用以傳送載入於該位元線中之資料至該 感測放大裝置，並防止將該低電壓傳送至該位元線，以回 應一位元線控制信號；以及 一第二電晶體，用以傳送載入於該互補位元線中之資料 至該感測放大裝置，並防止將該低電壓傳送至該互補位元 1280584 修(更)正替换頁 線，以回應該位元線控制信號。 ~ 3 5 ·如申請專利範圍第3 4項之半導體記憶裝置，其中該感測 放大裝置包括： 一第一 PMOS電晶體，具有閘極、汲極及源極，該閘極 係耦接至該互補位元線，該源極係用以接收該核心電壓及 該高電壓中之一，及該汲極係耦接至該位元線； 一第二PMOS電晶體，具有閘極、汲極及源極，該閘極 係耦接至該位元線，該源極係用以接收該核心電壓及該高 電壓中之一，及該汲極係耦接至該互補位元線； · 一第一 Ν Μ Ο S電晶體，具有閘極、汲極及源極，該閘極 係耦接至該互補位元線，該源極係用以接收該接地電位， 及該汲極係耦接至該位元線；以及 一第二NMOS電晶體，具有閘極、汲極及源極，該鬧極 係耦接至該位元線，該源極係用以接收該接地電位，及該 汲極係親接至該互補位元線。 3 6.如申請專利範圍第23項之半導體記憶裝置，進一步包括 一資料輸出裝置’用以傳送該感測放大裝置所放大之資料 · 至一資料線及一互補資料線，或者經由該資料線及該互補 資料線傳送一輸入資料至該感測放大裝置。 3 7 ·如申請專利範圍第3 6項之半導體記憶裝置，其中該資料 輸出裝置包括： 一弟一 Μ Ο S電晶體’耦f接於該位元線與該資料線之間， 用以傳送載入於該位元線中之資料至該資料線；以及 弟一* Μ 0 S電日日體’親接於該互補位兀線與該互補畜料 1280584 _明/^修(更)正替換頁 線之間’用以傳送該互補位元線中所載入之資料至該互補 資料線。 3 8.如申請專利範圍第23項之半導體記憶裝置，進一步包括： 一第二胞元陣列，具有複數個單位胞元，每一單位胞元 用以儲存一資料，並輸出該資料至一位元線及一互補位元 線中之一，以回應該輸入位址及命令； 一第一陣列選擇區塊，用以使該第一胞元陣列連接或不 連接於該感測放大裝置，以回應一第一連接信號；以及

   一第二陣列選擇區塊，用以使該第二胞元陣列連接或不 連接於該感測放大裝置連接或不連接，以回應一第二連接 信號。 39·如申請專利範圍第38項之半導體記憶裝置，其中依據該 輸入位址及命令之第一及第二陣列選擇信號，在一預充電 操作期間被啓動。 4 0.—種用以操作半導體記憶裝置之方法，包括下列步驟：

   a) 儲存一資料於一第一胞元陣列中及輸出該資料至一位 元線及一互補位元線中之一，以回應輸入位址及命令； b) 預充電該位元線及該互補位元線當作一接地電位；以 及 c)藉由使用一用以操作該半導體記憶裝置之核心電壓及 一具有比該核心電壓高之電壓位準的高電壓來感測及放 大該資料。 41.如申請專利範圍第40項之方法，其中該供應電壓及該接 地電位係從該半導體記憶裝置之外部所輸入。 -10- 1280584 日修(更)正替換頁 L·_ 丨·, _請丨' "⑽··鳙 _ιι_ 42.如申請專利範圍第40項之方法，進一步包括下列步驟： 接收一輸入至該半導體記憶裝置之供應電壓，藉以產生該 核心電壓及該高電壓。 43_如申請專利範圍第40項之方法，進一步包括下列步驟： d) 將一自一參考胞元所輸出之參考信號輸出至該位元線及 該互補位元線中之另一者。 44·如申請專利範圍第43項之方法，進一步包括下列步驟： e) 將個別載入於該位元線及該互補位元線中之資料或該參 > 考信號傳送至該感測放大裝置，並防止將該低電壓傳送至 該位元線及該互補位元線，其中該位元線及該互補位元線 個別耦接至該胞元陣列。 45·如申請專利範圍第44項之方法，其中步驟b)包括下列步 驟： b 1)供應該低電壓及該接地電位中之一至該感測放大裝 置，以回應一第一電源控制信號及一第二電源控制信號； 以及 t b2)供應該高電壓及該接地電位中之一至該感測放大裝 置，以回應一第三電源控制信號及該第二電源控制信號。 46.如申請專利範圍第40項之方法，進一步包括下列步驟： f) 傳送該感測放大裝置所放大之資料至一資料線及一互補 資料線，或經由該資料線及該互補資料線傳送一輸入資料 至該感測放大裝置。 47·如申請專利範圍第40項之方法，進一步包括下列步驟： g)使該第一胞元陣列連接或不連接於該感測放大裝置， 1280584

   .•替換頁 以回應一第一連接信號；以及 h)使一第二胞元陣列連接或不連接於該感測放大裝置連 接或不連接，以回應一第二連接信號。 4 8 ·如申請專利範圍第4 0項之方法，進一步包括下列步驟：i) 在該原始胞元陣列中復原該資料及輸出該資料至一位元 線及一互補位元線中之一，或經由一資料線及一互補資料 線儲存一輸入資料於一胞元陣列中，以回應該輸入位址及 命令。

   • 49.如申請專利範圍第47項之方法，其中在一預充電操作中 啓動依據該輸入位址及命令之第一及第二連接信號。 50.—種半導體記憶裝置，包括： 一第一胞元陣列，具有複數個單位胞元，每一單位胞元 用以儲存一資料及輸出該資料至一位元線及一互補位元 線中之一，以回應輸入位址及命令；

   一第一預充電區塊，耦接至該第一胞元陣列，用以藉由 使用一接地電位來預充電該第一胞元陣列之位元線或互 ® 補位元線； 一第二胞元陣列，具有複數個單位胞元，每一單位胞元 用以儲存一資料及輸出該資料至一位元線及一互補位元 線中之一，以回應該輸入位址及命令； 一第二預充電區塊，耦接至該第二胞元陣列，用以藉由 使用一接地電位來預充電該第一胞元陣列之位元線或互 補位元線； 一感測放大區塊，用以藉由使用一局電壓及一*低電壓來 -12-

   1280584 感測及放大自該第一及第二胞元陣列中之一所輸出的資 料； 一第一連接控制區塊’位於該感測放大區塊與該第一預 充電區塊之間，用以連接或不連接該感測放大區塊至該第 一預充電區塊；以及 一第二連接控制區塊，位於該感測放大區塊與該第一預 充電區塊之間，用以連接或不連接該感測放大區塊至該第

   5 1 ·如申請專利範圍第50項之半導體記憶裝置，其中該低電 壓低於該接地電位，而該高電壓高於由外部電路所輸入的 供應電壓。 5 2 ·如申請專利範圍第5 〇項之半導體記憶裝置，進一步包括： 一第一參考胞元區塊，用以在該第一胞元陣列輸出該資 料時，輸出一第一參考信號至該感測放大區塊；以及 一第二參考胞元區塊，用以在該第二胞元陣列輸出該資 料時，輸出一第二參考信號至該感測放大區塊。 53 申請專利範圍第5〇項之半導體記憶裝置，進一步包括： 〜第一參考胞元區塊，用以在該第二胞元陣列輸出該資 料時，輸出一第一參考信號至該感測放大區塊；以及 〜第二參考胞元區塊，用以在該第一胞元陣列輸出該資 料時，輸出一第二參考信號至該感測放大區塊。 1280584 ff» V Θ 第7圖

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   只务險絲!-(更)正替換頁 _第14圖 %

   第15圖