TWI228295B - IC structure and a manufacturing method - Google Patents

Description

1228295 五、發明說明（l) 【發明所屬之技術領域】 本發明係有關於一種積體電路結構及其製造方法，其特 徵在於整合基底上之電磁屏蔽及連線結構。 【先前技術】 隨著微電子製造技術及積體電路組裝科技的發展，印 刷電路基底通常係包括有複數個金屬層，及用以連結兩層 或更多不同金屬層間之内栓塞連線所構成。該多層電路基 !> 底’係為提供一平台，以黏著及連接該微電子元件和被動 式電子元件，例如電阻、電容器、及電感器。這些電子元 件可整合兀成一些電子系統所預先設計之功能，該電子系 統如個人電腦、手機、遊戲機、個人數位助理器及電視機 為了滿足客戶之要求’這些電子系統都被要求在更 小、更壓縮的體積内，能完成更快、更好之效能。然而， 在更高速切換這些電子系統開關時，將會對該電子系統造 成更大的電磁輻射及電磁干擾。當這些先進的電子系統^ 操作頻率增加時，其中切換開關之脈衝量及操作電流便隨 之上升’因而造成一些不想要的内連接線壓降效應，並^ 起巨量之電磁輻射。 然而，在使用單一矽晶片，用以製造完成積體電路 統已更趨完善之時，當要製造一些複雜和整合包含不同菸 體電路如類比、數位、混合信號、記憶體和高逮低功率^ 路之系統晶片亦實屬不易。更甚者，當該系統晶片之功能

第6頁 1228295 發明說明（2) 及内連接層數的需求也隨之姆^ =破要求更縮小時’將會使該整合系統晶片之配電、壓 雜訊及晶片輸出、輪入鮮塾數目，成為該晶片系 、、先進步縮小之限制因子。 Λ 举人Ϊ Ϊ本發明目標的方法係將具有多功能之複數個晶片 口:同一封裝内，以形成一完整電路系統滿足製造短 輕薄之產品之要求。因而，造成一些積體電路晶片必 須黏著或堆疊於其他較低層的晶片上面，在該製造過程中 硬數個晶片同時需要被繞線及堆疊，劊使得上層積體電路 =曰片在接觸並壓迫下層積體電路晶片時，容易對下層積體 晶片之金屬導線之訊號傳輸，造成嚴重的影響及損壞。 Α如第1圖’係為習知技術之積體電路晶片之剖面圖。 在苐1圖中，積體電路晶片1Q0，係為包括一石夕基底， 元件層1 0 2係由複數個包括含有複數個主動元件，如金 屬氧化半導體（MOS)電晶體之複晶矽或金屬矽化物層於石夕 基底101之上所形成而。並可將元件層1〇2之主動元件相互 連接，一局部連接層1 〇 3隨之可形成於該元件層丨〇 2上。另 外，一總體内連接層104、金屬層1 〇8及保護層1〇9，亦可 相繼形成於局部内連接層1 〇 3上。

總體内連接層1 0 4，係為可包括複數個用以連接總體 訊號及電源分配之金屬層。而保護層1 〇 9上係為可設置複 數個貫穿孔，用以部分暴露該金屬層1 08，藉以形成電極 銲墊106於該金屬層1〇8。另外，錫鉛凸塊或金凸塊丨〇7 (省略埋入金，屬），尚可被提供於電極銲墊106上，以作

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1228295 五、發明說明（3) 為外部電性連接之用 該矽基底1 0 1係包括源極、汲極及元件層丨0 i主動元件 之通道。局部連接層1 〇 3及總體連接層1 〇 4的每一層，係為 可包括一絕緣體、導電栓塞、連接孔、預先設計之金屬、 金屬石夕化物或複晶石夕之圖案。任一於該連接層中之圖案皆 可藉由該栓塞、連接孔且/或連線，電性連接至同層或其 他層之圖案。 如第2圖’係為一堆疊之半導體晶片之剖面示意圖。 根據第2圖中，該堆疊之半導體晶片2〇〇，係包括一基底 2 0 2、一下層矽晶片21 2、一上層矽晶片2 1 4、複數個繞線 2 1 6及黏著層2 1 8。下層矽晶片2 1 2，係藉由黏著層2 1 8附著 在基底2 0 2上，而上層矽晶片2 1 4則藉由另一黏著層2 1 8堆 疊於下層矽晶片2 1 2上。根據此結構，該繞線2 1 6的打線步 驟是非常複雜’對於訊號傳輸效果，容易引起不利影響或 造成上層矽晶片2 1 4和下層矽晶片2 1 2間之短路。 如第3圖，係為一BGA型晶片之剖面示意圖。BGA型晶片 300包括有一接合平面3〇7，及垂直貫穿載具印刷電路板 (PCB)301之訊號引線3〇3、供電引線304及接地引線305。 該接合平面307，係為可覆蓋載具pCB 301之上表面，但並 不覆蓋每一電性連接端3〇6之突出端。該晶片340，係為可 藉由黏著層4 0 1附著在該接合平面3 〇 7上，並使每一接合繞 線4 0 2可連接相對之連接端3 〇 6和晶片3 4 0之對應銲墊。 内嵌接地面405，係為可連接至該接地引線305。而該 解搞合電容347，亦可内嵌入載具pcb 301中，並且電性連

第8頁 1228295 玉、發明說明（4) 换至該接地引線305及供電引線304。依據此結構配置，雖 町避免來自於黏著一些1C元件載具PCB 301所產生之電磁 輻射。但是對該IC本體及IC封裝間之電磁輻射依舊會存 在，並且在晶片使用時會發生信號雜訊。 【發明内容】 本發明之目標，係為提供一種積體電路元件，能有效 抑止積體電路封裝和印刷積體電路板迴路電流所引起的電 磁干擾（EMI)，並可防止由於高速切換該積體電路元件 内部供電電路所引發之雜訊電流。 上〜本發明另外一個目標，係為提供一種積體電路元件， ^ το件可輕易組裝且容#以―完整或部分晶方式大量生 藉以形成-微型且高度整合效之實用性積體電路元

本發明具有另 j屬繞線接合方法，並可同時藉由研 ：習用 小之電子裝置產品上。 災-應用於現代輕、薄、 本發明另具有一目標 之方法，該方法係為可連接兮：^ 造積體電略六 於基底之接合棒，以=蔽圖，、拾塞及 於基庙夕桩人擔 节艰辱蔽圖案、 土底之接曰榫，以形成一電磁 〜 電路开‘杜备你总α _ &所 更月匕保言蔓言袭

件免於受到該積體電路本界 1所產a

五、發明說明（5) 根據上述，本發 一連接層、一屏蔽；、達成之目標係包括含有一基底、 件。於該基底上孫二及一複數個接合榫之積體電路元 底之接合榫。另位二成複數個主動元件，和貫穿該基 金屬導線，藉以提 =土底上之内連接層，係具有複數個 連接。而位於該連❹複數個栓塞^電性相互 磁屏蔽。該電磁屏^ 之屏蔽層，係為可具有圖案之電 相連接，用以形I二/、、栓塞、及接合榫係為可電性互 在本發明之較佳呈雜—疋件之電磁遮敝所。 可形成於屏蔽層内，=从Κ施例中，複數個電極銲墊係為 層内尚可包含至少一為外部電性連接端。其中該屏蔽 件層另：合或二二^ 或單= 心體;;實:例：，係、以含有“能 基底上，以形成一扭Ϊ電路兀件互相附著或堆疊於同一 記憶體模組。而該統（SIP)模組或—輕巧之高密度 磁干擾屏蔽效果。 1 p模組，因而具有更好之電 如解耦合電容和電咸w j屏蔽層係為可包含有被動元件 作時，所產生之雜I =號猎以抑止由於該模組高速切換操 根據本發明之 —y 之一方法。其中，传规點，係為提供製造積體電路元件 面，並隨後沉積可形成一複數個深壕溝於基底上表 材料於該深壕溝内、、，1 M於該深壕溝内，而後再填充導電 本發明之接合榫。错以形成接合栓塞，可用以預備形成 選 磨 積 表 或 模 1228295 五、發明說明（6) 該接合栓塞係為可利用電漿蝕刻、溼蝕刻、雷射穿孔 或上述組合之方法於該基底上表面挖掘深壕溝，隨後並沉 積絕緣膜如二氧化矽、氮化矽、其他絕緣膜或上述物質之 組合或可藉由其他類別技術形成一絕緣膜於該内嵌壕溝之 内側壁。隨後，該含有絕緣膜之内嵌壕溝，再以導電性材 料如鈦、氮化鈦、鋁、銅、汞、鎢、汞合金、銀膠、錫 船、導電高分子、其他導電性物質或上述物質之組合物填 充於該壕溝内。 、另外，藉由習知之半導體製程步驟，尚可於基底上形 成主動元件，並隨後形成連接層於該主動元件上。其中索 主動元件，可藉由複數個金屬導線、金屬矽化物且/或複 晶矽，以提供電性連接。另外，一包括夾於電磁屏蔽圖赛 中介電薄膜層之屏蔽層，亦可形成於該連接層上，藉以靠 造被動元件如電容器或電感器。醏 仅屬爲姑 ^ ^ ^ ^ ^ ^ I通後，一保濩層隨之可开 成於該屏敝層上。 Λ知Λ背面研磨或一些研磨技術如化學機械研磨、高 j或渔㈣等步驟，可自該基底下表面直1 體電路元件之電極連接端。以路=:榫’作為^ 面形成具有電極銲塾之接孔或凸卜出電路元件: 堆疊其他積體電路元件在一起，_、 /口榫’用以黏， 組或封裝系統模組。 错以形成一輕巧記憶|

數種封裝連接技術及材料，例 的等方向性導電性黏膠層、1他抑σ用於接合榫凸塊接合 一他白知之表面黏著技術、底

1228295 發明說明（7) 層凸塊金屬化（ϋΜΒ)、異方 凸塊、打線、球栅陣列、覆曰曰乂二電/ (ACF)、金或錫錯 於接合榫或積體電路元件之電極1曰或執其鬥他金屬化法皆可用 形成—輕巧記憶體模組或封裝系/之電性連接，用以 、在其他較佳實施例中，本y明、、且。 成接合榫之方法。首先，可於%莫糸「為可提供數種不同形 對於並可連接至前端接合栓塞面形成複數個相 面壕溝，如此便可形成背面接=電性材料填充該該背 係可電性連接至正面接合 口 ^。而該背面接合栓塞 相反地，亦可單獨自該基背面形吉成Λ通之接合榫。 作為外部電極連## 直接形成接合榫，以 合栓塞相接連連：二用卜部由與前述…接 封裝的任何重量或體積… 二=如此並不會增加 面接合榫係由基底下表面貫；；與否’該背 電性連接而該接合榫係可連結至基底上任- %牧尽’如積體電路 屬矽化合物、接孔栓塞、或金屬層，作形成之複晶矽、金 電路之势造係方為去提L具有高速操作頻率的輕巧電子積體 電子基底上如矽基：：電子積體電路，係、為可形成於微 底上。本發明係ί可絕緣體（SQI)基底、或坤化錄基 對準方式，以最難中的精確 1228295

些被動元件於該積體電路元件 之積體電路晶片以形成封裝系 下洋述皆為例證，可提供本發 之所有製程，並且能整合一 内’用以整合多種不同功能 統模組或輕巧記憶體模組。 上述之所有一般性敘述及以 明有關解釋。 【實施方式】 以下將詳細說《明本發明之較佳實施例 ，配合圖式說明…月書中之各圖號將與匕= 號指示相同或部分類似。 Λ中 Η 根據本發明，一積體電路元件係為可包括一基一 内連接層、-屏蔽層及複數個製作於該基底内之^人 該接合榫’係為可貫穿該基底並可向基底之兩表面。 在f發明中，該接合榫係為可選擇自基底正面或背面之單 面壕溝，或可自基底兩表面所形成相對應之壕溝所形成， 隨後可形成一絕緣膜於該壕溝内，並且以導電材料填充滿 該壕溝。

在下述討論之實施例中，將揭示兩種利用形式。第一例， 係為闡示一具有垂直電性連接線，可使用異方性導電膜 (ACF)以連接該接合榫及電極銲墊，以形成堆疊之記憶體 模組。更甚者，於該積體電路元件之接合榫或電極銲墊 上’底部凸塊金屬化（U B Μ )、錫錯凸塊且/或其他金屬化法

1228295 五、發明說明（9) ί:統ΪΪ用。第二例，係為闡示另-相似於第-例之封 防止"if务\種±模組配置結構皆包括内嵌電磁屏蔽，可用以 輻射Γ 輕巧之電子裝置於高頻切換時，所產生之電磁 根據至第4D圖’係為闡示—接合栓塞之製造方法。 4 04。在太於基底4〇〇之上表面402，以形成複數個壕溝 半導#其^明之一實施例中，該壕溝404係為可形成於矽 用於本ίί或其他含藍寶石層之矽半導體基底上，亦可使 基底上導覆蓋絕緣層晶片技術之基底或其他塑膠或玻璃 或附Π4=闡示’該隔離壕溝4〇4係包括-氧化膜且/ 隨後以之絕緣膜414，形成於該壕溝4G4内側壁， 材料填充該壕溝404 ’藉以形成接合栓細， ”欽:氮屬之=屬實=性; 匕:在:他rr:!:金該導電材料= 子、其他導電物質：上：：：之：：：錫錯、導電高分 將導電物質填充入壕溝404時，一 形成於基底400之上表面4〇2上。一夕風餘機之至屬層412可 ^MP) ^ t t ,(J ,, ,(J „ ^ ^ ^ 多餘ί:屬層412並完成個別之接合i塞424，二第 则所不。這些内喪於基底上之接合栓塞似，在後 1228295 、發明說明（ίο) 製程步驟完成後，將可作為外部電極銲墊之用。一般說 來，就積體電路元件整個製程而言，接合栓塞的形成是非 常有彈性的。例如，形成該接合栓塞424之步驟可先於或 後於該層間絕緣層（ILD)、金屬層、連接層、栓塞層、複 晶矽層、或積體電路元件之主動元件之形成步驟。 如第5圖，係為闡示本發明實施例之部分示意圖。該 積體電路元件500，係為可在一矽基底5〇1上，製作形成内 欲於該基底之接合栓塞524，且包含有位於該基底5〇1上表 面之兀件層502。肖源極、汲極及主動元件之通道皆設置 位於基底501内’並隨後可於該基底上形成間極氧化層及 主動兀件閘極。另夕卜’包括一複晶矽、金屬矽化物層和位 於介電層内之局部連接層503，可隨之形成於該元件層5〇2 上，藉以連接該元件層502之主動元件。 心ΓΙ，一包括有金屬層、栓塞和金屬層間之介電層之 J體内連接層504，係為可形成位於該局部内連接層上。 於總體内連接層504上之另一金屬層’係為可選擇 作為该積體電路元件的外部電性電極鲜塾5〇8，並可選擇 一保護層509披覆於其上用以保護該金屬層。其中， ^電，銲塾508通常係可包括埋置金屬之多層金屬層所形 ' 可ί合其他金屬化層如底層凸塊金屬化層（UBM)或 ’ 、°凸塊等，而該金屬化層一般皆位於該電極銲墊5〇8之 上 ° 一立第6 A圖及第6 B圖，係為闡示本發明之一較佳實施例之 丁圖。在该貫施例中，如第6A圖及第B圖，所述具有電

1228295 五、發明說明（π) 磁屏蔽圖案522之屏避層520，係為可配置 件之上。另外，該電磁屏蔽圖案522，；;亥積體電路元 連接層5 04和局部内連接層503之導電爽，猎由總體内 接合栓塞5 2 4。 土 電性連接至該 在第6B圖中，該電磁屏蔽圖案522 叮 -層之導電層，及包括一夾於其中之介電=具有J少 圖，該導電層更可選擇形成可作為被動元件如 J器。這些被動元件可利用來抑止因高速 ：：：】 料二：引起之電磁輕射，例如在高速切 牯，容易產生的電磁干擾。 T L派 上述該電磁屏蔽層，係為可藉由總體和局部内連接声 504和50 3上之不同導電栓塞，分別電性連接至不同的接二 栓基52^。該屏蔽層52〇尚可包括披覆於電磁屏蔽圖案“/ 亡之保護材料526，用以保護該晶圓免於受刮損或外部損 壞。 " 接下來’該基底501係為可選擇使用習知之背面研磨 且/或其他研磨如化學機械研磨、高選擇性電漿蝕刻或溼 钱刻’以使該基底之厚度變薄。本發明之一較佳實施例， 士下所述係為可藉由研磨該基底5 〇 ；[，以使該接合栓塞$ 2 4 暴露出來’成為該積體電路元件外部電極連接端之用的接 合榫。 如第7圖，係為闡示本發明另一較佳實施例，解釋另 一接合榫之形成方法。該實施例係為可提供另一較佳實施 方法’用以形成該接合榫，且特別適用於要將該基底5〇1

1228295 五、發明說明（12) 磨薄小於1 50微米時，尚可把該整體晶圓厚度變化之情形 考慮在内。 如弟7圖中’該背面壕溝7 6 1係為可形成於該基底5 〇 1 之下表面7 0 1上，並可選擇與先行形成於該基底5 〇 1上表面 之内欲接合检塞5 2 4相對連接’以便該背面壤溝7 6 1可完全 貫穿該基底5 0 1，且能與該接合栓塞5 2 4相互連接。值得注 意的是，在本實施例中，該基底5〇1之磨薄程序可於背面 壕溝761形成前或背面接合栓塞766形成之後實施。 於該基底501上表面之正面壕溝，係為可形成該正面 接合栓塞524，而該背面壕溝761係為可藉由化學蝕刻、電 漿蝕刻或雷射穿孔，形成於該下表面7 〇 i之上。接著可選 ，形成一絕緣膜於該背面壕溝761所暴露的内側壁上，= 氧化石夕、氮化石夕或高分子聚酉旨樹脂等材料。而該 :之背面壕義，再以導電材料如鈦、氮化鈦、錫有象 ，、汞、汞合金、㉟、銀膠、導電高分子、其他導 或上述材料之組合以填充之，$ 』 ；、 精以形成遠接合栓塞766 〇 ,亥基底5〇1之下表面701係為可藉由㈣方式 案，以形成該接合榫墊763及接合榫。卢2 一奋囷 :=早之接合榫可僅由該接合栓塞m及絕緣膜所 成，而不另需額外之接合榫塾。 如第8圖，係為闡示本發明 釋形成該接合榫之另一方法。兮/ /鉍例，以解 薄技術且/或高選擇比之钱°程面栓基:底：：直接磨 …進行研薄’該步驟係為可利用部 1228295 五、發明說明（13) 行製造流程，用以暴露該正面栓塞以作為接合摔似 本發明之另一實施例中，該接合榫可完全自下^面貫 底至上表面的背面栓塞形成而成。 牙基 如上所述，本發明之接合榫可由不同方 第9A圖至第9C圖，即特別闡示本發明之三種接‘榫如何以 T时式所形成貫施例之示意圖。第9A圖及第⑽圖之二每 細例分別根據上述之第7圖和第8圖所解釋。 只 如第9C圖所示，無論基底5〇1磨薄 ^榫9川系由自基底501下表面7〇1貫穿至上表面之面接 :面％溝981所形成’並包括披覆一絕緣膜982於其内侧 ς。该接合榫983可連接至一電性連接層984，該電性連接 $之材料係為積體電路元件製程中之複晶矽、金屬矽化 物、接合栓塞或金屬層。 雜柄Ο圖係為閣示本發明之一較佳實施例，在該較佳實 粒前堆二兩Ϊ具有相同積體電路元件之晶圓可於切割成晶 “堆卜或相反地，可先切割再行堆叠。如第1〇圖所 为；—:^匕體晶片19 0藉由使用異方向性導電膜18 〇或其他 元=11錫，凸塊堆疊於載具板17 0上。堆疊之積體電路 Λ換、:可藉由異方向性導電膜180、其他黏著層或錫鉛 ▲發，接合榫824及電極銲墊508相互接合，其中該接合 ，極銲墊更可加入另一新配線層於其上。 例Φ第11 ΐ係為闡示本發明之另一較佳實施例。在本實施 工i处，堆疊之積體電路元件，如封裝系統元件，包括不同 月匕之積體元件。如第11圖所示，一微處理晶片21 0、一

1228295 五、發明說明（14) 類比晶片220，及一記憶體晶片190，係藉由異方性導電膜 180、其他黏著層或錫鉛凸塊堆疊於載具板丨7〇上。該封裝 系統元件，亦可藉由外加之異方向性導電膜丨8 〇、其他勒 著層或錫船凸塊，將接合榫824及電極銲墊508相互接合， 其中該接合榫及電極銲墊更可加入另一新配線層於其上。 另外，一保護材料230尚可填充於相鄰晶片之間，如微處 理晶片2 1 0和類比晶片22〇之中，辅以固定該附著的積體電 路晶片於載具板170上。 如第1 2圖，係為闡示本發明之另一較佳實施例。在該 較佳實施例中，複數個記憶體晶片19〇被整合並堆疊於載 f板170之兩侧，藉以形成輕巧高密度之記憶體模組。該 輕巧記憶'體模、组元件係為可以外加之異方向料電膜 180、其他黏著層或錫鉛凸塊，將記憶體晶片19〇之接八 824及電極録墊508相互接人 ^ , 妾e榫 _ , 接合’其中該接合榫及電極锃埶审 可加入另一新配線層於其上。 电從鮮墊更 如上所述之貫施例，該積體 纟士 比 磁屏蔽圖案之屏蔽層，以抑、 士、、口構白匕括含有電 之電磁干擾（則。抑止從70件本身或外界環境引發 任何熟習此技藝者，户 在不脫離本創作發明夕拙》、| 圍内，可作各種結構之更動 钐月之精珅或範 神及以下申請專利範圍所作冬到作發明之精 本創作發明之範圍。 巾之貝轭例均屬 1228295

圖式簡單說明 【圖示簡單說明】 有關本發明之特色、觀點及其優點將於下述説明、專 利申請範圍、及圖示中詳加說明以利了解· 第1圖：係為積體電路晶片相關技術之剖面示意圖； 第2圖：係為堆疊半導體晶片之剖面示意圖； 第3圖：係為B G A型晶片剖面示意圖； β 第4A圖至第4D圖：係為闡示該接合栓塞之製造方法·， 第5圖··係為闡示本發明之實施例部分示意圖；’ ’ 第6 A圖至第6B圖：係為闡示本發明較佳實施例之示土 第7圖：係為闡示本發明另一較佳實施例、； /、忍圖；

第8圖：係為闡示本發明另一較佳實施例； 第9A圖、第9B圖及第9C圖：係為特別闡示本發明之=^ 施例示意圖以揭示該接合榫之不同之建構方式·個貫 第1 0圖：係為闡示本發明一較佳實施例； 第11圖··係為闡示本發明另一較佳實施例；及 第1 2圖：係為闡示本發明另一較佳實施例。 【符號說明】 積體電路元件：100，200，300，500

基底：101， 400，501 元件層：1 0 2，5 0 2 連接層：103，104，503，504 金屬層：412，522 保護層：109，509，526，230

第20頁 1228295 圖式簡單說明 金屬銲墊·· 108，106，306，508，763 凸塊：1 0 7 繞線：2 1 6，4 0 2 黏著層：218，401 引線：300 ， 304 ， 305 晶粒：212，213，340，190，22，210 平面：307 接地平面：4 0 5 電容：347 表面：402，701 壕溝：404，761，981 絕緣膜：41 4，9 8 2 栓塞：424，524，766 電磁屏蔽層：5 2 0 介電層：532 接合榫：733，824，983 導電膜：180 載具板：170，301，202

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Claims (1)

1228295 六、申請專利範圍 一積體電路元件，其主要構造包括有·· 一基底，包括有一複數個主動元件； 一内連接層，係位於該主動元件之上，且該内連接層 包括有複數金個屬線路，可藉由複數個栓塞以提供 主動元件間之電性連接； 一屏蔽層’係位於該内連接層之上，且該屏蔽層尚可 包括有電磁屏蔽圖案；及 一稷数個接合榫，係為貫穿該基底；

其中，該電磁屏蔽圖案、栓塞及接合榫係為可電性^ =連接，藉以形成積體電路元件之電磁屏蔽所。 2.::請專利範圍第！項所述之積體電 體電路元件尚可包括有： ^ 作ί 固電極鲜塾’係為可建構於該屏蔽層内’可 作為外部電極連接端之用。 項…積體電路元件，其中該屏 4.如申請=以項—：;皮動元件於屏蔽層上。 體電路元件尚可包括員右所_返之積體電路元件，纟中該積 蔽層之上、γ w f保濩層，且該保護層係位於X 5 保護該積體電路元件。

提供一基底； 方法，其主要製造方法包括有 形成一複數個主動元件 形成一複數個接合榫， 底’及包括有： 於基底第一表面上； 其中該接合榫係為可貫穿該基

第22頁 1228295 六、申請專利範圍 形成複數個壕溝於該基底第二表面； 形成絕緣膜於壕溝側壁；及 充Λ電材料於壕溝内，藉以形成該接合榫； Λ板^土 &係為可自該基底之第二表面開始研薄該 形成-内連接層於該主動元件上， 連 可包括有複數個全属綠政，π並+ ^ 運接層尚 β 食屬線路 了糟由複數個栓塞以提供 主動兀件間之電性連接；及 形成屏蔽層於内連接層上，其中該屏蔽層尚可包括有 電磁屏蔽圖案； " “電磁屏敝圖案、栓塞及接合榫係為可電性相 β λΐί，，藉以形成積體電路元件之電磁屏蔽所。 ' 明專利範圍第5項所述之製造方法，其中該製造方 法尚可包括有： * ^成複數個電極銲墊於屏蔽層Μ，以作為外部性連接 用0 7.ΐΓΐ 2範圍第之5項所述之製造方法，其中該廣蔽 8 括形成至少一個被動元件於屏蔽層上。 法尚可勺^範圍第5項所述之製造方法，其中該製造方 電路元=。形成一保護層於屏蔽層上，藉以保護該積體 基2 U =第之5項所述之製造德方法，其中該廣薄 10.如申产直驟係為可先於形成該接合榫步驟之前。 月 利範圍之5項所述之製造方法，其中該製造

第23頁 1228295 六、申請專利範圍 該接合榫墊係為對應於該基底 方法尚可包括有·· 11. 形成複數個接合榫塾 第二表面上之接合榫 一積體電路之製造方法，其主要製造方法包括有·· 提供一基底·， 形成複數個主動元件於基底第一表面上； 形成複數個接合榫，其中該接合榫係為可貫穿該基 底，及包括有： 形成複數個第一壕溝於該基底第一表面； 1成複數第二壕溝於該基底第二表面，其中該第二 壕溝與第一壕溝互相接合； 形成絕緣膜於壕溝側壁；及 广H 材料於壕溝，藉以形成該接合榫； 磨薄該基底，係、為可ό ^ 其& · ，、為了自该基底之弟二表面開始研薄該 丞极， 形成一内連接層於該主勳 可包括有複數個金屬線件ΐ ’其中該内連接層尚 主動元件間之電性連接；及冑賴個栓基以&供 形成一屏蔽層於内連接； ^, 有電磁屏蔽圖案； 曰，/、中该屏蔽層尚可包括 其中，該電礤屏蔽圖案、栓 人 互連接’藉以形成積體電路；件之；：：：可電性相 12.如申請專利範圍第n項所述之 磁屏蔽所。 緣膜於壕溝側璧，和填充@ π衣&万法’其中形成絕 1228295 六、申請專利範圍 之步驟皆為分開獨立之步驟。 1 3.如申請專利範圍第11項所述之製造方法，其中該製造 方法可包括有： 形成複數個電極銲墊於屏蔽層内，以作為外部電性連 接端之用。 1 4.如申請專利範圍第11項所述之製造方法，其中該屏蔽 層可包括形成至少一個被動元件於屏蔽層上。 1 5.如申請專利範圍第11項所述之製造方法，其中該製造 方法尚可包括有形成一保護層於屏蔽層之上，以保護 該積體電路元件。 1 6.如申請專利範圍第11項所述之製造方法，其中該基底 磨薄之步驟，係為先於形成該第二壕溝步驟之前。

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