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TW584916B - Method of manufacturing semiconductor device having multilevel wiring - Google Patents

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TW584916B
TW584916B TW092103537A TW92103537A TW584916B TW 584916 B TW584916 B TW 584916B TW 092103537 A TW092103537 A TW 092103537A TW 92103537 A TW92103537 A TW 92103537A TW 584916 B TW584916 B TW 584916B
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TW
Taiwan
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layer
insulating layer
manufacturing
dielectric constant
semiconductor device
Prior art date
Application number
TW092103537A
Other languages
English (en)
Other versions
TW200400560A (en
Inventor
Yukio Takigawa
Shun-Ichi Fukuyama
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW200400560A publication Critical patent/TW200400560A/zh
Application granted granted Critical
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584916 玖、發明說明 (發明說明應欽明：發明所厲之技術領域、先前技術、内容、實施方式及圖式簡單說明） 【項h明所屬之^技^術^域^】 相關申請案之交互參照 本發明係基於曰本專利申請案第2002-338294號，申 5請日2002年11月21日，以及第2002-187802號，申請曰 2002年6月27日，二案全部内容以引用方式併入此處。 發明領域 本發明係有關一種半導體元件製造方法，特別係有關 一種製造帶有多層佈線層之半導體元件之方法。 10 【先前技術】 發明背景 大型積體電路之積體程度及操作速度之改良日增。隨 著積體程度的改良，半導體元件如組成半導體元件之電晶 體尺寸逐漸變小，且較小型半導體元件之操作速度改良。 15 隨著半導體元件之微圖案化及積體程度的改良，大型 積體電路之佈線變細也變多層。信號铃佈線之傳輸速度大 半係由佈線電阻及佈線寄生電容決定。 佈線電阻的降低可經由將佈線之主要元件由鋁（A1)轉 成具有較低電阻率之銅（Cu)而予實現。讓俺，線材料的電阻 20比銅電阻更低實際上有困難。當銅用作為佈線材料時，變 成需要防止佈線之銅擴散入層間絕緣膜。主要使用氮化石夕 、碳化矽或氧碳化矽作為銅擴散防止層。銅擴散防止層通 常有高撥水性。 若佈線間距因半導體元件的高度積體化而縮短，設佈 6 玖、發明說明 線厚度相等，則佈線間的寄生電容增高。若寄生電容藉由 減薄佈線厚度而降低，則佈線電阻增高。為了降低佈線電 容，最有效辦法係使用具有低介電常數之材料，所謂的低 k材料。 广 5 本說明書中，介電常數值將以比介電常數表示。 有關經由使用具有介電常數比氧化矽之介電常數更低 的材料來形成層間絕緣膜，俾實現半導體元件之高速操作 之方法已有多項報告。因佈線電容對較低階微圖案化佈線 層而言變成特別嚴重，故曾經研究經由使用低介電常數材 10 料來形成層間絕緣膜。 若低介電常數絕緣材料層係於液相形成於有疏水面之 銅擴散防止層上’則勒著性可能降低。若低介電常數絕緣 材料層特別藉塗覆方法形成於銅擴散防止層上則黏著性 可能降低。於多層佈線結構，於低介電常數絕緣層與疏水 15底層間之介面可能發生剝離。隨著佈線層數的增加，低介 電常數絕緣層的剝離也變顯著。 L· 發明概要 本發明之目的係提供一種製造可抑制低介電常數絕緣 20層由疏水底層剝離之半導體元件之方法。 本發明之另-目的係提供一種製造高性能、高可靠度 及南度積體之半導體元件。 法 根據本發明之一方面，提供一 包含下列步驟：（X)形成一第 種製造半導體元件之方 一疏水絕緣層於一半導 584916 玖、發明說明 體基板上方；（γ)親水化該第一疏水絕緣層表面；以及（z) 形成一第一介電常數絕緣層於該具有一親水化表面之第一 疏水絕緣層上，該低介電常數絕緣層具有比氧化矽之比介 電常數更低的比介電常數。使用此種方法可改良多層佈線 5 結構之黏著性，且可抑制剝離。 圖式簡單說明 第1A至1L圖為半導體基板之剖面圖，顯示根據本發 明之一具體實施例之半導體元件製法。 第2A至2C圖為略圖顯示該具體實施例之效果。 10 【資施方式】 較佳實施例之詳細說明 將參照附圖說明本發明之具體實施例。 如第1A圖所示，一元件隔離溝渠形成於矽基板10之表 層’如氧化矽等絕緣材料填補於此溝渠而形成淺溝渠隔離 15 (STI)ll。若有所需於STI形成前或後，植入離子而於矽基 板10之表層形成所需井。多個主動區界定為由STI u所包 圍。 於石夕基板10之各個主動區表面上，形成絕緣閘極，該 絕緣閘極係由閘絕緣膜14、複晶矽閘極15及金屬矽化物電 20 極16層合製成。側壁間隔體17係形成於絕緣閘極之二側壁 上。絕緣閘極結構集合以G表示。於側壁間隔體17形成前 及形成後，植入所需離子而形成帶有延伸部之源/汲區。 CMOS電晶體結構可經由形成11通道及p通道電晶體製成。 於半導體元件如MOS電晶體形成後，磷碎酸鹽玻璃 8 玖、發明說明 (PSG)層18於600°C基板溫度（舉例）藉化學氣相沉積（CVD) 而沉積至約1.5微米厚度。沉積後PSG層18之表面不規則， 该表面係隨形於包括閘極等下方結構表面。？8〇層18表面 藉化學機械拋光（CMP)而平面化。於平面化表面上，形成 5碳化石夕薄膜19作為被動薄膜。例如經由使用得自諾福樂司 (Novellus)系統公司之ESL3(註冊商標）材料藉電漿CVD形 成薄膜至約500奈米厚度。碳化石夕層ip也具有防止形成於 石反化矽層19之銅佈線之銅向下擴散的銅擴散防止功能。 於碳化矽層19上，形成光阻圖案PR1。光阻圖案pR1 10有個開口，该開口係用以於半導體元件之電極衍生區形成 一個接觸孔。經由使用光阻圖案PR1作為蝕刻罩，碳化矽 層19及PSG層18經蝕刻而形成接觸孔。 如第1B圖所不，氮化鈦、鈕等阻隔金屬層藉濺鍍法沉 積而覆蓋接觸孔内表面，隨後藉CVD形成鎢（w)層。沉積 15於碳化矽薄膜19上之非必要的金屬層係藉CMP去除。藉此 方式形成傳導性（接觸）插塞P，接觸插塞係嵌入接觸孔内 ，且表面係與碳化矽薄膜19表面齊平。 如第1C圖所不，表面處理之進行方式係將鹼性氟化銨 (NH4F)5%水溶液LQ1之液滴配送於絕緣薄膜表面上，該絕 2〇緣溥膜係由層1 8及碳化石夕層19組成，且後置嫣傳導性 插塞P，溶液於絕緣薄膜表面於室溫維持接觸約2分鐘。表 面處理後，半導體基板表面以純水洗滌及以離心機脫水。 使用此種表面處理，碳化矽層19表面變成親水性。 如第1D圖所示，於碳化矽薄膜19表面上，低介電常數 584916 玖、發明說明 層LK1(所謂之低k材料）塗覆至約150奈米厚度。例如低介 電常數絕緣層LK1係經由使用得自陶氏化學公司之材料 SiLK-J150(註冊商標）塗覆。於塗覆低介電常數薄膜LK1後 ，經烤乾而蒸發去除溶劑，且藉加熱處理而進行硬化處理 5 。於低介電常數絕緣膜LK1表面上，例如藉CVD方法沉積 氧化矽（SiO)等之蓋層20至約100奈米厚度。 於蓋層20表面上，形成光阻圖案PR2。光阻圖案pR2 具有開口，該開口係對應第一佈線層之佈線圖案。經由使 用光阻圖案PR2作為姓刻罩，蓋層20及低介電常數絕緣膜 10 LK 1經|虫刻而形成佈線溝渠。隨後去除光阻圖案。 如第1E圖所示，於暴露傳導性插塞p頂部之佈線溝渠 内表面上、以及於基板表面上，氮化组等阻隔金屬層BM 藉濺鍍形成至約30奈米厚度，以及銅種子金屬層sM藉賤 鍍形成至約30奈米厚度。 15 如第1F圖所示，於種子金屬層SM表面上，藉鍍覆形 成銅佈線層PM。隨後進行CMP而去除蓋層20表面上之不 必要的金屬層。 如第1G圖所示，於嵌置有第一佈線圖案wi之蓋層2〇 表面上，以類似前述方式，以電漿CVD形成銅擴散防止層 20 21。例如銅擴散防止層21係由厚50奈米之碳化矽層製成。 於銅擴散防止層21形成後，進行表面處.理，該表面處理之 進行方式係將鹼性氟化銨5%水溶液LQ2之液滴配送於銅擴 散防止層21表面上，溶液於銅擴散防止層表面於室溫維持 接觸約2分鐘。表面處理後，半導體基板表面以純水洗滌 10 584916 玖、發明說明 及以離心機脫水。使用此種表面處理，碳化矽層21表面變 %與水性—。 如第1H圖所示，於接受表面處理之碳化矽層21表面上 ’塗覆低介電常數絕緣層LK2至約400奈米厚度。例如低 5介電常數絕緣層LK2係經由使用得自陶氏化學公司之材料 SiLK-J350(註冊商標）塗覆。於塗覆低介電常數絕緣層LK2 後，經烤乾而蒸發去除溶劑，且藉加熱處理而進行硬化處 理。於低介電常數絕緣膜LK2表面上，氧化矽等之蓋層23 沉積至約100奈米厚度及氮化矽（SiN)製成之硬罩層24係藉 10 CVD方法形成例如至約50奈米厚度。 如第II圖所示，雙道金屬鑲嵌佈線圖案29嵌置於硬罩 層24、蓋層23、低介電常數絕緣膜LK2及銅擴散防止層21 。例如經由使用光阻圖案形成一個界定佈線溝渠的開口於 硬罩24,以及隨後經由使用光阻圖案形成一個到達銅擴散 15防止層21之通孔。經由使用該硬罩層24作為蝕刻罩，經由 蝕刻蓋層23及低介電常數絕緣膜LK2，而形成佈線溝渠。 然後暴露於通孔底部之銅擴散防止層21經蝕刻而完成雙道 金屬鑲嵌佈線溝渠。 其次，類似參照第1F圖所述方法，將阻隔金屬層、種 20 子金屬層及鍍覆層層合，以及藉CMP去除硬罩層24上不必 要的金屬層部分，俾完成第二佈線圖案29。硬罩層24可藉 CMP去除。 如第1J圖所示，於嵌置有第二佈線層29之第二層間絕 緣層LK2表面上方，藉電漿CVD形成厚例如50奈米之銅擴 11 584916 玖、發明說明 散防止層31。表面處理之進行方式，係經由配送鹼性氟化 銨5%水溶液LQ2之液滴於碳化矽層31表面上，以及溶液於 至/瓜維持接觸碳化石夕層3 1表面經歷約2分鐘時間。疏水碳 化矽層31表面變成親水性。 5 如第1 K圖所示，於接受表面處理之碳化矽層3 1上，材 料SiLK-J350(註冊商標）製成之低介電常數絕緣層ίΚ3藉類 似刖述方法，被塗覆至約450奈米厚度。於低介電常數層 [K3表面上，形成厚約1〇〇奈米之氧化矽蓋層33、以及厚 約50奈米之氮化矽硬罩層34。第三佈線圖案係藉類似前述 1〇方法，經由硬罩層34、蓋層33、低介電常數絕緣層lK3及 銅擴散防止層3 1製成。 重複類似處理而形成例如具有五層佈線層之佈線結構。 第1L圖顯示五層佈線層之結構範例。第三佈線圖案39 係嵌入第三層間絕緣膜。於此種結構表面上，堆疊銅擴散 15防止層41、低介電常數絕緣層LK4、蓋層43及硬罩層44 ; 以及第四佈線圖案49嵌置於此結構。於此種包括第四佈線 圖案之結構表面上，堆疊銅擴散防止層51、低介電常數絕 緣層LK5、蓋層53及硬罩層54 ;以及第五佈線圖案59嵌置 於此種結構内部。覆蓋於此種包括第五佈線圖案59之結構 上，形成碳化矽等蓋層60。作為層間絕緣膜之氧化矽臈及 鋁襯墊則形成於其上。 測定具有前述組成之多層佈線結構之第二佈線圖案電 容。使用之佈線圖案樣本為梳狀佈線圖案，該梳狀佈線圖 案具有節距0.24微求、及總長30厘米。電容測量值為約 12 584916 玖、發明說明 180毫微微法拉第/毫米（fF/mm)。M4〇〇t加熱處理3〇分鐘 重複五次後，絲毫也未見薄膜剝離。 對所形成的具有多層佈線結構之半導體元件但未經碳 化矽層表面處理，進行類似之加熱週期試驗。於碳化矽銅 5擴散防止層與其上之SiLK低介電常數絕緣層間之介面出現 剝離。此等結果顯示銅擴散防止層之表面處理效果。 測定碳化矽層之水接觸角如何隨著表面處理而改變β 表面處理前’碳化矽層之水接觸角為48度，而於室溫經由 氟化鍵5%水溶液表面處理2分鐘後，碳化石夕層之水接觸角 10 為33度。 該具體實施例中，使用氟化銨5%水溶液作為親水處 理液。親水處理液非僅囿限於此。替代氟化銨，也可使用 一次磷酸銨30%水溶液作為親水處理液。此種表面處理係 於室溫以類似前述具體實施例之方式進行2分鐘。於4〇〇°C 15加熱處理30分鐘重複進行五次後，絲毫也未見薄膜剝離。 -•足 · 測量碳化矽層之水接觸角變化。表面處理前，碳化矽 層之水接觸角如前文說明為48度。於室溫藉一次磷酸銨 3 0 %水溶液表面處理2分鐘後，碳化石夕層之水接觸角為3 6 度。顯然碳化石夕因表面處理而變成親水性。 20 此等結果原因說明如後。 如第2Α圖所示，碳化矽層21(31、41、51)表面可視為 以SiH為端基。故碳化矽層表面為疏水性。由於欲形成於 碳化矽層21表面上之低介電常數絕緣層之濕潤性差，故黏 著性下降。 13 玖、發明說明 如第2B圖所示’當碳化矽層21表面藉含水之鹼溶液處 理時，SiH基改變成SiOH基。帶有η之碳化矽層表面被0H 替代，因而變成親水性。 如第2C圖所示，當有機低介電常數絕緣層形成於接受 5表面之碳化矽層21上時，0Η基與舍基醚R-〇-C-C=C之C、 矽氧烷鍵Si-O-Si之0、苯基醚hr，之〇、r_h之氫等間進 行氫鍵結或脫水與縮合。因此以良好黏著性形成低介電常 數絕緣層LK及碳化矽層21。 鹼水溶液可為純水與下列之混合物之水溶液：磷酸銨 10 、氟化錄、硫酸錢、丨，4·萘氫醌-2-磺酸錄、硝酸錢、乙酸 銨、鈣硝酸銨、鐵獰檬酸銨等。改變表面之SiH基成為
SiOH基非僅限於使用銨水溶液，也可有效使用含〇H基之 鹼溶液。若碳化矽層表面隨後經洗滌俾完全去除親水處璞 液，則可使用各種鹼溶液。也可使用含有鹼金屬如含鈉之 15 鹼溶液。 形成低介電常數絕緣層之液體材料可含有黏著加速劑 黏著加速劑可為帶有一個未飽和鍵之碎化合物例如 (R〇)3SiCH=CH2、（R〇)3SiCCH、SiCH2CH=CH2 及 Si- 1 CHzCCH經由使用此等材料，可改良黏著性。於塗覆黏 20著加速劑於底層後，可形成低介電常數絕緣層。 本具體實施例中，雖然使用碳化矽層作為鋼擴散防止 層，但氮化矽層或氧碳化矽層也可用作為銅擴散防止層， 而π有期望之改良黏著性。測定接受表面處理之氧碳化矽 層之水接觸角變化。表面處理前，氧碳化石夕層之水接觸角 14 584916 玖、發明說明 為％度。於室溫藉氟化銨5%水溶液進行表面處理2分鐘後 之水接觸角為65度。藉一次磷酸銨30%水溶液於室溫處理 2分鐘進行表面處理後，水接觸角為8〇度。顯然銅擴散防 止層藉表面處理變成親水性。 5 親水化處理可改良於低介電常數絕緣材料之清漆所含 的L-丁内酯等之濕潤性。因而改良與低介電常數絕緣層之 黏著性。 經由使用帶有OH基之酸性水溶液可進行親水化處理 可使用乙酸、草酸、檸檬酸、草酿酸、丁二酸、反丁稀 1〇二酸、酒石酸、甲酸、乳酸、過氧化氫、臭氧化水及檸檬 酸作為酸性水溶液。親水化係經由直接氧化碳化矽層之 SiH基且將該SiH基改變成為Si〇H基進行。於室溫藉乙酸 3%水溶液接受表面處理2分鐘，碳化矽層之水接觸角為33 15 使用化學溶液時，若有所需，化學溶液可經加熱。加 熱可在短時間内將SiH基改變成為〇H基。溫度設定為3〇至 95 C或更佳設定為35至50°C。若使用氟化錄水溶液，則於 室溫處理5分鐘以及於40°C處理2分鐘之方法對黏著性之改 良效果而言相等。
!〇 薄膜剝離之預防以及黏著性之改良可歸因於帶有SiH 基之疏水表面改變成為親水表面。為了形成親水表面，氧 化物膜形成於疏水表面上。替代前文說明使用溶液作表面 處理，疏水表面可暴露於含氧電漿而於疏水表面上形成氧 化物膜，可獲得類似期望效果。此種情況下，第2B圖所示 15 584916 玖、發明說明 LQ為含氧氧化氣體電漿。 雖然SiLK(註冊商標）有機絕緣層用作為低介電常數絕 緣層’但富萊耳（FLARE)(註冊商標）之有機絕緣層也可使 用而獲得類似之期望效果。也可使用氫矽倍半氧烷、曱基 5矽倍半氧烷等多孔矽氧。帶有無機曱基等之多孔矽氧塗覆 材料製成之絕緣層亦為疏水性。又於此種情況下，預期藉 表面處理可改良黏著性。 藉CVD形成之氧碳化@(Siqp)具有比介電常數例如約 3 ’氧碳化矽之比介電常數係比氧化矽之比介電常數約41 10更低。層間絕緣膜可使用妥羅（TOraL)(參考JP-A-2002· 315900 ,以引用方式併入此處）等藉CVD製成。妥羅係經 由改變諾福樂司系統公司之可羅（c〇rAL)(註冊商標）、應 用材料（AMAT)公司之黑鑽石（註冊商標）及諾福樂司系統公 司之可羅（註冊商標）之製造條件，於下述條件下製造，作 15為來源氣體之四甲基環四矽氧烷（TOMCOTS)流速設定為 1/5，氧流速設定為1/5或以下，功率設定為1/2等。 於例如具有十層或十層以上之多層佈線結構，使用 SiLK、富萊耳等作為第四層以及以下各層層間絕緣膜材料 ，使用氧碳化矽作為第五至第八層中間高度層間絕緣膜材 20 料。可獲得多層佈線結構之良好特性。 藉CVD沉積之氧碳化矽可能變疏水性，故與（銅擴散 防止層）下層如碳化矽層之黏著性變差。經由親水化下層 表面，以及於该層上形成氧碳化石夕層，碳化石夕層或氧化石夕 層表面之羥基與低介電常數絕緣層之SiH基等反應。 16 584916 玖、發明說明 已經就較佳具體實施例說明本發明。本發明非僅囿限 於前述具體實施例。熟諳技藝人士顯然可做出多項修改、 改良、組合等。 【圖式簡單說明】 5 第1A至1L圖為半導體基板之剖面圖，顯示根據本發 明之一具體實施例之半導體元件製法。 第2A至2C圖為略圖顯示該具體實施例之效果。
【圖式之主要元件代表符號表】 10…矽基板 11…淺溝渠隔離 14…閘絕緣膜 15…複晶石夕閘極 16…金屬矽化物電極 17…側壁間隔體 18…磷矽酸鹽玻璃層 19…碳化石夕薄膜 20、 23、33、43、53···蓋層 21、 31、41、51…碳化石夕 層，銅擴散防止層 24、34、44、54…硬罩層 29…雙道金屬鑲嵌佈線圖案 39 ' 49、59…佈線圖案 G…絕緣閘極 PR…光阻圖案 LQ…水溶液 LK…低介電常數層 BM…阻隔金屬層 SM…種子金屬層 PM…銅佈線層 W…佈線圖案
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Claims (1)

  1. 584916 拾、申請專利範圍 1 · 一種製造半導體元件之方法，包含下列步驟·· (X) 形成一第一疏水絕緣層於一半導體基板上方； (Y) 親水化該第一疏水絕緣層表面；以及 (Z) 形成一第一介電常數絕緣層於該具有一親水化 5 表面之第一疏水絕緣層上，該低介電常數絕緣層具有 比氧化矽之比介電常數更低的比介電常數。 2·如申請專利範圍第1項之製造半導體元件之方法，於該 步驟（X)前，進一步包含下列步驟： (a) 形成第一層間絕緣膜於有多個半導體元件之半 10 導體基板上方；以及 (b) 嵌置第一銅佈線於該第一層間絕緣膜， 其中： 該步驟（X)形成第一疏水絕緣層於嵌置有第一鋼佈 線之第一層間絕緣膜上；以及 邊步驟（Z)形成一第二層間絕緣膜於該第一疏水絕 緣層上。 3·如申請專利範圍第2項之製造半導體元件之方法，於該 步驟（Z)後，進一步包含下列步驟： (c) 嵌置一第二銅佈線於該第二層間絕緣膜； 20 、， (句形成一第二疏水絕緣層於該嵌置有第二鋼佈線 之第二層間絕緣膜上；以及 (幻以含水鹼溶液處理第二疏水絕緣層表面俾親水 化§亥表面。 4·如申請專利範圍第2項之製造半導體元件之方法，其中 18 584916 拾、申請專利範圍 該第一層間絕緣膜包括一低介電常數絕緣層，該低介 電常數絕緣層具有比氧化矽之比介電常數更低的一種 比介電常數；以及該第一及第二層間絕緣膜各自具有 氧化物蓋層於該低介電常數絕緣層上。 5·如申請專利範圍第1項之製造半導體元件之方法，其中 »玄第一疏水絕緣層係由碳化碎、氣化妙、氧碳化碎或 其組合製成。 6·如申請專利範圍第丨項之製造半導體元件之方法，其中 該步驟（Y)係使用含有0H基之鹼性溶液或酸性溶液親水 化該第一疏水絕緣層表面。 7_如申請專利範圍第6項之製造半導體元件之方法，其中 該步驟（Y)係使用含有0H基之驗性溶液處理第一疏水絕 緣層表面；以及該驗性溶液為含有選自磷酸銨、氣化 知、硫酸錄、1，4-秦氣S昆-2-續酸錄、确酸錢、乙酸錢 、鈣硝醆銨、鐵檸檬酸銨組成的組群中之至少一者之 水溶液。 \ 8·如申請專利範圍第6項之製造半導體元件之方法，其中 該步驟（Y)係使用含有0H基之酸性溶液處理第一疏水絕 緣層表面；以及該酸性溶液為乙酸、草酸、彳寧樣酸、 草酿酸、丁二酸、反丁烯二酸、酒石酸、曱酸、乳酸 、過氧化氫、臭氧化水及檸檬酸組成的組群中之至少 一者之水溶液。 9·如申請專利範圍第6項之製造半導體元件之方法，其中 該步驟（Y)係加熱鹼性溶液或酸性溶液。 19 584916 拾、申請專利範圍 10·如申請專利範圍第6項之製造半導體元件之方法，其中 該步驟（Y)係配送驗性溶液或酸性溶液液滴於該第_疏 水絕緣層表面上。 11·如申請專利範圍第丨項之製造半導體元件之方法，其中# 5 步驟(Y)係暴露第一疏水絕緣層於包括氧化氣體之電製。 12. 如申請專利範圍第1項之製造半導體元件之方法，其中 該步驟（X)係藉電漿CVD形成第一疏水絕緣層。 13. 如申請專利範圍第1項之製造半導體元件之方法，其中 該步驟（Z)係塗覆含有黏著加速劑之液相材料。 10 14·如申請專利範圍第1項之製造半導體元件之方法，其中 該步驟（Z)係塗覆黏著加速劑以及塗覆該低介電常數絕 緣層之液相材料。 15.如申請專利範圍第1項之製造半導體元件之方法，其中 該低介電常數絕緣層為多孔矽氧層。 15 16.如申請專利範圍第1項之製造半導體元件之方法，其中 該步驟（Z)係藉CVD形成該低介電常數絕緣層。 17·如申請專利範圍第16項之製造半導體元件之方法，其 中該低介電常數絕緣層為氧碳化矽層。 18.如申請專利範圍第1項之製造半導體元件之方法，其中 3亥低介電常數絕緣層為有機材料層。 19·如申請專利範圍第2項之製造半導體元件之方法，其中 δ亥步驟（b)係藉金屬鑲嵌法而形成該第一銅佈線。 20·如申請專利範圍第3項之製造半導體元件之方法，其中 該步驟（c)係藉金屬鑲嵌法而形成該第二銅佈線。 20
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812167B2 (en) * 2002-06-05 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd Method for improving adhesion between dielectric material layers
US7485570B2 (en) * 2002-10-30 2009-02-03 Fujitsu Limited Silicon oxycarbide, growth method of silicon oxycarbide layer, semiconductor device and manufacture method for semiconductor device
US7151315B2 (en) * 2003-06-11 2006-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of a non-metal barrier copper damascene integration
DE10335163B3 (de) * 2003-07-30 2005-03-03 Micronas Gmbh Gassensor
US7030041B2 (en) * 2004-03-15 2006-04-18 Applied Materials Inc. Adhesion improvement for low k dielectrics
JP4198631B2 (ja) 2004-04-28 2008-12-17 富士通マイクロエレクトロニクス株式会社 絶縁膜形成方法及び半導体装置
US7244682B2 (en) * 2004-05-06 2007-07-17 Micron Technology, Inc. Methods of removing metal-containing materials
US7985677B2 (en) * 2004-11-30 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7696625B2 (en) 2004-11-30 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7517791B2 (en) * 2004-11-30 2009-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7282766B2 (en) * 2005-01-17 2007-10-16 Fujitsu Limited Fin-type semiconductor device with low contact resistance
CN100561317C (zh) * 2005-03-03 2009-11-18 友达光电股份有限公司 液晶面板的基板及形成配向膜的方法
JP4422671B2 (ja) 2005-12-06 2010-02-24 トヨタ自動車株式会社 半導体装置とその製造方法
KR100711912B1 (ko) * 2005-12-28 2007-04-27 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
JP2007201296A (ja) * 2006-01-27 2007-08-09 Tokyo Ohka Kogyo Co Ltd 多層スピンオンガラス膜の形成方法
JP4666308B2 (ja) 2006-02-24 2011-04-06 富士通セミコンダクター株式会社 半導体装置の製造方法
US7947565B2 (en) 2007-02-07 2011-05-24 United Microelectronics Corp. Forming method of porous low-k layer and interconnect process
KR100849725B1 (ko) * 2007-06-28 2008-08-01 주식회사 하이닉스반도체 급속 증기 증착법을 이용한 반도체 소자의 소자분리막형성방법
KR20100102087A (ko) * 2007-07-13 2010-09-20 인터몰레큘러 인코퍼레이티드 로우-ｋ 유전체 재료의 표면 개질
JP4778018B2 (ja) * 2008-04-23 2011-09-21 富士通セミコンダクター株式会社 絶縁膜形成方法
US20110204382A1 (en) * 2008-05-08 2011-08-25 Base Se Layered structures comprising silicon carbide layers, a process for their manufacture and their use
JP5702173B2 (ja) * 2011-01-31 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および多孔質絶縁層の改質方法
US20130061876A1 (en) * 2011-09-14 2013-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device Surface Clean
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
JP6335099B2 (ja) * 2014-11-04 2018-05-30 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
KR20160108944A (ko) * 2015-03-09 2016-09-21 동우 화인켐 주식회사 은 함유 박막의 식각액 조성물 및 이를 이용한 표시 장치용 어레이 기판의 제조방법
DE112020001319T5 (de) * 2019-03-19 2021-12-02 Applied Materials, Inc. Hydrophobe und eisphobe Beschichtung
CN111554633B (zh) * 2020-05-20 2022-09-20 业成科技（成都）有限公司 导电层图案化的方法及导电结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3420399B2 (ja) * 1995-07-28 2003-06-23 キヤノン株式会社 発光素子
US5714203A (en) * 1995-08-23 1998-02-03 Ictop Entwicklungs Gmbh Procedure for the drying of silicon
CN1123278C (zh) * 1996-05-15 2003-10-01 高化化成株式会社 多色有机el元件,其制造方法及使用它的显示器
US6025894A (en) * 1996-09-04 2000-02-15 Casio Computer Co., Ltd. Scatter control member for organic electroluminescent light source for passing light with or without scattering depending upon an incident angle
DE19648759A1 (de) * 1996-11-25 1998-05-28 Max Planck Gesellschaft Verfahren zur Herstellung von Mikrostrukturen sowie Mikrostruktur
JP3646510B2 (ja) * 1998-03-18 2005-05-11 セイコーエプソン株式会社 薄膜形成方法、表示装置およびカラーフィルタ
JP3604007B2 (ja) * 2000-03-29 2004-12-22 富士通株式会社 低誘電率被膜形成材料、及びそれを用いた被膜と半導体装置の製造方法
JP2002315900A (ja) 2001-04-20 2002-10-29 Aruze Corp 遊技機、遊技機の画面画像表示方法、コンピュータ読み取り可能な記憶媒体及びサーバ

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