TW563220B - Method for picking defected dielectric in semiconductor device - Google Patents

Description

563220 玖、發明說明 本發明關於一種將半導體構件（1)之有缺陷（瑕疵）的 介電質選出的方法，特別是將一 MOS構件的有缺陷的電晶 體閘極選出者。 雖然本發明可用於任何半導體構件，但本發明以及其 針對的標的係就具有由二氧化矽構成的電晶體閘極或介電 質（Dielektdka)的MOS構件作說明。 一般在製造晶片時，在一些MOS構件上會造成一定之 早期故障率。因此將晶片供應到買主之前，該構件或晶片 要件檢查程序。 該M〇S構件的故障（Ausfall)主要的原因是該介電質或 閘極由於有故障的位置而帶有缺陷，而在使用時因此無功 能能力。 一般這種檢查程序在已經製做完成的構件進行，該構 件已設了端子並作了封裝。如此，在該溫度與電壓限度範 圍中該構件要作許多小時的長時作業，並將發生的故障檢 出。然而這種檢查程序是一種費成本費時的程序，因爲要 用本來的檢查裝置在已製成的構件作檢查。 因此本發明的目的主要在於提供一種將有缺陷的介電 質選出的方法，俾能花較小成本及時間實施。 在先行技術中有一些如下的方案用於解決這種問題。 在一個已製成但尙未封裝的晶片上，裝上一種輔助接線 (Hilfsverdrahtung)，經由該輔助接線將所要檢查的介電質或 閘氧化物作電接觸。在檢查之後，在製成的構件上作附加 563220 的程序將該輔助接線再除去。 上述習知的解決方案的缺點爲：該檢查程序係在已製 成的晶片上作，故只能施有限的負載（Stress)到該對應的介 電質上，此外，該構件在操作時利用施加的信號而作檢查 【本發明的優點】 與該習知之解決方案相較，具有申請專利範圍第1項 的特徵點的本發明的方法的優點在於：可在該構件的原來 的製程時已進行有缺陷介電質的選出作業。 本發明的基本構想在於：在該構件的製程時，在該已 構造化的介電質的一側上製造一檢查層，以將該介電質同 時作電接觸；藉著將一電壓施到介電質一側上的檢查層以 及施到介電質另一側上的基質以將介電質的功能能力同時 作檢查；且將該檢查層除去或構造化，以繼續進行該構件 的原來的製程。 如此可使相關的介電質的功能能力的檢查的成本及時 間減到最少，其中一晶片的所有構件可藉著施一股適當電 負載而同時檢查，也可依標的將特定的層接通並施加一股 電負載。 此外不需使用信號以作測試程序，只要平行地施加一 股電壓即足’如此要受到負載的所有材料部件就同時接通 並作檢測。 在申請專利範圍附屬項中係爲申請專利範圍第1項的 方法的有利的進一步特色與改良。 6 563220 依一較佳的進一步特點，該檢查層係藉著在本來的製 程中已存在的材料層上作「中間構造化步驟」而製造，如 此可省卻附加的析出作業（Abscheidung)。 依另一較佳的進一步特點，除了原來的製程外，將該 檢查層析出，構造化且在檢查後再拿掉。如此可依標的將 特定的可疑的介電質接通並作最終檢測。 依又一較佳的進一步特點，利用光蝕刻 (Photolithographie)及/或餓刻程序形成畦溝（Grab)而將晶片 互相分離。如此可利用一道單一程序步驟將在一基質上的 所有基片設以一檢查層，然後互相分離成互不導電的方式 〇 依再一較佳的進一步特點，在該構件的已構造化的金 屬鑛層上將檢查層構造化而製成，以同時將該介電質作電 接觸。 依還有一種較佳的進一步特點，該檢查層藉光蝕刻及 或蝕刻程序構造化，如有必要並除去。 依又有一種較佳的進一步特點，該檢查層由聚合矽 (Poly-Silizium)或聚合 5夕鍺（Poly-Silizium-Germanium)形成。 依另外一較佳的進一步特點，爲了檢查該接觸的介電 質，在一側將電壓經由一接點針施加，並在另一側直接經 由該基質或經由一個與該基質連接的裝置施加。如此可控 制檢查所需的場強度。 依此外一較佳的進一步特點，將該選出的有缺陷的介 電質或因而有瑕疵的構件作標示或修理。 563220 本發明的實施例示於圖式中並在以下說明書中詳細敘 書。 【實施方式】 第1圖顯示一個半導體構件（1)的橫剖視圖，它具有依 本發明一實施例施加的檢查層（3)。 在一基質（4)〔例如在一矽基質（4)〕上用習知方式利用 光蝕刻法在基質（4)中形成摻雜成p或η型的區域（5)，以製 造構件，例如MOS構件（1)。該電晶體閘的介電質（2)〔例 如一種閘氧化物層（2)〕同樣地用習知方式在塞質中製造。 在一般的製程中，舉例而言，下一步驟係在閘氧化物 層上形成一個構造化的聚矽層，以製造閘接觸構造。 但依本發明此實施例，在形成該構造化的聚矽層前， 在所有晶片（10)上方整個面積用習知方式析出一個檢查層 (3)。如此，所有晶片（10)都完全用該檢查層（3)〔例如一個 聚矽層（3)〕蓋住，如此所有介電質（2)都平行（並聯）地作 電接觸。 如第2圖所示，宜利用例如蝕刻程序在個別之晶片（10) 之間產生畦溝（11)，將各晶片（10)互相隔開成互不導電。 下一步係將一定電壓施到該電檢查層（3)，例如利用第 2圖所示之接點針（8)施加。藉著將一股對應的對立電壓 (Gegenspahnung，英：counter-voltage)施加到該介電質（2)下 側〔可直接施到基質（4)上或間接地施到與基質（4)連接的金 屬板（9)、盆或類似物上〕在閘氧化物（2)上產生一電場。 在材料脆弱處（例如呈故障位置之類形式者）的位置 563220 ，導電性增加，因此引起相關之介電質（2)早期故障。含有 損壞之閘層（2)的構件（1)可用這種方式在施加電壓時測量靜 止電流在製程中就將它們篩選出及辨識出。 藉著將該構件作相關的記號或將損壞修復，可使製造 的構件或晶片的故障率大大地減少。 同樣地，也可在形成畦溝（11)之前，將電壓施加到該形 成整個面積的檢查層（3)而將所有晶片同時作檢查，但藉著 形成畦溝（11)，可使有瑕疵的區域侷限在局部。 在將有瑕疵的閘氧化物⑵或構件（1)作過檢測以及可能 之標示及修復後，可將析出的檢查層（3)利用習知之蝕刻法 除去或利用相關的光蝕刻及/或蝕刻程序做成構造化層， 而在進一步的製程中進一步使用以形成半導體構件（1)。 然後用習知方式繼續進行原來的製程。 依本發明另一實施例，該檢查層（3)並非直接析出到所 要檢查的閘氧化物（2)上，而係事先以習知方式形成一構造 化的鍍金屬層，以與該MOS構件（1)的控制裝置作導電接觸 〇 在此鑛金屬層構造化後，才將一附加之構造化的檢查 層（3)整合到製程中。經由此檢查層（3)可使所有電晶體閘接 觸。在此要避免該電晶體閘直接與其他功能端子連接。 如上述’將一股電壓施加到該構造化的檢查層（3 )，以 檢查介電層（2)，其中原來的檢查過程以與上述實施例相似 的方式進行。 在檢查過程結束後，該檢查層（3)可再除去（例如利用 563220 蝕刻）。 本發明可使閘材料（例如MOS構件的閘材料）在製程 中在一定條件施加電場或電負載，以高度涵蓋率施加，可 以對構件作監視（靜止電流測量）。 如此可避免在封裝或製成的構件上的繁複之檢查過程 ，並提高檢查效率，因爲檢查程序與所製之構件的操作條 件無關。因此可得到較佳的檢查涵蓋率，因爲在檢查時所 有電晶體閘都被檢出，且電壓及溫度可配合材料需求及瑕 疵機構而最佳化。 雖然本發明利用較佳實施例作說明，但其範疇並不限 於此，且可用種種方式作變更。 【圖式簡單說明】 (一）圖式部分 第1圖係一構件的橫剖視圖，它具有本發明一實施例 施加的檢查層， 第2圖係依本發明一實施例在一晶圓基質上多個晶片 之設置的立體圖。 (一）兀件代表符號 (1) 構件 (2) 介電質 (3) 檢查層 (4) 基質 (5) 摻雜式p或η型的區域 (8) 接點針 563220 (9) (10) (11) 金屬板 晶片 畦溝

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Claims (1)

1. 563220 拾、申請專利範圍 1.一種將半導體構件⑴之有缺陷（瑕疵）的介電質選 出的方法’特別是將一 MOS構件的有缺陷的電晶體閘極選 出者’包含以下步驟：在該構件（1)本來的製程中在已構造 化的介電質（2)上方製造一檢查層（3)，以使介電質（2)作同時 之電接觸；將一電壓施加到介電質⑵上方的檢查層（3)以及 施加到介電質⑵下方的基質（4)，以同時檢查介電質的功能 能力；將該檢查層（3)除去或構造化，以繼續該構件（1)原來 的製程。 2·如申請專利範圍第1項之方法，其中·· 該檢查層（3)藉著已由本來製程產生的材料層作中間構 造化而製造。 3. 如申請專利範圍第1項之方法，其中： 除了原來的製程，另外將檢查層（3)析出、作構造化， 且在作過檢查作業後再除去。 4. 如申請專利範圍第1或第2項之方法，其中： 將該檢查層⑶在所有晶片（10)之已構造化的介電質⑵ 上方整個面積製造，其中隨後將各晶片（10)互相隔開成互不 導電方式。 5. 如申請專利範圍第4項之方法，其中： 利用光蝕刻及/或蝕刻程序形成膜畦溝（11)將晶片（1〇) 互相隔開成互不導電方式。. 6. 如申請專利範圍第1或第2項之方法，其中： 在該構件（1)之已構造化的鍍金屬層上將該檢查層（3)構 12 563220 造化而製造，以將該介電質同時作電接觸。 7. 如申請專利範圍第1或第2項之方法，其中： 該檢查層（3)利用光蝕刻及/或蝕刻程序作構造化，如 有必要並除去。 8. 如申請專利範圍第1或第2項之方法，其中： 該檢查層（3)由聚砂或聚砂鍺形成。 9. 如申請專利範圍第1或第2項之方法，其中： 將電壓經一接點針⑻施加到介電質（2)上方以及直接經 由基質（4)或經與該基質（4)連接的裝置（9)施接以檢查該接觸 的介電質（2)。 10. 如申請專利範圍第1或第2項之方法’其中： 將該選出之有瑕疵的介電質或因而有瑕疵的構件標示 或修理。

   拾宣、圖式 如次頁 13