TW561328B - Static-state timing analysis method of multi-clocks - Google Patents

Description

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【發明領域】 ，本發二是Λ關於—種靜態時序分析(static 序分析的方法„ 寺别疋有關於-種多時脈之靜態時 【發明背景】 f現7積體電路設計的電腦輔助設工 使η電；設計之後，電腦輔助設計軟體將進：各； 分析，以仙該電路為可正常卫作之電路。其巾 析（timing analysis)的工具已廣泛被使用’以此刀 路之效能及正確性。 頂〜此電 一般的時序分析分為動態時序分析（dynamic Η" analysis)與靜態時序分析（statu Timing Anaiysis， SJA)。關於被模擬之電路之動作情形（perf〇rinance)， 悲時序分析係提供了最詳細且最正確的相關資訊。然而， 其所需之模擬時間是相當長的。相對於動態時序分析， 態時序分析提供了一種省時的方法來預測電路之動作情 形，用以確定所設計之電路的時序是否為正確。靜態^序 分析提供完整的時序路徑之確認（timing path val idat ion)，並且快速地找出所有的訊號傳輸路徑中， 最可能發生時序違反（timing violation)的關鍵路經 (critical path) ° 請參照第1圖，其所繪示乃傳統使用靜態時序分析之 邏輯電路架構圖。正反器102與正反器1〇4之間的所有邏輯

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電路之組〇係以組合邏輯電路（c〇mbinati〇nal l〇gic circuit)l〇6表示之。正反器1〇2係用以接收輸入訊號 Input2與來源時脈CKs，並輸出訊號SGN1至組合邏輯電路 106。此外’組合邏輯電路1〇6更用以接收輸入訊號

Inputl ’並輸出訊號SGN2與輸出訊號〇utputl。而正反器 1 04則疋用以接收訊號SGN2與終點時脈CKd，並輸出訊號 Output2 。 靜態時序分析係指針對從起始點至終止點之間的所有 訊號傳輸路徑上之訊號來進行時序分析。並且告知 (report)這些訊號傳輸路徑中，產生時序違反的路徑。其 中’起始點係指輸入埠（input p〇rt)或是時脈輸入接腳 (clock pin) ’而終止點係指輸出埠（〇uti)Ut p〇rt)或是正 反器之訊號輸入端。在第1圖中，訊號傳輸路徑例如包括 下，四條路控.（1)輸入訊號Inputl至訊號Outputl之間的 訊號傳輸路徑。（2)輸入訊號Input 1至訊號SGN2之間的訊 ，傳輸路徑。（3)輸入訊號Input2至訊號Outputl之間的訊 號，輸路徑。以及（4)輸入訊號Input2至訊號SGN2之間的 訊號;傳輸路徑。可以藉由靜態時序分析來確認此四個訊號 7輸路徑疋否均滿足時序之相關要求（requirement)。若 疋’則表示此電路不會有時序違反的情形產生。 然而’當正反器之時脈輸入端以的時脈係可為多種選 擇時’傳統之靜態時序分析將可能導致錯誤，或是有使用 上極不方便的情形產生。請參照第2圖，其所繪示乃多時 脈之邏輯電路架構圖。正反器2〇2之時脈輸入端Cln係接收

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一來源時脈（source clock)CKs，而正反器204之時脈輸入 端CK2係接收時脈〇ut。時脈〇ut係為多工器206之輸出。多 工器206係接收一第一終點時脈（destinati〇n ci〇ck)cKdl 與一第二終點時脈CKd2。多工器206係由選擇訊號SEL所控 制，以選擇第一終點時脈CKdl或第二終點時脈CKd2作為輸 出之時脈Out。傳統之電腦輔助設計軟體在對第2圖之電路 進行靜態時序分析時，可能只能分析到其中一個終點時脈 的情形，而忽略掉另一個終點時脈的情況。如此，將會無 法找出使用另一個終點時脈時，可能發生時序違反的關鍵 =徑。這樣一來，有時會因為無法真正找出可能會有時序 違反的，關鍵路徑而產生錯誤。 另一種對於第2圖之電路進行靜態時序分析的方法 是，由使用者自行於電腦輔助模擬軟體中進行狀態設定分 析（fet case anaiysis)。也就是使用者自行設定各種正 反器202與204之時脈輸入端CK1盘, 叮肌钒八細興CK2所有可能接收到的各 種時脈，將各種情況--傲公批 w 丁 ^ ^ ^ 做刀析。若正反器202與204之時 =入端m與CK2分別可接收M㈣源時脈之一與N個終點

二則總共需要經由使用者設定_次，以進行M*N ^ ^ ^ ^ ^ ： 、禋信况之下，狀態設定分析將會 ^ ^ ^ ^ ^ ^ 次所贫時私，而且對使用者而言， 邳疋相當不方便的。 【發明目的及概述】 有鑑於此，本發明的目的钟0 + 叼曰的就疋在提供一種多時脈之靜

561328 五、發明說明（4) 態時序分析的方法。僅需簡單的判斷流程，即可找出 整個電路之靜態時序分析為最差狀況的時脈，#以此時^ 來相是否所有的訊號傳輸路徑均沒有時序違反 如果在選取此時脈進行靜態時序分析時，所有 路徑皆無時序違反，則代表選取任何的時脈，均if傳輪 的訊號傳輸路徑皆無時序違反《故而’本發明可二== 分析，並極具便利性。 $ ~ 70整 根據本發明的目的，提出-種多時脈之靜態時序 (static timing analysis)的方法，用以判斷一 是否有時脈違反的情形產生。此邏輯電路包括一 一/ 邏輯間（sequential logic gate)、一組合邏輯電路循序 (combinational logic circuit)與一第二循序邏輯閘。 此第二循序邏輯閘之輸出訊號係經由此組合邏輯電路中的 多個訊號傳輸路徑傳送至此第二循序邏輯閘。 床 邏輯閘之時脈輸入端係接收多個來源時脈复， 二循序邏輯問之時脈輸人端係接收多個終點時脈其中之 一。本發明之靜態時序分析的方法包括：首 來源時脈與各個終點時脈之間的邊緣時 。然後，選取最小之邊緣時間間隔，並使用此最 小之邊緣時間間隔所對應之此終點時脈，配合此來源時 脈，來分析此些訊號傳輸路徑是否產 ’、、 η—)，以完成靜態時序分析。生時“反(timing 八析ϊίΐ發！之另一目的’提出一種多時脈之靜態時序 刀析的方法1以判斷—邏輯電路是否有時脈違反的情形

TW044nF.ntH 第7頁 561328 五、發明說明（5) ^二二邏：Ϊ路，括一第-循序邏輯閘、-組合邏輯電 ^7 Γ1邏輯閘。此第—循序邏輯閘之輸出訊號係 循序邏輯閘。此第輸路徑傳送至此第二 來源時脈其中之一，：：邏2之時脈輸入端係接《個 收Ν個終點時脈其中Π序邏輯閘之時脈輸入端係接 時序分析的方法包括：首先、，中：…為正整數。此靜態 之ί Ν個邊緣時間間隔。之後，選取最小 此來=睥#二7並使用此最小之邊緣時間間隔所對應之 心术源時脈與此終點拄邮 產生8# & i θ 、”時脈，來为析此些訊號傳輸路徑是否 生時序逆反，以完成靜態時序分析。 僅，述目的、特徵、和優點能更明顯易 明如下：、牛車乂佳實施例，並配合所附圖式，作詳細說 【較佳實施例】 找出脈，靜態時序分析的主要精神在於，先 與终點時脈最之靜態時序分析為最差狀況的來源時脈 號傳=均時脈與終點來確認是否所有的訊 進行靜態時序分的情形。果在選取此時脈來 反，則代表所有的* ~有的δίΐ號傳輸路徑皆無時序違 號傳輸路徑時脈與終點時脈，均可使所有的訊 先，得到各違反的情形。本發明之方法包括：首 末源時脈與各個終點時脈之間的邊緣時間間 TW0440F.ptd 第8頁 1 >61328

隔（edge 隔，並使 點時脈， 此時所選 靜態時序 取此時脈 無時序違 可使所有 代表所有 發明之僅 利性之目 time margin)。 用此最小之邊緣 來分析所有的訊 取之來源時脈與 为析為最差狀況 來進行靜態時序 反，則代表選取 的訊號傳輸路徑 時脈之靜態時序 需簡早的判斷流 的0 之後，選 時間間隔 號傳輸路 終點時脈 的來源時 分析時， 任何的來 皆無時序 分析皆已 程，即可 取最小之邊緣時間間 所對應之來源時脈與終 徑是否產生時序違反。 ’即是會使整個電路之 脈與終點時脈。只要選 所有的訊號傳輸路徑皆 源時脈與終點時脈，均 运反的情形。如此，貝|j 進行完畢。即可達到本 達到完整分析與具有便 凊^照第3圖，其所、♦示乃第2圖之來源時脈cKs 一，點時脈CKdl與第二終點時脈^“之一例的時序圖。弟假 ά來源時脈CKs、帛-終點時脈CKdl肖第二終點時脈咖2 ^週期係均為20ms ’而第—終點時E、CKdl係較來源時脈 CKs延遲5ras，第二終點時脈CKd2則較第一終點時脈Μ。 L遲5 m s备要進行靜態時序分析時，依照本發明之方 法，首先，得到來源時脈CKs與第一終點時脈以。之間的 一第一邊緣時間間隔，以及來源時脈CKs與第二終點 CKd2之間的一第二邊緣時間間隔。假設正反器2〇4係正 緣觸發，則第一邊緣時間間隔係為來源時脈CKs與第—故 點時脈CKdl之最接近之兩個正緣之間的時間間隔，例如、 正緣302與304之間的邊緣時間間隔TM1。而第二邊緣時疋 間隔係為來源時脈CKs與第二終點時脈CKd2之最接近之兩

1W0440F.ptd $ 9頁 561328 五、發明說明（7) ==2的時間間隔，例如是正緣302與306之間的邊緣 tm/你J於请之後’ &第3圖可知’因為邊緣時間間隔 TM1係小於邊緣時間間隔TM2，故而根據本發明之方法選 時間間隔’亦即是選取邊緣時間_】， 間間隔TM1所對應之第一終點時脈·，來 ^析，3圖中經過組合邏輯電路2〇8之所有的訊號傳輸路 徑，疋產生時序違反，以完成靜態時序分析。立中，在 靜態時序分析中，彳先找出最可能有時序違反情形的關鍵 路徑，判斷此關鍵路徑是否有時序違反，若無，則代表所 有的訊號傳輪路徑皆無有時序違反的情形。 選取最小之邊緣時間間隔的原因是，最小的邊緣時間 間隔將對應到來源時脈CKs之正緣之後，出現的第一個正 緣。例如疋來源時脈C K s之正緣3 0 2之後的第一終點時脈 CKdl的正緣304。將正緣304與正緣30 6相較，正緣304使得 第3圖中之訊號SGN2所要達到之正反器2〇4的設定時間的要 求較為嚴格。也就是說，將第一終點時脈CKdl與第二終點 時脈CKdl相較，當正反器204之時脈輸入端係輸入第一終 點時脈CKdl時，訊號SGN2必須更早達到有效且穩定，方不 會有時序違反的情況發生。亦即是，使用第一終點時脈 CKd 1會使整個電路之靜態時序分析的結果較差。所以，只 需藉由比較每個終點時脈所對應之邊緣時間間隔，即可得 知，當檢驗（check)訊號SGN2是否符合正反器之設定時間 時，最可能使訊號傳輸路徑產生時序違反之終點時脈。之 後，即可以所選定之終點時脈來分析第3圖中經過組合邏

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=電路208之所有的訊號傳輸路 時脈最可能使訊號傳輪路徑產生因』為此所選疋之終點 脈來進行靜態時序分析時， 的延反，若以此終點時 序違反的情形的話，則代表3 =傳輸路徑皆未有時 仃靜態時序分析，均不會有_ 個終點時脈來進 對所選取之終點時脈進=畢兄。㈡代：要 對所有終點時脈皆已分析完畢，析凡f、，就可代表已 脈，均可使所有的訊號傳輸路徑；：：f :=何時 此，則完成了整個電路對於=迷反的情形。如 析。 1所有終點時脈的靜態時序分 緣時間間隔，選取最小之 邊緣時間間隔所對應之終 析所有的訊號傳輸路徑， 出會影響到關鍵路徑之終 法般，由使用者自行__ 作’即可完成整個靜態時 本發明不會有傳統之電腦 者之設定之下，只就第3 -個終點時脈進行分析， ，故而本發明可以達到完 因為本發明只須比較每個邊 邊緣時間間隔，並使用此最小之 點時脈，配合此來源時脈，來分 其僅需簡單之判斷流程，即可找 點時脈。本發明不需如同傳統作 進行狀態設定分析，只需一次動 序分析，故極具便利性。而且， 設計輔助軟體，在沒有經過使用 圖之正反器204所接收到之其中-而忽略掉其他的終點時脈的影響 整分析的目的。 〇其中，本發明所應用之電路，並不僅限於第3圖之邏 輯電路架構中。當正反器202與204由其他之循序邏輯閘 (sequential logic gate)取代時，例如是检鎖器， 可 561328 五、發明說明（9) — 使用本發明之方法^ τ 緣觸發，而栓鎖器則可If202與2G4可為正緣觸發或是負 低位準主動（l0/active^=準主動（Mgh aCtive)或是 來取代，只要能達到讓1 =彡卫器亦可由其他的選擇元件 收到不同之終點時脈^&器204之時脈輸入端⑴得以接 -邊緣：間使用正緣觸發之正反器時，第 脈的正緣之問的读二*'原時脈的正緣與最近之第一終點時 來源時脈的^緣與ί近=隔線而第二邊緣時間間隔係為 當使二觸= 間膈則為來源時脈的正盥 乐透緣時間 間的邊緣時間間隔，而笛1、近第一〜點時脈的負緣之 正緣與最近之第二終點技一邊緣時間間隔係為來源時脈的 當使用高位準主=負緣之間的邊緣時間間隔。 源時脈的正緣盥最近^ σ故，第一邊緣時間間隔係為來 間間隔，而= ; =終點時脈的負緣之間的邊緣時 之第一終點時脈的負緣之 、緣與最近 鎖器係為輪入由高位準轉為低位準是因為栓 取樣，而鎖住栓鎖器之輸出位準，故之輸入 緣作為判定邊緣時間間隔 ^ 1點時脈之負 主動=鎖器時，則以終點；：之用低位準 明之方法。而且’若終點時脈所可選擇可使用本發 例如是第2圖之正反器2〇4 個數大於2時， 4之時脈輸入端CK2係為N個終點時 第12頁 TW0440F.ptd 561328 五、發明說明（10) =其一時，本發明之方法亦可適用，其中N為正整 、設第3圖之正反器202之時脈接收端CK1可接受Μ個來 ^奂脈f中之一。則本發明之靜態時序分析的方法包括·· =，得到此Μ個來源時脈與個終點時脈所對應之M*N 舲:時間間隔。之後，選取最小之邊緣時間間隔，並使 =最小之邊緣時間間隔所對應之來源時脈與終點時脈， 所Μ訊號傳輸路徑是否產生時料[以完成靜 ^時序分析。茲舉一例以說明如下。 2照第4圖’其所緣示乃2個來源時脈與3個終點時 ^ ^ .圖。第2圖之正反器202之時脈輸入端CK1係接收 脈CKS(a)«Ks⑻：者之—。來料脈GKs(a)之週 ,^ ms，來源時脈CKs(b)之週期為1〇ms。而正反器2〇4 之時脈，收端CK2係接收終點時脈以以心、CKd(b)與 者之一。終點時脈CKd(a)之週期為20ms，終點時 m2週期為，且與終點時脈CKd⑷反相，而終 9, f & (C)之週期則為15ms，且較來源時脈CKs(a)延遲 tr:。/假設正反器為正緣觸發，故以終點時脈之正緣 作為邊緣間隔時間的判定基準。 :先’先將使正反器之設定時間之要求最嚴格的來源 ，脈^點時脈找出。亦即是，先分別將求出此2個來源 柃脈與此3個終點時脈所對應之6個邊盆 分別為： 〃 CKs(a)與CKd(a)之第一邊緣間隔時間為5^。 CKs(a)與CKd(b)之第二邊緣間隔時間為1〇^。

561328 五、發明說明（11) CKs(a)與CKd(c)之第三邊緣間隔時間為2· 5ms。 CKs(b)與CKd(a)之第四邊緣間隔時間為l〇ms。 CKs(b)與CKd(b)之第五邊緣間隔時間為1 〇ms。 CKs(b)與CKd(c)之第六邊緣間隔時間為2· 5ms。 可得知第二與第六邊緣間隔時間均為最小值，將此二 者擇一來分析，結果將會相同，茲假設選取第二邊緣間隔 時間。然後，使用此最小之邊緣時間間隔所對應之來源時 脈與此終點時脈，亦即是來源時脈CKs(a)與終點時脈 CKd(c)來分析所有的訊號傳輸路徑是否產生時序違反，以 完成靜態時序分析。 更進一步來說，上述之多工器亦可由其他的選擇元件 替代，例如是互斥或閘（X〇r gate)、及閘（AND gate)與或 閘（OR gate)。其相關電路架構圖分別如第5圖，第7圖， 第9圖所示。 在第5圖中，第一終點時脈(^(1丨與選擇訊號SEL係同時 輸入至互斥或閘5 02中，以產生時脈〇ut。根據互斥或閘 502之特性，時脈〇ut係等於cKdl .SEL，+CKdl，.SEL，其 布林函數（Boo lean function)係等效於第6圖所示之多工 器6 02。其^中’多工器6〇2之輸入係為第一終點時脈CKdl與 其反相訊號CKdl，，並由選擇訊號SEL所控制。故而，當分 析第5圖之電路時，可以將互斥或閘5〇2用第6圖之多工器 602取代，則第5圖之電路係等效於第2圖之電路，即可使 用本發明之方法，來完成靜態時序分析。 在第7圖中，第一終點時脈以。與第二終點時脈以“

TW0440F.ptd " 一----- 561328 五、發明說明（12) 係同時輸入至及閘702，並得到時脈〇ut以輪 '第—終點時脈_、第二終點時脈 d2，、時脈〇ut之一例的時序圖係如第8圖 704係為高位準主動，推爲抵此成产、上丨丁 往鎖器 緣間1%時Η # & > 1 t 靜悲時序y刀析時須以負緣為邊 緣間時間的判疋基準。茲將本發明之方法 之電路時，可經由判得來源時脈CKs與第—終點脈以“ c=if 7 時間m，而可選取第-終點時脈 dl來刀析疋否所有的訊號傳輸路徑皆無 形，即可完成靜態時序分析。附帶一提的是序：J的清 ='°4以負緣觸發之正反器替代時，亦可二本I: 传同ί m 一終點時脈⑽1與第二終點時脈㈤2 係同時輸入至或閘902，並得到時脈0ut :。/二!，、第一終點時脈CKdl、第二終點= /、時脈Out之一例的時序圖係如第丨〇圖 904係為正緣觸發，進行靜熊 不正反器 電路時，可經由判得來源時脈CKs與第一用於第= 第一邊緣間隔時間TM1係小於來源時、偽時、d之 CKd2之第一邊緣間隔時間m ,而可選取第一 CKdl來分析是否所有的訊號傳輸路 序違的> 以低位準主動之栓鎖器替代時’亦可適用本發明之心 Μ 第15頁 TW0440F.ptd 561328 五、發明說明（13) 兹將本發明之方法以一演算法之形式重述如下·· 步驟1 ··令參數min= 〇〇 步驟2 :確定使用正緣觸發或負緣觸發為判斷之爲 步驟3 : for(所有之來源時脈）； A / f〇r(所有之終點時脈）； 令參數del ta =終點時脈之觸發時n 時脈之觸發時間； 來源 if delta < min,令min=delta 。 ’係使用 邊緣時間 或負緣觸 性來決定 ’係以靜 為例來說 中。兩者 邊緣時間 點時脈的 緣時間間 時脈的正 此，適用 上述演 點時脈 使用正 或栓鎖 上之實 time) 持時間 間之分 之落後 析中， 超前的 係為負 算法中 之間的 緣觸發 器之特 施例中 之分析 之分折 析中， 的該終 係以邊 該終點 值。因 了二個 間隔為 發係針 之。 態時脈 明。然 的差別 間隔係 正緣之 隔係以 緣之間 於保持 迴圈，以 最小者。 對電路中 分析中之 而本發明 在於，舉 以來源時 間來計算 來源時脈 來計算， 時間分析 找出來源時 而步驟2中 所使用者為 設定時間 之精神亦適 例來說，在 脈的正緣’ 。而保持時 的正緣’與 所得到之時 之演算法如 第16頁 TW0440F.ptd 561328

【發明效果 if delta > max, 五、發明說明（14) 步驟1 ··令參數max = -00 步驟2 :確定使用正緣觸發或負緣觸發為判斷之基準 步驟3 :f〇r(所有之來源時脈）； for(所有之終點時脈），· 令參數del ta=終點時脈之觸發時間-來源 時脈之觸發時間； 本發明上述實施例所揭 析的方法，僅需簡單的判斷 之靜態時序分析為最差狀況 否所有的訊號傳輸路徑均沒 取此時脈進行靜態時序分析 時序違反，則代表選取任何 輸路徑皆無時序違反。故而 極具便利性。 綜上所述’雖然本發明 然其並非用以限定本發明， 本發明之精神和範圍内，當 本發明之保護範圍當視後附 準0 令max=delta 。 f之一種多時脈之靜態時序分 流程’即可找出會使整個電路 的0J脈，再以此時脈來確認是 有時序違反的情形。如果在選 時’所有的訊號傳輸路徑皆無 的時脈，均可使所有的訊號傳 ，本發明可達到完整分析，並 已以一較佳實施例揭露如上， 任何熟習此技藝者，在不脫離 可作各種之更動與潤飾，因此 之申請專利範圍所界定者為

TW0440F.ptd 第17頁 561328 圖式簡單說明 【圖式之簡單說明】 第1圖繪示乃傳統使用靜態時序分析之邏輯電路架構 圖。 第2圖繪示乃多時脈之邏輯電路架構圖。 第3圖繪示乃第2圖之來源時脈CKs、第一終點時脈 CKdl與第二終點時脈CKd2之一例的時序圖。 第4圖繪示乃2個來源時脈與3個終點時脈的時序圖。 第5圖繪示乃使用互斥或閘之邏輯電路架構圖。 第6圖繪示乃與第5圖之或斥或閘等效之多工器之電路 圖。 第7圖繪示乃使用及閘之邏輯電路架構圖。 第8圖會示乃第7圖之來源時脈CKs、第一終點時脈 CKdl、第二終點時脈CKd2與時脈Out之一例的時序圖。 第9圖繪示乃使用或閘之邏輯電路架構圖。 第10圖繪示乃第9圖之來源時脈CKs、第一終點時脈 CKdl、第二終點時脈CKd2與時脈Out之一例的時序圖。 【圖式標號說明】 102、104、202、204、904 :正反器 106、208 :組合邏輯電路 206 多工器 502 互斥或閘 702 及閘 704 栓鎖器 902 或閘

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Claims (1)

1. 561328 六、申請專利範圍 1· 一種多時脈之靜態時序分析（static timing analysis)的方法，用以判斷一邏輯電路是否有時脈違反 的情形產生，該邏輯電路包括一第一循序邏輯閘 (sequential logic gate)、一 組合邏輯電路 (combinational logic circuit)與一第二循序邏輯閘， 該第一循序邏輯閘之輸出訊號係經由該組合邏輯電路中的 複數個訊號傳輸路徑傳送至該第二循序邏輯閘，此第一循 序邏輯閘之時脈輸入端係接收複數個來源時脈（s〇urce clock)其中之一，該第二循序邏輯閘之時脈輸入端係接收 複數個終點時脈（destination clock)其中之一，該靜態 時序分析的方法包括： 得到該各個來源時脈與各個終點時脈之間的複數個邊 緣時間間隔（edge time margin);以及 選取最小之邊緣時間間隔，並使用該最小之邊緣時間 間，所對應之該終點時脈，配合該來源時脈，來分析該些 訊號傳輸路徑是否產生時序違反（timing violation)，以 完成靜態時序分析。 2 ·如申請專利範圍第1項所述之方法，其中該第一循 序邏輯閘係為一正反器（flip-flop)。 3·如申請專利範圍第1項所述之方法，其中該第二循 序邏輯閘係為一正反器。 ^、4·如申請專利範圍第3項所述之方法，其中該正反器 為正、、水觸發（r丨s丨nr丨a e『），該邊緣時間間隔係為該 來源時脈的正緣與最近之該終點時脈的正緣之間的邊緣時

   六、 間間隔。 係為5負緣範圍第3項所述之方法，其中該正反器 該來源時：Γ正缝二g trigger) ’該邊緣時間間隔係為 時間間^ 近之該終點時脈的負緣之間的邊緣 序暹結如申請專利範圍第1項所述之方法 轉閘係為一栓鎖器（latch)。 二如申請專利範圍第6項所述之方法 為向位準主動（high active)。 8.如申請專利範圍第6項所述之方法 係為低位準主動（low active 其中該第二循 其中該栓鎖器 其中該栓鎖器 其中該第二循 該些終點時脈 、如申請專利範圍第1項所述之方法 序邏輯閘之時脈輸入端係藉由一多工器選 —- 〇 ,1 0 ·。如申請專利範圍第1項所述之方法，其中該第二 擔序邏輯閘之時脈輸入端係藉由，及閘（AND gate)選擇該 些終點時脈之一。 曰 ,1 1 ·如申請專利範圍第1項所述之方法，其中該第二 循序邏輯閘之時脈輸入端係藉由/或閘（OR gate)選擇該 些終點時脈之一。 曰 12.如申請專利範圍第1項戶斤述之方法’其中该第二 循序邏輯開之時脈輸入端係藉由〆互斥或閘（XOR gate)選 擇該些終點時脈之一。 1 3·—種多時脈之靜態時序分柝的方法，用以判斷一 第20貢 TW0440F.ptd 561328 六、申請專利範圍 邏輯電路是否有時脈違反的情形產生，該邏輯電路包括一 第一循序邏輯閘、一組合邏輯電路與一第二循序邏輯閘， 該第一循序邏輯閘之輸出訊號係經由該組合邏輯電路中的 複數個訊號傳輸路徑傳送至該第二循序邏輯閘，此第一循 序邏輯閘之時脈輸入端係接收Μ個來源時脈其中之一，該 第二循序邏輯閘之時脈輸入端係接收Ν個終點時脈其中之 一，其中，Μ、Ν為正整數，該靜態時序分析的方法包括： 得到該Μ個來源時脈與該Ν個終點時脈所對應個 邊緣時間間隔；以及 選取最小之邊緣時間間隔，並使用該最小之邊緣時間 間隔所對應之該來源時脈與該終點時脈，來分析該些訊號 傳輸路徑是否產生時序違反，以完成靜態時序分析。 14·如申請專利範圍第丨3項所述之方法，其中該第一 循序邏輯閘係為一正反器。 15·如申請專利範圍第丨3項所述之方法，其中該第二 循序邏輯閘係為一正反器。 1 6 ·如申請專利範圍第1 5項所述之方法，其中該正反 器係為正緣觸發，該邊緣時間間隔係為該來源時脈的正緣 與最近之該終點時脈的正緣之間的邊緣時間間隔。 17·如申請專利範圍第1 5項所述之方法，其中該正反 器係為負緣觸發，該邊緣時間間隔係為該來源時脈的正緣 與最近之該終點時脈的負緣之間的邊緣時間間隔。 18·如申請專利範圍第1 3項所述之方法，其中該第二 循序邏輯閘係為一栓鎖器。

   W0440F.ptd 第21頁 叫328 申请專利範圍 考19· *申請專利範圍第1 8項所述之方法，其中該栓鎖 η糸為高位準主動。 20·如申請專利範圍第18項所述之方法’其中該栓鎖 係為低位準主動。 21·如申請專利範圍第丨3項所述 循序邏輯閘之時脈輸入端係藉由〆多 脈之一。 之方法，其中該第二 上器選擇該些終點時 2 2·如申請專利範圍第丨3項所述 循序邏輯閘之時脈輸入端係藉由，及 之方法，其中該第二 閘選擇該些終點時脈

   交，〇 2 3 ·如申請專利範圍第丨3項所 循序邏輯閘之時脈輸入端係藉由/ 述之方法，其中該第二 成閘選擇該些終點時脈 之^ ° 2 4.如申請專利範圍第丨3項所 循序邏輯閘之時脈輸入端係藉由/ 脈之一。 述之方法，其中該第二 立斥或選擇該些終點時

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