TW514736B - Automatic tester having separate coarse and precise timing modules - Google Patents

Description

514736 五、發明說明（1) 發明領域 本發明係關於一種自動測試設備（ATE )之結構，特別 是有關於一種ATE系統之時序產生器和格式器電路。 發明背景 在積體電路製造業界中，ATE系統係用以測試積體電 路裝置之功能。目前大部份ATE系統，主要包含如第1圖中 所示之五個子系統。每一子系統之性能可能依製造廠商而 異，然該系統基本上包括：一向量記憶子系統1 0 1、一時 序子系統1 0 2、一格式化/回應子系統1 0 3、一去歪斜電路 1 0 4、和一測試頭子系統1 0 5。 向量記憶子系統1 0 1中存有資訊，其係用以觸發並測 試一裝置，且用以與該裝置測試結果比較。時序子系統 1 0 2係用以決定輸入該資訊及比較該裝置輸出資訊的精確 時序。格式化/回應子系統1 0 3將向量記憶體1 0 1提供之該 資料與該精確時序結合，合成一波形，並將其傳送至該裝 置。其亦可於精確時序擷取該裝置輸出之資訊，並將其與 向量記憶體1 0 1提供之該資料比對，以決定該裝置之輸出 資料是否正確。去歪斜電路1 〇 4則可以在數百分之一毫微 秒内，校準測試中裝置的所有通道。該裝置之每一接腳實

514736 每 置 裝 該 結 4gc 為 5 ο -----^ 統 子 頭 試 測 ο 結 备c >道 (2通明一 說一 明與 發上 五體 該 將 序 時 定 特 之 定 指 置 裝 。該 構照 機依 面需 界， 的置 腳裝 接一 一試 每測 與為 道 通 意 置記 裝董 該向 入與 載其 訊將 資並 將， 〇 出 置輸 裝之 該置 入裝 載該 訊測 資感 之點 供時 提定 體特 意在 記將 量 ’ 向後 il 常 正 下 度 速 定 特 在 否 是 置 裝 該 定 決 以 對 比 料 資 的 中。 體作

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第5頁 〕H736 -- 五、發明說明（3) 下’一傳統時序標記器包含一同步計數器2 〇丨和一游標電 ^ 同步計數器2〇1可向上或向下計數且該計數動作 糸與其内一基於系統時脈而定的預設值同步。同步計數器 Γ11通常佔有10至I4個位元。當一運作週期開始時，該同° v计數為接收一初始訊號，並將其計數值回歸預設值。 由於该计數為之解析度取決於該系統時脈，故其解析 ς =敷該時序產生器所需。故將該計數器之輸出值傳送至 ^二弘路2 0 2，其提供之解析度較該系統時脈為高。游標 =2 0 2為一可程式化延遲線路或其他形式之類比電路， 曰二Ϊ Ϊ精確度可達一微微秒。游標電路2〇2之輸出則為一 :一 ΐ記。該游標電路輸出不與該系統時脈同#。第3圖 ”、、不弟2圖中所示之前緣時序標記的時序信號圖。 期，：：ί產生器用以產生一輸出信，其係起於目前週 均進认一週期終點。然因該計數器於每一週期開始時 :ϊ;: =的動！，故在其到達最大計數值之前，就已 式範圍n。=弟4圖所示’為使該時序標記器之可程 器，期至次一週期終點，必須具備兩計數 Μ为別计數奇數週期和偶盤；岡 示，—傳統時序子系統之_時序^2序。如第4圖所 卜40 2及一游標電路4〇3。有兩個計數器 至該游標電路中，以提供 /轉。丈益之輸出值被傳达 第5圖顯示第4圖所示時二解析度。 序子系統内之週期被區分成1 w犄序4唬圖。該時 數器4 (Π由-偶數平行/ 和奇數週期。偶數計 载“虎啟動，其計數動作始於其

第6頁 五 目 、發明說明（4) 數 計 兩 如

前週期，迄、A 前，奇數計數二4週期終點。在偶數計數器4 0 1完成計 數動作亦始於2 由一奇數平行負載信號起動，且其 計數器的輪出^ σ目2週期，迄於次一週期終點。結合該 第5圖中時⑴可得出該時序產生器之時序信號前緣， 由於ΑΤΕ 生器輪出（TG OUTPUT)線所示。 故必須小心加以^内士之時序準確度攸關其裝置測試功能， 中，係採用浐二f ^寸。、大部份ATE系統於其時序子系統1 〇 2 系統1 0 3及接貝續豆苴弘路或雙極裝置。因之，格式化/回應子 置。雙極裝置貝士動作的其他子系統亦必須採用雙極裝 較雙極裝置 t蚪序穩定性較CMOS為佳。然CMOS之整合性 低。如第i #、、仏—故⑽⑽測試系統的體積較小且耗能較 雙極裝置，回、不、，大部份之ATE製造商，於時序電路採用 製造商，運用^資料甩路採用CM0S。僅有有少數測試系統 使用於時庠；/寸殊技術以加強C M 0 S之時序穩定性，並將之 π于糸統。 綜上戶斤、十、 、 器。每—聍= 測忒器之每一接腳需使用三個時序產生 時序前緣了另^生器包含兩個時序標記器，其一用以標記 兩個計數哭r厂用以標記時序後緣。每一時序標記器須有 目前週期；：和奇數），使得其程式化範圍能夠涵蓋 生器需： = 終點。亦即’每—接腳之三個時序產 元。因此i十數器。每一計數器至少佔有10至14位 除 士有許多電路和裝置用於計數器中。 化電：：：f ”器必須使用大量的電路和裝置外，格式 ' 日寸產生益協同運作，必須將其記憶元件區

第7頁 514736 五、發明說明（5) 分為偶數和奇數，使得能夠在正確的時點記錄正確的資 料，如第6圖中所示。例如，在偶數區塊内，以一平行負 載信號啟動該偶數計數器。第6圖中之偶數時序產生器輪 出（TG OUTPUT)的信號前緣，係預設在目前週期内，且 其信號後緣預設在次一週期起點。如上所述，該偶數T g 0 U T P U T與次一週期之起始脈波相重疊。 如第6圖所示，該向量記憶體之資料僅能於週期中輪 入。當該偶數TG OUTPUT尚未完全將第n+1週期之記憶資料 化為一格式化波形時，第n + 2週期的記憶資料已將該第η + 週期記憶資料置換。如第6圖中所示，該第η+1與第1^ + 2週 -月之。己j思賓料，必須保留兩個週期。此需要兩個儲存元\牛 ，以存放該記憶資料。其實際之輸出波形如第6圖之中央 :刀所顯示。故除了該時序產生器外，該儲存元件亦會力口 甩路和裝置之耗用。若該時序產生器和格式化電路均 〜雙極裝置，則將增加該測試系統之體積及耗能。此時 月匕也需要特殊之冷卻設備。 傳統ATE系統的另一缺點是，需要一特別的去歪斜電 =杈準其通迢。有的測試系統能夠將其時序產生器設、 除二2期運作’亚將該去歪斜值整合到其預設值内，以^ 节^正斜私路。然而，在進行高頻測試（短週期）時 = 試器之可程式範圍’同時使得該㈠ 例如 其週期為 ’該去歪斜值一般約為8至丨〇毫微秒（ns) 1 0 n s ’且使用者預設之延遲時間為1 4卩， 〇若 再加

514736 五、發明說明（6) 上8至1 0 n s之去歪斜值，將使該測試器預設值達到2 2至2 4 n s之譜。如此該硬體必須要能被程式化至第三週期，亦 即，需要額外加入一（第三）計數器及一第三儲存元件， 進而使得該系統之體積和成本顯著增加。 發明概要 本發明旨在克服上述傳統ATE系統之缺點。其主要目 地係在提供一新的ATE結構。因此，本發明提供一種模組 化測試系統，使得每一模組可藉由類似如雙極裝置或者 CMOS等不同的裝置來實現。該系統包括：一向量記憶體子 系統、一粗略時序子系統、一格式化/回應子系統、一時 序精調電路和一測試頭子系統。 本發明之第二目地係在提供一可用於ATE系統之時序 系統，其包含一粗略時序模組及一精確時序模組。該粗略 時序模組為一不含游標電路之粗略時序子系統。在粗略時 序方式下，向量記憶體的資訊依據該粗略時序形成一波 形。精讀時序核組為一時序精調電路5其係安插於格式化 /回應子系統之後，用以穩定調整及再同步其輸出的波 形。 粗略時序子系統僅提供一與系統時脈同步之粗略時序 信號，故可使用CMOS裝置。格式化/回應子系統亦可隨之 變為使用C Μ 0 S裝置。該測試糸統之體積和耗電量因此大幅

514736 五、發明說明（7) 降低。 本舍明之弟二目地係在提供一具有同步 序模組，用:移除因時序產生器及格式化器電路 置所產生的化號抖動。a系統之時序精調電路包人 ^ 器裝置，用以將抖動的波形再同步化，並且；：： 動。依據不同的需求’該系統中的再同步化動二亥H :極裝置以獲得較佳之性能，或可採用。陶置以：:： 本發明之第四目地係在提供一時序系、统， 化 /回應糸統之设計。依據本發明，該時序精調電路。： 計數器及/或移位暫存器與一游標電路，其 3 丨形在傳入：游標電路前’觸發—計數器或移位m I號之安全存放末柃两遠測試系統之可靠性。 斤仏 本發明之第五目地係提供一 π 丨統。由於：時序精調電路内的小計數器：移 毋須顧慮資料的傳㉟，該去歪斜值可在：父而 下，和該計數器之預設值結合。因而可rmn況 統内的去歪斜電路。 充除一般傳統糸 >曰η選摆桔b u〜心丨思體裝置的輸出致 埠戒曰日片砥擇埠，使得該時 铷s致 王珣出可以直接操控 本發明之第六目地係在簡化一 ATE系統之纟士 藉由移除：格式器電路及備置一選擇性粗略時口子丨、糸 達成。籍由該向量記憶體子系統内之二：來 晶片選擇埠，使得訪眭生立山抑^體衣置的輸出致 第10頁 514736 五、發明說明（8) 該時序，而可以免除該格式器電路。此外，可以藉由賦予 該時序精調電路内計數器或移位暫存器一較大的可程式範 圍，來免除該粗略時序子系統。 本發明之前述和其他目地、特徵、形貌和優點，將可藉由 仔細閱讀本說明書下文所提供配合係地參照所附諸圖之詳 細說明，而有較佳之瞭解。 發明詳細說明 第7A圖顯示依據本發明之ATE系統的方塊圖。此系統 包括：一向量記憶體子系統7 0 1、一粗略時序子系統7 0 2、 一格式化/回應子系統7 0 3、一時序精調電路7 0 4和一測試 頭子系統7 0 5。相較於傳統ATE系統，本發明之粗略時序子 系統7 0 2和格式化/回應子系統7 0 3均採用CMOS裝置而非雙 極裝置。 向量記憶體子系統7 0 1中存有資訊，其係用以觸發 並測試一裝置，且用以與該裝置測試結果比較。不像傳統 ATE系統，粗略時序子系統7 0 2之時序子系統内不包含游標 電路。格式化/回應子系統7 0 3將向量記憶體7 0 1提供之資 料與粗部定時子系統7 0 2之粗略時序結合，形成一可能有 信號抖動現象之波形。時序精調電路7 0 4以一精確時序來

514736 五、發明說明（9) 調整該格式化波形，Μ μ # 腳實體上與—通道連結。測試頭衣置。，該裝置之各接 之各接腳至各頻道的界面機構。統705為連結該裝置 時序；m統70 2僅提供-與系統時脈同步… 斤乜唬，而不提供精確時序供 乂之叔略 略時序子系統7G2和格式化/回應=輸人及比對之用。粗 裝置藉以降低該系統之體積糸^ 703 ’係使用CM〇s 不包含游標電路，故粗略時序子；絲，於時序子系統7〇2 系統川之輸出均可能有信號Wf及格式A /回應子 才序產生器輸出的信號抖動，合口』以看 統70 3處加劇。如第7Α圖所示，\在格式化/回應子系 本發明提供-時序精調電路mi 7/同信號抖動問題， 路704内的正反器裝置711，盆係用弟以1圖顯示時序精調電 穩定波形。該波形之穩定度取決於1產生一如第8圖所示 第9圖顯示若使用一更穩定之二於哭其所目使用之裝置種類。 消除抖動信號後，輸入該正反哭之’#則&經過時脈校正及 κ L X的之抖動波形會齡A P ^ 發明提；：ΐ數!子系統7 0 2不包含游標電路本 時序炉·袖♦6十數杰/或移位暫存器與游標電路，其付你 -更3 ^ $路704内，用以在該格式化波形穩定後，產生； 確的時序。第7B-7D圖顯示該時序精調電路之$生 f二二施例。第7B圖中所示者，係使用移位暫存器7Γ2Γ Wf。电路^713。小計數器714係取代第7C圖内之移位暫存^器 。在第7D圖中，一小計數器7 1 4和移位暫存器7丨2均被

第12頁 514736 五、發明說明（ίο) ， , ▼ TZi I yj r^i 〇 第1 〇圖進一步顯示該計數器和 電路的細部結構。亨正6 A次私位暫存态與游和 口A正反斋輸出信號 ，外數 器1001或移位暫存器，接莫表觸兔—小! 使用在上述之時序精調電路7 〇 4内 ^ 1 ^ . 更 小計 器1〇m移位暫存哭，㈣之前緣觸發一小 精確的波形前緣。同V 電路1002產生 數器1003或移位暫存哭/接著反葬。由輸出之後緣觸發〆 一更精確的波形後緣 #者猎由-游標電路1004產生 藉由時序精調電路7Q 4内的一钟者 器與游標電路，本發明測$李$ °。口 s、移位曰子 之去歪斜子系 '统，此=毋須傳統測試系統所使用 ^ Μ ’’、/、另 叙點。該去歪斜值及該游標 =小，器或移位暫存器的預設值中。除加 該小計數器和/或移位暫；；時序亦可整合至 試系統時序之校準更加容易Γ之預&值中。此將使得該測 值得一提的是，如第8圖之時庠m邮一 2時序產生器係運作於一目前週期：不’依據本發明 途有三：一為減少如第β _ ’ '、中，小计數器的用 額外儲存元件；二為使J式：：：：：：”所需要的 内處理時序與資料，進而簡化其設糸;充僅^在安全區 去歪斜電路。 /、认-，二為使該系統毋須 本發明中CMOS裝置所產峰夕γ ^丨 統時脈為基準的再同步動作=::動▲，可經由-以系 性，較佳的雙極裝置，或使用^ :，該動作可以使用 如第7Α圖所示之時岸_ $ 又民之CMOS裝置。如此 口斤不之守序精调電路704内的計數器和/或二此 )丄4736 五、發明說明（11) 存器與游標電路，究應採取CMOS裝置還是雙極裝置，可 留待製造商來決定。 因此’本發明在測試系統的時序產生器和格式化器電 ，，所耗用的矽材量，至少可減少一半。此亦簡化電路的 複推^度’並將該測試系統之每一子系統模組化。因之， 商可自由％用不同種類的裝置，每一子系 】⑽S裝置或雙極裝置，以針對目標市㈣計不==的 座tm 。 而梦ϋ統ate系統之時序子系統中的游標電路可以經設計 m之’ ATE系統中的格式器電路亦可以移除。 $ 二所不。粗略時序子系統丨1 〇 2的輸出信號傳送至向量 使得可以藉由向量記憶體子系統 序。己或晶片選擇埠來直接操控該時 直接傳送至該時序料敕币〇丨產生格式化波形輸出，並將其 王"茨吋序精整電路1104。 電路中該存有資料之記憶體，可做為格式哭 1104和測試二子ρΙΖ應子系統1103、時序精調電路 似。若時序精係與”第7A圖所示者類 夠之範圍，則可养ώ 之计數為或移位暫存器具有浞 t統1102,而將粗略 =3斤=，廷擇性粗略時序子 時，部份格式化功炉^ΐt 式器子系統去除。此 器和/或移位暫存器：：二；=序精調電路im之計數 綜上所述，本發明具有： = 之時序，而加以完成。 514736 五、發明說明（12) 1. 該時序子系統可劃分成兩個模組。第一模組僅產生一粗 略時序，以供向量記憶體運作。由於其僅為粗略時序，故 毋須細部準確。此優點使得該粗略時序子系統及該格式化 /回應子系統能使用高度整合之CMOS程序。而僅以第二模 組處理細部時序。 2. 由於本發明測試系統係為模組形式，該粗略時序模組可 結合向量記憶體資訊以產生波形。如第8圖所示，此程序 僅發生於目前週期之安全區内。在該記憶體資料與時序結 合後，該精確時序必須依該波形來處理。該波形之前後緣 可藉由小計數器和/或移位暫存器而加以延遲，以便計算 許多週期而毋須顧及該資訊。 3. 該測試糸統内之格式化/回應電路’可猎由以極快速地 置於週期中點的時序而簡化，並提高其可靠性。 4. 由於該小計數器或移位暫存器僅處理時序，故可依需要 將之延遲數週期，而毋須顧慮該資料之傳送。亦可無限制 地將該去歪斜值加進該預設時序值。由於該資訊已由第一 模組整合進該粗略時序中，故第二模組僅處理時序。因此 並無奇/偶時序及奇/偶儲存元件之分。 5. 該小計數器和/或移位暫存器之預設值除可與將該去歪 斜值整合外，亦可以和部份選通信號之管線時序整合。此 舉使得該測試糸統的時序更容易校準。 6. 利用記憶裝置之輸出致能埠或晶片選擇埠來操控該時 序，即可使該系統毋須格式化子系統。更且，賦予該計數 器和/或移位暫存器與游標電路内之計數器足夠的範圍來

第15頁 514736 五、發明說明（13) 操控該時序，亦可使得毋須粗略時序子系統。 儘管有上述這些優點，該測試系統卻因為其大部分元 件採用CMOS而能夠具有較小的體積。其亦可具備雙極裝置 的時序穩定性，因為信號輸出的最後階段仍可使用雙極裝 置，而該階段僅需用少數元件。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟悉此技藝者，在不脫離本發明之精神 和範圍内，當可作各種之更動和潤飾，因此本發明之保護 範圍當視後付之申請專利範圍所界定者為準。

第16頁 514736 圖式簡單說明 圖示簡要說明 第1圖顯示一傳統ATE系統之方塊圖。 第2圖顯示一 ATE系統内傳統時序子系統所使用的一時 序標記器。 第3圖顯示傳統時序標記器之時序信號圖。 第4圖顯示傳統時序子系統之時序產生器内的時序標 記器内需有兩個計數器。 第5圖顯示一具有兩個計數器之時序標記器的時序信 號圖。 第6圖顯示在傳統ATE系統之格式器電路内，需具備兩 個儲存元件，以將該記憶體貢料保存兩個週期。 第7A圖顯示一依據本發明之ATE系統的方塊圖。 第7B-7D圖顯示第7A圖内之時序精調電路的三個不同 之實施例。 第8圖顯示在本發明之時序精調電路中，使用一正反 器裝置以移除信號抖動之時序圖。 第9圖顯示一正反器裝置如何移除一格式化波形之信 號抖動。 第1 0圖顯示本發明之計數器和/或移位暫存器與游標 電路，及該電路之時序圖。 第1 1圖顯示依據本發明，具備一選擇性粗略時序子系 統之ATE系統結構。 第1 2圖顯示依據本發明，一用以產生格式化波型的一

第17頁 514736 圖式簡單說明 記憶體裝置。 元件編號對照表 101 向量記憶子系、統（vect〇r memory subsystem) 102 時序子系統（timing subsystem) 103格式化/回應子系統 （f〇rmat and response subsystem) 104 去歪斜電路（deskew circuit) 1 0 5 測試頭子系統（t e s t h e a d s u b s y s t e m ) 201 同步計數器(synchronous counter) 202 游標電路（vernier circuit) 401計數器（counter) 402 計數器(counter) 403 游標電路 （vernier circuit) 701 向量記憶子系統 （vector memory subsystem) 702 粗略時序子系統（coarse timing subsystem) 703格式化/回應子系統 （format and response subsystem) 704 時序精調電路（timing refiner circuit) 514736 圖式簡單說明 7 〇 5 測試頭子系統（t e s t h e a d s u b s y s t e m ) 711 正反器裴置（flip-flop device) 712 移位暫存器（shift register) 713 游標（vernier) 714 小計數器（small counter) 1001小計數器（small counter) 1002 游標（vernier) 1 〇 〇 3小計數器（small counter) _ 1004 游標（vernier) 1101 向量記憶體子系統（vector memory subsystem ll〇2 粗略時序子系統（coarse timing subsystem) 1103 回應子系統（reSp〇nse subSyStem) 日寸序精調電路（timing refiner circuit) 1 1 〇 5 測試頭子系統（t e s t h e a d s u b s y s t e m )

第19頁

Claims (1)

1. 514736 六、申請專利範圍 申請專种範圍 1. 一種可用以測試裝置之測試器，其包括： 一向量記憶子系統，其中存有之資訊係用以觸發並測試一 裝置，且用以與該裝置測試結果比較； -粗略時序子系統，其係用以產生一粗略時序信號； -格式化/回應子系統，其可接收該資訊和該粗略時序信 號，並據此產生一第一格式化波形； _ 一時序精調電路，其可用以接收該第一格式化波形，並產 生一具有精確時序之第二格式化波形； 一測試頭子系統，其用以接收該第二格式化波形； 其中，該測試頭子系統將該第二格式化波形傳送至該裝 置，並將測試結果經由該時序精調電路’傳回至該格式化 /回應系統。 2. 如申請專利範圍第1項所述之測試器，該時序精調電路 包含一正反器裝置，其係用以將該第一格式化波形再同步 化，並將其信號抖動消除。 3. 如申請專利範圍第2項所述之測試器，該時序精調電路 進一步包含一計數器和一游標，其係用以產生具備精確時 序的該第二格式化波形。 · 4. 如申請專利範圍第2項所述之測試器，該時序精調電路 進一步包含至少一移位暫存器和一游標，其係用以產生具 備精確時序的該第二格式化波形。 5. 如申請專利範圍第2項所述之測試器，該時序精調電路

   第20頁 力、申請專利範圍 進一步包含一計數器、至w、一 其係 用以產生具備精確時序的::存器和-游標… 6·:申請專利範圍第2項 : ' 化波形。 包含一第一計數器或暫存哭和一 ^式裔，該時序精調電路 :該第-計數器或暫存器；與：或暫存H，其 罘一袼式化波形之前緣，·該第二 =軲結合，以觸發該 二游標結合，以觸發該第二格 為或暫存器係與一第 7如申ϊ:ί!存器係與該正反器裳置結合。 和 且i申叫專利範圍第2項所述之測試哭， J有至少-預設值，該預設值係與—。::序精J周電路 準通道。 舌正斜值整合用以校 8 ·如申請專利範圍第2項所述之測試器， 具有至少一箱挪杜 χ ΰ亥日守序精調電路 9 ·如申請專利^ η 1 4預'又值係與—管線時序值整合。 統、“ί㈡器，量記憶子系 置來加以實：糸統和格式化/回應糸統’係藉由c Μ 0 S裝 1 〇 ·曰種可用以測試裴置之測試器，其包括： -ί統，”存有之資訊係用以觸發並測試 統，可基於置，量記憶子系 化波形； 貝矾，輸* -有粗略時序之第一格式 蚪序精调電路，其可用以接收該第一袼 士-具有精確時序之第二格式化波形； /皮形，亚產 口應子糸統’，其可用以接收該向量記憶子系統輸出之

   第21頁 514736 六、申請專利範圍 資訊； 一測試頭子系統，其用以接收該第二格式化波形； 其中，該測試頭子系統可將該第二格式化波形傳送至該裝 置，並將其測試結果經由該時序精調電路傳回至該回應系 統。 11.如申請專利範圍第1 0項所述之測試器，該時序精調電 路包含一正反器裝置，其係用以將該第一格式化波形再同 步化，並將該第一格式化波形之信號抖動消除。 1 2 .如申請專利範圍第1 1項所述之測試器，該時序精調電 路進一步包含一計數器和一游標，其係用以產生具有精確 時序之該第二格式化波形。 1 3 .如申請專利範圍第1 1項所述之測試器，該時序精調電 路進一步包含至少一移位暫存器和一游標，其係用以產生 具有精確時序之該第二格式化波形。 1 4.如申請專利範圍第1 1項所述之測試器，該時序精調電 路進一步包含一計數器、至少一移位暫存器、和一游標， 其係用以產生具有精確時序之該第二格式化波形。 1 5 .如申請專利範圍第1 1項所述之測試器，該時序精調電 路進一步包含一第一計數器或暫存器和一第二計數器或暫 存器，其中該第一計數器或暫存器係與一第一游標結合， 以觸發該第二格式化波形之前緣，該第二計數器或暫.存器 係與一第二游標結合，以觸發該第二格式化波形後緣，且 該第一和第二計數器或暫存器係與該正反器裝置結合。 1 6 .如申請專利範圍第1 1項所述之測試器，該時序精調電

   第22頁 514736 六、申請專利範圍 路具有至少一預設值，其係與一去歪斜值整合，用以校準 通道。 1 7.如申請專利範圍第1 1項所述之測試器，該時序精調電 路具有至少一預設值，其係與一管線時序值整合。 1 8 .如申請專利範圍第1 0項所述之測試器，該向量記憶子 系統及該回應系統，係藉由CMOS裝置來加以實現。 1 9 .如申請專利範圍第1 0項所述之測試器，進一步包含一 粗略時序子系統，其係用以產生一粗略時序信號，並將該 粗略時序信號傳送至該向量記憶子系統，以產生具有粗略 時序之該第一格式化波形。 2 0 .如申請專利範圍第1 9項所述之測試器，該時序精調電 路包含一正反器裝置，其係用以將該第一格式化波形再同 步化，並將該第一格式化波形之信號抖動消除。 2 1.如申請專利範圍第2 0項所述之測試器，該時序精調電 路進一步包含一計數器和一游標，其係用以產生具有精確 時序之該第二格式化波形。 2 2 .如申請專利範圍第2 0項所述之測試器，該時序精調電 路進一步包含至少一移位暫存器和一游標，其係用以產生 具有精確時序之該第二格式化波形。 2 3 .如申請專利範圍第2 0項所述之測試器，該時序精調電 路進一步包含一計數器、至少一移位暫存器、和一游標， 其係用以產生具有精確時序之該第二格式化波形。 2 4 .如申請專利範圍第2 0項所述之測試器，該時序精調電 路進一步包含一第一計數器或暫存器和一第二計數器或暫

   第23頁 514736 六、申請專利範圍 存器，其中該第一計數器或暫存器係與一第一游標結合， 以觸發該第二格式化波形之前緣，該第二計數器或暫存器 係與一第二游標結合，以觸發該第二格式化波形後緣，且 該第一和第二計數器或暫存器係與該正反器裝置結合。 2 5 .如申請專利範圍第2 0項所述之測試器，該時序精調電 路具有至少一預設值，其係與一去歪斜值整合，用以校準 通道。 2 6 .如申請專利範圍第2 0項所述之測試器，該時序精調電 路具有至少一預設值，其係與一管線時序值整合。

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