TW472363B - Semiconductor memory device - Google Patents

Description

472363 五、發明說明（1) 【發明背景】 【發明領域】 本發明係關於一種半導體記憶裝置，例如動態隨機存 取記憶體，尤其關於一種具加速的操作速度之半導體記憶 裝置。 【相關技藝之說明】 習知的半導體記憶裝置，例如同步動態隨機存取記憶 體（SDRAM)，一般設有一供1/0線預充電用之預充電電路， 該預充電電路係經由一行選擇電路連接至與記憶體單元連 接之複數個位元線對。 此處所使用之預充電電路調節I / 0線至一指定電位， 以供讀寫資料之用，且該預充電電路加速資料讀寫並同時 防止讀寫錯誤。圖1為習知的半導體記憶裝置中預充電電 '路之電路圖。 習知的半導體記憶裝置之預充電電路1 0 1中設有兩個Ρ 通道電晶體TrlOla及TrlOlb，其汲極分別連接至I/O線ΙΟΤ 及ION。一固定的電壓Vc供應至電晶體TrlOla及TrlOlb之 源極，且一預充電控制信號P I 0供應至每一閘極。於預充 電期間，電晶體T r 1 0 1 a及T r 1 0 1 b兩者皆導通，且I / 0線I 0 T 及ION之電位成為固定的電壓Vc。在設計上包括一設於預 充電電路中之等化電晶體，以及預充電期間被等化電晶體 造成短路且調節至相同電位（平衡位準）之兩I / 0線I 0 T及 ION °

第5頁 472363 五、發明說明（2) ~~-- 兹1解釋帶有一該結構之預充電電路的習知半導體裝 f之Ϊ 2。圖2 A及圖2B係顯示習知半導體記憶裝置之操作 ^ 其中圖2 A係固定電壓V c為高之情开> 下的時序 圖，此固定電壓VC.即平衡位準（Vcc/2 <二

Vcc) ( 乂下稱之為第一先前技藝），.而圖2b係 壓 巧電，CC的二分之一之情形下的時序圖（以下電:之為 乐一，刖技藝）。此處，電壓Vcc係一供應至1/(}電路之電 源電壓j未圖示），該I / 〇電路連接至預充電電路。，，平衡 位準π意指一經由每一Trl〇la電晶體而供應至 I/O線IOT及I〇N之電位’或指當兩1/〇線Ι〇τ及I〇N被等化電 晶體造成短路時，該兩I/O線Ι〇τ及ion所收斂至之電位（未 圖示）。 如圖2Α所示’當固定電壓vc被設定至滿足Vcc/2 < V c 1 < V c c (第一先前技藝）時，於讀寫前之預充電期間預 充電控制信號PI0為高，且I/O線I0T及ION被預充電至電壓 V c 1 0 接著，當預充電控制信號p I 〇下降，開始讀寫時，I / 〇 線I 0 T及I 0 N之電位被拖引（d r a g )至位元線對之電位，該位 元線對連接至記憶體單元，而該記憶體單元組成一由一位 址信號所選擇之行。結果，為因應讀寫之資料，I / 〇線I 0 T 之電位增加（或減少）且I / 〇線I 0 N之電位減少（或增加）。亦 即，送至I / 0線I0T之信號與送至I / 0線ION之信號為互補關 係。若當時之操作為資料之寫入，則寫入信號被寫入放大 器放大（未圖示），因此每一電位之增加與減少皆大。然

第6頁 472363 五、發明說明（3) 後’一I/O線之電位收斂至内部的電源電壓Vcc，且其他 I /0線之電位收敛至接地電位GND。 另一方面’若操作為資料之讀取，則DRAM之位元線對 正常地被預充電至Vcc/2，且讀取動作一結束後，為因應 讀取之資料’該位元線對經歷一電位差分布，該電位差之 中間值為Vcc/ 2。然而，由於感測放大器對位元線對間之 差別電位的放大（未圖示）不足，故一位元線對與丨/ 〇線 I 0 T (、或I 0 N }間之電位差小’且丨/ 〇線丨〇 τ (或I 〇 N〉電位的增 加（或；咸少）^小。相較之下，因處於預充電位準之電壓 Vcl、較Vcc/2尚，故其他位元線與1/〇線I〇N(或Ι〇τ)間之電 位差大。因此，I / 〇線I 〇 Ν (或I 〇 τ )之電位大為減少（或增 加）。因此I / 0線I 〇 Τ及I 〇 Ν得到足夠的電位差是可能的。這 是因為閘極源極之電壓差與汲極電流間為平方關係，因此 閘極源極間較大的電位差導致汲極電流較大的改變。 當預充電控制信號ΡΙ0接著上升時，1/()線Ι〇Τ及Ι〇Ν被 預充電至電壓Vcl 。資料讀寫及預充電，以與預充電控制 信號ΡΙ0之升降同步的方式交互執行。完成讀寫之後，預 充電控制信號P I 0被設定為高。 另一方面，當固定的電壓。被設定至電壓Vc2，其為 Vcc/2 ’如圖2B所示（第二先前技藝），於讀寫前之預充電 期間’預充電控制信號ΡΙ0為高，且I/C)線Ι0Τ及ion被預充 電至電壓Vc2。 接著’當預充電控制信號p I 〇下降以開始讀寫，丨/ 〇線 I 0 T及I 0 N之電位被拖引（d r a g )至位元線對之電位，該位元 472363 五、發明說明（4) 線對連接至記憶體單元，而該記憶體單元組成一由一位址 信號所選擇之行。結果，為因應資料之讀寫，；[/〇線丨〇T之 電位增加（或減少）且I / 〇線I 〇 Ν之電位減少（或增加）。若當 時之操作為資料寫入，則一寫入信號被寫入放大器放大 (未圖示），因此每一電位大為增減。然後，一丨/ 〇線丨〇 Τ或 I 0 Ν之電位收斂至内部電源電壓v c c，且其他I / 〇線丨〇 ν或 Ι 0Τ之電位收斂至接地電位gnd。另一方面，若操作為資料 讀取’則感測放大器（未圖示）對位元線對間電位差的感測 放大是不足的，兩位元線與I/O線Ι0Τ及Ι0Ν間的電位差小 且I / 〇線I 0T及I 0 N的電位增加量亦小。 當預充電控制信號P 10接著上升，I/O線Ι0Τ及Ι0Ν被預 充電至電壓Vc2。此時，由於預充電位準被設定至Vcc/2， I /0線I 0T及I ON之電位迅速地到達電壓Vc2。資料讀寫及預 充電，以與預充電控制信號P I 〇之升降同步的方式交互執 行。完成讀寫之後’預充電控制信號p 1 〇被設定為高。 然而，前述第一先前技藝之半導體記憶裝置中，固定 的電壓Vc被設定至電壓Vcl(Vcc/2<Vcl<Vcc)，且因此於 I / 0線I 0 T或I 0 N預充電時，此電壓於寫入操作後立即轉換 至GND側，將其恢復至預充電位準Vci是需要時間的。因恢 復時間tb長，預充電控制信號P I 〇 (圖2 A中較高的週期）之 啟動週期必須設定得較長，且如此預充電控制信號P I 〇循 環一次的時間tck必須設定得較長。 相反地，如第二先前技藝中所述，固定的電壓V c被設 疋至電麗V c 2 ( V c c / 2 )時的問.題描述如下。當列位址從外面

第8頁 472363 五、發明說明（5) 送入半導體記憶裝置時，一字元線被啟動且儲存於記憶體 單元内的資料經由一位元線對被輪出。感測放大器放大位 元線對之電位差，且於輸出辨識結果至I / 0線時辨識出記 憶資料。 然而，當感測放大器在讀取一開始後的放大不足時， 在位元線與I / 0線I 0T或I ON間實質上沒有電位差，故I / 0線 I 0 T與I / 0線I 0 N間產生的差動電位△ V極小。在連續讀取與 單一字元線連接之多重記憶體單元的情形中，例如叢發讀 取，初始時讀到的資料，其差動電位Δ V是最小的，然而 該差動電位△ V會隨著後續的資料增加。當差動電位△ V極 小時一輸出緩衝器開始讀取，此可能妨礙正常的讀取操 作。 問題在於，為防止此情形發生，必須延長從初始感測 至初始讀取兩者間的時間，亦即，從列位址閃控信號 (RAS)之輸入至行位址閃控信號（CAS)之輸入兩者間的時間 (t RCD: R A S - t 〇 - C A S d e 1 a y )，故感測放大器之輸出能足夠 地放大讀取資料。此導致從半導體記憶裝置之存取至讀出 資料兩者間的時間（存取時間）較長。 具體言之，儘管第一先前技藝有較長的連續寫入時間 這樣的問題存在，其仍可讓初始讀取時間縮短。相反地， 第二先前技藝有較長的初始讀取時間這樣的問題存在，但 可讓連續寫入時間縮短。 因此，在一習知的半導體記憶裝置内，產品規格已設 計成傾向於展現某項特性，然同時亦犧牲了其他特性。也

第9頁 472363 五、發明說明（6) 就是說，預充電位準已被選定，亦已設定成傾向於展現初 始讀取時間或連續寫入時間兩者之一。因此，同時縮短兩 者的時間已是不可能的。即使採取一加速時鐘信號，速度 上亦無法完全達到。 【發明概述】 本發明之目的係提供一半導體記憶裝置，其可縮短預 充電控制信號循環及從初始感測至第一讀取或寫入間的時 間。. 依據本發明之半導體記憶裝置由一記憶體單元陣列、 複數個位元線對，複數個記憶體單元共同連接於其上、一 I / 0線對，複數個位元線對共同連接於其上、及一預充電 電路，對該I / 0線對預充電。複數個記憶體單元組成記憶 體單元陣列中的一行。預充電電路具一選擇電路，該選擇 ;電路從複數個電壓位準中選擇I / 0線對之預充電位準。 依據本發明，從複數個電壓位準中為I / 0線對選擇預 充電位準之選擇電路係預充電電路内所提供的，故預充電 位準在初始資料讀取期間及資料讀取後可被切換。亦即， 於初始資料讀取期間，I / 〇線對之預充電位準被選擇電路 選擇至一個與一位元線的電位相差大的值，如此可讓I / 0 線對獲得大的差動電位。結果，若於初始資料讀取期間 I / 0線對的差動電位大，且在資料讀取後的預充電位準設 定成可輕易地達到一平衡，則即使當時鐘信號被加速亦可 繼續進行。此外，舉例來說，若於資料讀取後，選擇電路

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五、發明說明（7) 的 成 置 紅、'’對设定的預充電位準，與資料寫入時丨/ 〇線 1位平衡或接近平衡，則可於資料寫入後迅速地^ 1衡。因此可減低與預充電位向設為高的 當的操作電流。 我 【較佳實施例之詳細說明】 ,f考附圖’現將詳細解說本發明之較佳實施例。 係依據本發明第一實施例之半導體記憶裝置之結構方塊 圖。 . 第 貫施例係—設有依矩陣方式排列之記憶體單元 &己fe體+單兀陣列1。„位址信號ADD，其指示記憶體單元 =1之讀取位址或寫入位址，輸入至一χ解碼器2及—γ 器3〃，該X解碼器2及該γ解碼器3分別解碼輸入列位址及輪 入打位址。一行選擇電路4連接至γ解碼器3。由位元線 及BLN構成的位元線對連接至每一組成記憶體單元陣列i 5己憶，單兀打，且每一位元線對上設有一感測放大器5。 組成每一位兀線對之複數個位元線BLT經由行選擇電路4丘 同連接至1 /0線I 0T。組成每—位元線對之複數個位元線 BLN經由行選擇電路4共同連接至1/〇線丨⑽。1/〇線Ι〇τ及 I 0 Ν組成一互補關係之信號線對。每一開關s w皆由一電晶 體構成，作為行選擇電路4的一部份，這些開關連接於每 —位元線BLT與I/O線I0T之間，也連接於每一位元線BU與 I / 0線I 0N之間。^個電晶體閘共同連接於每一位元線對之 開關S W。每一位元線對之共同連接處的電位由一選擇信號

第11頁 472363 五、發明說明（8) YSEL所控擇信號係由γ解碼器3輸出。 一資料Ξ謂及寫=線=及Ι0Ν之末、端’且 i-ttm (D〇UT)a 1 ^ 電路9及資料輸入電路1〇共同連接至一端子dq。貝抖輪出 有禎數：Ϊ ί例5 f有—指令解碼器1 1，該指令解碼器設 部针入$兮〜軲Γ ί制信號/RAS、—/CAS、及一/WE由外 1 ^同爭：：彳：：子。指令解碼器以與時鐘信號CLK之 入批:丨二味pw「式輪出—字元線選擇信號RASB、一讀取/寫 入控=號RWCMD、及—寫入控制信號WCMD。 瑪哭ι1沾批U空制信號RWCMD係—信號，當輸入至指令解 低二車改二ί Ϊ號/、CAS改變至低位準時，MRWCMD信號由 ;料放7^合南位準。讀取/寫入控制信號RWCMD輸入至資 枓放=7、寫入放大器8、刪τ電路9、及μν電路1〇。 /M /㈣輸至指令解碼器1 1之控制信號/CAS及控制信號 /ΜΛ 位準時，寫入控制信魏㈣由低位準改變至 雨位準。 r，ί，，ί擇信號RASB係—信號，當列位址被併入時此 二2 ΐ I ΐ準改變至低位準，且當一系列的讀取或寫入操 e Ϊ t號由低位準改變至高位準。—由字元線選擇 ί ί二Ϊ 信號輸入至X解碼器2，且基於此導出信號 之改變啟動記憶體單元陣列i内之一字元線。 第一實施例亦設有一感測賦能（sense enable，SE)電

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_. ·*ί：_'__ - ·, . y/«» ._ . ·：.· J . ' . . ' ' · '/ί*- _: . . . . L ..；：；；· vm ...... ' 五、發明說明（9) ‘ ' ' 一 · * 路1 2，用以輸入字元線選擇信號RASB且輸出一感測指示信 號S E S T P、一行系統1 3之啟動電路，用以輸入讀取/寫入控 制信號RWCMD且輸出一行啟動信號YBS、以及一寫入賦能

(write enable，WE)電路14，用以輸入寫入控制信號WCMD 且輸出一寫入賦能信號WE。 感測指示信號S E S T P係感測放大器敌動信號（未圖示） 之延遲信號，該感測放大器啟動信號係字元線選擇信號 R A S B之延遲信號，且感測指示信號只輸入至預充電電路 6。感測放大器啟‘動信號係輸入至感測放大器S A之信號， 且被轉換至高位準以啟動感測放大器5。 行啟動信號YBS係一信號，此信號輸入至行系統（行電 路）所屬之電路，且被轉換至高位準以啟動行電路。此 處，舉例而言，行電路包括Y解碼器3、行選擇電路4、資 料放大器7、及寫入放大器8。行啟動信號Y B S亦用以產生 ;一預充電控制信號P I 0，此信號P I 〇將描述於下。 寫入賦能信號WE係一輸入至寫入放大器8與DIN電路10 之信號，此信號於資料寫入期間轉換至高位準以啟動寫入 放大器8與DIN電路10。若寫入賦能信號WE成為高位準，那 麼當讀取/寫入控制信號RWCMD亦處於高位準時，寫入放大 器8及D I N電路1 0啟動且資料寫入至記憶體單元陣列1中。 當讀取/寫入控制信號RWCMD處於高位準時，若寫入賦能信 號WE處於低位準，則資料放大器7與DOUT電路9啟動且資料 從記憶體單元陣列1中讀取出。 依據本實施例，控制I / 0線I 0T與I ON的預充電控制信

第13頁 472363 五、發明說明（ίο) 號PIO及感測指示信號SESTP皆輪入至預充電 預充電控制信號PI〇係一由PI〇生成電路。 係 之時Γ圖係一顯示由PI〇生成電路產生預充電控制信號川 號，該生成電路從一ICLK產生電路16輸入—内^ $的信 ICLK並輸入前述行啟動信號YBS。預充電控 / =鐘信號 控制I/O線IOT與ION之預充電時序的作號 。現HI0 内部時鐘信號ICLK於時鐘信號CLK之後產生，

電控制信號PI0於行啟動信號YBS上升時同步下降。H 控制彳§號P I 0於南低位準間切換以作為内部時鐘作、 之延遲信號。 。儿 圖5係依據第一實施例之感測賦能（s e )電路丨2的灶構 方塊圖。感測賦能電路12設有一延遲電路12a與一延g電 路12b。延遲電路12a之輸入端連接至一輸入端子，此輸入 端子輸入字元線選擇信號RASB。延遲電路12b之輸入端連 接至延遲電路1 2 a之輸出端子。感測賦能電路1 2亦設有一 NOR閘N0R12 ’用以對延遲電路12a與12b之輸出信號作NOR 邏輯運算。N 0 R閘N 0 ΪΠ 2之輸出信號係感測指示信號 SESTP。舉例而言，前述感測放大器啟動信號係產生作為 延遲電路12a之輸出信號。 延遲電路1 2 a及1 2 b所致之延遲時間被設定成可讓從字 元線選擇信號RASB下降直到感測指示信號SESTP上升兩者 間隔的時間，比從字元線選擇信號“別下降直到預充電控 制信號P I ◦初始下降兩者間隔的時間長，而且比從字元線

第14頁 472363 五、發明說明（11) 選擇信號RASB下降直到預充電控制信號P 10下一次上升兩 者間隔的時間短。在感測賦能電路1 2中，延遲電路1 2 a及 1 2b被設定成可讓感測指示信號SESTP對字元線選擇信號 RASB之下降反應得晚，且對字元線選擇信號RASB之上升反 應得相對早。 圖6係一顯示第一實施例之預充電電路6及I/O線Ι0Τ與 Ι0Ν之方塊圖。在預充電電路6中，設有一 NAND閘NAND6a， 用以對預充電控制信號ΡΙ0及感測指示信號SESTP作NAND邏 輯運算，且一反相器I V6a將NAND閘NAND6a之輸出信號反 相。預充電電路6亦設有一反相器IV6b、一 MAND閘 N A N D 6 b、及一反相器I V 6 c。反相器I V 6 b將感測指示信號 SESTP反相。NAND閘NANMb對反相器IV6b之輸出信號及預 充電控制信號P I 0作N A N D邏輯運.算。反相器I v 6 c將N A N D閘 NAND6b之輸出信號反相。 ； 預充電電路6更設有P通道電晶體Tr6a及Tr6b。反相器 I V 6 a之輸出信號供應至該二電晶體之閘極。一電壓v b供應 至電晶體T r 6 a及T r 6 b之源極，且此二電晶體之汲極分別連 接至I / 0線I 0 T及I 0 N。預充電電路6亦設有p通道電晶體 Tr6c及Tr6d。反相器IV6c之輸出信號供應至該二電晶體之 間極。一電壓Va供應至電晶體rr6a及Tir6b之源極，且此二 電晶體之'/及極分別連接至I / 0線I 0 T及I 0 N。電廢V b係在從 記憶體單元内讀取資料之期間中振幅的平均電壓（平衡位 準）Vbal ，且電壓Va係比電壓Vb高的電壓；舉例而言，其 為一供應至記憶體單元陣列1及/或感測放大器5之内部電

第15頁 472363 五、發明說明（12) 路的電壓，此電壓得已於一階梯下降（step-down)電路中 階梯下降（未圖示）。 茲將解釋具上述結構之第一實施例之操作。圖7係顯 示依據本發明第一實施例之半導體記憶裝置的操作之時序 圖。圖7雖然分開顯示I 0 (讀取）及I 0 (寫入），但此只是為 了強調當每一單一操作連續地被執行時之電壓改變，且得 將讀取操作及寫入操作合併。圖7中，讀取及寫入雖然顯 示於同一張圖中，但毋庸贅言，讀取及寫入操作無法同時 執行。此外，下文所說明之操作係執行於記憶體單元陣列 1中選擇記憶體單元之後，其中記憶體單元組成一列且資 料讀寫於其中執行；亦即，於字元線之選擇後，直到連續 資料讀取或寫入操作完成。RASB、RWCMD、WCMD、SESTP、 YBS、及WE等信號之改變係共同發生於第一實施例及稍後 所解釋之第二、第三實施例中，因此以下將詳細解釋 RWCMD、WCMD、YBS、及WE等信號之改變。 當時鐘信號CLK上升時，若控制信號/RAS係低，控制 信號/CAS係高且控制信號/WE係高，則指令解碼器1 1將這 些信號解碼、輸出一動作指令ACT、且於一延遲後降低字 元線選擇信號RASB。此時，由於感測指示信號SESTP係 低，故電晶體Tr 6a及Tr 6b係於OFF態而電晶體Tr 6c及Tr 6d 係於0 N態，且I / 0線I 0 T及I 0 N預充電至電壓V a。 繼而，當時鐘信號CLK上升時，若控制信號/RAS係 高、控制信號/CAS係低、且控制信號/WE係低，則指令解 碼器1 1輸出一寫入指令W。當時鐘信號CLK上升時，若控制

第16頁 472363 五、發明說明（13) t破*/RAS係高、控制信號/CAS係低、且控制信號/WE係 巧’則，令解碼器1 1輸出一讀取指令R。 带接著’當預充電控制信號ρί〇下降時，1/〇線ί〇τ及ι〇Ν 電位被拖引（drag)至位元線對BLT及BLN之電位，該位元 線對連接至記憶體單元，而該記憶體單元組成一由每一行 選擇電路4所選擇之行。結果，丨/〇線丨〇τ之電位可能增加 且I/O線Ι0Ν之電位可能減少。若此時的操作係將資料寫入 被選擇的記憶體單元’則一寫入信號由寫入放大器8放 大’因此每一電位大為增加或減少。故1/〇線Ι0Τ之電位收 傲至内部電源電壓Vcc然而丨/〇線1〇!^之電位收斂至接地電 位GND °另一方面’當操作係從選擇的記憶體單元中讀取 資料時，感測放大器5對位元線對之差動電位的放大不 足，因此位元線BLT與I/O線ιοτ .間的電位差小。如此，I/O 線I 0T之電位增加少。然而，依據本實施例，處於預充電 ;位準之電壓Va比平衡位準Vbal高，因此位元線BLT與I /0線 Ι0Τ間的電位差大且I/O線Ι0Ν之電位顯著地下降，如此導 致I / 0線I 〇 T與I 0 N間有一足夠的差動電位。 於首次從記憶體單元中讀取資料或首次將資料寫入至 記憶體單元期間，感測指示信號SESTP上升。如此，當預 充電控制信號Ρ Ϊ 〇繼而上升時，電晶體Tr 6 a及Tr 6b係於0N 態，然而電晶體Tr 6c及Tr6d係於OFF態。結果，I/O線ΙΟΤ 及ION預充電至電壓Vb(平衡電壓Vbal )。結果，即使當預 充電前之操作係寫入操作，I / 0線I 0T及I 0N之電位也快速 地到達電壓V b (平衡電壓V b a 1 )。

第17頁 472363 五、發明說明（14) 接著，以與預充電控制信號P 10之升降同步的方式， 交互執行資料讀寫及預充電。 當所輸入的控制信號/ R A S係低、控制信號/ C A S係高、 且當時鐘信號CLK上升時，則控制信號/WE係低、指令解碼 器1 1輸出一預充電指令PRE、且字元線選擇信號RASB於一 延遲後上升。當此情形發生時，被選擇之字元線恢復至 OFF態，且記憶體單元與位元線之間的連接切斷。然後預 充電控制信號P I 0以與時鐘信號CLK之下降同步的方式設定 為高，JL讀取/寫入完成。於字元線選擇信號RASB上升後 之一固定延遲，感測指示信號SESTP下降且I /0線I0T及ION 預充電至電壓Va。 如此，依據本實施例，就在預充電控制信號P I 0之初 始下降之前，I/O線Ι0Τ及Ι0Ν之預充電位準設定至電壓 V a，因此即使感測放大器5對位元線對之差動電位的放大 :不足，I/O線Ι0Τ與Ι0Ν間之差動電位仍可能增加至一可讀 取的位準。再者，由於I / 0線I 0 T及I 0 N之預充電位準改變 至電壓Vb，此電壓係平衡位準Vba 1，且感測指示信號 SESTP之上升持續至隨後的初始預充電控制信號P I 0上升為 止，故即使寫入資料將接著執行，到緊接於其後的預充電 間的間隔時間t b仍極短。結果，可縮短從被感測放大器5 初始感測直到預充電控制信號P I 0下降兩者間的時間tRCD， 同時亦於連續寫入期間縮短時間t b至平衡值以縮短預充電 控制信號P I 0之一循環tck。此因而可應用以加速時鐘信號 CLK °

第18頁 472363 五、發明說明（15) 較 流 與預充電位準一向設定為 更容易於寫入後達到平衡 高之習知半導體記憶裴置相 ，且因此亦可降低操作電 ，將解釋本發明之第二實施例。依據第二實施例，行 啟動信號YBS，而非感測指示信號SESTp，輸入至預充電電 路6。圖8係依據/本發明第二實施例之半導體記憶裝置的結 構方塊圖。圖9係依據第二實施例之行系統丨3的啟動電路 的結構方塊圖。圖1 0係顯示依據第二實施例之預充電電路 6及I/O線IOT及ION之方塊圖。_ 依據第二實施例，行系統丨3的啟動電路設有—延遲電 路13a及一延遲電路13b。延遲電路i3a之輸入末端連接至 —輸入端子，此端子輸入讀取/寫入控制信號RWCM])。延遲 电路13b之輸入末端連接至延遲電路之輸出端子。行系 統1 3的啟動電路亦設有一 n a N D間N a N β丄3及一反相器丨v丨3。 NAND閘NAND13對延遲電路丨3a及i3b之輸出信號作NAND邏輯 運异。反相器I V 1 3將N A N D閘N A N D 1 3之輸出信號反相。反相 器I V 1 3之輸出信號係行啟動信號γ BS。 ^ 如圖8及圖1 〇所示，除了輸入行啟動信號YBS且輸入非 感測指示信號SESTP以外，預充電電路6具有與第一實施例 相同的結構。 延遲電路13a及13b所致之延遲時間設定成可讓從讀取 /寫入控制信號RWCMD上升到行啟動信號YBS上升兩者間隔 的時間，比從讀取/寫入控制信號rWCMD上升到預充電控制 信號P I 0之初始下降兩者間隔的時間長，而且比到預充電

第19頁 472363 五、發明說明' (16) 控制信號P I 0下一次上升兩者間隔的時間短。在行啟動電 路1 3中，延遲電路1 3a及1 3b設定成可讓行啟動信號YBS對 讀取/寫入控制信號RWCMD的上升反應得慢，而且對讀取/ 寫入控制信號RWCMD的下降反應得相對早。然而，於第一 實施例中，自讀取/寫入控制信號RWCMD之上升算起之行啟 動信號YBS之延遲時間設定成比自字元線選擇信號RASB之 下降算起之感測指示信號SESTP之延遲時間小。 系依據本發 圖1 1 序 為了強調當 得將讀取操 文所描述之 資料讀寫的 ;字元線被選 號之改變係 中，因此以 當時鐘 信號/CAS係 出/動作指 釋具上述結構之第二實施例之操作。圖1 1係顯 明第二實施例之一半導體記憶裝置的操’作之時 雖然分開顯示10(讀取）及1〇(寫入），但此只是 每一單一操作連續地被執行時之電壓改變，且 作及寫人操作合併。如同在第一實施例中，下 操作係指記憶體單元陣列1中構成一列且執行 記憶體單元被選擇之後的操作。亦即，其係於 擇之後。RASB、RWCMD、WCMD、YBS、及WE 等信 共同發生於於第二實施例及第一、第三實施例 下將詳細解釋WCMD及WE信號之改變。 信號CLK上升時，若控制信號/rAS係低、控制 高、且控制信號/ WE係高，則指令解碼器1 1輸 令ACT 。 。當時鐘信號CLK上升時，若控制信號/rAS係高、控制 信號/CAS係低、且控制信號/WE係低，則指令解碼器1 1輪 出二寫入指令W。當時鐘信號CLK上升時，若控制信號/RAS 係尚、控制信號/CAS係低、且控制信號/we係高，則指令

第20頁 472363 五、發明說明（17) 解瑪器11輸出一讀取指令R，且於指令輸出後之一固定延 讀取/寫入控制信號RWCME)上升。此時，由於行啟動 ^YBS係低，故電晶體Tr6a及Tr 6b係於OFF態，然而電晶 及Tr6d係於on態，且I/O線I0T及ION預充電至電壓 V 3· 〇 接著，當預充電控制信號PI0下降時，I/O線I0T及ION 之電位被拖引（drag)至位元線對BLT及BLN之電位，該位元 線對連接至記憶體單元，而該記憶體單元組成一由每一行 選擇電路4所選擇之行。結果，I/O線I0T之電位可能增加 且I /0線ION之電位可能減少。若此時的操作係將資料寫入 被選擇的記憶體單元，則一寫入信號由寫入放大器8放 大。因此每一電位大為增加或減少，且I / 0線I 0T之電位收 斂至内部電源電壓V c c，然而I / 0線I 0 N之電位收斂至接地 電位G N D。又，即使操作係從選擇的記憶體單元中讀取資 ;料，如同在第一實施例中，位元線BLT與I/O線ION間的電 位差仍為大且I/O線Ι0Ν之電位顯著地下降，如此導致I/O 線I 0T與I 0N間有一足夠的差動電位。 於首次從記憶體單元中讀取資料或首次將資料寫入至 記憶體單元期間，行啟動信號YBS上升。如此’當預充電 控制信號P I 0繼而上升時’電晶體T r 6 a及T r 6 b係於0 N態， 然而電晶體Tr6c及Tr6d係於OFF態。結果，I/O線I0T及ION 預充電至電壓Vb(平衡電壓Vbal)。結果’即使當預充電前 之操作係寫入操作，I / 〇線I 0T及I 0N之電位也快速地到達 電壓Vb(平衡電壓Vbal)。

第21頁 472363 五、發明說明（18) 接著，以與預充電控制信號P I 0之升降同步的方式， 交互執行資料讀寫及預充電。 當時鐘信號CLK上升時，若控制信號/RAS係低、控制 信號/ C A S係高、且控制信號/ W E係低’則指令解碼器1 1輪 出一預充電指令PRE ’且於一延遲後控制信號RWCMD下降。 然後預充電控制信號p 1 0以與時鐘信號CLK之下降同步的方 式設定為高’且讀取/寫入完成。於讀取/寫入控制信號 RWCMD下降後一固定延遲時，行啟動信號YBS下降且I/O線 IOT及ION預充電至電壓Va。 _ 如此’亦依據第二實施例，就在預充電控制信號p J 〇 之初始下降之前’ I/O線I0T及ION之預充電位準設定至電 壓V a，且自操作一開始至隨後的初始預充電控制信號p I 〇 ! 上升為止，I/O線I0T及ION之預充電位準改變至電麼π， 此電壓係平衡位準Vba 1。因此，可縮短從被感測放大器5 '初始感測直到預充電控制信號P I 0下降兩者間的時間， 同時亦於連續寫入期間縮短時間t b至平衡值，以縮短預充 電控制信號P I 〇之一循環tck。此因而可應用以加速時鐘俨 號CLK。 ° 茲將解釋本發明之第三實施例。依據第三實施例，寫 入賦能彳s號WE，而非信號SESTP或YBS，輸入至預充電電路 6。圖1 2係依據本發明第三實施例之半導體記憶裝置的結 構方塊圖。圖1 3係依據第三實施例之寫入賦能（w E )電路i 4 的結構方塊圖。圖1 4係顯示依據第三實施例之一預充電電 路6及I/O線I0T及ION之方塊圖。

第22頁 472363 五、發明說明（19) 依據第三實施例，寫入賦能電路1 4設有一延遲電路 14a，此延遲電路之輸入末端連接至輸入端子，一寫入控 制信號WCMD經由此端子輸入。延遲電路1 4a之輸出信號係 寫入賦能信號W E。_ 如圖1 2及圖1 4所顯示，除了輸入寫入賦能信號W E，且 輸入非信號SESTP或YBS以外，預充電電路6具有與第一及 第二實施例相同的結構。 延遲電路1 4 a所致之延遲時間設定成當初始操作曾係 寫入操作時，可讓從寫入控制信號W C M D上升直到寫入賦能 信號WE上升兩者間隔的時間，比從寫入控制信號WCMD上升 直到預充電控制信號Ρ I 0初始下降兩者間隔的時間長，而 且比直到預充電控制信號Ρ I 0下一次上升間隔的時間短。 茲將解釋具上述結構之第三實施例之操作。圖1 5 Α及 圖1 5 B顯示依據本發明第三實施例之半導體記憶裝置的操 ;作。圖1 5 A係顯示資料連續地被寫入之操作之時序圖，而 圖1 5 B係顯示資料連續地被讀取之操作之時序圖。圖1 5 A及 圖1 5 B雖然分開顯示I 0 (寫入）及I 0 (讀取），但此只是為了 強調當每一單一操作連續地被執行時之電壓改變，且實際 上得合併讀取操作及寫入操作。如同在第一及第二實施例 中，下文所述之操作係指記憶體單元陣列1中構成一列且 執行資料讀寫的記憶體單元被選擇之後的操作。亦即，其 係於字元線被選擇之後的操作。 對連續地寫入及連續地讀取兩者而言，當時鐘信號 CLK上升時，若控制信號/MS係低、控制信號/CAS係高、

第23頁 472363 五、發明說明（20) 且控制信號/ W E係高，則指令解碼器1 1輪出一動作指令 ACT。 接著’於連續地寫入的情形中，如圖丨5 A所示，當時 鐘信號CLK上升時’若控制信號/RAS係高、控制信號/CAS 係低、且控制信號/WE係低，則指令解碼器1 1輸出一寫入 寺曰令WRT ’且於寫入指令WRT輪出後之一固定延遲後，寫入 控制信號WCMD上升。此時，由於寫入賦能信號WE係低，電 晶體Tr6a及Tr6b係於OFF態’然而電晶體Tr6c及Tr6d係於 ON態。因此，I/O線ιοτ及ION預充電至電塵va。 接著’當預充電控制信號P 10下降時，I / 〇線I 〇 T及I 〇 N 之電位被拖引（drag)至位元線對BLT及BLN之電位，該位元 線對連接至記憶體單元’而該記憶體單元組成一由每一行 遥擇電路4所選擇之行。結果，I / 〇線I 〇 τ之電位可能增加 且I / 0線I 0 N之電位可能減少。由於此時一寫入信號由寫入 放大器8放大，故每一電位大為增加或減少。因此，丨/ 〇線 I 0 T之電位收斂至内部電源電壓v c c，然而I / 〇線I 〇 N之電位 收激至接地電位G N D。 於首次寫入至記憶體單元期間，寫入賦能信號WE上 升。如此，當預充電控制信號P I 〇隨後上升時，電晶體 Tr6a及Tr6b係於ON態’然而電晶體Tr6c及Tr6d係於OFF 態。結果，I/O線I0T及ION預充電至電壓vb(平衡電壓 V b a 1)。結果，即使當預充電前之操作係寫入操作，I / 〇線 10丁及ION之電位也快速地到達電壓Vb(平衡電壓Vbal)。 接著，以與預充電控制信號P I 0之升降同步的方式，

第24頁 472363 五、發明說明（21) 交互執行資料讀取及預充電兩者與預充電。 當時鐘信號CLK上升時，若控制信號/RAS係低、控制 信號/CAS係高、且控制信號/WE係低’則指令解碼器丨丨輸 出一預充電指令PRE ’且於一延遲後’寫入控制信號wcMD 下降。然後預充電控制信號131 〇以與時鐘信號CL1(之下降同 步的方式設定為高，且連續寫入完成。於寫入控制信號 WCMD下降後之一固定延遲時’寫入賦能信號WE下降且I /〇 線Ι0Τ及Ι0Ν預充電至電壓Va。 另一方面，於連續_寫入的情形中’如圖1 5 B所示，當 時鐘信號CLK上升時，若控制信號/RAS係高、控制信號 / C A S係低、且控制信號/ W h係向，則指令解碼器1 1輸出一 讀取指令READ。此時，由於寫入賦能信號WE係低，電晶體 Tr6a及Tr6b係於OFF態’然而電晶體Tr6c及Tr6d係於0N 態，且I/O線Ι0Τ及ION預充電至電壓Va。 ； 接著，當預充電控制信號ΡΙ0下降時，I/O線Ι0Τ及Ι0Ν 之電位被拖引（d r a g )至位元線對B L T及B L N之電位，該位元 線對連接至記憶體單元，而該記憶體單元組成一由每一行 選擇電路4所選擇之行。結果，I /〇線I 〇τ之電位可能增加 且I / 0線I 0 N之電位可能減少。此處，如同在第一及第二實 施例中’位元線BLN與I/O線Ι0Ν間的電位差大且I/O線Ι0Ν 之電位顯著地下降，如此導致I/O線Ι0Τ與ION間有一足夠 的差動電位。 以與預充電控制信號p I 〇之升降同步的方式，交互執 行資料寫入及預充電。由於此期間寫入賦能信號WE並不上

第25頁 472363 五、發明說明（22) 升，故預充電位準固定在電壓Va。 當時鐘信號CLK上升時，若控制信號/RAS係低、控制 信號/CAS係高、且控制信號/WE係低，則指令解碼器1 1輪 出一預充電指令PRE，預充電控制信號P I 0以與時鐘信號 CLK之下降同步的方式設定為高，且連續讀取完成。I/O線 IOT及ION預充電至電壓Va。 如此，亦依據第三實施例，就在預充電控制信號P I 〇 之初始下降之前，I / 0線I 0T及I ON之預充電位準係於電壓 V a，且自寫入操作一開始至隨後的預充電控‘制信號p I 〇上 升為止，I/O線I0T及ION之預充電位準改變至電壓Vb，此 電壓係平衡位準Vba 1。因此，可縮短從被感測放大器5初 始感測直到預充電控制信號p I 〇下降兩者間的時間ho，同 N·亦於連續寫入期間縮短時間t b至平衡值，以縮短預充電 控制k號？ I 〇之一循環tck。此因而可應用以加速時鐘信號 CLK。 在第一至第二實施例中，寫入操作後之預充電位準係 寫入=間之平衡位準，但並非意謂此係本發明之限制，且 寫入操作後之預充電位準可能亦係供應至内部電路之電壓 的一半。 =些實施例已就1 / 〇線I 〇 τ電位增加及丨/〇線丨〇 N電位減 操作加以解釋，但具上升及下降電位之丨/〇線有時得 ，據寫入之資料及被讀取之資料而轉換。在如此的情形 中’同樣地’二者處於互補關係。

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圖式簡單說％ 圖1係習知的半導體記憶 圖2 A及圖2B係顯示習知的"丰 預充電電路之電路圖。 序圖。 +導體記憶裝置之操作的時 圖 圖3係依據本發明第一實施例之半導體記憶裝置之方塊 充電控制信號P I 〇之生成。 賦能（S E )電路1 2之結構的 圖4係顯示PIO生成電路中預 圖5係依據第一實施例之感測 方塊圖。 圖6係顯示依據第一 IOT及ION的方塊圖。 圖7係顯示依據本發 •I呆作的時序圖。 實施例之預充電（P C )電路6及I / 0線 明第一實施例之半導體記憶裝置之 圖8係依據本發明第二實施你丨生 的方塊圖。 ““列之+導體記憶裝置之結構 圖9係依據第二實施例之行系統丨3之啟動電路的結構方 塊圖。 圖1 0係顯不依據第二實施例之預充電（p c )電路6及丨/ 〇線 I0T及ION的方塊圖。 圖1 1係顯示依據本發明第二實施例之半導體記憶裝置之 操作的時序圖。 圖1 2係依據本發明第三實施例之半導體記憶裝置之結構 的方塊圖。 圖1 3係依據第三實施例之寫入賦能（W E )電路1 4之結構的 方塊圖。

第27頁 472363 圖式簡單說明 圖1 4係顯示依據第三實施例之預充電（P C )電路6及I / 0線 IOT及ION的方塊圖。 圖1 5 A及圖1 5 B係顯示依據本發明第三實施例之半導體記 憶裝置之操作的時序圖。 【符號說明】 1 記憶體單元陣列 2 X解碼器 3 Y解碼器 _ 4 行選擇電路 5 感測放大器 6 預充電（PC)電路 7 資料放大器 8 寫入放大器 9 資料輸出電路 10 資料輸入電路 11 指令解碼器 1 2 a 延遲電路 1 2b 延遲電路 13 行系統 1 3 a 延遲電路 1 3b 延遲電路 14 寫入賦能（WE)電路 1 4a 延遲電路

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Claims (1)

1. 472363 六、申請專利範圍 1. 一種半導體記憶裝置，包含·· 一記憶體單元陣列； 複數個位元線對，複數個記憶體單元共同連接至其 上，該複數個記憶體單元組成該記憶體單元陣列内之一 行； 一 I / 0線對，該複數個位元線對共同連接至其上；以 及 一預充電電路，對該I / 0線對預充電，該預充電電路 包含一遘擇電路，該選擇電路從複數個電壓位準中選擇該 I / 0線對之一預充電位準。 2. 如申請專利範圍第1項之半導體記憶裝置，其中於複數 個記憶體單元被選擇之後，該選擇電路設定一預充電位準 至一第一位準，直到進行初始寫入或讀取，該複數個記憶 ;體單元組成該記憶體單元陣列内之一列且於該複數個記憶 體單元内執行資料寫入或讀取，且於資料寫入完成後設定 一預充電位準至一第二位準，直到下一次資料寫入或讀 取。 3. 如申請專利範圍第2項之半導體記憶裝置，其中由式子 | Va-Vbal |所得到之值比由式子| Vb-Vbal |所得到之值 大，此處Va係該第一位準，Vb係該第二位準且Vbal係於資 料寫入時該I / 0線對間之差動電位之平衡值。

   第30頁 472363 六、申請專利範圍 4. 如申請專利範圍第3項之半導體記憶裝置，其中該第一 位準V a與該平衡電位V b a 1相等。 5. 如申請專利範圍第2項之半導體記憶裝置，其中該第二 位準係供應至内部電路之電壓的一半。 6. 如申請專利範圍第2項之半導體記憶裝置，其中該第一 位準係一藉下降一供應至内部電路之電壓所得到之電壓。 7. 如申請專利範圍第2項之半導體記憶裝置，其中於該複 數個記憶體單元被選擇之後，該選擇電路於第二或較晚之 資料寫入或讀取完成後設定該預充電位準至該第二位準。 8. 如申請專利範圍第3項之半導體記憶裝置，其中於該複 ;數個記憶體單元被選擇之後，該選擇電路於第二或較晚之 資料寫入或讀取完成後設定該預充電位準至該第二位準。 9. 如申請專利範圍第4項之半導體記憶裝置，其中於該複 數個記憶體單元被選擇之後，該選擇電路於第二或較晚之 資料寫入或讀取完成後設定該預充電位準至該第二位準。 10. 如申請專利範圍第5項之半導體記憶裝置，其中於該 複數個記憶體單元被選擇之後，該選擇電路於第二或較晚 之資料寫入或讀取完成後設定該預充電位準至該第二位

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