TW465075B - Dynamic semiconductor memory, and semiconductor integrated circuit device - Google Patents

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465075 五、發明說明（Ί ) 發明之背景 發明之領域 本發明係關於一種動態型半導體記憶裝置（DRAM)及半 導體積體電路裝置，特別是關於一種再新動作的改良。 相關背景技藝説明 在DRAM方面，記憶胞資料的再新動作爲必須，需要在 某時間内對於全部記憶胞的資料進行再新。在再新方面失 敗，就會因記憶胞電荷的洩漏而不能讀出資料。 1 最近隨著DRAM大電容化，再新所需的時間變長，產生 考慮此給與DRAM系統性能的影響的必要。即，通常 DRAM的再新動作由記憶體控制器等所控制，但隨著大電 容化’記憶體控制器發出再新要求的時間增加，這是因爲 壓迫通常動作的時間。 作爲解決此問題的一個方法’有下述方法：根據來自記 憶體控制器的一次再新命令使多數子陣列同時再新。藉此 可減少記憶體控制器的再新要求次數，因此可減輕記憶體 控制器的負荷。這是以往所進行的手法。 另一方面’爲了使大電容DRAM系統性能提高，最近採 用"多庫方式”。在此方式，藉由存取多數庫時使重疊存取 時間一部分的交錯（interleave)動作進衧，可實質上謀來存― 取時間的縮短。 此外’在最近的DRAM，爲了使面積效率提高，採用以鄰 接的子陣列共有感測放大電路的”共有感測放大器方式"。 此方式比不是共有感測放夫器方式的情況，可削減感測放 —_ 4 - 本紙張尺度適用中關家標準（CNS)A4規格（21G X 297公爱） ----r---------t.----κ----訂---------竣 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財1局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 46 50 7 5 A7 B7 五、發明說明（2 ) 大電路區域面積到接近1/2 » 而且也提出同時採用上述”多庫方式"和”共有感測放大 器方式”的"非獨立庫方式”（參照"A 1.6 Gbytes DRAM-with Flexible Mapping Redundancy Technique and Additional Reflesh Scheme", 1999 ISSC digest of technical papers, pp. 410 (ISSN 0193-6530))。在此方式，鄰接的庫不是獨立，而是藉由在 鄰接的庫的子陣列間共有感測放大電路，可共同發揮多庫 方式和共有感測放大器方式的優點。 ' 然而！非獨立庫方式的情況，有作爲採用共有感測放大 器方式的結果的動作限制，共有感測放大電路的兩個庫不 能同時活化。這是因爲雖然共有感測放大電路以兩個子陣 列共有，但就一方子陣列使用其感測放大電路之間必須從 他方子陣列分開。此動作限制對於再新動作也同樣》即， 爲了再新動作的活化對於共有感測放大電路的子陣列，若 不使一方成爲預先充電狀態，則也不能使他方成爲活性。 上述動作限制會給與DRAM系統性能影響《例如想要對 於注視的子陣列開始再新動作時，此子陣列和共有感測放 大電路的旁邊子陣列在於活性狀態的情況，必須等待到使 該旁邊子陣列成爲預先充電狀態。此外，在通常動作，想 要存取到注視的子陣列的資料時，再新要求來到共有感谢 放大電路的旁邊子陣列的情況，使再新動作優先時，需要 將注視的子陣列一旦預先充電，旁邊子陣列結束再新動 作，再預先充電後，重新使注視的子陣列活化。 發明之概述 -5- 本纸張尺度適用中國囷家標準（CNS)A4規格（210 X 297公釐） ------------- --I--„----訂·--I-----竣 (請先閲讀背面之注意事項再填寫本頁) 4 6 5 0 /5 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3 ) 本發明係考慮上述情形所完成的，其目的在於提供一種 減低動作限制發生機率，可高速動作，同時謀求系統性能 提高的非獨立庫方式的DRAM。此外，其目的在於提供一 種混裝這種DRAM和邏輯電路的半導體積體電路裝置β 本發明係分別具有由多數予陣列所構成的多數庫，具有 在不同庫的子陣列間共有的感測放大電路之動態型半導體 記憶裝置，其特徵在於：具有行存取模態；爲了資料讀出 或寫入而使前述各庫内所選擇的子陣列活化，具有再新模 態：使前述各庫内的多數子陣列在同一定時活化而使記憶 胞資料再新，並且在前述再新模態在一庫内在同一定時所 活化的子陣列數比在前述行存取模態在—庫内所活化的子 陣列數多者。此處所謂使多數子陣列在同一定時活化，意 味著根據來自把憶體控制器的一個命令使多數子降列活 化。因此，根據來自記憶體控制器的一個命令，在記憶體 内郅時間上偏移而進行多數子陣列活化亦可。 根據本發明，藉由增大在再新模態在一庫内在同一定所 活化的子陣列數，可減輕記憶體控制器的負擔。藉此謀求 DRAM系統性能提高。此外，藉由增大在庫内在同一定時 所活化的子陣列數，可減少在同—定時所活化的庫數，此 結果，在採用共有感測放大器方式的非獨立庫結構特有的 動作限制發生頻率變低。藉此，不需要多餘的預先充電期 間，有效的資料傳輸率變高而可高速動作。 '具體而6，在本發明，在各庫内多數子陣列不共有感測 放大電路，在再新模態可使一庫内的全部子陣列在同一定 -6 本紙張尺度適用中國國家標準（CNSM4規格（210 X 297公爱了---- '^-----^----訂-------1竣 (請先閲讀背面之注意事項再填寫本頁) 465075 Α7Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（4 ) 時活化。藉此，將動作限制抑制在最小限度。 此外，在本發明，例如也可以配置由各多數的子陣列構 成的互相獨立的多數塊，在各塊内多數子陣列以鄰接者彼 此共有感測放大電路而排列，並且由各塊所選擇的多數予 陣列構成一庫。 這種情況，對於爲了在行存取模態根據庫位址和指定塊 的位址（例如行位址的高位位元）選擇一個庫中的一個子陣 列的解碼電路，可設置爲了在再新模態根據再新信號限制 其塊選擇功能而使一個庫内的多數子陣列在同一定時活化 的再新控射電路。 此外’除了上述蛘碼電路之外，具有爲了限制其解碼電 路的塊選擇功能而使一個庫内的多數子陣列在同一定時活 化的頁長可變信號線時，可使用該頁長可變信號線作爲爲 了在再新模態限制解碼電路的塊選擇功能而使一個庫内的 多數子陣列在同一定時活化的再新控制線。 而且，在本發明，多數子陣列以鄰接者彼此共有感測放 大電路而排列形成時，可按其排列順序指定每隔一個的子 陣列作爲一庫，並如其排列一端側成爲最低有效庫位址， 他端侧成爲最高有效庫位址般地設定位址。 驸圖之趙單説明 圖1爲顯示根據本發明實施形態1的動態型半導體記憶裝 置結構之圖。 圖2爲顯示同實施形態的胞陣列結構之圖。 圖3爲顯示同實施形態的感測放大電路結構之圖β 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----；----I----^-----i-ί· — 訂----I ~β· ί請先閱讀背面之注意事項再填寫本頁) 465075 A7 B7 經濟部智慧財產局員Η消費合作社印製 五、發明說明（5 ) 圖4爲説明同實施形態的再新動作的定時圖。 圖5爲顯π本發明實施形態丨的第二解碼電路結構之圖 (實施形態2 )。 圖6Α爲顯示關於本發明實施形態3的動態型半導體記憶 裝置結構之圖。 ~ 圖6Β爲顯示同實施形態的第二解碼電路結構之圖。 圖7 Α爲顯示關於本發明實施形態4的動態型半導體記憶 裝置結構之圖。 / 圖7B爲顯示同實施形態的第二解碼電路結構之圖。 圖8A爲顯示關於本發明實施形態5的動態型半導體記憶 裝置結構之圖。 圖8B爲顯示同實施形態的第二解碼電路結構之圖。 圖9爲顯示本發明實施形態4的第二解碼電路變形例之囷。 圖10爲顯示關於本發明實施形態7的動態型半導體記憶 裝置結構之圖。 圖11爲顯示同實施形態的第二解碼電路結構之圖。 圖12爲顯示實施形態8的半導體積體電路裝置内部結構 之圖（個別構成邏輯電路和記憶體控制器時）^ 圖13爲顯示實施形態8的半導體積體電路裝置内部結構 之圖（在邏輯電路内部設置記憶趙控制器時）。 圖14爲顯示實施形態8的半導體積體電路裝置内部結構 之圖（在邏輯電路内部設置I己憶體控制器和第一解碼電路 時）。 圖15爲顯示實施形態8的半導體積體電路裝置内部結構 -8 - 本紙張尺度適用中國國家標準（CNS) Α4規格（210 X 297公蜚） r' ^ i I--„----訂---------埃 (請先閱讀背面之注意事項再填寫本頁) ^ 6 5 0 7 5 A7 --------- 五、發明說明（6 ) ^圏（在邏輯電路内部設置記憶體控制器，在記憶體控制 器内部設置第一解碼電路時）。 圖16爲顯不實施形態9的半導體積體電路裝置内部結構 之圖（個別構成邏輯電路和記憶體控制器時）。 圖17爲顯示實施形態9的半導體積體電路裝置内部結構 之圖（在邏輯電路内部設置記憶體控制器時）。 圖18爲顯不實施形態9的半導體積體電路裝置内部結構 义圖（在邏輯電路内部設置記憶髏控制器和第_解碼電;路 時）。. 圖19爲顯7F實施形態9的半導體積體電路裝置内部結構 之圖（在邏輯電路内部設置記憶體控制器，在記憶體控制 器内部設置第一解碼電路時）。 * 圖20爲顯示實施形態1〇的半導體積體電路装置内部結 構之圖（個別構成邏輯電路和記憶體控制器時）。 圖2 1爲顯示實施形態丨〇的半導體積體電路裝置内部結 構之圖（在邏輯電路内部設置記憶體控制器時）。 圖22爲顯示實施形態1〇的半導體積體電路裝置内部結 構之圖（在邏輯電路内部設置記憶體控制器和第一解碼電 路時）。 經濟部智慧財產局員工消費合作社印製 圖23爲顯示實施形態1〇的半導趙積體電路裝置冉部隸 構之圖（在邏輯電路内部設置記憶體控制器，在記憶體控 制器内部設置第一解碼電路時）。 圖24爲顯示實施形態1〗的半導體積體電路裝置内部結 構4圖（個別構成邏輯電路和記憶體控制器時）。 .. --- _ ~ 9 - 本紙張尺度適用中圏國家標準（CN_b)A4規格（210 X 297么〈|7 A7 50 7 ό --------B7__ 五、發明說明（7 ) 圖25爲顯示實施形態η的半導體積體電路裝置内部妗 構之圖（在邏輯電路内部設置記憶體控制器時）。 α 圖26爲顯示實施形態11的半導體積體電路裝置内部钟 構之圖（在邏輯電路内部設置記憶體控制器和第一解碼^ 路時）。 圖27爲顯示實施形態11的半導體積體電路裝置内部結 構之圖（在邏輯電路内部設置記憶體控制器，在記憶體控 制器内部設置第一解碼電路時）。 ； 圖28爲顯示實施形態12的半導體積體電路裝置内部結 構之圖（個別構成邏輯電路和記憶體控制器時）。 圖2 9爲顯示實施形態丨2的半導體積體電路裝置内部結 構之圖（在邏輯電路内部設置記憶體控制器時）。 圖30爲顯示實施形態12的半導體積體電路裝置内部結 、構之圖（在邏輯電路内部設置記憶體控制器和第一解碼電 路時）。 圖31爲顯示實施形態12的半導體積體電路裝置内部結 構之圖（在邏輯電路内部設置記憶體控制器，在記憶體控 制器内部設置第一解碼電路時）。 較佳具體實例之詳細說明 以下，參照圖面說明本發明之實施形態。 [實施形態1 ] 圖1顯示根據實施形態1的dram之記憶胞陣列結構。此 實施形態1爲1 6個子陣列以各4個構成一庫，形成4庫結構 之例。具體而言，各4個子陣列（A00、A10、A20、A30)， -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公蜚） rtf先閱讀背面之注意事項再填寫本頁) 裝-----„---—訂·--------滅 經濟部智慧財產局員工消費合作社印製 665015 A7 B7 五、發明說明（8 ) (A01、All、A21、A31)，（A02、A12、A22、A32)，（A03、 A13、A23、A33)分別在鄰接的子陣列間共有感測放大電路 S As而構成塊1、2、3、4。在各塊1〜4兩端具有不和其他 子陣列共有的獨立感測放大電路SAi。 又’在以下各實施形態也顯示以鄰接子陣列共有的感測 放大電路作爲_’SAs"，顯示不和其他子陣列共有的感測放 大電路作爲”SAi"。 各塊1〜4内的最初子陣列A00、A01、A02及A03構成一、個 庫B0。·同樣地，第二號子陣列Aio、All、A12及A13構成 其他庫B 1 -，第三號子陣列A20、A21、A22及A23再構成庫 B2 ’第四號子陣列a3〇、A31、A32及A33構成剩下的庫 B 3。因此’此實施形態的情況，在各庫内在4個予陣列之 間不共有感測放大電路，而在庫間共有感測放大電路。 即’例如在庫B 0的子陣列A00、A01、A02、A03之間不共 有感測放大器SAs、SAi。然而’在不同庫BO、B 1的子陣列 A00、A10之間共有感測放大器sAs » 又，在此説明書中所謂”子陣列"，係互相交叉且連績配 設各多數條的位元線和字元線，在其交叉部配置記憶胞的 記憶胞陣列範圍。此外，所謂"庫"，係由庫位址所指定的 子陣列範圍。通常庫位址作爲「bank」共同附加於進行字 元線選擇的行位址和進行位元線選擇的列位址的各自最高 位。若爲4庫的情況，則以bankO ' bankl的2位元定義庫位 址。利用記憶體控制器CTL1透過第一解碼電路DC10及第 二解碼電路〇€：11控制這些4個庫則、81、82、；83。 -11 - 本紙張尺度適用宁國國家標準（CNS)A4規格（210 X 297公釐） (諝先閲讀背面之注意事項再填寫本頁)

裝-----^----訂---------M 經濟部智慧財產局員工消费合作社印製 465075 A7 B7 五、發明說明（9 ) 即，圮憶體控制器CTL1對於記憶體晶片MEMC丨傳送記 憶體控制信號。此記憶體控制信號包含控制記憶體晶片 MEMC1所需的全部信號。記憶體控制信號輸入到記憶體 晶片MEMC1的第一解碼電路DC10。 在第一解碼電路DC 10，從所輸入的記憶體控制信號選擇 必需的信號’並且鎖定必需的時間，輸出作爲内部控制信 號。詳細後述，此内部控制信號中含有庫位址bank〇、 bankl '行位址RADO、RADI、再新控制信號REFRESH等 而且’此内部控制信號輸入到第二解碼電路Den。又，第 一解碼電路也可以由鎖定電路構成，該鎖定電路只有僅必 需時間鎖定記憶體控制信號的功能。 在第二解碼電路DC 11 ’進行此内部控制信號的解碼，根 據此内部控制信號進行記憶胞陣列MCA1的控制。 圖2係將圖1之塊1以子陣列a 10爲例，顯示其等效電路 結構。如圖示，子陣列1 〇係配設多數條字元線w L和多數 對位元線BL、bBL，在這些線交又部配置記憶胞μ C。在 子陣列A10兩側配置和鄰接的子陣列Α00、Α20共有的感測 放大電路S A。 圖3顯示共有感測放大電路SAs的具體結構。感測放大電 路SAs的本體爲由p型MOS電晶體31p、31p和N型MOS感谢 放大器3 In、3 In構成的位元線感測放大器3 1。位元線感測 放大器31之外，還有均衡（equalize)電路32 :爲了使位元 線對B L、b B L爲均衡信號EQL所控制而起始化到預先充 電電位PCH。此均衡電路32具備N型MOS電晶體32η、 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） <請先閱讀背面之注意事項再填寫本頁) 裝·----„----訂·---------吟 經濟部智慧財產局員工消費合作社印製 A7 465075 -__B7____ 五、發明說明（10 ) 32η、32η。此外，感測放大器節點透過列選擇閘3 3，選擇 地連接於資料線對DQ、bDQ。此列選擇閘3 3具備Ν型MOS 電晶體33η、33η。感測放大電路SAs對於共有此的兩個子 陣列的位元線對BL0、bBLO和BL1、bBLl，爲轉移閘34、 3 5所選擇地切換連接。轉移閘3 4具備N型MOS電晶體 34η、34η，轉移閘35具備N型MOS電晶體35η、35η。 在此實施形態如上述，採用併用多庫方式和共有感.測放 大器方式的非獨立庫方式β因此，跨越多數庫存取時，1雖 有共有感測放大器方式的一定動作限制，但因庫間的交錯 (interleave)動作而可謀求行存取的高速化。此外，比獨立 庫方式可削減記憶胞陣列的面積。 例如在圖1 ’在通常的行存取模態，庫B 2的子陣列 A20、A21、A22、A23 中，子陣列 A20、A22、A23在於預先 充電狀態’此時使子陣列A21活化。即，使子陣列A2 1的 字元線活化，將記憶胞資料傳到位元線，將此利用感測放 大電路檢測放大而取出。如此，庫中含有多數子陣列時， 將所活化的子陣列數限制在必需的頁長，可抑制行系的動 作電流，是有效的。 經濟部智慧財產局員工消費合作社印製 其次，使用圖4之定時圖説明成爲此實施形態前提的再 新動作和通常行存取動作的關係。 在圖I，在使庫B 2的子陣列A21活化的狀態，假設對於 庫B1的子陣列A13有再新要求。由於庫B1和B2爲共有感 測放大電路的非獨立庫，所以使庫B i内的子陣列活化之 前’需要將屬於庫B 2的子陣列預先充電。圖3所示的”再 ____-13- 本紙張尺度適用中國國豕標準（CNS)A4規格（21〇 X 297公楚 經濟部智慧財產局員工消費合作社印製 4 b b Ο 7 5 A7 -------B7__ 五、發明說明) 新準備"期間即爲此，根據預先充電信號PRECH =，，H"，將 所活化的庫B2預先充電。此預先充電係對於庫B2内的全 部子陣列同時執行。 接著，行系活化信號RASB變成” L，，，選擇庫B 1，使再 新要求來到的子陣列A13再新活化。在圖4中行位址RAD 表示選擇圖1的4個塊1〜4的2位元資料’例示的raD = " 10" 表示4個塊1〜4中的塊4，因此選擇庫B 1内的子陣列a 13。 此行位址RAD係由進行字元線選擇的行位址一部分位元;所 構成。· 此再新活化後，預先充電信號PRECH再度變成"η ”，對 於庫Β 1進行再新蝝預先充電。此”再新活化”和,,再新後預 先充電”的合計期間成爲總再新期間。 此處作爲來自通常應用的要求，若有對於另外子陣列的 存取要求’則需要對於其子陣列的"存取準備"。在圖4顯 示再新後預先充電之後，行系活化信號rASB變成” L ”， 使庫B 2的子陣列活化之例。 獨立庫方式的情況，不具有圖4所示的”再新準備"和"再 新後預先充電"的期間，可使再新和通常行存取連續，所 以在採用非獨立庫方式的此實施形.態，那些需要多餘時 間。這是因爲使用共有感測放大器方式a然兩，需要此多 餘時間的是共有感測放大電路的鄰接庫存取的情況。因 此，包含再新動作，若同時所活化的庫數小，則需要多餘 時間的機率變低。 ' 採用非獨立庫方式的此實施形態的情況，由於庫内的子 (請先閱讀背面之注意事項再填寫本頁)

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465075 A7 B7 五、發明說明（12 ) 陣列不共有感測放大電路，所以可同時使多數個活化。於 是’理想的是使在再新動作在庫内所活化的子陣列數比在 通常行存取模態所同時活化的子陣列列數多。此事反過來 説，意味著減少再新時同時活化的庫數。藉此，可減輕記 憶體控制器CTL1的負荷，並且抑制共有感測放大器方式 的動作限制發生機率，謀求高速化。 茲就圖1的情況加以具體説明。僅再新時有使多數子陣 列同時活化的要求的情況，例如使屬於庫B 0的兩個子、陣 列A00 AO 1同時活化，或者使三個子陣列A00、AO 1、A02 同時活化，甚至使全部子陣列A00〜A03同時活化。如前 述’由於這些子津.列彼此不共有感測放大電路，所以可同 時活化。而且’這些子陣列全部屬於一個庫B 〇，所以關 於和此庫不共有感測放大電路的庫B2、B3，不管庫B〇的 狀態如何都可活化。 如此，再新時使比通常行存取多的子陣列同時活化的情 況，根據同時活化的庫數給與系統性能的影響不同β由於 使盡量少的庫數活化系統性能高，所以如上述，使屬於相 同庫的多數子陣列同時活化的方法有效。特別是有再新要 求時，使一個庫全剖子陣列同時再新有效。 即，由關於本實施形態的DRAM之記憶體控制器CTL1、 第一解碼電路DC10及第二解碼電路DC11所構成的控制電 路具有行存取模態和再新模態。在行存取模態，例如爲了 資料讀出或寫入而使庫B 2内所選擇的子陣列A2 1活化。在 再新模態，例如使庫B 1内多數子陣列A1 0、AI1、A12、 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝 l·---訂---------1 經濟部智慧財產局員工消費合作社印製 A7 465075 _____B7____ 五、發明說明（13 ) A13同時活化而使記憶胞資料再新。因此，在再新模態在 一庫内所同時活化的子陣列數比在行存取模態在—庫内所 活化的子陣列數多。藉此，可削減記憶體控制器CTL1的 再新要求次數，可減輕記憶體控制器CTL1的負荷。此 外，由於使屬於一個庫的多數子陣列同時再新，所以可低 抑制使共有感測放大器S As的鄰接子陣列和通常行存取等 競亨·而同時活化的要求產生機率。因此，可低抑制必_須等 待圖4所示的"再新後預先充電”和，•存取準備”的時間的、·機 率。 ， 又’在本説明書中所謂使多數子陣列A10、All、A12、 A13同時活化而再新，意味著根據來自記憶體控制器ctl 的一個再新命令使多數子陣列A10、A11、A12、A13再 新。因此，也設想使子陣列A10、All、A12、A13時間上 偏移而再新的情況。即，若使子陣列A1 〇、A11、A12、 A13在同一定時再新就夠了。 [實施形態2 ] 圖5顯示以圖1的DRAM胞陣列結構爲基本，再新時可使 多數子陣列同時活化的第二解碼電路DC 11之電路結構。 從第一解碼電路DC 10輸入再新控制-信號REFRESH、庫位 址bankO、bankl及行位址RAD0、RADi到此第二解碼電路 DC11。 對於各胞陣列塊1〜4設置根據庫位址bankO、bankl進行 子陣列選擇的解碼部411〜414。解碼部4 11之及（AND)閘 G00 ' G10、G20、G30分別爲塊1内的子陣列A00、A10、 16- 表紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐 —----------< -----^----訂---------Μ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 46 5 0 7 5 A7 B7 五、發明說明（14 ) A20、A30活化用’進行庫位址bankO、bankl的" 1"組 (請先閱讀背面之注意事項再填寫本頁) 合一致檢出，僅一個輸出成爲”H”。其他塊的解碼部 412、413、414也同樣。 此外，設置根據指定塊的行位址rADO、RAD 1進行塊選 擇的解碼部415。此解碼部415之及（AND)閘G41、G42、 G43、G44進行行位址RAD0、RAD 1的1' 0"、" 1"組合一致檢 出，僅一個輸出成爲活性（"H")。這些及閘G41、G42、 G43、G44的輸出和再新控制信共同通過或（0¾ 閘051、（}52、〇53、054，進入解碼部411、412、413、414 之各及閘。 即，解碼部411〜.414及415構成解碼電路，該解碼電路係 爲了在行存取模態根據庫位址bankO、bankl和行位址 RAD0、RAD1選擇一個庫中的一個子陣列。 此外，進行塊選擇的解碼部415中的或閘G51、G52、 G5 3、G54部分構成再新控制電路，該再新控制電路係在再 新模態根據再新信號REFRESH限制解碼電路的塊選擇功能 而使一個庫内的多數子陣列同時活化。 經濟部智慧財產局員工消費合作社印製 在通常的行存取模態，再新信號REFRESH爲"L ”。此 時，根據行位址RAD0、RAD 1，解碼部415中的及閘G41、 G42、G43、G44的任一輸出變成” Η" β具體而言，若 RADO="〇"，RAD1 ="0，'，則及閘G41的輸出變成”Η”，選擇 塊1。藉此，塊1之解碼部411之及閘G00〜G30變成活性。 而且’根據庫位址bankO、baknl使子陣列A00〜A30中的一 個活化。具體而言，若bank0=”0"，bankl="0"，則使及閘 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） 465075 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（15 ) G00活化，使屬於庫b 〇的子陣列A00活化》 如此’在行存取模態，根據行位址和庫位址使4庫、j 6 子陣列中的一個子陣列活化。 對此’在再新模態，再新信號REFRESH變成"H "。此 時’不管行位址RADO、RAD1如何，REFRESH="H"都通過 解碼部415的各或閘G51、G52、G53 ' G54，使全部塊i〜4 的解碼部411、412、413、414活化。而且，若庫位址例如 bankO="〇"，bankl = ”〇" ’ 則解碼部 411、412、413、414的 '友 閘GOO X G01、G02、G03輸出成爲” Η"。即，可使屬於庫 Β 〇的全部子陣列Α00、Α01、Α02、Α03同時活化。 如以上’根據關於本實施形態的第二解碼電路Den，在 行存取模態只使某庫的一個子哮列活化，在再新模態使某 庫的全部子陣列同時活化。而且，由於在再新動作所同時 活化的庫數少，所以如前述，可減輕記憶體控制器CTL1 的負荷而成爲系統性能高者，並且共有感測放大器方式的 動作限制發生機率變少，系統全體可高速動作。 [實施形態3 ] 圖6 A顯示根據實施形態3的記憶體晶片MEMC2的記憶胞 陣列MCA2結構。在此實施形態，各兩個子陣列（A〇〇、 A01)、（A10、A11)、（A20、A21) ' (A30、A31)構成庫削、 Β1、B2、B3。各庫的兩個予陣列排列成在其間夹著別的庫 的子陣列的狀態’在庫内兩個子陣列不共有感測放大電 路《在子陣列排列的兩端部配置不和其他共有的獨立感測 放大電路SAi。 -18- *^-----：----訂-----— A (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 297公釐） A7 4 6 5 0 7 ____B7__ 五 '發明說明（16 ) 此實施形態的情況’例如鄰接於庫B 2而共有感測放大 電路的爲庫B1及B3。因此，實質上成爲和圖1同樣的非 獨立庫方式的DRAM結構。 此實施形態的情沉，在行存取模態例如選擇庫B 2時， 所活化的爲子陣列A20、A21的任何一方。對此，在再新模 態選擇庫B2時，使兩個子陣列A20、A21同時活化。此如前 述，因兩個子陣列A20、A21不共有感測放大電路而可能。 利用記憶體控制器CTL2、第一解碼電路DC20及第二^ 碼電路DC21進行對於這種記憶胞陣列mcA2的控制。 因此，根-據實抱形態，和先前實施形態同樣，亦可謀求 系統性能提高。 而且，在實施形態，由於一個庫内的子陣列彼此不共有 感測放大電路’所以在行存取模態亦可使這些子陣列同時 活化。即，頁長可變的控制可能。換言之，可共同滿足再 新時的多數子陣列同時活化和頁長可變的要求。 此外’在圖6 A的實施形態，鄰接的子陣列共有感測放 大電路而排列8個子陣列，但如圖示，從其排列上端側依 次以每隔一個的子陣列爲一庫，指定4庫8〇〜83。這種情 ;兄’最好將2位元的庫位址bank〇、bankl如下分配給庫。 [表1] bankO bankl 座 0 〇 B0 1 0 B1 0 1 B2 1 1 B3 ____ -19- 本紐尺度i®用午關家標準（CNS)A4規格（21Q x 297公爱i -n n I. I Bi I n 一OJr n t— I 1 _ (請先閱讀背面之沒意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 46 50 7 5 A7 B7 五、發明說明（17 ) 即，圖6 A的最上端子陣列A00屬於與庫位址最低位對應 的庫B0 ’最下端子陣列A31屬於與庫位址最高位對應的庫 B3。如此’與子陣列排列對應而依次設定庫位址，記憶體 控制器CTL2的控制就容易。存取控制非獨立庫結構的 DRAM時，需要掌握哪個庫彼此共有感測放大電路？是因 爲如上述’藉由配合子陣列排列設定庫位址，庫間的感測 放大電路共有的掌握容易。 圖6B爲顯示本實施形態的第二解碼電路]3C21的電路結 構一例之圖。如此圖6B所示，第二解碼電路DC21具備解 碼部420、430所構成。從第一解碼電路DC20輸入庫位址 bankO、bankl到解碼部420。從第一解碼電路DC20輸入行 位址RAD0和再新控制信號REFRESH到解碼部430。 解碼部 420 具備及（AND)閘 G100、G110、G101、G111、 G120、G130、G121 ' G131所構成。此外，解碼部430具備 或（OR)閘G140、G141所構成。 行位址RAD0照樣或反轉而輸入到解碼部430的或閘 G140、G141。因此，在解碼部430，根據行位址RAD0從各 庫BO、B1、B2、B3中分別選擇一個子陣列。此外，再新控 制信號REFRESH輸入到此解碼部430。解碼部430的或閘 430輸出輸入到及閘G100 ' G110、G120、G130。此外，或 閘431輸出輸入到及閘G101、Gill、G121、G131。 而且，庫位址bankO、bankl照樣或反轉而輸入到及閘 G100、G110、G101、G111、G120、G130、G121、G131。因 此，在解碼部420，根據庫位址bankO、bankl選擇一個庫， -20- 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公1 ) (請先閱讀背面之注意事項再填寫本頁) -裝-----^----訂------- ί I , 經濟部智慧財產局員工消費合作社印製 465076 A7 B7 五、發明說明（18 ) 即兩個子陣列。 具體而言，在行存取模態根據庫位址bankO、bankl和行 位址RADO使一個庫内的一個子陣列選擇地活化。例如設 想庫位址bankO=，，〇，，，庫位址bankl=”0”，行位址RAD〇="〇” 的情況。這種情況，由於行位址RAD0="0"，所以或閘 G140輸出變成"η”。此或閘140輸出輸入到及閘G100. ' G110、G120、G130。而且，由於庫位址bank0=”0"，庫位 址bankl=”0” ’所以解碼部420的及閘G100輸出變成"H"。 藉此，選擇予陣列A00，使其活化。 另一方在’在再新模態根據庫位址bankO、bankl使一個 庫選擇地活化。.例如設想庫位址bank0=，_0"，庫位址 bankl=”0"的情況。再新模態時，由於再新控制信號 REFRESH=”1" ’所以或問G140、G141輸出變成"H"。來自 此或閘的輸出輸入到各及閘G100、G110、G101、G111、 G120、G130、G121、G131。而且，由於庫位址 bank0="0" ’庫位址bankl = "0"，所以解瑪部420的及閘 G100、G101輸出變成"H"。藉此，選擇子陣列Aoo、A01， 使其活化。即，使兩個子陣列A00、AO 1同時再新。 [實施形態4 ] 圖7A顯示根據實施形態4的記憶體晶片MEMC3的記憶脃 陣列MAC3結構。在此實施形態，各兩個子陣列（A〇〇、 A01)、（A10 ' AI1)、（A20、A21)、（A30、A31)分別構成庫 B 0、B1、B 2 ' B 3之點和圖6 A的實施形態同樣。但是，子 陣列排列和圖6 A的實施形態不同。即，各庫的—方子陣 -21 - 本紙張尺度適用ΐ國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝-----^----訂---------、 經濟部智慧財產局員工消費合作社印製 4 6 5 0 A7 B7 五、發明說明（19 ) 列A00、A10、A20、A30配置於一個塊〖丨’他方子陣列 A01、A11、A21、A3 1配置於其他塊j 2。在各塊j ii 2内 鄰接的子陣列共有感測放大電路SAs和先前實施形態同 樣。此外，在各塊1 1、1 2兩端部配置不和其他共有的獨 立感測放大電路SAi。 此實施形態的情況，雖然避免子陣列A3〇、A〇1間的感測 放大電路共有，但成爲各庫在B〇_Bi間、B1_B2間、B2-B3間共有感測放大電路的非獨立庫方式則和圖6 a的實k 形態同樣。 此實施形態的情況也在行存取模態例如選擇庫B 2時， 所活化的爲子陣列A20、A21的任何一方。對此，在再新模 態選擇庫B 2時，可使兩個子降列A20、A2 1同時活化。 利用記憶體控制器CTL3、第一解碼電路DC30及第二解 碼電路DC3 1進行對於這種記憶胞陣列MCA3的控制。藉 此，可謀求系統性能提高。 此外，此實施形態的DRAM胞陣列因兩個塊1 1、1 2獨立 而以一次設計同時製作使DRAM總電容成爲一半的版面 時，有削減容易的優點。 圖7B爲顯示本實施形態的第二解碼電路DC31的電路結 構一例之圖β如此圖7 所示，第二.解碼電路DC3 1具備解碼 部440、441、450所構成。從第一解碼電路DC30輸入庫位 址bankO、bankl到解碼部440、441。從第一解碼電路DC30 輸入行位址RAD0和再新控制信號REFRESH到解碼部450。 解碼部440具備及閘G200、G210、G220、G230所構成。 -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -丨 I 4^4 -----r ---訂----I 丨！ 經濟部智慧財產局員工消費合作社印製 4650 7 5 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（20 ) 解碼部441具備及閘G201、G211、G221、G23 I所構成。此 外，解碼部450具備或閘G240、G241所構成。 行位址RAD0照樣或反轉而輸入到解碼部450的或閘 G240、G241。因此，在解碼部450，根據行位址RAD0從各 庫BO、B 1、B2、B3中分別選擇一個子陣列。此外，再新控 制信號REFRESH輸入到此解碼部450。 或閘G240輸出輸入到及閘G200、G210、G220、G230。或 閘241輸出輸入到及閘G201、G211、G221、G231。 ’ 而且，庫位址bankO、bankl照樣或反轉而輸入到解碼部 440、441 的及閘 G200、G210、G220、G230、G201、G211、 G221、G231。因此，在解碼部440、441，根據庫位址 bankO、bankl選擇一個庫，即兩個子陣列。 具體而言，在行存取模態根據庫位址bankO、bank: 1和行 位址RAD0使一個庫内的一個子陣列選擇地活化。例如設 想庫位址bank0="0"，庫位址bankl=，|〇"，行位址RAD0="0" 的情況。這種情況，由於行位址RAD0=”0”，所以或閘 G240輸出變成”H1'。此或閘240輸出輸入到閘G200、 G210、G220、G230。而且，由於庫位址bank0="0"，庫位 址bankl = ”0”，所以解碼部440的及閘G200輸出變成"H，，。 藉此，選擇子陣列A00，使其活化。 另一方面，在再新模態根據庫位址bankO、bankl使一個 庫選擇地活化。例如設想庫位址bank0="0”，庫位址 bankl = "0"的情況。再新模態時，由於再新控制信號 REFRESH=”1"，所以或閘G240、G241輸出都變成”Η"。來 -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------- I -----：--II 訂---I I I I H ^ I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消t合作社印製 6 5 0 A7 _B7 _ 五、發明說明（21 ) 自此或閘的輸出輸入到各及閘G200 ' G210、G220、G230、 0201、0211、0221、〇231。而且’由於庫位址&311]<0 = ||0"， 庫位址bankl=”0" ’所以解碼部440的及閘（J200和解碼部 441的及閘G201輸出變成” Η "。藉此，選擇子陣列aoo、 AO 1，使其活化。即，使兩個子陣列Α00、AO 1同時再新。 [實施形態5 ] 圖8 Α顯示根據實施形態5的記憶體晶片MEMC4的記憶胞 陣列MCA4結構。在到此的實施形態，係庫内的多數子 '’陣 列不共有感測放大電路，但在此實施形態，係共有感測放 大電路SAs所排列的4個子陣列A00、A01、A02、A03構成 一個庫B 0，同樣地共有感測放大電路S As所排列的4個子 陣列人10、人11、八12、人13構成別的庫81><這也是在庫 B 0、B 1間有共有感測放大電路SAs，成為非獨立庫方式。 此實施形的情沉*，在行存取模態例如選擇庫B 〇時，所 活化的為子陣列A00〜A03的任何一個。對此，在再新模態 選擇庫B 0時，例如可使不共有感測放大電路的兩個子陣 列A00、A02同時活化。和先前實施形態不同，因在庫内有 共有感測放大電路而不能使全部子陣列同時再新，但藉由 從至少行存取模態使多數子陣列同時再新，可謀求系統性 能提高- 利用記憶體控制器CTL4、第一解碼電路DC40及第二解碼 電路DC41進行對於這種記憶胞陣列MCA4的控制。 圖8B為顯示本實施形態的第二解碼電路DC41的電路結 構一例之圖。如此圖8 B所示，第二解碼電路DC41具備解 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) I . I I I I 11 ϋ I _ϋ ϋ υ 1 ϋ I 1 4 6 5 . A7 B7 五、發明說明（22 ) 碼部460、470所構成。從第一解碼電路DC40輸入庫位址 bankO到解碼部460。從第一解碼電路DC40輸入行位址 RAD0、RAD 1和再新控制信號REFRESH到解碼部470。 解碼部 460具備及閘 G300、G301、G302、G303、G310、 G3 11、G3 12、G3 13所構成。解碼部470具備及閘G320、 G321、G322、G323和或閘 G330、G331所構成。 行位址RAD0、RAD1和再新控制信號REFRESH輸入到解 碼部470。更詳細，係行位址RAD 1反轉而輸入到解碼部 470的或閘G33〇 ’行位址RAD1照樣輸入到或閘G331。此 外，再新控制信號REFRESH輸入到此或閘G330、G33 1。或 閘330輸出輸入到及閘G320、G322，或閘G331輸出輸入到 及閘 G321、G323。 而且，行位址RAD0反轉而輸入到及閘G320、G321，行 位址RAD0照樣輸入到及閘G322、G323。及閘G320輸出輸 入到解碼部460的及閘G300、G3 10。及閘G321輸出輸入到 解碼部460的及閘G302 ' G3 12。及閘G322輸出輸入到解碼 部460的及閘G301、G311。及閘G323輸出輸入到解碼部460 的及閘 G303、G3 13。 因此’在解碼部470，根據行位址RAD0、RAD 1從各庫 BO、B1中分別選擇一個子陣列β 庫位址bankO反轉而輸入到及閘G300、G301、G302、 G303。庫位址bankO照樣輸入到及閘G3 10、G3 11、G3 12、 G3 13。因此，在解碼部460，根據庫位址bankO選擇一個 庫，即4個子陣列。 -25- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） {請先閱讀背面之注意事項再填寫本頁) * ---1 I J I I I I . 經濟部智慧財產局員工消費合作社印製 46 5ι A7 _B7_ 五、發明說明（23 ) 具體而言，在行存取模態根據庫位址bankO和行位址 RAD0 ' RAD 1使一個庫内的一個子陣列選擇地活化。例如 設想庫位址bank0 = "0”，行位址RADO=”0"，RAD1 = "(T的情 況。這種情況，由於行位址RAD1 = ”0"，所以或閘G330輸 出變成11 Η ”。此或閘330輸出輸入到及閘G320、G322。而 且，由於行位址RADO^O"，所以及閘G320輸出變成” Η '。 此及閘G320輸出輸入到及閘G300、G310。此處由於庫位 .、， 址bank0 = ”0"，所以解碼部460的及閘G300輸出變成。 藉此，選擇子陣列A00，使其活化。 另一方面，在再新模態根據庫位址bankO和行位址 RAD0、RAD 1使一個庫中不共有感測放大器S As的子陣列 選擇地活化。例如設想庫位址bank0 = ”0”，行位址 RAD0=”0”，行位址RAD1="0”的情況。再新模態時，由於 再新控制信號REFRESH=”ln，所以或閘G330、G331輸出變 成"H”，來自此或閘G330、G331的輸出輸入到各及閘 G320、G321、G322、G323。此外，由於行位址 RAD0="0”， 所以及閘G320、G321輸出變成”Η”。此及閘320、G321輸 出輸入到解碼部460及閘G3 00、G302、G310、G312。 經濟部智慧財產局員工消費合作社印製 —---------- ^-----^----訂- (請先閱婧背面之注意事項再填寫本頁) 而且，由於庫位址bank0=”0"，所以解碼部460的及閘 G300、G302輸出變成。藉此，選擇子陣列A00、A02， 使其活化《即，使兩個子陣列A00、A02同時再新。 [實施形態6 ] 圖9爲利用頁長可變電路作爲再新控制電路的實施形態 的DRAM。就DRAM胞陣列結構而言，顯示使用和圖7 A的 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 5 0 A7 B7 五、發明說明（24 ) 實施形態相同者之例。又，爲一個行選擇所鎖定於感測放 大器的資料長度爲頁長’此爲行選擇後可只以列存取取出 的資料大小。 在圖9中’解碼部81、82分別對於塊I!、12解譯庫位址 bankO、bankl而進行子陣列選擇。即，bank0=”0”， bankl="0"時，及閘GOO、G01輸出變成”η”，選擇庫B0,的 子陣列 A00、A01。bankO=”l"，bankl = "〇"時，及閘 、 G11輸出變成"Η"，選擇庫B 1的子陣列A10、All'·。 bankO=”O" ’ bankl = ” 1 ·’時，及閘 G20、G21 輸出變成"η "， 選擇庫 Β 2 h 子陣列 Α20、Α21。banker" 1”，bankl = " 1"時， 及閘G30、G3 1輸出變成"Η "，選擇庫B 3的子陣列A30、 Α31。 但是，解碼部81、82爲解譯指定塊的位址rad〇、RAD 1 的解碼部8 3所選擇地活化。即，RADO=”〇"，RAD1 = "〇”， 時，及閘G81輸出變成"Η"，此透過或閘G83傳到塊1 1侧 的解碼部8 1，使解碼部8 1活化。RAD0=，，1"，RAD1 = "0”， 時，及閘G82輸出變成"Η ”，使塊1 2側的解碼部8 2活化。 經濟部智慧財產局員工消費合作社印製 -- ------------ --t----K----訂· (請先閲讀背面之注意事項再填寫本頁) 而且，頁長可變信號LONGP AGE進入到進行塊選擇的解 碼部8 3的或閘G83、G84。即，LONGPAGE=”L’·時，利用 解碼部8 3只使塊1 1、1 2的任何一方活化。這是短頁模 態。LONGPAGE="H"，不管位址RAD0、RAD1，使兩塊 1 1、1 2的解碼部8 1、8 2同時活化。即，使屬於以庫位址 bankO，bankl所選擇的庫的兩個子陣列同時活化。這成爲 長頁模態。 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 465075 A7 --------- R7________ 五、發明說明（¾ ) 上述頁長可變功能通常用作在DRAM出貨前固定，其後 不说變更的選擇功能。於是，在此實施形態，將此頁長可 變功能利用於再新動作。具體而言，作爲短頁長而設定 DRAM晶片時’因不要頁長可變信號l〇ngpaGE的信號線 而用此作爲再新信號線。即，再新時，藉由成爲 LONGPAGE^H"，可使某庫内的兩個子陣列同時活化α 藉此’可抑制在非獨立庫方式的再新動作前後的動作限 制發生機率，得到高的系統性能。此外，藉由將頁長可，變 功能電路挪用於再新控制，不會增加晶片面積。 [實施形態7 ] 圖1 〇顯不實施形.態7的記憶體晶片MEMC5的記憶胞陣列 MCA5結構。在此實施形態，有各4個子陣列的塊2 1、 2 2、2 3、2 4 ’在各塊内鄰接的子陣列共有感測放大電路 SAs。上部左右塊2 1、2 2的子陣列組（αοο、Α〇1)、（Α1〇、

All)、（Α20、Α21)、（Α30、Α31)分別構成庫 Β0、B1、Β2、 B3。同樣地，下部左右塊23、24的子陣列組（A4〇、 A41)、（A50、A51)、（A60、A61)、（A70、A71)分別構成庫 B4、B5、B6、B7 ° 經濟部智慧財產局員工消費合作社印製 ------------ _$-----„----訂- (諳先閱讀背面之注意事項再填寫本頁) 即，庫B0〜B3成爲在各庫内兩個子陣列不共有感測放 大電路’而在鄰接的庫間共有感測放大電路的葬獨立庫結 構。和此獨立’庫B4-B 7同樣成爲非獨立庫結構。 此實施形態的情況’在通常的行存取樣態例如選擇庫 B2時，所活化的爲子陣列A20、A21的任何一方。在再新 模態可使庫B2的兩個子陣列A20、A21同時活化。因此， -28- 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） 4 6 5 0 7 - ^ A7 B7 五、發明說明（26) 減少所同時活化的庫數，可謀求系統性能提高。 利用記憶體控制器CTL5、第一解碼電路DC50及第二解 碼電路DC51進行對於這種記憶胞陣列MCA5的控制。 圖1 1爲顯示本實施形態的第二解碼電路DC51的電路結 構一例之圖。如此圖11所示，第二解碼電路DC51具備解 碼部500、510、520 ' 530、540、550所構成。從第一解碼電 路DC50輸入庫位址bankO、bankl、bank2到解碼部500、 Ί 510、520、530。從第一解碼電路DC50輸入行位址RAD0和 再新控制信號REFRESH到解碼部550 » 解碼部5Ό0具備及閘G400、G410、G420、G430所構成。 解碼部510具備及閘G440、G450 ' G460、G470所構成。解 碼部520具備及閘G401、G411、G421 ' G431所構成。解碼 部530具備及閘G441、G451、G461、G471所構成。解碼部 540具備及閘G480、G481、G482、G483所構成。解碼部550 具備或閘G490、G491所構成。 解碼部550根據行位址RAD0選擇塊21、23和塊22 ' 24 的任何一方。解碼部540根據庫位址bankO、bankl從各塊 21、22、23、24中分別選擇一個子陣列。解碼部5〇〇、510 根據庫位址bank2選擇塊21和塊23的任何一方。解碼部 520 ' 5 30根據庫位址ba:nk2選擇塊22和塊24的任何一方。 具禮而s ’在行存取模態根據庫位址bankO、bankl、 bank2和行位址RAD0使一個庫内的一個子陣列選擇地活 化。例如設想庫位址bank0="0"，庫位址bankl = "0"，庫位 址bank2=”0"，行位址RADO="〇"的情況。這種情況，由於行 -29. 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） ---------------裝--- (請先閲讀背面之注意事項再填寫本頁) · 經濟部智慧財產局員工消費合作社印製 46 50 A7 B7__ 五、發明說明（27 ) 位址RAD0=”0"，所以或閘G490輸出變成” Η ”。此或閘490 輸出輸入到及閘G400、G410、G420.、G430，輸入到及閘 G440、G450、G460、G470。 而且，由於庫位址bank0=”0"，庫位址bankl = ”0”，所以及 閘G480輸出變成"Η "。此及閘G480輸出輸入到及閘G400、 G401、G440、G441。而且，由於庫位址bank2 =，，0"，所以，及 閘G400輸出變成"Η "。藉此，選擇子陣列A00，使其活 化。 ’ 另一方面，在再新模態根據庫位址bankO、bankl、bank2 使一個塊刼兩個子陣列選擇地活化。例如設想庫位址 bank0="0”，庫位址 bankl=”CT，庫位址 bank2 =，，0，'的情況。 再新模態時，由於再新控制信號REFRESH=” 1 ”，所以或閘 G490、G491輸出變成"H”。來自此或閘G490、G491的輸出 輸入到全部的及閘。 經濟部智慧財產局員工消費合作社印製 — r — lllllli, - 1 ^ I I I l· I I I T (請先閱讀背面之注意事項再填寫本頁) 而且，由於庫位址bank0=”0"，庫位址bankl = ”0"，所以及 閘G480輸出變成” Η ··。此及閘G480輸出輸入到及閘G400、 G401、G440、G441。而且，由於庫位址bank2=，，0”，所以閘 部500的及閘G400和閘部520的及閘G401輸出變成1'H”。藉 此，選擇子陣列A00、A01，使其活化。即，使兩個子陣列 A00、A01同時再新。 [實施形態8 ] 本發明實施形態8係將關於上述實施形態1的動態型半導 體記憶裝置適用於邏輯電路混裝的半導體積體電路裝置。 圖12爲以塊顯示關於實施形態8的半導體積體電路裝置 -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 46 50 7 Γ* A7 B7 五、發明說明（28 ) 100結構之圖。如此圖12所示，實施形態8的半導體積體 電路100係在關於上述實施形態1的動態型半導體記憶裝置 增加遲輯電路LG10所構成》此邏輯電路爲進行各種 邏輯運算的電路。在此邏輯運算過程產生將資料寫入到記 憶體巨組合器（MACRO)MMl的必要或從記憶體巨組合器 MM1讀出資料的必要時，邏輯電路lgi〇送出記憶體控制 器CTL1所需要的要求作爲控制器控制信號。此外，從邏 輯電路LG10外部輸入對於記憶體巨組合器MM1的資料寫 入要求或資料讀出要求到此邏輯電路LG10時，遂輯電路 LG10也送出記憶體控制器CTL1所需的要求作爲控制器控 制信號。 在此控制器控制信號可以照樣含有記憶體巨組合器MM 1 的位址，也可以作爲位址使如指定下一位址這種資訊含 有，根據此資訊，記憶體控制器CTL1產生記憶體巨組合 器MM1的位址。 經濟部智慧財產局員工消費合作社印製 ------------ --^----K----訂. (請先閱讀背面之注意事項再填寫本頁) 此外，對於記憶體巨組合器MM 1的再新要求周期等管 理，可以邏輯電路LG10進行，也可以記憶體控制器CTL1 進行。記憶體控制器CTL1進行再新要求管理時，再新期 間中會從記憶體控制器CTL1傳送忙碌（busy)信號給遲輯電 路 LG10。 供應此控制器控制信號的記憶體控制器CTL1根據此控制 器控制信號產生記憶體控制器信號，供應給記憶體巨組合 器MM1的第一解碼電路DC10。此外，記憶體控制器CTL1 進行再新要求管理時，根據自己控制產生記憶體控制信 -31 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公笼） 46 50 7 匕 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（29 ) 號’供應给第一解碼電路DC 10。這以後的動作和上述實施 形態1同樣。 圖1 3爲顯示本發明實施形態8另外例之圖。如此圖1 3所 示’半導體積體電路裝置102在邏輯電路LG11内部具備記 憶體控制器CTL1。此記憶體控制器CTL1動作作爲邏輯電 路LG11 —部分，根據從邏輯電路LG11的記憶體控制器 CTL1.以外的部分接到的控制器控制信號或根據自己控 制，產生記憶體控制信號。此記憶體控制信號從記憶體^ 制器CTL1供應給記憶體巨組合器MM1的第一解碼電路 DC10。 _ 圖1 4爲以塊顯示.爲另外其他變形例的半導體積體電路裝 置104結構之圖。如此圖14所示，也可以在邏輯電路lg 12 設置罘一解碼電路DC10。這種情況，從記憶體控制器 CTL1供應相當於記憶體控制信號的控制信號給第一解碼 電路DC 10。然後’從第一解碼電路DC10供應相當於内部 控制信號的控制信號给第二解碼電路DC 11。 圖15爲以塊顯示爲再一個其他變形例的半導體積體電路 裝置106結構之圖。如此圖1 5所示’也可以在記憶體控制 信器CTL10内部設置第一解碼電路DC10。這種情況，根據 來自疋憶體控制器CTL10·的.命令，第一解竭電路dc 10產.生 相當於内部控制信號的控制信號，供應給第二解碼電路 DC11。 又，上述圖12至圖15的第二解碼電路DCU内部結構和 在上述實施形態1所示的圖5同樣。 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公g ) ------------- I *----：----訂·---- ί請先閱讀背面之注意事項再填寫本頁) 46 50 7 5 A7 _B7_ 五、發明說明（3〇 ) 如以上，本發明對於混裝dram和邏輯電路的半導體積 體電路裝置亦可適用。 [實施形態9 ] 本發明實施形態9係將關於上述實施形態3的動態型半導 體記憶裝置適用於邏輯電路混裝的半導體積體電路裝置。 圖1 6為以塊顯示關於實施形態9的半導體積體電路裝.置 110結構之圖。如此圖16所示，實施形態9的半導體積體 電路裝置110係在關於上述實施形態3的動態型半導體記:隐 裝置增加邏輯電路LG20所構成。此邏輯電路LG20為進行 各種邏輯達算的電路。在此邏輯運算過程產生將資料窝入 到記憶體巨組合器（MACRO) MM2的必要或從記憶體巨組 合器MM2讀出資料的必要時，邏輯電路LG20送出記憶體 控制器CTL2所需要的要求作為控制器控制信號。此外， 從邏輯電路LG20外部輸入對於記憶體巨组合器MM2的資 料寫入要求或資料讀出要求到此邏輯電路LG20時，邏輯電 路LG20也送出記憶體控制器CTL2所需的要求作為控制器 控制信號。 經濟部智慧財產局員工消費合作社印製 ---------- ,-t--------訂. (請先閲讀背面之注意事項再·填寫本頁) 在此控制器控制信號可以照樣含有記憶體巨組合器MM2 的位址，也可以作為位址使如指定下一位址這種資訊含 有，根據此資訊，記憶體控制器CTL2產生記憶體巨组合 器MM2的位址。 此外，對於記憶體巨組合器MM2的再新要求周期等管 理，可以邏輯電路LG20進行，也可以記憶體控制器CTL2 進行。記憶體控制器CTL2進行再新要求管理時，再新期 -33- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 46507 5 A7 B7 五、發明說明（31 ) 間中會從記憶體控制器CTL2傳送忙碌（busy)信號給邏輯電 路 LG20。 供應此控制器控制信號的記憶體控制器CTL2根據此控制 器控制信號產生記憶體控制信號，供應给記憶體巨组合器 MM2的第一解碼電路DC20。此外，記憶體控制器CTL2進 行再新要求管理時，根據自己控制產生記憶體控制信號， 供應给第一解碼電路DC20。這以後的動作和上述實施形態 3同樣。 圖1 7爲顯示本發明實施形態9另外例之圖。如此圖1 7所 示，半導體積體電路裝置112在邏輯電路LG21内部具備記 憶體控制器CTL2。此記憶體控制器CTL2動作作爲邏輯電 路LG21 —部分，根據從邏輯電路LG21的記憶體控制器 CTL2以外的部分接到的控制器控制信號或根據自己控 制，產生記憶體控制信號。此記憶體控制信號從記憶體控 制器CTL2供應給記憶體巨組合器MM2的第一解碼電路 DC20。 圖18爲以塊顯示爲另外其他變形例的半導體積體電路裝 置114結構之圖。如此圖18所示，也可以在邏輯電路LG22 設置第一解碼電路DC20。這種情況，從記憶體控制器 CTL2供應相當於記億體控制信號的控制信號給第一解碼 電路DC20。然後，從第一解碼電路DC20供應相當於内部 控制信號的控制信號給第二解碼電路DC21。 圖19爲以塊顯示爲再一個其他變形例的半導體積體電路 裝置116結構之圖。如此圖1 9所示，也可以在記憶體控制 -34- 本紙張尺度適用中國國家標準（cns)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（32 ) 器CTL2〇内部設置第一解碼電路0(：2卜這種情况，根據來 自記憶趙控制器CTL20的命令，第一解碼電路dc2〇產生相 當於内部控制信號的控制信號，供應給第二解碼電路 DC21。 又，上述圖16至圖19的第二解碼電路dcu内部結構和 在上述實施形態3的圖6 B同樣。 如以上，本發明對於混裝DRAM和邏輯電路的半導體積 體電路裝置亦可適用。 1 [實施·形態1 0 ] 本發明會施形態10係將關於上述實施形態4的動態型半導 體記憶裝置適用於.邏輯電路混裝的半導體積體電路裝置。 經濟部智慧財產局員工消費合作社印製 圖20爲以塊顯示關於實施形態1〇的半導體積體電路裝 置120結構之圖。如此圖20所示，實施形態1〇的半導禮積 體電路120係在關於上述實施形態4的動態型半導體記情裝 置增加邏輯電路LG30所構成。此邏輯電路LG30爲進行各 種邏輯運算的電路。在此邏輯運算過程產生將資料寫入到 記憶體巨组合器（MACRO) MM3的必要或從記憶體巨組合 器MM3讀出資料的必要時，邏輯電路LG30送出記憶體控 制器CTL3所需要的要求作爲控制器控制信號。此外，從 邏輯電路LG30外部輸入對於記憶體巨組合器MM3的資料 窝入要求或資料讀出要求到此邏輯電路LG30時，邏輯電 路LG30也送出記憶體控制器CTL3所需的要求作爲控制器 控制信號。 在此控制器控制信號可以照樣含有記憶體巨組合器MM3 -35- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公复) 4650 A7 B7 五、發明說明（33 ) 的位址，也可以作爲位址使如指定下一位址這種資訊含 有，根據此資訊，記憶體控制器CTL3產生記憶體巨組合 器MM3的位址。 此外，對於記憶體巨组合器MM3的再新要求周期等管 理’可以邏輯電路LG30進行’也可以記憶體控制器ctl3 進行。記憶體控制器CTL3進行再新要求管理時，再新期 間中會從記憶體控制器CTL3傳送忙碌（busy)信號給邏輯電 路 LG30。 ' 供應此控制器控制信號的記憶體控制器CTL3根據此控制 器控制信號產生記憶體控制信號，供應給記憶體巨組合器 MM3的第一解碼電路DC30。此外，記憶體控制器CTL3進 行再新要求管理時，根據自己控制產生記憶體控制信號， 供應給第一解碼電路DC30 »這以後的動作和上述實施形態 4同樣。 經濟部智慧財產局員工消費合作社印製 --Γ--------- i^-----^----訂 (請先閱讀背面之注意事項再填寫本頁) 圖2 1爲顯示本發明實施形態1 〇另外例之圖。如此圖2 1 所示，半導體積體電路裝置122在遲輯電路LG31内部具備 記憶體控制器CTL3。此記憶體控制器CTL3動作作爲邏輯 電路LG3 1—部分，根據從邏輯電路LG3 1的記憶體控制器 CTL3以外的部分接到的控制器控制信號或根據自己控 制，產生記憶體控制信號。此記憶體控制信號從記憶體控 制器CTL3供應給記憶體巨組合器MM3的第一解碼電路 DC30。 圖22爲以塊顯示爲另外其他變形例的半導體積體電路裝 置124結構之圖。如此圖2 2所示，也可以在邏輯電路LG32 -36- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 46507c A7 B7 五、發明說明（34 ) (請先閲讀背面之注意事項再填寫本頁) 設置第-解碼電路DC30。這種情況，從記憶體控制器 CTL3供應相當於記憶體控制信號的控制信號给第一解碼 電路DC30。然後，從第一解碼電路〇(：3〇供應相當於内部 控制"U说的控制k或給弟二解碼電路D c 3 1。 圖23爲以塊顯示爲再一個其他變形例的半導體積體電路 裝置126結構之圖。如此圖2 3所示，也可以在記憶體控制 信器CTL30内部設置第一解碼電路DC3〇。這種情況，根據 來自記憶體控制器CTL30的命令，第一解碼電路〇(：3〇產〗生 相當於内部控制信號的控制信號，供應給第二解碼電路 DC31。 又’上述圖20至圖23的第二解碼電路DC31内部結構和 在上述實施形態4的圖7B同樣。此外，藉由使圖2〇至圖 23的第一解碼電路DC30和第二解碼電路DC31内部結構和 上述圖9同樣，可利用頁長可變電路作爲再新控制電路。 如以上，本發明對於混裝DRAM和邏輯電路的半導體積 體電路裝置亦可適用。 [實施形態1 1 ] 本發明實施形態11係將關於上述實施形態5的動態型半導 體記憶裝置適用於邏輯電路混裝的半.導體積體電路裝置。 經濟部智慧財產局員工消費合作社印製 圖24爲以塊顯示關於實施形態11的半導體積體電路裝 置130結構之圖。如此圖24所示，實施形態11的半導體積 體電路裝置130係在關於上述實施形態5的動態型半導體記 憶裝置增加邏輯電路LG40所構成。此邏輯電路LG40爲進 行各種邏輯運算的電路。在此邏輯運算過程產生將資料寫 -37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 8 5 0 7 5 A7 --- B7 五、發明說明（35 ) 入到記憶體巨組合器（MACR〇) MM4的必要或從記憶體巨 組合器MM4讀出資料的必要時，遲輯電路]_^4〇送出記憶 體控制器CTL4所需的要求作爲控制器控制信號。此外， 從邏輯電路LG40外部輸入對於記憶體巨組合器缒鰱々的資 料寫入要求或資料讀出要求到此運輯電路LG4〇時，邏輯

電路LG40也送出記憶體控制器CTL4所需的要求作爲控制 器控制信號。 A 在此控制器控制信號可以照樣含有記憶體巨组合器m & 4 的位址，也可以作爲位址使如指定下一位址這種資訊含 有，根據此資訊，記憶體控制器CTL4產生記憶體巨组合 器MM4的位址。 此外，對於記憶體巨組合器MM4的再新要求周期等管 理，可以邏輯電路LG40進行，也可以記憶體控制器CTL4 進行。記憶體控制器CTL4進行再新要求管理時，再新期 間中會從6己憶體控制器CTL4傳送忙綠（busy)信號给邏輯電 路 LG40 〇 經濟部智慧財產局員工消費合作社印製 --L--------- .-^-----^----訂 * (請先閱讀背面之注意事項再填寫本頁) 供應此控制器控制信號的記憶體控制器c T L 4根據此控制 器控制信號產生記憶體控制器信號，供應給記憶體巨組合 器MM4的第一解碼電路DC40。此外，記憶體控制器CTL4 進行再新要求管理時，根據自己控制產生記憶體控制信 號，供應給第一解碼電路DC40。這以後的動作和上述實施 形態5同樣。 圖25爲顯示本發明實施形態11另外例之圖。如此圖25 所示，半導體積體電路裝置132在邏輯電路LG41内部具備 -38- 本紙張尺度適用+國國家標準（CNS)A4規格（210 X 297公釐） 6 5

D A7 B7 經濟部智慧財產局員工消費合作社印製 五 '發明說明（36 ) 記憶體控制器CTL4。此記憶體控制器CTL4動作作爲邏輯 電路LG41 —部分，根據從邏輯電路l<34 1的記憶體控制器 CTL4以外的部分接到的控制器控制信號或根據自己控 制’產生記憶體控制信號。此記憶體控制信號從記憶體控 制器CTL4供應给記憶體巨组合器MM4的第一解碼電路 DC40 〇 圖26爲以塊顯示爲另外其他變形例的半導體積禮電路裝 置134結構之圖。如此圖26所示’也可以在邏輯電路lg_4 2 設置第-一解碼電路DC40。這種情況，從記憶體控制器 CTL4供應相當於記憶體控制信號的控制信號給第一解碼 電路DC40。然後，從第一解碼電路DC40供應相當於内部 控制信號的控制信號給第二解碼電路DC41。 圖27爲以塊顯示爲再一個其他變形例的半導體積體電路 裝置136結構之圖。如此圖27所示，也可以在記憶體控制 器CTL40内部設置第一解碼電路DC40。這種情況，根據來 自記憶體控制器CTL40的命令，第一解碼電路DC40產生相 當於内部控制信號的控制信號，供應给第二解碼電路 DC41。 又，上述圖24至圖27的第二解碼電路DC41内部結構和 在上述實施形態5的攝S B同樣。 如以上，本發明對於混裝DRAM和邏輯電路的半導體積 體電路裝置亦可適用。 [實施形態1 2 ] 本發明實施形態12係將關於上述實施形態7的動態型半導 -39- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------- .裝----l· —訂· (請先閲讀背面之注意事項再填寫本頁) A7 B7 五、發明說明（37 ) 體記憶裝置適用於邏輯電路混裝的半導體積體電路裝置。 圖28爲以塊顯示關於實施形態12的半導體積體電路裝 置140結構之圖。如此圖28所示，實施形態12的半導體積 體電路140係在關於上述實施形態7的動態型半導體記憶裝 置增加邏輯電路LG50所構成。此邏輯電路LG50爲進行各 種邏輯運算的電路。在此邏輯運算過程產生將資料寫入到 記憶體巨組合器（MACRO) MM5的必要或從記憶體巨组合 器MM5讀出資料的必要時，邏輯電路LG50送出記憶體1控 制器CT-L5所需的要求作爲控制器控制信號。此外，從邏 輯電路LG$0外部輸入對於記憶體巨組合器ΜΜ5的資料寫 入要求或資料讀出要求到此邏輯電路LG50時，邏輯電路 LG50也送出記憶體控制器CTL5所需的要求作爲控制器控 制信號。 在此控制器控制信號可以照樣含有記憶體巨组合器MM5 的位址，也可以作爲位址使如指定下一位址這種資訊含 有，根據此資訊，記憶體控制器CTL5產生記憶體巨組合 器MM5的位址。 經濟部智慧財產局員工消費合作社印製 ------------- · -------訂， (請先閲讀背面之注意事項再填寫本頁) 此外，對於記憶體巨組合器MM5的再新要求周期等管 理，可以邏輯電路LG50進行，也可以記憶體控制器CTL5 進行。記憶體控制器CTL5進行再新要求管理時，再新斯 間中會從記憶體控制器CTL5傳送忙碌（busy)信號給邏輯電 路LG50。 供應此控制器控制信號的記憶體控制器CTL5根據此控制 器控制信號產生記憶體控制信號，供應给記憶體巨組合器 -40- 本紙張尺度適用+國國家標準（CNS)A4規格（210 X 297公釐） 46B075 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（38 ) MM5的第一解碼電路DC50。此外，記憶體控制器CTL5進 行再新要求管理時，根據自己控制產生記憶體控制信號， 供應給第一解碼電路DC50。這以後的動作和上述實施形態 7同樣。 圖29爲顯示本發明實施形態12另外例之圖。如此圖29 所示，半導體積體電路裝置142在邏輯電路LG51内部具備 記憶體控制器CTL5 ^此記憶體控制器CTL5動作作爲邏輯 電路LG51—部分，根據從邏輯電路LG51的記憶體控制1器 CTL5以·外的部分接到的控制器控制信號或根據自己控 制，產生記憶體控制信號。此記憶體控制信號從記憶體控 制器CTL5供應给記憶體巨組合器MM5的第一解碼電路 DC50。 圖30爲以塊顯示爲另外其他變形例的半導體積體電路裝 置144結構之圖。如此圖30所示，也可以在邏輯電路LG52 設置第一解碼電路DC50。這種情況，從記憶體控制器 CTL5供應相當於記憶體控制信號的控制信號給第一解碼 電路DC50。然後，從第一解碼電路DC50供應相當於内部 控制信號的控制信號給第二解碼電路DC5 1。 圖31爲以塊顯示爲再一個其他變形例的半導體積體電路 裝置146結構之圖。如此圖3 1所示，也可以在記憶體控制 信器CTL50内部設置第一解碼電路DC50。這種情況，根據 來自記憶體控制信號CTL50的命令，第一解碼電路DC50產 生相當於内部控制信號的控制信號，供應給第二解碼電路 DC51。 -41 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------—裝----l·---訂· (諝先閲讀背面之注意事項再填寫本頁) A7 B7

465075 五、發明說明（39 ) 又，上述圖28至圖31的第二解碼電路〇(：51内部結構和 在上述實施形態7的圖1 1同樣。

如以上，本發明對於混裝dram和邏輯電路的半導禮積 體電路裝置亦可適用P 如上所述’根據本發明，藉由在再新模態在一庫内增大 所同時活化的子陣列數，可減輕記憶體控制器的負荷，.謀 求DRAM系統性能提高。此外，可減少所同時活化的庫 數’在採用共有感測放大器方式的砟獨立庫結構特有的動 作限制發生頻率變低。藉此，無需多餘的預先充電期間’ 可高速動作。 (請先閱讀背面之注意事項*填寫本育〕 1 n I n n Y&J n 1 - 1 n I * 經濟部智慧財產局具工消費合作社印製

本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐）

Claims (1)

1. 4650/5 第89!〇6552號牟利申請案 々、申請專利範圍 1，一種動態型半導體記憶裝置，其特徵在於： 包含έ己憶胞陣列[具有由多數子陣列所構成的多數庫和 在不同庫的子陣列間共有的感測故大電路];及， 控制電路[具有為了資料讀出或寫入而使前述各庫内 所選擇的子陣列活化的行存取模態和使前述各庫内的 多數子陣列在同一定時活化而使記憶胞資料再新的再 新模態；在前述再新模態在一庫内在同一定時所活化 的子陣列數比在前述行存取模態在一庫内所活化的子 陣列數多]者" 2 ‘如申請專利範圍第！項之動態型半導體記憶裝置， 其中前述多數子陣列構成多數塊，. 前述各塊各含有一個不同庫的子陣列， 在前述的各塊内多數子陣列以鄰接者彼此共有感測放 大電路而排列。 3 ·如申請專利範圍第2項之動態型半導體記憶裝置，其中 前述各塊含有在於前述記憶胞陣列的全部庫。 4 -如申請專利範圍第2項之動態型丰導體記憶裝置，其中 前述各塊含有在於前述記憶胞陣列的一部分庫。 5 .如申請專利範圍第2項之動態型半導體記憶裝置，其中 在前述各庫内多數子陣列不共有感測放大電路，在再 新模態使庫内的全部子陣列在同一定時活化。 6 _如申請專利範圍第5項之動態型半導體記憶裝置，其中 前述控制電路包含： 第一解碼器（輸入第一位址信號和再新控制信號，輸出 本紙ffc足度適用t國國家標準（CNS ) Α4規格（210X297公釐） (請先鬩讀背面之注意事碩再填寫本頁) 訂 經濟部t央標準局負工消費合作社印裝 08 、申請專利範圍 弟内部L號，在則述行存取模態，根據前述第— 信號輸出從前述多數座^ . 夕孜庳各自各選擇一個子陣列的前迷第 -内部信號；在前述再新模態’根據前述再新控制 輸出選擇前述多數庫的全部子陣列的前述第： 號）；及， 第解馬器（輸入弟一位址信號和前述第一内部信號， 輸出第二内部信號；在前述行存取模態，根據前述第二 位址信號和前述第一内部信號輸出選擇一個子陣列的前 述第二内部信號；在前述再新模態，根據前述第二位址 信號和前述第一内部信號輸出選擇一個庫内的全部子陣 列的前述第二内部信號）。 7.如申請專利範圍第6項之動態型半導體記憶裝置，其中 根據由記憶體控制器所輸出的信號產生前述第一位址 信號、前述第二位址信號及前述再新控制信號。 8 .如申請專利範園第6項之動態型半導體記憶裝置，其中 前述控制電路具有在前述行存取模態為了使一個庫内 的多數子陣列在同一定時活化的頁長可變信號線， 經濟部中央標隼局WC工消費合作社印製 在前述再新模態使用前述頁長可變信號線作為傳達前 述再新控制信號的再新控制線。 9 .如申請專利範圍第1項之動態型半導體記憶裝置，其中 由前述多數子陣列構成至少一個塊， 在前述塊内多數子陣列以鄰接者彼此共有感測放大電 路而排列，並且在同一庫的子陣列間排列成不共有感 測放大電路。 ，2 - 本紙伕尺度逋用肀團鬮家樑準（CNS ) Α4规格（210Χ 297公藿） 5 6 4 經濟部t央樣準局另工消费合作社印製 ‘· A8 B8 C8 * 〜---------- D8申請專利範圍 10.如申請專利範圍第9項之動態型半導體記憶裝置，其中 在前迷多數子陣列的排列順序，每隔一個指定前述子 陣列作為—庫。 11如申清專利範圍第9項之動態型半導體記憶裝置，其中 在前述各庫内多數子陣列不共有感測放大電路，在再 新模態使庫内的全部子陣列在同一定時活化。 12.如申請專利範圍第n項之動態型半導體記憶裝置，其中 前述控制電路包含： 第一解碼器（輸入第一位址信號和再新控制信號，輸出 第一内部信號；在前逑行存取模態，根據前述第一位址 信號輸出從前述多數庫各自各選擇一個子陣列的前述第 一内部信號；在前述再新模態，根據前述再新控制信號 輸出選擇前述多數庫的全部子陣列的前述第_内部信 號）；及， 第一解碼為（輸入第二位址信號和前述第一内部信號， 輸出第二内部信號；在前述行存取模態，根據前述第二 位址信號和前述第一内部信號輸出選擇一個子陣列的前 述第二内部信號；在前述再新模態’根據前述第二位址 信號和前述第一内部信號輸出選擇一個庫内的全部子陣 列的前述第二内部信號）^ 13.如申請專利範圍第I 2項之動態型半導體記憶裝置，其中 在前述多數子陣列的排列順序’如一端側成為前述第 二位址信號的最低有效位址，他端側成為前述第二位 址信號的最高有效位址般地設定位址。 -3 - 本紙乐尺度適用中觸困家揉半（CNS > A4規格（2丨0x297公釐） (請先Μ讀背面之注$項再填窝本買) 丁 -* —^1 —1 5 6 4 經濟部中央揉準局貝工消費合作社印製 . A8 BS C8 •— - _ E)8 、申請專利範国 14‘如申請專利範圍第12項之動態型半導體記憶裝置，其中 根據由記憶體控制器所輸出的信號產生前述第一位址 k號、前述第二位址信號及前述再新控制信號。 15‘ —種動態型半導體記憶裝置，其特徵在於：包含 圮憶胞陣列[具有由多數子陣列所構成的多數庫和在前 述多數庫間共有的感測放大電路；同一庫的子陣列共有 感測放大電路而連績排列];及， 控制電路[具有為了資料讀出或寫入而使前述卷庫内 所選擇的子陣列活化的行存取模態和使前述各庫内的 多數子陣列在同一定時活化而使記憶胞資料再新的再 新模態，在前述再新模態在一庫内在同一定時所活化 的子陣列數比在前述行存取模態在一庫内所活化的子 陣列數多]者。 16.如申請專利範園第1 5項之動態型半導體記憶裝置，其中 前述控制電路在前述再新模態使不共有一個庫内的感 測放大電路的多數子陣列在同一定時活化a 17·如申請專利範圍第1 5項之動態型半導體記憶裝置，其中 前述記憶胞陣列係前述多數各庫區分成第一群：包含 在一個庫内不共有感測放大電路的多數子陣列；及， 弟一群.包含和在一個庫内不共有感測放大電.路的前. 述第一群不同的多數子陣列， 前述控制電路在前述再新模態使一個庫内的前述第一 群或前述第二群的子陣列在同一定時活化。 18·如申請專利範園第1 7項之動態型半導體記憶裝置’其中 -4 - 本紙浪尺度逋用中國國家標準（CNS)A4规格（210X297公釐） (請先閱讀背面之注意事項存填寫本頁) 訂 46 46 A8 B8 C8 D8 經濟部中央輮率局員工消費合作社印装 申請專利範圍 前述控制電路 包含： 第解碼器（輸入第-位址信號和#新控制信號，輸出 第η内部k號；在前述行存取模態，根據前述第一位址 :號輸：從前述多數庫各自各選擇—個子陣列的前述第 内部仏號；在前述再新模態，根據前述第—位址信號 和前述再新控制信號輸出對於前述多數庫選擇前述第一 群或前述第二群的子陣列的前述第一内部信號）；及， 第一解碼器（輸入第二位址信號和前述第—内部信號， 輸出第—内部信號；在前述行存取模態，根據前述第二 位址信號和冑述第—内部信號輸出選擇一個車列的前 述第二内部信號；在前述再新模態，根據前述第二位址 信號和前述第一内部信號輸出選擇一個庫内的前述第一 群或前述第二群的子陣列的前述第二内部信號）。 19. 如申請專利範圍第18項之動態型半導體記憶裝置，其中 根據由記憶體控制器所輸出的信號產生前述第一位址 仏號、前述第二位址信號及前述再新控制信號。 20. —種丰導體積體電路裝置，其特徵在於：包含 :憶胞陣列[具有由多數子陣列所構成的多數庫和在不 同庫的子陣列間共有的感測放大電路],· 控制電路[具有為了資料讀出或寫入而使前述各座内 所選擇的子陣列活化的行存取模態和使前述各庫内的 多數子陣列在同一定時活化而使記憶胞資料再新的再 新模態；在前述再新模態在一庫内在同一定時所活化 的子陣列數比在前述行存取模態在一庫内所活化的子 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

   A8 D8 C8 D8

   46 5 π、申請專利範圍 陣列數多]:及， 邏輯運算部[進行各種邏輯運算。產生從前述記憶胞 陣列讀出資料的必要時及窝入資料到前述記憶胞陣列 的必要時，透過前述控制電路從前述記憶胞卩車列讀出 資料及窝入資料到前述記憶胞陣列]者。；gt:: 21. 如申請專利範圍第2〇項之半導體積體電路 中由前述多數子陣列構成多數塊， 前述各塊各含有一個不同庫的子陣列， 在前述各塊内多數子陣列以鄰接者彼此共有感測故大 電路而排列。 22. 如申請專利範圍第21項之半導體積體電路裝置，其中前 述各塊含有在於前述記憶胞陣列的全部庫。 23. 如申請專利範圍第2 1項之半導體積體電路裝置，其中前 述各塊含有在於前述記憶胞陣列的一部分庫a 24. 如申請專利範圍第2 1項之半導體積體電路裝置，其中在 前述各庫内多數子陣列不共有感測放大電路，在再新 模態使庫内的全部子陣列在同一定時活化。 25. 如申請專利範圍第2 4項之半導體積體電路裝置，其中前 述控制電路包含： 第一解碼器（輸入第一位址信號和再新控制信薄，輸违 第一内部信號；在前述行存取模態，根據前述第一位址 信號輸出從前述多數庫各自各選擇一個子陣列的前述第 一内部信號；在前述再新模態，根據前述再新控制信號 輸出選擇前述多數庫的全部子陣列的前述第一内°信 ______-6- 本紙張尺度遑用中國國家標牟（CNS ) A4規格（210x297公釐） (請先閲讀背面之注意^項再填寫本頁) 訂 經濟部中央榡率局W3C工消費合作.杜印製 6 0- A8 BS C8 D8 經濟部中央梂準局—工消费合作社印製 、申請專利範圍 號）；及， 第二解碼器（輸入第二位址信號和前述第一内部信號， 輸出第二内部信號；在前述行存取模態，根據前述第二 位址信號和前述第一内部信號輸出選擇一個子陣列的前 述第二内部信號；在前述再新模態，根據前述第二位址 信號和前述第一内部信號輸出選擇—個庫内的全部子陣 列的前述第二内部信號）。 26.如申請專利範圍第25項之半導體積體電路裝置，其中更 具備記憶禮控制器：根據來自前述邏輯運算電路的控 制器控制信號或根據自己控制輸出記憶體控制信號， 則述控制電路更具備控制信號產生電路：輸入前述記 憶體控制信號，根據此記憶體控制信號輸出前述第一 位址信號、前述第二位址信號及前述再新控制信號， 以前述記憶胞陣列和前述控制電路構成一個記憶體巨 組合器。 27_如申請專利範圍第25項之半導體積體電路裝置，其中更 具備記憶體控制器：根據來自前述邏輯運算電路的控 制器控制信號或根據自己控制輸出記憶體控制信號， 前述控制電路更具備控制信號產生電路：輸入前述記 憶體控制信號’根據此記憶體控制信號輸出前述第一 位址信號、前述第二位址信號及前述再新控制信號， 以前述邏輯運算電路和前述記憶體控制器構成一個邏 輯電路’以前述記憶胞陣列和前述控制電路構成一個記 憶體巨組合器。 本紙張尺度適用中國國家搮率（CNS ) 格（210Χ297公釐） (请先聞讀背面之注意事項再填寫本頁) 訂 4 4 經濟部中央棣率局員工消費合作杜印製 A8 B8 C8 D8 、申請專利範圍 28. 如申請專利範圍第25項之半導體積體電路裝置其中更 具備記憶體控制器：根據來自前述邏輯運算電路的控 制器控制信號或根據自己控制輸出記憶體控制信號， 前述控制電路更具備控制信號產生電路：輸入前述記 憶體控制信號’根據此記憶體控制信號輸出前述第一 位址is號、前述第二位址信號及前述再新控制信號， 以前述邏輯運算電路、前述記憶體控制器及前述控制 k號產生電路構成一個邏輯電路，以前述記憶胞¥列、 前述第一解碼器及前述第二解碼器構成一個記憶體巨組 合器。 29. 如申請專利範圍第25項之半導體積體電路裝置，其中更 具備記憶體控制器：根據來自前述遲輯運算電路的控 制器控制信號或根據自己控制輸出記憶體控制信號， 前述控制電路更具備控制信號產生電路：輸入前述記 憶體控制信號’根據此記憶體控制信號輸出前述第一 位址信號、前述第二位址信號及前述再新控制信號， 以前述邏輯運算電路、前述記憶體控制器及前述控制 信號產生電路構成一個邏輯電路，並且前述控制信號產 生電路設於前述記憶體控制器内部，以前述記憶胞陣 列、前述第一解碼器及前述第二解碼器構成一個記憶體 巨組合器。 30. 如申請專利範圍第2 5項之半導體積體電路装置，其中前 述控制電路具有在前述行存取模態為了使一個庫内的 多數子陣列在同一定時活化的頁長可變信號線， -8 - 木紙張尺度適用中《國家梯率（CNS )八4洗格（210X297公* ) (請先閲讀背面之注意事項再填寫本頁) 訂 4 經濟部中央棣準局員工消費合作社印製 C8 - ~- _________ D8 六、申請料範^ " '— 在則述再新模態使用前述頁長可變信號線作為傳達前 述再新控制信號的再新控制線。 31.=申請專利範園第2〇項之半導體積體電路裝置，其中由 则述多數子陣列構成至少一個塊， 在前述塊内多數子陣列以鄰接者彼此共有感測放大電 路而排列，並且在同一庫的子陣列間排列成不共有感 測放大電路。 32·如申請專利範圍第3丨項之半導體積體電路裝置，其中在 前述多數子陣列的排列順序，每隔一個指定前述子陣 列作為一庫。 33.如申請專利範圍第3丨項之半導體積體電路裝置，其争在 前述各庫内多數子陣列不共有感測放大電路，在再新 模態使庫内的全部子陣列在同一定時活化。 j4.如申請專利範圍第33項之半導體積體電路裝置，其中前 述控制電路包含： 第一解碼器（輸入第一位址信號和再新控制信號，輸出 罘内部彳§號；在前述行存取模態，根據前述第一位址 ^號輸出從前述多數庫各自各選擇—個子陣列的前述第 一内部彳s號；在前述再新模態’根據前述再新控制信號 輸出選擇前述多數庫的全部子陣列的前述第一内部信 號）；及， 第一解碼器（輸入第二位址信號和前述第一内部信號， 輸出第一内部信號；在前述行存取模態，根據前述第二 位址信號和前述第一内部信號輸出選擇—個子陣列的前 (請先閲讀背面之注意事項再填寫本頁) • n^i m 1^1 · 訂 -台 _ ______-9- 本纸浪尺度通用中國國家楳準（CNS ) A4規格（210X2?7公釐） 6 經濟部t央橾丰局—工消费合作社印製 A8 B8 CS ------------ D8 六、申請專利--- 述第二内部信號；在前述再新模態，根據前述第二位址 化唬和前述第—内部信號輸出選擇-個庫内的全部子陣 列的前述第二内部信號）^ 35. 如申請專利制第34項之半導體積體電路裝置，其中更 具備6己憶體控制器：根據來自前述邏輯運算電路的控 制:控制仏號或根據自己控制輸出記憶體控制信號’ 則述控制電路更具備控制信號產生電路：輸入前述記 憶體控制信號，根據此記憶體控制信號輸出前述第一 位址仏號、則述第二位址信號及前述再新控制信號， 以則述記憶胞陣列和前述控制電路構成一個記憶體巨 組合器。 36. 如申請專利範圍第34項之丰導體積體電路裝置其中更 具備記憶體控制器：根據來自前述邏輯運算電路的控 制器控制“號或根據自己控制輸出記憶體控制信號， 前述控制電路更具備控制信號產生電路：輸入前述記 憶體控制信號’根據此記憶體控制信號輸出前述第一 位址信號、前述第二位址信號及前述再新控制信號， 以前述邏輯運算電路和前述記憶體控制器構成一個邏 輯電路’以前述記憶胞陣列和前述控制電路構成一個記 憶體巨組合器。 37. 如申請專利範圍第34項之半導體積體電路裝置，其中更 具備尤憶禮控制器：根據來自前述邏輯運算電路的控 制器控制信號或根據自己控制輸出記憶體控制信號， 前述控制電路更具備控制信號產生電路：輸入前述記 本紙汝尺度逋用中國國家梯準（CNS )人4規/格（Π0Χ297公釐） (請先Μ讀背16之注意事項再填寫本頁) 訂 46 A8 B8 C8

   、申請專利範圍 經濟部中央標丰局員工消費合作社印11 憶體控制信號，根據此記憶體控制信號輸出前述第一 位址信號、前述第二位址信號及前述再新控制信號， «前述邏輯運算電路、前述記憶體控制器及前述控制 信號產生電路構成一個邏輯電路，以前述記憶胞陣列、 則述弟一解碼器及前述第二解碼器構成一個記憶趙巨組 合器。 38. 如申請專利範圍第3 4項之半導體積體電路裝置，其中更 具備記憶體控制器：根據來自前述邏輯運算電路的控 制器控制信號或根據自己控制輸出記憶禮控制信號， 前述控制電路更具備控制信號產生電路：輸入前述記 憶體控制信號’根據此記憶體控制信號輸出前述第一 位址k號、前述第二位址信號及前述再新控制信號， 以前述邏輯運算電路、前述記憶體控制器及前述控制 信號產生電路構成一個邏輯電路，並且前述控制信號產 生電路設於前述記憶體控制器内部，以前述記憶胞陣 列、前述第一解碼器及前述第二解碼器構成一個記憶體 巨組合器。 39. 如申請專利範圍第3 4項之半導體積體電路裝置，其中在 前述多數子陣列的排列順序’如一端側成為前述第二 位址信號的最低有效位址’他端側成為前述第二位址 "is號的最兩有效位址般地設定位址S 40. —種半導體積體電路裝置，其特徵在於：包含 記憶胞陣列[具有由多數子陣列所構成的多數庫和在前 述多數庫間共有的感測放大電路；同一庫的子陣列共 -11 - 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） -- -i - -- I- - - - ---《HI ---1 - n _ Ή (请先閲讀背面之注意事項再填寫本頁) re 4 經濟部中央棣準局貝工消費合作社印¾ A8 B8 C8 ______D8_ 六'申請專利範圍 有感測放大電路而連績排列]: 控制電路[具有為了資料讀出或窝入而使前述各庫内 所選擇的子陣列活化的行存取模態和使前述各庫内的 多數子陣列在同一定時活化而使記憶胞資料再新的再 新模態；在前述再新模態在一庫内在同一定時所活化 的子陣列數比在前述行存取模態在一庫内所活化的子 陣列數多];及， 邏輯運算部[進行各種邏輯運算；產生從前述記憶胞 陣列讀出資料的必要時及寫入資料到前述記憶胞陣列 的必要時，透過前述控制電路從前述記憶胞陣列讀出 資料及寫入資料到前述記憶胞陣列]者。 41. 如申請專利範圍第40項之半導體積體電路裝置，其中前 述控制電路在前述再新模態使不共有一個庫内的感測 放大電路的多數子陣列在同一定時活化。 42. 如申請專利範圍第4 〇項之半導體體積電路裝置，其中前 述記憶胞陣列係前述多數各庫區分成第一群··包含在 一個庫内不共有感測放大電路的多數子陣列；及，第 一群·包含和在一個庫内不共有感測放大電路的前述 第一群不同的多數子陣列， 前述控制電路在前述再新模態使一個庫内的前述第一 群或前述第二群的子陣列在同一定時活化。 43. 如申請專利範圍第42項之半導體積體電路裝置，其中前 述控制電路包含： 第一解碼器（輸入第一位址信號和再新控制信號，輸出 -12- 本紙ίίί尺度適用中國鬮家樣準（CNS ) A4it格（210X297公釐） (請先閑讀背面之注意事項再填寫本頁) 訂 465075 &、申請專利範圍 ABCD

   經濟部令央棣準局貝工消費合作社印裝 信號2 η;在前述行絲㈣’根料述第一位址 -内部，二前=數庫各自各選擇-個子陣列的前述第 。㈣；在&述再新模態，根據前述[位址 =再新控制信號輸出對於前述多數庫選擇前述；號 "則述第二群的子陣列的前述第一内部信號）；及， 第:解碼器（輸人第二位址信號和前述第__内部信號， 輸出第二内部信號；在前騎存取模態，根據前述第二 位址信號和前述第—㈣信號輸出選擇-個子陣列的前 述第一内部信號；在前述再新模態，根據前述第二位址 信號和前述第一内部信號輸出選擇一個庫内的前述第— 群或前述第二群的子陣列的前述第二内部信號）。 44. 如申請專利範圍第43項之半導體積體電路裝置，其中更 具備記憶體控制器：根據來自前述邏輯運算電路的控 制器控制信號或根據自己控制輸出記憶體控制信號， 前述控制電路更具備控制信號產生電路：輸入前述記 憶禮控制信號’根據此記憶體控制信號輸出前述第一 位址信號、前述第二位址信號及前述再新控制信號， 以前述記憶胞陣列和前述控制電路構成一個記憶體巨 组合器。 45. 如申請專利範圓第4 3項之半導體積體電路裝置，其中更 具備記憶體控制器：根據來自前述邏輯運算電路的控 制器控制信號或根據自己控制輸出記憶體控制信號， 前述控制電路更具備控制信號產生電路：輸入前述記 憶體控制信號，根據此記憶體控制信號輸出前述第一 -13 本紙張尺度逍用中國國家揉率（CNS)A4说格（210x297公着） f請先聞讀背面之注意事^4填寫本耳)

   A8 B8 C8 D8 465075 六、申請專利範固 位址2號、前述第二位址信號及前述再新控制信號， 以如述邏輯運算電路和前述記憶體控制器構成一個邏 輯電路，以前述記憶胞陣列和前述控制電路構成一個記 憶體巨組合器β 46. 如申請專利範圍第4 3項之半導體積體電路裝置，其中更 具備記憶體控制器：根據來自前述逯輯運算電路的控 制器控制信號或根據自己控制輸出記憶體控制信號， 前述控制電路更具備控制信號產生電路：輸入前述記 憶體控制信號，根據此記憶體控制信號輸出前述第一 位址彳5號、前述第二位址信號及前述再新控制信號， 以前述邏輯運算電路、前述記憶體控制器及前述控制 #號產生電路構成一個遥輯電路，以前述記憶胞陣列、 前述第一解碼器及前述第二解瑪器構成一個記憶體巨組 合器。 47. 如申請專利範圍第43項之半導體積體電路裝置，其中更 具備記憶體控制器：根據來自前述邏輯運算電路的控 制器控制信號或根據自己控制輸出記憶體控制信號， 前述控制電路更具備控制信號產生電路：輸入前述記 憶體控制信號，根據此記憶體控制信號輸出前述第— 位址信號、前述第二位址信號及前述再新控制信號， 以前述邏輯運算電路、前述記憶體控制器及前述控制 信號產生電路構成一個邏輯電路，並且前述控制信號產 生電路設於前述記憶體控制器内部，以前述記憶胞陣 列、前述第一解碼器及前述第二解碼器構成一個記憶禮 巨組合器。 __- 14 - 本紙張尺度適用中國國家梯率（CNS )以说格（210x297公釐） (请先聞讀背*之注意事項再填寫本頁} 、1T 經濟部中央橾準局負工消费合作社印製