TW456033B - Semiconductor memory device, and method of controlling the same - Google Patents

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經濟部智慧財產局員工消費合作社印*·1^ 456033 A7 ------- B7 五、發明說明（l ) 本發明之背景 1，本發明之界定 本發明係論及一具有一低功率消耗模態之半導體 記憶體裝置= 2 -相關技藝之說明 近年來’一行動電話不僅可提供一具有聲音通訊 之功此’而且亦能提供一可傳輸字串資料或影像資料 之功能。此外，上述之行動電話，在未來已被期待變 為種資訊終端機（舉例而言，一可攜型個人電腦），蓋 網際網路服務已十分多樣化故也。因此，上述行動電 話所要處理資料之資訊容量，業已大大地增加。上述 之行動電洁傳統上業已被採用，蓋其工作記憶體 SRAMS，係具有一約4百萬位元之記憶容量故也。上述 之工作a己憶體，係一可用以在上述行動電話之運作期 間，保留其必須之資料的記憶體。报顯然’上述工作 記憶體之記憶體g，在未來將會顯得不足。 另—方面，上述行動電話之傳輸y ’業已被增 高。上述之行動電話變得愈小，其準備^裝之電池^ 變得愈小。所以，上述行動電話内要採用之工作記憶 體，將需要具有一高的速率、一！的功率消耗、和二 大的容量。在上述行動電話嚴重之價格競爭中，其必 須使彼等零件有關之成本，盡可能低。所以，上述之 工作記憶體，勢必要價格低。 上述工作記憶體中所採用之傳統式SRAMS，每 本紙張尺度適用中圉國家標準（CNS)A4規格（210 X 297公爱） — — — —— — — —— — — — — * I I I l· I I I » If I I 1 I I I . · <碕先閱讀背面之注意事項再填寫本頁> A： B7 經-^智慧財產局^^工消曾合^::·1-,^^ 五、發明說明（2 ) 元之成本係較DRAMS為高。SRAMS之生產數目，係較 上述之t> R A M S者為小，以致其價格將报難降低。此外， 迄今尚未開發出具有一大記憶容量之SRAMS(舉例而 言.64百萬位元）= 在此一情況中，曾考慮以快閃記憶體和DRAMS， 來取代上述行動電話之工作記憶體内的SRAMS。 上述之快閃記憶體’在一待命狀態期間，係具有 —低至數y W之功率消耗，但就寫入資料而言，卻需要 數# s至數+以s ,所以，當上述之快閃記憶體，被採用 做上述行動電話之工作記憶體時，其很難在高速下傳 輸/接收巨量資料。上述之快閃記憶體，係以區塊為單 位孰行其寫入運作，以致其並不適合逐位元地重新 寫八類似一移動影像之資料的影像資料£ 反之’上述之DRAMS，可在數十旧内，執行彼等 讀取運作和寫八運作兩者，以及可輕易地處理上述移 動影像之資料=»其在待命狀態期間之功率消耗，係較 上述之快閃記憶體者為高。在當前之drams中，其在 待叩狀悲期間之功率消耗，在一用以保留寫入資料之 自我更新模態期間’大約為】mW左右，以及在一不需 闬以保留寫入資料+样合捣 T叶〜倚叩杈態期間，大約為300 μν左

右C 若其在待合模雖期問夕士 .奋 〜、J A之功率涓耗，可被降低至上 逆之T共閃έ己遺體者，沙裳 ®寺DR AMS便可被採用做上述行 動電話之工作記丨备魏 ' 伯&楚+仆 〜體此專電路技術尚未被建議過： -------------- I------^ ---III--I f靖先閱讀背面之i意事項再填寫本I) 456033 ΑΓ _____Β7 五、發明說明（3 ) 上述DRAMS之功率消耗，可藉著停止至上述 DRAMS之電源供應，而被降低至零。然而，由於上述 DRAMS之位址端子、資料端子、等等，係經由一電路 板上面之接線樣式，而與其他電子電路零件之端子相 連接，其將需要就上述中止至DRAMS之電源供應，大 大地改變上述行動電話之系統（上述電路板之樣式改 變、重新佈線、等等）。 此外’尚未有人建議過一種技術，可在上述之待 命模態期間，在上述之電源供應被中斷，而停止上述 内部電路之運作後，能不致造成内部電路之故障，而 完成自上述待命模態退出。 本發明之概要 本發明之一目地，旨在使上述之裝置，能進入一 低功率消耗模態，以及可靠地使上述之裝置，能自一 低功率消耗模態退出1 本發明之另一目地，旨在提供一種半導體記憶體 裝置’和一可控制此半導體記憶體裝置之方法，其與 上述之傳統式裝置相較，可大大地降低一待命模態期 間之電流消耗。 本發明之又一目地’旨在提供：一半導體記憶體 裝置’其與上述之傳統式裝置相較，可大大地降低一 待命期間之電流消耗；和_可控制上述半導體記憶體 裝置之方法。 本發明之另一目地，旨在藉著一來自其外部之控 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） - fl·裝--- (請先閱讀背面之注意事項再填寫本頁) =0 - ，-象 經濟部智慧財產局員工消費合作社印以^ 經濟部智慧財產局！*工消皆合作1'^裝 A7 B： 五、發明說明（4 ) 制信號，輕易地使一裝置進入一低功率消耗模態-- 本發明之另一目地' 旨在於一低功率消耗模態期 間·可防止一内部電路之饋通電流（或洩漏路徑）。 本發明之又一目地，旨在藉著採用一現有之控制 信號，輕易地使上述之裝置，進入上述之低功率消耗 本發明之另一目地，旨在藉著一命令輸入 '輕易 地使上述之裝置，進入上述之低功率消耗模態= 本發明之另一目地，旨在藉著一專用之控制信 號，輕易地使上述之裝置，進入上述之低功率消耗模 態= 依據本發明裝置之半導體記憶體的一個特徵，其 一内部電壓產生器在受到激勵時，將會產生一準備供 應至一内部電路之内部電壓。當上述之内部電壓產生 器在運作時 '將會有一預定量之電功率被消耗。嚮應 一來自其外部之控制信號，其一進入電路，將會解激 上述之内部電壓產生器。上述之内部電壓，將會因上 述内部電壓產生器之解激，而不會產生。以致其功率 消耗可被降低所以，嚮應上述來自其外部之控制信 號，其將有可能輕易地使上述之裝置，進入上述之 功率消耗模態5 依據本發明车導體記憶體裝置之另一特徵’嚮應 上述來自其外部之控制信號 '上述之進八電路，將會 停止-升壓器之運作和一準備供應至一字線匕升壓 ------------I --------訂·-------- <--1Γ先閱讀背面之注意事項再填寫本頁) 456033 Α7 Β7 經濟部智慧財產局員工消費合作社印如农 五、發明說明（ 電壓的產生。在上述之低功率消耗模態期Μ，上述升 壓器之電功率的穩定消耗將會停止，以致上述之功率 消耗，將會大大地降低。 依據本發明半導體記憶體裝置之另一特徵，嚮應 上述來自其外部之控制㈣，上述之進入電路，將會 停止-基質電壓產生器之運作，以便停止一準備供應 至-基質之基質電麼的產生。在上述之低功率消耗： 態期間，上述基質電壓產生器之穩定消耗電功率將會 停止，以致上述之功率消粍，將可大大地降低。 依據本發明半導體記憶體裝置之另一特徵，嚮應 上述來自其外部之控制信號，上述之進入電路，將會 停止一内部供應電壓產生器之運作，以便停止一準備 供應至一記憶體晶芯之内部供應電壓的產生。在上述 之低功率消耗模態期間’上述内部供應電壓產生器之 穩定消耗電功率將會停止，以致上述之功率消耗，將 可大大地降低。 依據本發明半導體記憶體裝置之另一特徵，街應 上述來自其外部之控制信號’上述之進入電路，將會 停止一預充電電壓產生器之運作，以便停止一準備供 應至彼等位元線之預充電電壓的產生。在上述之低功 率消耗模態期間’上述預充電電壓產生器之穩定消耗 電功率將會停止，以致上述之功率消耗，將可大大地 降低。 依據本發明半導體記憶體裝置之另一特微，其一 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .W 裝-----'----訂 ---------".. (請先閱讀背面之注意事項再填寫本頁) 經-^'智慧財產局_工消費合作_吐_匕^ Λ： B7 五、發明說明（6 ) 外部電壓供應電路 '將會供應上述之電源供應電壓' 而做為一在上述之低功率消耗模態期間，要至上述内 部電路之内部電壓。所以，當上述之内部電壓產生電 路，係不活動時，每一内部電路之電源供應端子，係 供應有一預定之電源供應電壓。結果1上述内部電路 之每一元件，係固定在一預定之狀態中，以防止一洩 漏路徑。換言之，一饋通電流之流動，將矸被防止。 依據本發明半導體記憶體裝置之另一特徵’其一 預定之内部電路，可於其外部供應一重置信號時被解 激。嚮應此一重置信號，上述之進入電路，將會使上 述之裝置，進入上述之低功率消耗模態。在上述之重 置期間，上述之裝置並不需要被運作。所以，其可藉 著利用現有之信號，而進入上述之低功率消耗模態。 彼等外部端子之類型和數目，係與上述之傳統式端子 者相同，以致加入上述之低功率消耗模態，並不會降 低其可用性= 依據本發明半導體記憶體裝置之另一特徵，上述 之進入電路，將會接收多數來自其外部之控制信號。 上述之進入電路·可於其辨識出上述控制信號之狀 態，為彼等低功率消耗命令時，使上述之裝置，進入 上述之低功率消耗模態。所以，上述之裝置，可藉著 上述之命令輸，〜.而進-V上述之低功率消耗模態'__ 依據本發明半導體記憶體裝置之另一特徵，上述 之進八電路可接牧來自其外部之一重置信號，和― = t ...... ^^1 ^^1 ^^1 ^^1 ^^1 I Φ n n I— - - ^^1 訂 I trr n - —Γ I {請先閉讀背面之注意事項再填舄本頁) 10

經濟部智.€財產局員工消費合作社印製 456033 五、發明說明（7 ) 电塔’可於其辨識出彼考 控制信號之狀態’為彼等低功率消耗命令時，使上过 之裝置，進人上述之低功率消耗棋態。所以，上述之 裝置’可藉著上述之命令耠 ρ 7輸入，而進入上述之低功率 消耗模態。 依據本發明半導體記憶體裝置之另—特徵，當上 述之重置信號’在-預定之期間中，係被解激時，以 及在此-狀態中，域之W致能錢，在—預定之 斯間中’係被激勵時’上述之裝[將會進入上述之 低功率消耗模態。即使當上述之重置信號或上述之晶 片致能信號中，因電源供應器之雜訊等等，而發生雜 亂波時’其將能夠避免上述之裝置，不致錯誤地進入 上述之低功率消耗模態。 依據本發明半導體記憶體裝置之另一特徵，上述 之進入電路，在上述之低功率消耗模態期間’可接收 多數來自其外部之控制信號。上述之進入電路，可於 上述控制信號之位準，指示退出上述之低功率消耗模 態時，使上述之裝置，自上述之低功率消耗模態退出。 所以，上述之裝置，可藉著上述之命令輸入，自上述 之低功率消耗模態退出。 上述之進入電路，可於其接收到—低功率消耗模 態信號之預定位準或遷移邊緣時，使上述之裝置，進 入上述之低功率消耗模態。所以，上述之裝置，將能 夠可靠地藉著採用一專用之信號，而進入上述之低 本紙張尺度適用中關家標準（CNSM4規格⑽+x297公髮）

-h _t---------訂-----------t、 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消資合作^, 五、發明說明（s ) 率消耗模態。 依據本發明半導體記憶體裝置及控制此半導體記 憶體裝置之另一輯w Λ , ^ 符徵，當一在上述之低功率消耗棋態 期間所接收之控制信號的狀態，指示退出上述之低功 率消耗楔態時，上述之低功牟消耗模態，將會被退出c 。將可谷。午上述之裝置，藉著—來自其外部之控制信 號，輕易地自上述之低功率消耗模態退出。此自上述 低功率4耗Μ態之退出，舉例而t，係藉控制上述之 進入電路’來加以執行。 依據本發明半導體記憶體裝置及控制此半導體記 L體衣置之另一特徵，纟自上述之低功率消耗模態退 出後，其一用以起動—内部電路之重置信號，將會在 一其中之内部電壓，係低於一預定電壓之期間被激 勵°舉例而言，上述之重置信號’將會在一其中之内 電I係低於一藉著使上述之電源供應電壓降壓， 所產生之參考電壓的期間被激勵。所以，當上述之低 功率肩耗杈態，移至—正常運作模態時，上述之内部 電路將旎夠可#地被重置，此將可防止上述内部電 路之故障， '依據本發明半導體記憶體裝置之另一特徵，在自 上述之低功率消耗模態退出後’其一用以起動一内部 電路、重置丨s號 '將會在—其中之内部電壓，係低於 -預定電壓之期間被教勵、舉例而纟，上述之重置信 號' 將會在—一其中之计壓電壓' 係坻於上述之電源供 -------------裝---------訂---------線 (請先閱讀背面之注意事項再填寫本頁)

456033 五、發明說明（9 經濟部智慧財產局員工消費合作社印製 α電壓的期間被激勵。此外，上述之重置信號，可在 上述之升壓電壓，係低於一藉著使上述之電源供應電 壓降壓’所產生之參考電壓的期間被激勵。 依據本發明半導體記憶體裝置之另一特徵，在自 上述之低功率消耗模態退出後，其一用以起動一内部 電路之重置信號’將會在一其中至少之一内部電壓， 和一内部產生之升壓電壓，係低於彼等之對應預定電 壓之内部電壓’係低於一預定電壓之期間被激勵。所 以’當上述之低功率消耗模態，移至一正常運作模態 時’上述之内部電路，將能夠可靠地被重置，此將可 防止上述内部電路之故障。 依據本發明半導體記憶體裝置之另一特徵，在自 上述之低功率消耗模態退出的一刻，正當一定時器在 測$ 預疋之時間長度時’其一用以起動一内部電路 之重置信號’將會被激勵。此將可容許可靠地地重置 上述之内部電路，而得以在上述之低功率消耗模態， 移至一正常運作模態時，避免上述内部電路之故障。 依據本發明半導體記憶體裝置之另一特徵，其一 定時器係包括一 CR時間常數電路。上述之定時器，可 基於一傳播至上述CR時間常數電路之信號的傳播延遲 時間’來測量一時間之長度，以致一重置信號之激勵 期間’可藉一簡單電路來加以設定。 依據本發明半導體記憶體裝置之另一特徵，在自 上述之低功率消耗模態退出的一刻，正當一運作於上 本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公复） 13 (請先閱讀背面之注音？事項再填寫本頁；> -裝-------1訂 i --------京 < Λ； Β： 10 五、發明說明（ 述正常運作之計數器‘計數到—預定之數目，其一闬 以起動一内部電路之重置信號，將會被激勵。此將可 谷許可靠地重置上述之内部電路，而得以在上述之低 功率消耗模態，移至一正常運作模態時，避免上述内 。「4電路之故障。舉例而言，一可用以指示彼等記憶體 曰曰格、等等之再更新位址的再更新計數器’可被採用 做—計數器。 依據本發明可控制半導體記憶體裝置之方法的一 項特徵，上述之内部電壓產生器，於受到激勵時，將 2產生上述準備供應至一預定内部電路之内部電歷。 當上述之内部電壓產生器運作時，—預定量之電功率 將會被消&。嚮應來自其外部之控制信號上述之内 部電壓產生器將會被解激。上述之内部電壓，將會因 =述内部電壓之解激’而不會產纟，其結果將可降低 、功率之消耗。所以，嚮庫I ό f # 上;+而應來自纟外部之控制信號， 態。 也進入上述之低功率消耗模 依據本發明可控制丰導體記憶體裝 1貝特徵，其可自外部接 / ' 夕数之控制信鱿。 ，可於其辨識出上述控制信號之 ‘ 、 % yiv A. i 怒，為彼等低功 卞岣耗今令時，進入上诫 上这之低功率消耗模筚所以， 上述之裝置.可藉著上述之命令輸 率消耗模態。 進入其低功 依據本發明可控制半導 锘Z隐體裝置之方法的- -------------裝-----：----ίτ-------—線 (請先閱讀背面之注意事瑣再填筠本頁) 經濟都智慧財產局員工消費合作.ufljt:

S SΘ辜 !4 456033 經濟部智慧財產局員工消費合作社印製 A7 -- --B7___ 五、發明說明（11 ) 項特徵’當上述之電源供應器被啟通時，上述之晶片 致能k號’將會停留在被解激狀，直至上述之電源供 應電壓，達到一預定電壓為止。此將使得有可能在上 述之電源供應器被啟通時，防止錯誤進入上述之低功 率消耗模態。 圖示之簡要說明 本發明之性質、原理、和用途，將可自下文在讀 取上配合所附諸圖之詳細說明而更明確，其中之相同 零件’係以相同之參考數字來指明。其中： 第1圖係一本發明半導體記憶體裝置之狀態遷移 圖； 第2圖係一可顯示一第一實施例之基本原理的— 個方塊圖； 第3圖係一可顯示上述第一實施例—方塊圖； 第4圖係一可顯示第3圖之一升壓器和一預充電電 壓產生器之細節的一個電路圖； 第5圖係一可顯示第3圖之一内部供應電壓產生器 和一基質電壓產生器之細節的一個電路圖： 第6圖係一可顯示第3圖記憶體晶芯之基本部分之 一細節的一個電路圊； 第7圖係一可顯示第一實施例在—電源供應器啟 通之一刻以及進出於一低功率消耗模態之一刻的運作 的一個時序圖； 第8圖係一可顯示第一實施例之半導體記憶體裝 本紙張尺度適用中關家標準（CNS)A4規格（21〇x297公爱） 15 I -----r---訂- IT--I--y— , - (請先閱讀背面之注音？事項再填寫本頁) 峻濟部智慧財產局員工消費合"";£'·'.— ρ Α； Β： 五、發明說明（η ) 置被用於一行動電話中之範例的一個方塊圖： 第9圖係一可顯示其使用第8圖中所示行動電話之 狀態的一個解釋性圖： 第1 0圖係一可顯示其控制第8圖中所示行動電話 之狀態的一個流程圖； 第1 1圖係一可顯示一第二實施例之一方塊圖； : 第1 2圖係一可顯示第1 1圖之低功率進入電路之細 節的一個電路圖； 第1 3圖係一可顯示第1 2圖之低功率進入電路之運 作的一個時序圖： 第1 4圖係一可顯示一第三實施例之一方塊圖： 第1 5圖係一可顯示一第四實施例之VII起動器的一 個電路圖； 第1 6圖係一可顯示第四實施例中之一VII起動器的 一個電路圖： 第1 7圖係一可顯示第四實施例中進出於一低功率 消耗模態之運作的一個時序圖； 第1 8圖係一可顯示一第五實施例中之位準偵測電 路的一個電路圖： 第1 9圖係一可顯示第五實施例中進出於一低功率 消耗模態之運作的一個時序圖； 第2 0圖係一可顯示一第六實施例中之起動信號產 生器的一個電路圖：而 第2 1圖則係一可顯示第六實施例中進出於一低功 ^^1 1^1 Iin n n n n ^^1 一· ’ I ^^1 ^^1 ^^1 ^^1 ^ip BIL 1 (請先閱讀背面之注意事項再填寫本頁) 均： ΪΧ 16

五、 ^56033 發明說明（13 率'肖耗模態之運作的一個時序圖。 較佳實施例之詳細說明 本發明之實施例’在說明上將參考所附之諸圖c 第1圖係顯示一本發明半導體記憶體裝置之狀態 遷移圖。首先，上述之半導體記憶體裝置，、可於上述 之電源供應器被啟通時’進入一間置模態。當一讀取 命令’或一寫入命令，在上述之閒置模態中被接收到 時，上述之模態，將會移至一運作模態，以執行一讀 取運作或一寫入運作。在上述之讀取運作，或上述之 寫入運作執行過後，上述之閒置模態，將會自動恢復。 §自我更新命令，在上述之閒置模態中被接收時， 上述之裝置，W會進入上述之自我再更新模態，以執 订自我再更新。在此自我再更新模態中，其一再更新 位址’將會自動產±，以依序執行彼等記憶體晶格内 之再更新運作。 上述之半導體記憶體裝置，在其間置模態令，可 藉著偵測-信號之預定狀態，㈣人其低功㈣耗模 態。在下文所述之-第一實施例中，嚮應—晶片致能 信號CE2,上述之裝置，將會進人其低功率消 e 特言之，藉著上述之晶片致能信號㈤，—預定之内部 電路，將會被解激，以及上述之裝置，將 功率消耗模態。在下文所述之一第_實 、嫌 乐一貧允例中’嚮應 藉彼等晶月致能信號/CE1和CE2所輸入之—命令’上述 之裝置，將會進入其低功率消n態。在下^所述之 I------lilt I Ί I . I ( — — —1— 4 I *1 I I I I I * 1 - (請先閱讀背面之;t意事項再填寫本頁) 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 本紙張尺度邊用尹國國豕標準（CNS)A4規格（2〗〇 X 297公釐 17

五、發明說明（14 ) 一第三實施料.嚮應一專用之低功率消耗模態信號 /LP，上述之裝置，將會進入其低功率消耗模態； 上述之车導體記憶體裝置，可在上述之低功率消 耗模態期間，偵測一信號之預定狀態，以及可退出上 述之模態= 第2圖係顯示本發明第一實施例之基本原理。上述 之丰導體圯憶體裝置係包含：一進入電路1、一内部電 壓產生器2、一外部電壓供應電路3、和一内部電路4 上述之内部電壓產生器2，可在上述之電源供應器 被啟通後之每一模態中’產生一内部電壓，以及可將 此内部電壓.供應至上述之内部電路4。上述之進入電 路1，可接收一控制信號，以及可於其偵測到上述控制 信號之—預定狀態時’解激上述之内部電壓產生器Ί。 當上述之内部電壓產生器2被解激時，上述内部電壓之 產生將會停止ε在此同一時刻，上述之進入電路1，將 會激勵上述之外部電壓供應電路3。此一外部電壓供應 電路3 ’可將上述做為内部電壓之電源供應電壓，供應 至上述之円部電路4 =而且’上述之半導體記憶體裝 置，將會進入其低功率消耗模態。 第3圖係顯示本發明第一實施例之半導體記憶體 裝置和其控制方法 '此一實施例之半導體記憶體裝 置.係採用上述之C Μ 0 S處理技術，在一 ρ _型石夕基質上 面’形成為一「) R Α Μ ° 丄述之D R A Μ係設有：一 V i, 1起動器| 〇、— V D[)起 18 — II ---I l· I I I 訂 *-------- (請先閱讀背面之::^意事項再填寫本頁) 經-部智«)財產局員工"'費合作.^":-· 經 濟 部 智 慧 时 產 局 員 X 消 費 合 作 社 印 Μ 4 5 6 0 3 3 A： _____B7_ 五、發明說明（I5 ) 動器12單元、一低功率進入電路14、一命令解碼器16、 一内部電壓產生器18、和一主電路單元20。上述之内 部電壓產生器1 8，係具有一低通濾波器22、一參考電 壓產生器24、一 VDD供應電路26、一升壓器28、一預 充電電壓產生器30、一内部供應電壓產生器32、一基 質電壓產生器34、和一VSS供應電路36。上述之主電路 單元20，係具有一記憶體晶芯38、和一週邊電路4〇。 在此’上述之低功率進入電路1 4，係相當於第2圖中所 示之進入電路1，以及上述之VDD供應電路26和VSS供 應電路3 6 ’係相當於第2圖t所示之外部電壓供應電路 3。 上述之DRAM係供應有：一來自其外部之電源供應 電壓VDD(例如’ 2‘5 V)、一接地電壓VSS、一些做為控 制信號之晶片致能信號/CE1和CE2、多數之位址信號 AD、多數之資料輸入/輸出信號Dq、和另一控制信號 CN 此一 DRAM並未採用上述之位址多工化方法。所 以，彼等位址信號AD，在每一讀取運作和每一寫入運 作下被供應一次。彼等電源供應電壓VDD和接地電壓 VSS，係供應至幾乎所有之電路，除一部份上述之記憶 體晶芯38之電路外。在此，彼等標頭有字毋”广之信號， 係屬負邏輯。上述之，，位址信號AD，，，在下文之說明中， 可藉著省略其信號名稱，而被縮寫成彼等，,AD信號,，。 上述之/CE1信號，可於彼等讀取運作和寫入運作 被執行，而激勵上述之⑽趟時，被轉成一低位準。上 本纸張尺度適家標準（CNS)A4規格⑵Qx y --— — Ill---- Η $ ' I I ---^ 1 I I 訂.—i — — — — — · (請先閱讀背面之汰意事項再填寫本頁) 19 經濟部智慧財產局員工消費合作社.!-';灰 Λ7 ----—--— R： 五、發明說明（1(3 ) 必之CE2 is號·在功能上可做為一重置信號，以便在其 低位準下，可使上述主電路單元2〇内之一預定内部電 路解激。 上述之VII起動器1 〇 ,可接收該等内部供應電壓VII 和接地電壓vss,以及可將一起動信號STTvn，輸出至 上述之主電路覃元20。上述之VII起動器10，可在上述 之電源供應器被打開後，重置上述之主電路單元2〇， 直至上述之内部供應電壓vn，達到一預定之電壓為 止，以及其可防止上述主電路單元20之故障。上述之 VDD起動器1 2，可接收彼等電源供應電壓VDD和接地 電壓VSS，以及可輸出一起動信號STTCRX。上述之 起動器1 2，可在上述之電源供應器被啟通後，解激上 述之低功牟進入電路14，直至上述之功率供應電壓 VDD，達到一預定之電壓為止，以及其可防止上述電 路14之故障-- 上述之低功率進入電路1 4，可接收彼等起動信號 STTCRX和CE2信號，以及可激勵—低功率信號ULp。 嚮應上述之/CE 1信號，和另一控制信號CN ’上述 之命令解碼器1 6，可解碼一命令，以及可輸出其解碼 之命令，而做為一至上述週邊電路4〇之内部命令信號。 上述之低通濾波器22 ’係具有一可過遽掉上述電 源供應電壓VDD内所含有之雜訊的功能。上述如此清 除雜訊之功率供應電壓VDD，將會饋送至上述之參考 電壓產生β 2 4 '等等..在上述之低功率消耗模释中， . ----裝---------訂---------線 (琦乇閱讀背面之汰急事項再填寫本頁) 456033 經濟部智慧財產局員工消費合作社印製 A7 Β7 五、發明說明（17 ) 上述低通濾波器22内之開關，將會被啟斷，以及上述 之電源供應電壓VDD，將不會供應至上述之參考電壓 產生器24 ’以致將沒有電流被消耗。 上述之參考電壓產生器24’可接收上述之功率供 應電壓VDD，以及可產生彼等參考電壓vpREF、（例如， 1，5 V)、VPRREFL(例如，0,8 V)、VPRREFH(例如，ι·2 V)、和 VRFV (例如，2.0 V)。 上述之VDD供應電路26，在上述之低功率消耗模 態期間’可將一升壓電壓VPP，和_内部供應電壓vjj， 轉變成上述之電源供應電壓VDD。 上述之升壓器28，可接收上述之參考電壓vp ref , 以及可產生上述之升壓電壓VPP(例如，3.7 V)，並且可 將此一升壓電壓VPP ’供應至上述之記憶體晶芯3 8。 上述之預充電電壓產生器30，可接收彼等參考電 壓VPRREFL和參考電壓VPRREFH，以及可產生一準備 供應至上述記憶體晶芯3 8之預充電電壓VPR(例如，j 〇 V)。 上述之内部供應電壓產生器32，可接收上述之參 考電壓VRFV，以及可產生上述準備供應至彼等記憶體 晶芯38和週邊電路40之内部供應電壓νπ(例如，2.0 V)。 上述之基質電壓產生器34，可接收上述之參考電 壓VRFV ’以及可產生一準備饋送至上述之基質和上述 記憶體晶格之P-井的基質電壓VBB(例如，-1.0 V；)。 上述之VSS供應電路36，可在上述之低功率消耗棋 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ----l·---許*!,-------^544 A7 B： 五、發明說明（IS ) 態期間·將上述之預充電電壓VPR ,和上述之基質電壓 VBB ’轉變成上述之接地電壓vss。 第4圖係顯示彼等升壓器28和預充電電壓 30之細節： °° 經"^智慧时產局員1消脅合"-·1". --------------裝—— (if先閱讀背面之注意事項再填寫表頁> -線- 上述之一升壓器28’係包括兩串聯連接之電阻器 R1和R2、一差動放大器28a、一泵提電路28b、一njyjQs 2Sc、和一可用以控制上述nM0S 28c之閘極的開關電路 28d=上述之電阻器iu，在其一端供應有上述之升壓電 壓VPP，以及上述之電阻器R2，在其一端係經由上述之 nMOS 2 8c ·供應有上述之接地電壓vss ^自彼等電阻 器R1和R2之連接節點，將可產生—分壓v!。上述之 nMOS 2 8c，可在上述之低功率消耗模態期間，接收上 述來自開關電路；18d之電源供應電壓VDD。上述之差動 放大器2 8 a，係由一使用一以上述之電流源為例之電流 鏡像電路的M0S差動放大器所形成。上述之差動放大 器28a’可於上述之電壓V〗’低於上述之參考電麼 VPREF時，輸出一高位準.上述之泵提電路2此，可接 收上述來自差動放大器28a之高位準，以及可起動一栗 提運作、藉著此一聚提運作，上述之電壓Vpp將會昇 高，以及上述之電壓VI將會昇高；當此一電壓V1與上 述之參考電壓VPREF(亦即，1.5 V)—致時，上述差動 放大器2 8 a之輸出，將會達到上述之低位準，以致上述 之泵提運作將會停止藉著重複此等運作 '上述之升 壓電壓V P p .將會停留在-固定電壓下f.

456033 A： B7 五、發明說明（I9 ) 上述之預充電電壓產生器30，係包括兩個彼此在 輸出端相連接之差動放大器30a和3 0b。上述之差動放大 器30a，係供應有彼等參考電位VPRREFL和預充電電壓 VPR。上述之差動放大器30b，係供應有上述之參考電 位VPRREFL和預充電電壓VPR。此外，此等差動放大 器30a和30b，可產生上述在彼等參考電壓VPRREFL與 VPRREFH間之一中間值的預充電電壓VPR。 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第5圖係顯示彼等内部供應電壓產生器32和基質 電壓產生器34之細節。上述之内部供應電壓產生器 32，係包括一負回授型差動放大器3 2a、一補償電路 3 2b、一由一 nMOS所構成之穩壓器32c、一 nMOS 32d、 和一可用以控制上述nMOS之閘極的開關電路32e。上述 之差動放大器32a，可接收上述之參考電壓VRFV，和上 述補償電路32b所產生之一電壓V2，以及可供應一預定 之電壓至一節點VG。在上述之補償電路32b中，一成二 極體連接之一 nMOS和電阻器R3和R4，係串聯安排在彼 等節點V G與接地線V S S之間·'上述之電壓v 2，係在彼 專電阻Is R3與R4之連接節點處產生。上述之穩壓器 32c ’係在其閘極端，與上述之節點vg相連接，並可在 其波極端，接收上述之電源供應電壓VDD，以及可在 其源極端，產生上述之内部供應電壓VI1。 上述之nMOS 32d，係在其源極端接地，以及係在 其汲極端，與上述之節點VG相連接。上述之開關電路 32e，可在上述之低功率消耗模態期間，將上述之電源

經濟部智慧財產局具工消費合作社£太 Λ； Β； 五、發明說明（2〇 ) 供應電壓VDD，供應至上述nM0S 32d之一閘極：上述 之nMOS 3 2d ’可在上述之低功率消耗模態期間，接收 上述來自開關電路3 2 e之電源供應電壓v d D，以及可將 上述之節點V G，固定在上述之接地位準。 在此一内部供應電壓產生器32中，當上述穩壓器 二2 c之臨界電壓’舉例而言’因室溫之昇高而降低時， 上述補償電路32b之nMOS的臨界電壓，亦會下降，以 致上述之電壓V2將會昇高=嚮應上述電壓V2之昇高， 上述之差動放大器32a’將會降低上述節點VG之電壓。 此外’上述nMOS 32c之源極端-至-汲極端電流係使為 一常數，以致上述之内部供應電壓VIL·可使為一常數。 上述之基質電壓產生器34，係包括一振盪器34a， 和一泵提電路34b。嚮應一控制信號VBBEN之高位準， 上述之振盪器34，將可起動上述之振盪運作，而輸出 一振盪信號OSC。上述之泵提電路34b，係具有一可用 以嚮應上述來自振盪器34a之振盪信號〇SC而重複充電 及放電之電容器，和一成二極體連接之nMOS電晶體， 後者係與上述電容器之一端相連接=其與上述節點相 連接之—P -型基質的電荷·係藉上述可降低基質電壓 VBB之泵提運作來放電。使上述之基質電壓vbb為負. 將可導致得到某些效應，諸如降低彼等記憶體晶格因 基質效麂之臨界電壓中之漂移的影嚮、以致彼等記憶 體晶格之特性·將可得到改進： 第6圖1系顯上.迷.t己憶體晶t 8.之一基本部分的 I I ----——-----訂 ---------- (請先閱讀背面之;i意事項再填寫本頁)

經濟部智慧si產局員Η消費合作社印製 45 60 3 3 A7 _ B7 五、發明說明（21 ) 細節。 上述之記憶想晶芯3 8係具有：一記憶體晶格MC、 兩nMOS開關42a和42b、一預充電電路44、和一感測放 大器46。 上述之記憶體晶格MC，係包括一資料轉移nMOS 和一電容器。其nMOS之閘極’係與一字線WL0(或WL 1) 相連接。彼等nMOS開關42a和42b，可控制上述記憶體 晶格MC侧上面之一位元線BL(或/BL)，與一感測放大器 SA側上面之一位元線BL(或/BL)間的連接。彼等nMOS 開關42a和42b，可在其閘極端，接收一控制信號bt。 上述之預充電電路44，係包括三個nMOS 44a、 44b、和44c。上述之nMOS 44a，在其源極端和汲極端， 係分別與彼等位元線BL和/BL相連接。彼等nMOS 44b 和4 4 c ’係在彼等源極端和;;及極端之一，分別與彼等位 元線BL和/BL相連接，以及係在彼等之另_端，供應有 上述之預充電電壓VPR »上述之nMOS 44 a和44 b和 44c ’可在彼等之閘極端，接收—位元線控制信號brs。 上述之感測放大器46 ’係藉著使兩個CMOS反相器 彼此之輸入和輸出相連接而構成。每一此等CM〇s反相 器，係在其輸出端個別與彼等位元線/BL和bl相連接。 每一 CMOS反相器之PM0S的源極端和nM〇S之源極 端’係分別與彼等電源供應線PSA和NSA相連接。此等 電源供應線PS A和NS A之電壓，在一待命狀態期間，以 及在上述感測放大器之解激期間，可個別連到上述 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公笼） 25 I ---------n I I------* I -Γ I I---* r ^κ, (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局工消費合作-:-^¾ ----------------- 五、發明說明（r ) VPR位準.以及可在上述之彼等位元線被放大時.分別 改變至彼等内部供應電壓和接地電壓VSS。 第7圊係顯示有關上述丰導體記憶體裝置之電源 供應為之啟通、轉移（進入）至上述之低功率消耗棋態、 和自上述之低功率消耗模態釋出（退出）等的運作。 首先，當上述之電源供應器被啟通時’上述之電 源供應電壓VDD，將會逐漸昇高（第7圖（a)p第圖3中所 不之VDD起動器12,將會使上述之起動信號”丁^民乂解 激（至上述之低位準），直至上述之電源供應電壓VDD ’ 達到一預定之電壓（第7圊（b))為止。藉著此一控制，其 將有可能在上述之電源供應器被啟通時，避免上述之 ULP彳5唬因上述低功率進入電路14之故障而被激勵。其 一可用以控制上述Dram之外部控制器（例如，一 Cpu 或一記憶體控制器），將會在上述之電源供應電壓 VDD，達到其最低可運作電壓^^〇1^〇(第7圖（c))後的 一段預定時間το内，將上述之CE2信號，轉變至其高位 準。 此後’上述之DRAM ’將會變至其待命狀態，或將 會執彳丁 一普通之運作、上述之外部控制器，可於上述 之DRAM進入其低功率消耗模態（第7圖（d))時，將上 述之CE2信號，轉變至其低位準。上述之低功率進入電 路14.可於上述之STTCRX信號.係處於其高位準（第7 圖（e)) s寸，嚮應上述CE2信號之下降’而激勵上述之⑴一 p 信號（至其高位準）._ 裝----- l·---訂---------線 ("乇^讀背面之注音？事項再填寫本頁) 26 經濟部智慧財產局員工消費合作社印製 456033 A： ____________ 五、發明說明（23 ) 嚮應上述ULP信號之高位準，上述内部電壓產生器 1 8之低通慮波器2 2 ’將會停止上述至參考電壓產生器 24之電源供應電壓的供應，以及取而代之的是，供應 上述來自VSS供應電路36之接地電壓VSS。嚮應此接地 電壓vss，上述之參考電壓產生器24，可將彼等參考電 壓 VPREF、VPRREFL、VPRREFH、和 VRFV ,轉變成 上述之接地位準。第4圖中所示升壓器MinMOS 28b， 和第5圖中所示内部供應電壓產生器32inM〇s 32d，將 會被啟斷。結果，彼等升壓器28、預充電電壓產生器 30内°卩供應電壓產生器32、和基質電壓產生器34， 將會被解激，而停止彼等之運作。因此，所有在上述 之低功率消耗模態期間保持運作狀之傳統式電路，將 會被停止。所以，上述低功率消耗模態中之功率消耗， 與其傳統式相較，將可大大地降低。 當此等電路被解激時，彼等升壓電壓vpp、預充電 電壓VPR'内部供應電壓νπ、和基質電壓vbb之產生， 將會被停止。然而，彼等升壓電壓VPP和内部供應電壓 VH，將會藉上述之VSS供應電路36 ,而改變至上述之 電源供應電壓VDD，以及彼等基質電壓VBB和預充電電 路VPR，將會藉上述之VSS供應電路36 ,而改變至上述 之接地電壓VSS。所以，上述主電路單元2〇之内部電 路’將可免於具有一洩漏路徑。 上述之外部控制器，可於上述之低功率消耗模態 釋出（第7(f)圖）時，將上述之CE2信號，轉變至其高位 (210 X 297 公釐） 27 (請先閱讀背面之浼意事項再填寫本頁) 1 裝-------f '訂------------卞 1 經-"智婪財產局員工消費合泎^.£-· Λ 了 _____Β：_______ 五、發明說明（24 ) 準。嚮應上述CE2信號之高位準，上述之低功率進入電 路1 4 ’將會解激上述之ULP信號（至其低位準第7圖 (g))。嚮應上逑ULP信號之解激.上述之低通濾波器22， 可將上述之功率供應電壓VDD，供應至上述之參考電 壓產生器24 =嚮應上述ULP信號之解激 '彼等VDD供應 電路26和VSS供應電路36，將會停止彼等電源供應電麼 VDD和接地電壓VSS之供應。接著，彼等升壓器28、預 充電電壓產生器30、内部供應電壓產生器32'和基質 電壓產生器3 4 ’將會再次被激勵，以起動彼等之運作。 在此’上述之DRAM >將會在上述CE2信號之高位 準後之一時間T 1内，進入上述之閒置模態ε此—時間 Τ1 ’係彼等個別内部電壓vpp、VPR、VII、和VBB變 為穩定所需之時間。 第8圖係顯示第一實施例之半導體記憶體裝置採 用在一行動電話中的一個範例。 此一行動電話，係具有安裝在上述電路板上面之 此一實施例的DRAM、CPU、和快閃記憶體。 上述之CPU ’可控制彼等來回於dram和快閃記俛 體之資料的讀取寫入運作。上述之DRAM,係被採^ 估乂上述之工作記憶體，以及上述之快閃記憶體 '係於 上述行動電話被啟斷，或在其等待狀態中時，被採用 做其備份記憶體： 第9圖係顯示使用第8圖中所示行動電話之狀態。 在此一範倒中.上述之DRAM ,可於上述行動電 3 i -----^---訂—--------線 (讀先閱讀背面之沒意事項再填冩本頁) 28 45 60 3 3 A7

五、發明說明（25 ) 經濟部智慧財產局員工消費合作社印製 話，處於其等待狀態中時’藉著上述CPU之控制，而處 於其低功率消耗模態中。此時，上述dram之功率消 耗係與上述之快閃記憶體，在其待命狀態中者同樣 多。 當上述之行動電話，接著自其等待狀態，進入其 服務狀態時，上述之CPU，將會如第8圖中所示，使上 述之CE2信號，昇高至其高位準。在上述進入 其閒置模態後，上述快閃記憶體内所保留之資料，將 會轉移至上述之DRAM(第9圖⑷）。在上述之服務狀態 期間，上述之DRAM，係被用做上述之工作記憶體。在 此，上述之服務狀態，不僅係包括上述交換聲音通訊 之狀態，而且亦包括上述轉移資料之狀態。 當上述之服務狀態，移至上述之等待狀態時，上 述DRAM必須保留之資料，係儲存在上述之快閃記憶體 (第9圖（b))内。此後，上述之cpu，將會使上述之CE2 L號，降低至其低位準，以及將會使上述之DRAM，進 入其低功率消耗模態。上述之DRAM，在其低功率消耗 模態中’並不會執行其再更新之運作，以致其不須要 之資料便會喪失。 當上述之電源供應器被啟斷時，上述之必須資 料，係被保留在上述之快閃記憶體内。藉著將此第— 實施例之DRAM ’應用至上述行動電話之工作記憶體， 當上述之行動電話’係處於其等待狀態中時，其功率 消耗將可大大地降低。 本紙張尺度適用中國國家標準（CNS)A4規格（2]0 X 297公爱） 29 I I I I I I I n I n ^ J I - ί ^ I n ^ ^ I,^OJ« ^ IT I ^ I n ^ I . - (請先閱讀背面之注意事項再填寫本頁) --I 二 經濟部智慧財產局員二消賢合^社^" A： ΒΓ 五、發明說明（26 ) 在此，彼等DRAM和快閃記憶體，不僅可受到上述 CPU之控制，亦可受到一專用之記憶體控制器等等之控 制。上述之資料轉移，不僅可於彼等等待狀態與服務 狀態做交換時被完成.若有必要亦可在上述之服務狀 態期間被完成。此外，上述用以備份資料之記憶體， 不應受限於上述之快閃記憶體，而可為-SRAM。上述 之資料，可儲存在類似上述行動電話之基地電臺的一 個伺服器内。 第〇圖係可顯示第8圖中所示行動電話之控制 的一個流程圖。 二 在第-步驟S1處，當上述之電源供應器被啟通 時’其至上述低功率消耗模態之進入可被防止。特言 之，誠如第7圖中所+ 丄 " r所不，在上述VDD起動電路p之 STTCRX信號的激勵 一心 ^ 勒期間，上述之故障可被防止。 '、人在步驟S2處，上述之CPU，可使上述之CE， 信號，轉變成盆假你、.佳 … ' 準，以使上述之ΟΙΙΛΜ，進入其低 功率消耗模態。在牛 "_ ,鄉S 3處，上述行動電話，传處於 其等待狀態。 f、氣^ 其次，在步驟S 4卢 iM致庫，3 π<，上述之CPU’可偵測上述之功 车仏應疋否破啟斷。去μ .+. Λ 上述之程序便曾、田上述之電源供應器被啟斷時， 時，上述之程序當上述之電源供應器未被啟斷 會別進至步驟S5 „ 在步驟S5處，卜；+、 ΐ r tt * 建之C P U，將會重複其等待妝能. 直至其變至其服 〜 反六寻待狀態 _怒為止當其變至上述之服務狀 ^---------^---------Μ (請先閱讀背面之注意事項再填寫本頁)

30 4 5 6 0 3 3 A：B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 Ϋί 社 印 η 五、發明說明（27 態時’上述之程序，便會前進至步驟S6。 在步驟S6處，上述之cpu，可使上述之CE2信號， 上昇至其高位準，以使上述之DRAM ,自其低功率消耗 模態，轉移至其閒置模態。接著，彼等如第3圊中所示 之個別電源供應電路28、30、32、和34，將會再次起 動。 其次，在步驟S7處，上述之CPU，可將上述快閃記 憶體内所保留之資料，轉移至上述之DRAM(傳回上述 之資料）。 其次’在步驟S8處’彼等服務或資料之轉移，將 會被執行。 在步驟S9處，上述之CPU，可偵測上述之DRAM， 是否變為其等待狀態。若其非如此，上述之程序，將 會返回至步驟S 7。若其係如此，上述之程序，便會前 進至步驟S 1 0。 在步驟sio處，上述之CPU，可將上述1)11八1^必須 保留之資料，轉移至上述之快閃記憶體（儲存上述之資 料）。 接著，上述之程序1將會返回至步驟82，在此， 上述之行動電話，將會再次進入其等待狀態β上述之 dram ’將會進入其低功率消耗模態。 在本發明之半導體記憶體裝置和其控制方法中， 彼等升壓器28，、預充電電麼產生器3G、内部供應電壓 產生器32、和基質電壓產生器34之運作，在上述之低

(請先閱讀背面之注意事項再填寫本頁) 裝-----^----甘------------京. 31 Λ； B； &-"智'€財產局員工消費合件"^"· 五、發明說明（28 ) 功率消耗模態期間，將會被停止；所以，上述低功率 诮耗模態之功率消耗’與上述之傳統式相較，可被大 大地降低： 在上述之低功率消耗模態中，彼等升壓電壓VPP 和内部供應電壓VII’以及彼等基質電壓VBB和預充電 電壓VPR -係分別被設定至々皮等電源供應電壓VDD和接 地電壓vss :所以，上述主電路單元2〇之内部電路可 免於具有上述之洩漏路徑，因而可降低其功率之消耗。 藉著利用現有傳統式之CE2信號，上述之dram， 將可進人其低功率消耗模態^所以，I等外部端子之 種類和數目，可與彼等傳統式端子者相同。結果，上 述DRAM之使用者’將不需要因加入上述之低功率消耗 模態’而大幅改變上述之電路。 當上述之電源供應器被啟通時，上述之VDD起動 态1 2，可使上述之起動信號s Τ1χ RX解激（至上述之低 位準），直至上述之電源供應電壓VDD，達到其預定電 壓為止。結果，上述之低功率進入電路14，可於上述 之電源供應器被啟通時，避免任何之故障，而防止上 4之bLP彳§唬被激勵，以及上述之DRAM，將會進入其 低功率消耗模態。 當上述之電源供應器被啟通時，上述之CE2信號， 將會在上述之電源供應電壓VDD，達到上述之最低運 作電壓VDDmni後之預定時間丁〇内，昇高至上述之高位 準.此將使其有可能在上述之電源供應器被啟通時. -------------裝-----：---訂---------線 (請先閱讀背面之注急事項再填寫本頁) 4 5 6 0 3 3

AT B? 經 濟 智 慧 財 產 局 消 費 合 作 社 印 製 五、發明說明（29 避免錯誤進入上述之低功率消耗模態。 所以’藉著將本發明之DRAM，應用至上述行動電 話之工作記憶體’在上述之等待狀態期間，上述行動 電話之功率消耗，可被大大地降低。此外，上述之故 障將可被防止。 第Π圖係顯示本發明之半導體記憶體裝置和其控 制方法的第二實施例。彼等與第一實施例所述相同之 電路，係以彼等共同之參考數字來指明，彼等之詳細 說明將被省略。 在此一實施例中，其一低功率進入電路5 0，係供 應有彼#/CEH§號和CE2信號。其一命令解碼器52，係 供應有彼專/CE1乜號、CE2信號、和另—控制信號cn。 其餘之結構’係與前述之第一實施例者相同。 第12圖係顯示上述低功率進入電路5〇之細節。 上述之低功率進入電路50’係具有兩個時序調整 電路54a和54b、一位準移位器56、正反器58、和 一組合電路6 0。 上述之時序調整電路54a ’係由多數連接之一兩_ 輸入NOR邏輯閘和一兩-輸入NAND邏輯開串接而成， 前者係在其一輸入端，與一延遲電路54c相連接，以及 後者係在其一輸入端，與上述之延遲電路54c相連接。 母一延遲電路54c，係具有一安排在多數串接連接之反 相器中間的MOS電容。上述之時序調整電路以，可使 一晶片致能信號CE2Z之下降邊緣，延遲約1〇〇旧左 ____________B-裝-----11 — 訂——i -----r {請先閱續背面之注意事項再填寫本頁) 五、發明說明（3〇 ) Λ7 B7______ 右.以及可將其輸出至一節點ND 1 =上述之CE2Z信號， 係其外部所供應及在上述輸入緩衝儲存器（未示出）處 被接收之CE2信號^ 上述之時序調整電路54b ’係與上述之時序調整電 路54a相同：上述之時序調整電路，可使上述傳輪至 —即點ND3之信號的下降邊緣，延遲約達丨〇〇 ns左右 上述之位準移位器56，係具有兩組串聯連接之 pMOS和nMOS :每一nMOS，可在其閘極端，接收一列 位址選通信號RASX之同相和反相信號。上述用以產生 RASXjg號之此等反相和非反相信號的反相器可接收 彼等内部供應電壓νπ和接地電壓VSS。上述之RASX信 唬，係一可於上述之字線被激勵時，被轉變至一低位 準的控制信號=彼等pMOS之閘極端，係個別與彼等相 鄰PMOS之汲極端相連接，以及上述111^〇5用以接收上 述正邏輯R A S X信號之汲極端（或輸出節點），係與上述 之RS正反器相連接。每一 pMOS ’可在其源極端，接 收上述之電源供應電壓VDD，以及每一 nMOS，可在其 源極端，接收上述之接地電壓vss。 上述之RS正反器58，係包括兩個兩-輸入n〇r邏輯 閉。其—與一輸ώ節點ND2相對應之輸八端，可接收上 以之起動彳s號STTCRX，以及其另一輸入端，可接收上 土位準移位器5 6之輸出信號= 上之組合電路60，可接收彼等節點Nm、Ν[)2之 低位準1私上述之晶片致能信號CE,丨X ,以及其可將其 *' ·Ί;·· V 'ν : -… ι' ^-----1---^---------^ (請乇閱讀背面之立音)事項再填寫本頁) 經濟部智慧吋產局員工消費合作社^製 34 4 5 6 0 3 3

五、發明說明（η ) 輸出知點则’轉變成一低位準。上述之CE1X信號， 係在上述可接收其外部所供應之/CE丨信號的輸入緩衝 儲存器（未示出）處被產生，以及亦係上述之負邏輯信 號。 上述之時序調整電路54b，可在接收到上述節點 ND3之低位準後約10〇 ns，經由上述之反相器，激勵上 述之ULP信號（至其高位準）。 第13圖係顯示上述低功率進入電路5〇之運作。 首先’當上述之電源供應器被啟通時，上述之 STTCRXk號’將會轉變至其低位準，以致上述/CE1信 號之電壓’將會跟著上述之電源供應電壓Vdd而昇 高。因此，上述之故障將可被防止。 經濟部智慧財產局員工消費合作社印製 在上述之電源供應器被啟通後的一段預定時間 内，上述之STTCRX信號’將會轉變至其高位準（第13 圖U))。此後’上述用以控制DRAM之外部控制器，可 使上述之CE2信號，上昇至其高位準（第13圖（b))。上述 之時序’係與第一實施例者相同。嚮應上述CE2Z信號 之高位準’第12圖中所示之節點ND1，將會轉變至其高 位準（第13圖（c))。 上述之初始周期，在執行上可使上述之RASX信 號’轉變至其低位準（第13圖（d))。嚮應上述低位準之 RASX信號，上述之RS正反器58，將會使上述之節點 ND2，上昇至其高位準（第13圖（e))。此後，第η圖中所 示之内部電壓產生器18的運作，將會被起動。 35 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（C]S:S)A4規格（210x297公釐） Λ： &-κ智慧財產局員工消費合作^-_£ 五、發明說明（32 ) 其次·將會有一可用以進入上述低功率消耗模態 之一進入命令被供應。在此一實施例，上述之dram， 將會藉著在使上述之CE2信號，轉變至其低位準後之— 丰又預疋時間内，使上述之/ C E 1信號，轉變至其低位準， 而進入其低功率消耗模態。 上述之時序調整電路54a，可在接收到上述低位準 之CE2Z信號（第π圖（f))後約1〇〇 ns，使上述之節點 ND〗’轉變至其低位準=在上述CE2Z信號之下降邊緣 後的100 ns或以上，上述（CE1X信號，將會轉變至其 低位準(第1 3圖（g)卜嚮應上述低位準之〔E 1 z信號，和 上述節點ND1之低位準，第12圖中所示之組合電路6〇 , 將會使上述之節點ND 3，轉變至其低位準（第13圖（h))。 上述之時序調整電路54b ’可在接收到上述節點ND3之 低位準後約100心内，使上述之ULp信號，上昇至其高 位準（第13圖厂上述2DRAM，將會進入其低功率消 耗模態。 因此，上述之DRAM ’將會藉著上述之命令輸入， 而進入上述之低功率消耗模態。 此時，第12圖中所示之位準移位器％的反相器’ 將會接收上述之電源供應電壓VDD，以取代上述之内 部供應電壓VIh結果’上述之位準移位器％,將可由 於上述nMOS之閘極，能可靠地被啟斷而避免具有上 述之洩漏路徑 當上达之泜功车消耗模態被釋出時，上述之（:e jx ---------^---------^ (請先閱讀背面之注意事項再填寫本頁)

I I 36 4 5 60 3 3 A7 B7 五、發明說明（33 ) 信號，首先會轉變至其高位準（第13圖（』））。上述之組 合電路60，將會接收上述CE1X信號之高位準，而使上 述之節點ND3，轉變至其高位準（第13圖（1〇，以及使上 述之ULP偽號，轉變至其低位準（第13圖（丨））。在上述 CE1XL號之上昇邊緣後的2〇〇"5内，上述之（3£2Z信 號，將會轉變至其咼位準（第13圖（m))。嚮應上述CE2Z 信號之高位準，上述節點NDI之一位準，將會轉變至其 而位準。在此一 200PS之期間内，上述之内部電壓產生 器1 8，將會被激勵，而使彼等個別内部電壓vpp、VpR、 VII、和VBB，穩定在彼等預定之位準下。 在此’上述内部電壓產生器18之激勵及解激，在 執行上係如同上述之第一實施例。特言之，此一實施 例中之個別電路的控制，係與第—實施例者相同，除 來回於上述低功率消耗模態之進出，係由彼等命令輸 入來加以執行外。 此一實施例’可達成彼等類似於前述第一實施例 之效應。此外，在此一實施例中，上述之DRAM，可進 入其低功率消耗模態，以及可使用上述之/CE丨信號和 CE2信號’藉著彼等命令之輸入，而自其低功率消耗模 態釋出。 第14圖係顯示本發明之半導體記憶體裝置的一個 第三實施例。彼等與上述第一和第二實施例相同之電 路’係藉著彼等共同之參考數字來加以指明，以及彼 等之詳細說明將被省略。 本紙張尺度_ Φ關家標準(CNSUri^(21〇, 297 ^) <請先閱讀背面之注意事項再填罵本頁) I- ί— - I 11 l - --i^rej丨 4 經濟部智慧时產局員工消費合作社印製 37 五 A： B： 絰濟部智.¾財產局|工消費合作tii':.^ 、發明說明（μ ) 在此—實施例中，其一低功率進入電路6 2、可接 收上述之低功率消耗模態信號/LP ;此一低功率消耗模 怒信號LP，係一專供上述DRAM用以進入其低功率消 耗模態之信號。上述之低功率進入電路6 2，可偵測上 迷’丄卩信號之下降邊緣，而將上述之DRAM，帶至其低 功率消耗模態。上述之命令解碼器52，係供應有彼等 CE 1 k號、CE2信號、和另一控制信號CN。其餘之社 構係與前述之第一實施例相類似。 依據此一實施例，上述dram在上述電源供應器之 啟通的一刻，以及在進出於其低功率消耗模態之—刻 的運作時序’係與第7圖中所示之時序圖中，以上述之 ’ Lp信號，取代上述之CE2信號者相同。 此一實施例·亦可達成與前述第—實施例者相 似之效應。此外，在此—實施例中，上述之DRAM， 错著上述之專用低功率消耗模態信號/Lp，而可靠地 八其低功率消耗模態，以及可自上述之模態釋出。 第1 5和16圖係顯示本發明第四實施例之半導體1 ，體裝置和其第三實施例之控制方法中的一個vn起動 為。彼等與第-實施例中所述相同之電路係以彼 共同之參考數字來指明'彼等之詳細說明將被省略。 在此一實施例中，其一 VII起動器7〇 ’在形成上 用以代替第3圖之V丨丨起動器】〇(上述之第—實施例）c 地之結構係第3圖者與相同，換言之‘此—實施例 ，圖類似之DRAM’將會在上述：c 口信號之一高-位 類 可 進 記 等 係 其 與第 準期 t---------訂---------線 r請先閱磧背面之;1音？事項再填寫本頁)

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發明說明（35 疫濟部智慧財產局員工消費合作社印製 間，藉著使上述之CE2信號轉變至其低位準，而進入其 低功率消耗模態，以及其可藉著使上述之CE2信號，轉 變至其高位準，而自其上述之低功率消耗模態釋出。 上述之VII起動器70係包括：一第15圖中所示之釋 出偵測電路72、一位準偵測電路74、和一第丨6囷中所 不之電力啟通電路76。在第15和16圖中，其一邏輯電 路係供應有一電源供應電壓VDD，除此電路係附有一 專用之電源供應電壓外。 其一釋出偵測電路72係包括：一偵測電路72a、一 位準移位器72b、和一正反器72c a上述之偵測電路Ua， 可接收第3圖中所示之一低功率信號ULp，以及可與上 述ULP信號之下降邊緣同步地’輸出一低位準之脈波 LPLS。上述之位準移位器72b，可將一列位址選通信號 RASZ之南位準電壓（内部電源供應電壓νπ)，轉換成上 述之外部電源供應電壓VDD，以及可輸出一具有反相 邏輯之列位址選通信號RASX1。上述之位準移位器 72b ’係與第12圖中所示之位準移位器56相同D於接收 到一來自上述偵測電路72a之低脈波，上述之正反器 72c，可將一釋出信號REL ’轉變至其高位準，以及於 接收一來自上述之位準移位器72b之低位準（RASZ =高 位準），其可將上述之釋出信號REL，轉變至其低位準。 在第〗6圖中’其一位準偵測電路74係包括：一内 含一電流鏡像電路之差動放大器74a，和一反相器列 74b，後者係包含：某一奇數之反相器，以及可接收上 本紙張尺度適用中國國家標準（CNS)A4規格（2】〇χ 297公t ) 39 裝--------訂--------- ! (請先閱讀背面之注意事項再填寫本頁) :·\Γ ____—---Β：____ 五、發明說明（％ ) 述差動放大器74a之輸出r上述之差動放大器74a，將會 在上述釋出信號RE L之高位準期間被激勵，並可使一内 部電源供應電壓VII ’與一參考電壓vref做比較·以及 可將其比較結果，輸出至一反相器列74b，上述内部電 源供應電壓VII有關之一產生器，可產生一獨立於其外 部所供應之電源供應電壓VDD之擾動之常數值的内部 電源供應電壓VII。另一方面，上述之參考電壓VBEF， 係依據上述電源供應電壓VDD之擾動而變化。

上述差動放大器74a之輸出電壓，可於上述之内部 電源供應電壓VII，低於上述之參考電壓Vbef時，變為 低邏輯位準。上述之差動放大器74a，係包括一 m〇S電 容器74c，其可用以接收上述之參考電壓vbef，以便避 免其嚮應上述參考電壓VREF不顯著之擾動。此外，一 可用以接收上述參考電壓VREF之nMOS 74d，係佈置在 一至一接地線V s S之路徑上面，以便可限制上述流至接 地線VSS之電流量，以及可降低上述差動放大器74a之 運作期間的功率消耗《上述之nMOS 74d，係運作為一 局電阻。其一在上述反相器列7 4 b之最初節段的反相器 74e，係具有一串聯連接之nMOS，以便具有一輸入信號 之邏輯臨界值’使與上述差動放太器74a之輸出相一致： 其一電力啟通電路76，可在上述之電源供應電 壓’供應至上述之DRAΜ起的一段預定期間内，將一起 動信號STT .轉變至其高位準其一 〇R電路78 .於接 收到.一起動信號STTPZ之高位準時，或一起動信號STT -------------裝-----^---訂---------線 (請先閱讀背面之;i意事項再填寫本頁) 40 4 5 6 0 3 1 A7 ------ 五、發明說明（37 ) 之问，準B守，將會輸出一高位準之起動信號川重 置信號）。上述之起動信號STTV„，類似於第3圖者， 將會供應至上述之纟電路丨元2〇，將會起始—預 定之内部電路。 第1 7圖係顯示上述DRAM進出於其低功率消耗模 態之一刻的運作時序。 首先，當上述之CE2信號（未示出），轉變至其低位 準時，上述之DRAM，可藉著第3圖中所示之一低功率 進入電路1 4，而進入其低功率消耗模態，以及上述内 部電源供應電壓VII有關之一產生器，將會終止其運 作·'上述之内部電源供應電壓VU(舉例而言，一正常運 作中之2.0V) ’將會變得等於上述之電源供應電壓 VDD(舉例而言’ 2.5V)(第17圖（a))，以及其一 ULP信號， 將會轉變至其高位準（第17圖（b)) » 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本I) 繼而’在上述CE2信號轉變至其高位準之際，上述 之DRAM ’將會自其低功率消耗模態釋出，以及上述之 ULP信號’將會轉變至其低位準（第17圓（c))。換言之， 上述之DRAM ’係依據上述之低功率消耗模態期間所接 收到CE2信號之位準，而自其低功率消耗模態釋出^其 自上述低功率消耗模態之退出，係由第3圖中所示之低 功率進入電路14，來加以控制。 於接收到上述ULP信號之下降邊緣，第15圖中之偵 測電路72a，可將一 LPLS信號’轉變至其低位準（脈 波）（第17圖（d))。於接收到上述LPLS信號之低位準，第

Λ7 Λ7 ___ 經濟部智慧財產局員工消f合作u.il长 五、發明說明（38 ) 1’圖中之正反器72c,可將上述之REL信號，轉變至其 高位準（第1 7(e)圖）。 由於自上述之低功率消耗模態退出，上述内部電 源供應電壓VH之電源供應線’和上述電源供％電壓 VDD之電源供應線，將會被切斷’以及上述内部電源 供應電壓VII有關之產生器，將會同時起動其運作s上 述之内部功率供應電壓VII，將會在自上述產生器起動 起之某段時間内，變為其低邏輯位準（第；I 7圖（f)) t第i 6 圊中之差動放大器74a，可於上述之内部電源供應電壓 VI1，低於上述之參考電壓VREF(舉例而言，1 .25V)時， 輸出—低位準至上述之反相器列74b。上述之反相器列 74b，於接收到上述差動放大器74a之低位準時，將會輸 出一高位準之STTPZ信號（第17圖（g)>。上述之OR電路 78 '於接收到上述高位準之STTPZ信號時，將會使上述 之起動信號STTVII，轉變至其高位準3上述之起動信 號STTVII ,在功能上可做為一重置信號，以及第3圊t 所示之主電路單元20的一個預定内部電路，將會被起 動^ 在自上述之低功率消耗模態退出後，藉著發出一 運作命令至上述之DRAM，上述2RASZ信號’將會轉 變至其高位準（第]7圖（h))，以及上述之REL信號，將會 轉變至其低a準！第17圖π)) 上述之差動放大器74a , 將會因上述低位準之REL信號 '而被解激c 誠办上文叫述.在自上述之低功率消耗模態退出 ------------I --------訂--------- (琦先閱讀背面之注音事項再填寫本頁) 42 經濟部智慧財產局員工消費合作社印製 456033 A7 ----- B7 五、發明說明（39 ) 的一刻’上述内部電路之起動，將可在上述供應有内 部電源供應電壓VII之内部電路的運作，因上述内部功 率供應電壓νπ之低於一預定電壓（參考電壓VREF)所 致，而無法被確保時，避免發生故障。 在上述之實施例中，當上述低功率消耗模態期間 所接收之CE2信號的狀態，指示為自上述之低功率消耗 模態退出時’上述之低功率消耗模態將會被釋出。此 將可谷許一晶片，能藉著上述來自其外部之控制信 號，而輕易地自上述之低功率消耗模態退出。 在自上述之低功率消耗模態退出的一刻，上述為 一可用以起動一内部電路之重置信號的起動信號 STTVII ’將會在其中之内部電源供應電壓VII，係低於 上述之參考電壓VREF的期間内被激勵。此將可使其有 可能確實重置上述之内部電路，以及可在上述之低功 率消耗模態’移至上述之正常運作模態時，防止上述 内部電路之故障。 在此有一控制信號（CE2信號），可使一晶片，能狗 進入其低功率消耗模態，以及使一晶片能夠自其低功 率消耗模態退出。 第1 8圖係顯示本發明半導體記憶體裝置之第五實 施例的一個位準偵測電路80，和其第四實施例之控制 方法。彼等與第一和第四實施例中所述相同之電路， 係以彼·#共同之參考數字’來加以指明，以及彼等之 詳細說明將被省略。 本紙張尺度適用中國國家標準（CNS)A4規格<210 x 297公爱） (請先閱讀背面之;i意事項再填寫本頁) !1----I ——^---------" 43 Λ7 ΒΓ 經濟部智慧財產局3工消費合作钍印說 五、發明說明（4〇 在此一實施例中，其一位準偵測電路80.在形成 上係用以代替第四實施例中所述之位準偵測電路74 : 其他之結構’係第四實施例中者相同= 上述之位準偵測電路8〇係包括：—可用以使上述 之内部電源供應電壓VII與上述之參考電壓VBEF做tL 較之差動放大器8〇a ; 一内含偶數數目之反相器的反相 器列80b ; —可用以使一字線（未示出）之升壓電壓vpp 與上述來自其外部之電源供應電壓VDD做比較之差動 放大器80c : —内含偶數數目之反相器的反相器列8〇d ; 和一 NAND邏輯閘8〇e。其一升壓器所產生之一升壓電 壓VPP ’係在上述晶片之内部形成。彼等差動放大器8〇a 和80c，係與第16圖中之差動放大器？4a相同，以及可於 接收到上述高位準之REL信號時被激勵。彼等反相器列 80b和80d ’係構成為第丨6圖中之反相器列7仆之最初節 段内的反相器，和第二節段内的反相器。上述之反相 器列80b 可接收上述差動放大器8〇a之輸出，以及可將 其所接收之邏輯位準，輸出至一 NAND邏輯閘80e，而 做為一起動信號STTIX =上述之反相器列8〇d，町接收 上述差動放大器80c之輸出，以及可將其所接收之邏輯 位準’輸出至丄述之NAND邏輯閘80e，而做為一起動 ί言號STT2X。上述之NAND邏輯閘80e，係運作為一負 邏輯之OR電路‘以及可輸出一起動信號STTPZ。 第丨9圖係顯示上述DRAM在進出於一低功率消耗 模態之一免'的運作時序： 'K'V ^ -------------裝---------訂---------線 f請先閱讀背面之注意事項再填寫本頁) 44 456033 A7

經濟部智慧財產局員工消費合作社印製 首先’當上述之CE2信號（未示出），轉變至其低位 準時，上述之DRAM，將會進入其低功率消耗模態，以 及上述内部電源供應電壓VII有關之_產生器，和上述 升壓電壓VPP有關之一產生器，將會終止彼等之運作。 上述之内部電源供應電壓VII(舉例而言，上述正常運作 中之2.0V) ’和升壓電壓VPP(舉例而言，上述正常運作 中之3.7V) ’將會等於上述之電源供應電壓VDD(舉例而 言，2.5V)(第19圖（a))，以及其一ULP信號’將會轉變 至其高位準（第18圖（b))。 繼而，於上述CE2信號轉變至其高位準之際，上述 之DRAM，將會自上述之低功率消耗模態釋出，以及上 述之ULP信號，將會轉變至其低位準（第19圖（(；））。上述 之LPLS信號，如同在第圖17中’將會轉變至其低位準 (脈波）（第19(d)圊），以及上述之reL信號，將會轉變至 其高位準（第19圖（e)) « 因自上述低功率消耗模態之退出，上述内部電源 供應電壓VII之電源供應線，和上述電源供應電壓VDD 之電源供應線，將會被切斷，以及上述内部功率供應 電壓VII有關之產生器，將會起動其運作。上述之内部 電源供應電壓VII ,將會自上述產生器之起動起的某段 時間（第19圖（f))内，變為一低邏輯位準。上述s丁 τ lx信 號之低位準，係在其中之内部功率供應電壓VI〗，低於 上述之參考電壓VREF(舉例而言，i 25V)(第19圖（g))之 期間内被輸出。同理，上述升壓電壓vpp之電源供應 本紙張尺度適用中固國家標準（CNS)A4規格（210 X 297公复了 裝-----^--•訂--------"τ (請先閱讀背面之注意事項再填寫本頁} 45

&濟^智楚財產局員工消費合作^",''-<' 線’，、上述電源供應電壓VDD之電源供應線間的連 接’將會被切冑，以及上述升壓電壓vpp有關之產生 器，將會起動上述之運作。上述之升壓電壓vpp'將會 自上述產生器起動起之某段時間（第19圖（h))内，變為一 低邏輯位準。上述低位準2STT2X信號，將會在其中之 升壓電壓vpp，係低於上述之電源供應電壓vdd(第 圖（i))的期間内被輸出。 第18圖中之NAND邏輯閘80e，可在其中之s丁丁 Ιχ 信號，或上述之STT2X信號，係處於一低位準（第丨9圖 (」））之期間円，輸出上述高位準之STTPZ信號。在上述 STTPZ信號之而位準期間，上述之起動信號sttvii(第 16圊），將會轉變至其高位準。上述之起動信號 STTVII ’在功能上可做為一重置信號，以及將會起始 第3圖中所示之主電路單元20的一個預定内部電路。 在自上述之低功率消耗模態退出後，上述之 DRAM，將會起動其運作’藉以使上述之rAS2信號， 轉變至其高位準（第19圊（k))，以及如同第丨7圖，使上述 之REL信號·轉變至其低位準（第19圖（1)) «彼等差動放 大器80a和80C，將會因上述低位準之REL信號，而被解 激= 此一實施例亦可達成彼等類似前述第四實施例之 致應此外.在此-一實施例中’在自上述之低功率消 耗模態退出的一刻’上述用以起動—内部電路之起動 ί言號s n vn，將會在其中之内部所產生之升壓電壓 }tj iyi -------------裝--------訂---------線 (請先閱讀背面之主咅？事項再填寫本頁) 46 456033 A7

五、發明說明（43 ) vpp，低於上述來自其外部之電源供應電壓VDD的期間 被激勵。特言之，在自上述之低功率消耗模態退出的 一刻，上述用以起動一内部電路之起動信號STTVII， 將會在其中至少有一内部電源供應電壓VII，係分別低 於上述之參考電壓VREF和電源供應電壓VDD的期間被 激勵。此將使得其有可能確實重置上述之内部電路， 以及可在上述之低功率消耗模態，移至上述之正常運 作模態時，防止上述内部電路之故障s 第20圖係顯示本發明一第六實施例半導體記憶體 裝置之起動信號產生器，和其第四實施例之控制方 法。彼等與第一和第四實施例所述相同之電路，係以 彼等共同之參考數字來指明，以及彼等之詳細說明， 將被省略。

在此一實施例之DRAM中’其一起動信號產生器 82 ’在形成上係用以代替第四實施例中所述之釋出偵 測電路72和位準偵測電路74。其他之結構，係與第3圖 (上述之第一實施例）中者相同D 經濟部智慧財產局員工消費合作社印製 上述之起動信號產生器82，係由一可用以接收一 反相CE2信號之CE2X信號（内部信號）的CMOS反相器 82a、一與上述CMOS反相器82 a之輸出相連接的MOS電 容器82b、和一可用以接收上述CMOS反相器82a之輸入 和上述參考電壓VREF的差動放大器82c所構成。上述由 一電流鏡像電路所構成之差動放大器82c，可於一節點 ND4之電壓’低於上述之參考電壓心”時，使上述 47 裝--- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（qvs)A4規格（2】0=< 297公釐） 五 A7 ΒΓ 發明說明（44 ) 起動信號STTPZ，轉變至其高位準。 上述CMOS反相器82a之pMOS’係具有一長的通道 長度’以便具有一高的啟通電阻。其一 C R時間常數電 路.係由上述CMOS反相器82a之pMOS和MOS電容哭 82b所構成=利用一電晶體之啟通電阻，來構成上述之 CR時間常數電路，將可容許其佈線’在尺寸上降至低 於上述利用擴散式電阻之情況。 第2 1圖係顯示上述dram在進出於其低功率消耗 模態之一刻的運作時序= 首先’當上述之CE2信號（未示出），轉變至其低位 準時’上述之CE2X信號，將會轉變至一高位準，以及 上述之DRAM ,將會進入其低功率消耗模態。上述内部 電源供應電壓Vn有關之一產生器，和上述升壓電堅 vΡΡ有關之一產生器，將會終止彼等之運作。第2〇圖中 MOS反相器82a’於接收到上述高位準之信號 3寸，將會使上述之nM〇s啟通，以及將會使一節點ND4， 轉蚤至其低位準（第2 I圖（a))。上述之差動放大器82c , 可於上述節點ND4之電壓，低於上述之參考電壓 VREF(第2丨圖（b))時，使一 STTpz信號，轉變至其高位準。 繼而·於上述之CE2信號轉變至其高位準，以及上 处之^日^信號，轉變至其低位準之際，上述之DRAM， 將會自其泜功幸消耗模態釋出（第21D(c)卜第20圖中之 、1反相器82，於接收到上述低位準之CE2X信號 ,吏一也之p Μ 〇 S啟通，以及使上述之節點n 4 . S ;-ί： . ：9； -------------裝---------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作钍』 48 4560 3 Ο 五、發明說明U5 ) 絰濟部智慧財產局員工消費合作社印t A7 B7 轉變至其高位準（第21圖id))。此時，上述節點ND4之電 壓，將會依據上述pMOS之啟通電阻，和上述之CMOS 電容器所決定之時間常數，而逐漸昇高。上述之差動 放大器82c’可於上述節點ND4之電壓，高於上述之參 考電壓VREF(第21圖（e))時，使上述之STTPZ信號，轉 變至其低位準。 結果’上述之STTPZ信號（重置信號），將會被激勵 (高位準），以及上述之内部電路，將會在自上述低功率 消耗模態退出起之某一期間T2内被起動。上述之期間 T2，係依捸自上述之低功率消耗模態退出後的某一期 間，來加以設定，該段期間為使上述之内部電源供應 電壓VII’低於一預定之電壓’以致上述供應有内部電 源供應電壓VII之内部電路的運作，將無法被確保。換 言之，上述之起動信號產生器82 ’可運作做為一可用 以決疋上述期間Τ2之長度的一個定時器。 此一實施例亦可達成類似前述第四實施例之效 應。此外，在此一實施例中，在自上述之低功率消耗 模態退出的-刻’上述之起動信號產生器82，係運作 做為一可產生上述STTPZ信號之定時器，以及上述之内 部電路’冑會在自上述之低功率消耗模態退出後之一 期間T2内被起動。此將使其有可能可靠地重置上述之 内部電路，以及可於上述之低功率消耗模態，移至上 述之正常運作《時，防止上述内部電路之故障。 由於上述之起動信號產生器82，係運作做為 狀度適用中關家標準（c_4規格⑵G x 297公爱*7

49 ΛΓ 經濟部智慧財產局員工消費合作钍印 五、發明說明（46 )

時間常數電路，其將有可能基於一信號傳播至上述CR 時間常數電路的傳播延遲時間，來設定上述之期間 T2 :此將使其有可能藉一簡單之電路，來設定重置上 述内部電路所必需之期間C 上述pMOS之啟通電阻，係被利用來形成上述之CR 時間常數電路’以致上述起動信號產生器8 2之佈線， 在尺寸上可被縮小。 在上文所述之實施例中，本發明係應用至上述之 DRAM 然而，本發明並非受限於此一實施例。舉例而 s ’本發明可被應用至一類似SdraM(同步DRAM)、 DDR SDRAM(雙倍資料速率犯尺八⑷、*FCRAM(快速 周期RAM)之半導體記憶體。 本發明可應用之一半導體製造程序，並非受限於 上述之CMOS程序，而其同樣可為一Bi_CM〇s程序。 前述之第二實施例在說明上，係針對一其中之低 功率進入電路50 ’係藉多數串聯連接之延遲電路5 4c來 形成的範例。然而’本發明不應受限於所述，而可舉 例而言藉著使用一受控於上述STTCRX信號之邏輯問 電路’來形成上述之低功率進入電路。在此一修飾體 中，其電路之尺度可被降低。 前述之第三實施例，在說明上係針對上述使用專 用低功率消耗模態信號LP之範例此一 DRAM，舉例 而& ’藉著將上述之/Lp信號’拉至上述之晶片上面‘ u及不就上述之信號提供一端子，甚至將可應用至 ---—^——一 裝-----；----訂---------線 {-先閱讀背面之;i意事項再填寫本頁) 456033 Α7 Β7 五、發明說明（47 ) 一不需要低功率消耗模態之使用者。此_ /Lp信號可藉 著黏合或燒結熔絲，與上述之電源供應電壓VDD相連 接。或者，上述之/LP信號，可藉著選擇一接線層之照 相光罩，與上述之電源供應電壓VDD相連接。 前述之第四實施例在說明上，係針對彼等升壓電 壓VPP與電源供應電壓VDC>間之比較的一個範例d然 而’本發明並非受限於此一實施例。舉例而言，上述 之升壓電壓VPP，同樣可與上述藉著使上述之功率供應 電壓VDD降壓所產生之參考電壓\^尺£?相比較。 經濟部智慧財^局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 前述之第六實施例在說明上，係針對一運作上述 之起動信號產生器82，使做為一可在上述自其低功率 消耗模態退出的一刻’用以決定上述期間T2之長度的 定時器，以及在上述期間Τ2之期間内，激勵一可用以 起動一内部電路之STTPZ信號（重置信號）的—個範 例。本發明並非受限於此一實施例。舉例而言，在自 上述之低功率消耗模態退出的一刻，其一在正常運作 中運作之計數器’可被運作做為一定時器，藉以計數 出一預定之數目。上述用以起動一内部電路之重置信 號’同樣可在上述之計數器，計數到上述之數目期間 被激勵。一可指示彼等記憶體晶格等之再更新位址的 再更新計數器’可被用做上述之計數器。 本發明並非受限於上述諸實施例，各種之修飾體 可在不違離本發明之精神和界定範圍下被製成。彼等 所有或部份之組件，將可製成任何種之改良體。

Λ； B： 經濟部智慧財產局工消費合作：；i .1:^¾ 五、發明說明（48 ) 元件

28a,30a.30b.32a.74a.80a. 80c.82c...差動放大器 28b.34b...泵提電路 28c.32d.44a,44b,44c,74d ...nMOS 28d.32e...開關電路 32b...補償電路 3 2 c...穩壓器 34a...振盪器 42a.42b...nMOS^ Μ 54a,54b.,,日夸序調整電路 54c...延遲電路 7 2 a...偵測電路 72b…位準移位器 72c.74e...反相器 74b,80b.80d... & 才目器歹ij 74c、82b...MOS 電容器 82a...CMOS反相器 80e...NAND邏輯間 1 ...進入電路 2..円都電壓電路 編號對照 3 ...外部電壓電源供應電路 4.. .内部電路 10.. . VII起動器 12.. .VDD起動器 1 4…低功率消耗電路 16.. .命令解碼器 18.. .内部電壓產生器 20.. .主電路單元 22.. .低通濾波器 24.. .參考電壓產生器 26.. . VDD供應電路 28.. .升壓器 30…預充電電壓產生器 32.. .内部供應電壓產生器 34.. .基質電壓產生器 3 6…V S S供應電路 3 8...I己憶體晶芯 40.. .週邊電路 44.. .預充電電路 46.. .感測放大器 5 0 低功率進入電路 ------------1 --------訂.-------I (請先閱讀背面之;i意事項再填寫本頁)

45 60 3 3 A7 B7 五、發明說明（49 52…命令解碼器 56.. .位準移位器 58.. .RS正反器 60.. .組合電路 02…低功率進入電路 70.. .VII起動器 72…釋出偵測電路 74.. .位準偵測電路 76，..電力啟通電路 78.. . OR 電路 80.. .位準偵測電路 82.. .起動信號產生器 -----------Ί I ^ -------------—^κ-1 , Τ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 53 本紙張尺度適用中國國家標準（CNS)A4規格（210 - 297公釐〉

Claims (1)

1. 45 60 3 3 A8 B8 C8 D8 、申請專利範圍 h —種半導體記憶體裝置，其係包含： 内部電壓產生器，其可接收一來自一外部之電源 供應電壓，藉以產生一準備供應至一内部電路之内部電 壓：和 一進入電路’其可用以嚮應一接收自上述外部之控 制信號’而解激上述内裏電壓產生器，以及可使上述 裝置，進入—低功率態。 2. 如申請專利範圍第i項所半導體記憶體裝置， 其尚包含一與彼等記憶舍格相連接之字線，以 其中， 上述内部電壓產生器’係包含一升壓器，其可用 產生一準備供應至上之升壓電壓。 3. 如申s月專利範圍第j項所半導趙記憶體裝置，开 中之内部電壓產生器，戈包^^j·用以產生一準備供應 至一基質之基質電壓令為鲁電壓產生器。 4. 如申請專利朗第1項;^^半導體記憶體裝置， 尚包含一具有多數記憶體^格記憶體晶芯，以及 中， 之 及 以 其 其 — I — I III — — — — ! ' — It — — — — ·!ΙΓ — — —! — . - <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 上述内部電壓產生器，係包含一可用以產生一準備 供應主上述記憶體晶，:巧低於上述供應電壓之内部供 應電壓的内部供應電缓參'奮器。 5.如申請專利範圍第丨“·之半導體記憶體裝置，其 尚包含一内含記憶體晶格和二與該等記憶體晶格相連 接之位元線的記憶體晶芯，以及其中， “張尺度剌中@ g家標準（CNS)A4規格（21〇: 297公釐） 54 A8 B8 C8 DS 經濟部智慧財產局員工消費合作杜卟絮 六、申請專利範圍 丄ΐϋ闷部電壓產生器，係包含一可用以產生一準传 ί、應至上述位兀線之預充賓土壓的預充電電壓產生器: 6如申叫專利粑圍第1項所之半導體記憶體裝置.其 尚包含一外部電壓供應電路，其可用以在上述低功率消 耗模心期間’將上述做為内部電壓之電源供應電壓，供 應至上述之内部電路。 Λ如申°奪專利知15第1項所之半導體記憶體裝置.其 中之進八電路，可自其外部接收-可用以解激上述内部 電路之重置信號，以及可使上述之裝置，進入上述之低 功率消耗模態。 8. 如申π專利範圍第I項所^$之半導體記憶體裝置’其 中之進入電路，可接收多g自其外部之控制信號，以 及可於上述控制信號之位準，係指示一低功率消耗命令 4使上述之裝置，進入专述低功率消耗模態。 9. 如申請專利範圍第8項所爲之半導體記憶體裝置，其 中之進入電路，可自其外部接收一可用以解激上述内部 電路之重置信號，和-可甩ai激勵—部份準備在_讀取 寫入運作中進行運作之内部電路的晶片致能信號，以 及可於該等重置信號和晶片致能信號之位準，係指示上 述低功率消耗命令時，使上述之裝置’進入上述低功率 消耗模態。 10. 如申請專利範圍第9項所爲紐導體記憶體裝置，其 中之進入電路.可在一預定期$於上述重置信號被解 激時.1吏上述之裝置’進八上述低功率消耗模態以 卷紙張K度適用中國國家標準（CNS)A.l規格QKX97 H ---------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 456033 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁> 接著上述晶片致能信號一預定之期間被激勵。 11‘如申請專利簡第8項#之半導體記㈣裝置，其 中之進入電路，可在上:g低功率消耗模態期間，接收 上述夕數之控制信號，以及可於上述控制信號之位準， 指示自上述之低功率消耗模態退出時，使上述之裝置， 自上述之低功率消耗模態 12‘如申請專利範圍第丨項吵^乏’半導體記憶體裝置’其 上述之控制信號，係电括一低功率消耗模態信號； 以及 上述之進入電路，可接收上述低功率消耗模態信號 之預定位準，或其遷移邊緣，以及可使上述之裝置’進 入上述低功率消耗模態。 13. —種半導體記憶體裝置，其係包含： 一内部電壓產生器，其可用以接收一來自一外部之 電源供應電屢’而產生一準備供應至一内部電路内部電 壓；和 經濟部智慧財產局員工消費合作社印製 一進入電路，其可用以嚮應一接收自其外部之控制 信號，來解激上述内部電壓產生器，以及可使上述之裝 置，進入一低功率消耗模態，以及 其中之進入電路，可在上述之低功率消耗模態期 間，接收上述之控制信號’以及可於上述控制信號之狀 態’指示係自上述低功率消耗模態退出時，使上述之裝 置，自上述低功率消耗模態退出。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 56 8 8 s S ABCD 申請專利範圍 申1專利範圍第13項所之半導體記憶體裝置， 中—可用以起動:―’内部電路之重置信號，係在 上迷之梦罢 ， 丄 、罝，目上述之低功皁消耗模態退出後，而在其 之円邛電壓’係低於一預定之電壓的—段期間内被激 勵。 申叫專利範圍第Μ項所丨 之半導體記憶體裝置， ”中之預定電壓，係一使上述之電源供應電壓降壓 所產生之參考電壓。 如申專利範圍第13項所^^之半導體記憶體裝置， 十, 八，一可用以起動一内部電路之重置信號，係在 上述之裝置、自上述之低功率消耗模態退出後，而在其 中之内。卩所產生之—升壓電壓，係低於一預定之電壓的 —段期間内被激勵。 1 7.如申μ專利範jj]第i 6項所之半導體記憶體裝置， 其中之預定電壓，係述之電源供應電壓。 1 8.如申叫專利粑圍第〗6項所之半導體記憶體裝置， 其中之預定電壓，係一使上述之電源供應電壓降壓 所產生之參考電歷。 19.如申請專利範圍第13項所為之半導體記憶體裝置， 其中，一用以起動一内部電路之重置信號’係在上 述之衣置，自上述之低功率消耗模態退出後’而在至少 之一内部電壓和一内部產生之升壓電壓，係低於—對應 之預定電壓期間被激勵，.、 20如申请專利鉍圍第丨3項所^之半導體記憶體裝置其 本紙張尺度通用中國國家標準（CNShVl規格（2Ι〇χ 297公爱 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作钍印奴 <1 5 6 0 3 3 A8 B8 C8 D8 、申請專利範圍 尚包含一定時器，其可在上述之裝置，自上述低功率消 耗模嘘退出後，用以測量一預定之時間長度，以及其中， 一可用以起動一内部電I之重置信號。係在上述預 定之時間長度期間被激勵 21. 如申請專利範圍第2〇項^^^之半導體記憶體裝置， 其中之定時器’係$括一 CR時間常數電路；以及 上述預定之時間長度，在測量上係基於一傳播至上 述CR時間常數電路之信號的、傳播延遲時間。 22. 如申請專利範圍第2〇項所S 半導體記憶體裝置， 其中之定時器，係可在一正常運作期間進行 運作之計數器；以及 ' 上述預定時間長度，在測量上係基於上述計數器之 計數值。 23. 如申請專利範圍第22項所1^之半導體記憶體裝置， 其中之計數器，係一可指示彼等記憶體晶格之再更 新位址的再更新計數皆夺 24_ —種可控制一半導體記憶體裝置之方法，該半導體記憶 體裝置’係包括一可接收一來自一外部之功率供應電壓 的内部電壓產生器，其可用以產生一準備供應至一内部 電路之内部電壓，上述方法所包括之步驟有： 嚮應一接收自其外部之控制信號，解激上述内部電 壓產生器；以及 使上述之裝置，進人一'繁4率消耗模態。 (請先閱讀背面之注意事項再填寫本頁) 裝 —訂---Γ-----線 經濟郤智慧財產局員工消費合作社印製 25.如申請專利範圍第24項所控制一半導體記憶體

   A8 B8 C8 DS 經濟部智慧財產局員工消費合作社印髮 六、申請專利範圍 裝置之方法.其中： 上述控制信號，係包括多數之控制信號：以及 上述之裝置，可於上述控制信號之邏輯組合，係指 不一低功率消耗命令時，進公其低功率消耗模態。 %.如申請專利範圍第2 5項所控制一半導體記憶體 裝置之方法，其中： / 上述之裝置，可於一可用以解激上述内部電路之重 置信號被解激，以及接著一可用以激勵一部份要在一讀 取·寫入運作之内部電路的晶片致能信號被激勵時，進 入其低功率消耗模態，以及其中， 上述重置信號，可於上述之電源供應器啟通時被解 激c 27. —種可控制一半導體記憶體裝置之方法，該半導體記憶 體裝置，係包括-可接收-來自一外部之功率供應電壓 的内部電壓產生器，其可用以產生一準備供應至一内部 電路之内部電壓，上述方法所包括之步驟有： 嚮應一接收自其外部之控制信號，解激上述内部電 壓產生Is，以及使上述之裝置，進入—低功率消耗模 態；以及 在上述低功率消耗模態期間，接收上述之控制信 號，以及於上述控制信號之狀態，係指示自上述之低功 率消耗模態退出時，使上述之皋置，自上述低功率消耗 模態退出- ^如申請專利範圍第2?項和^：可控制—半導體記憶體 本紙張尺度適用中國國家標m (〇VS)A4規格（21(; X 297公髮 _ fillltlf — · I I I —111 ^ — {請先閱讀背面之注意事項再填寫本I) ο AS Β8 C8 D8 申請專利範圍 裝置之方法，其中： 一可用以起動一内部電路之重置信號，係在上述之 裝置，自上述低功率消耗模態退出後，在一其中之内部 電壓，係低於一預定之電壓的期間被激勵。 (請先閱讀背面之注意事項再填寫本頁) 裝---- 訂-II„------線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 60