TW423073B - Improved methods for performing planarization and recess etches and apparatus therefor - Google Patents

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A7 B7 五、發明説明（f ) 發明背晉： 本發明是有關於半導體積體電路之製造方法。更待別 地，本發明是有關於一種在製造積體電路製造期間用於實 施平面化及凹_刻之改良方法，其優點在減少成本及因 為充電之元件損壞並且改善生産量（throiighputh 在各種積體電路（I C S )製造中需要平面化及凹蝕刻的 製程順序。以實例而言，動態隨機存取記億體（D R A Μ )積 體雷路之製造中，槽溝電容器（trench capacitor)是由 沈穡（d e p 〇 s i t i ο η )、化學-機械蝕刻平面化及凹蝕刻之 反覆重脔順序來形成。為便於討論，第1 - 3圖說明習用 技術中所使闬於製造D R A Μ之槽溝電容器的沈積、化學-機械平面化及凹蝕刻之簡化順序，。先参考第1圖，基體 1 0 2之通常包含矽，其經熱氣化來形成一層二氣化矽 (Si2 0)104(其約10nm厚）.，在氣化層104上沈積覆蓋一 氤化矽層1 0 6 然後，在基體表面上形成一習知光阻面罩（Photoresist m a s k ),便於經氮化矽層1 0 6及氣化矽層1 0 4來蝕刻槽溝 1 0 8在基體1 0 2内。在光阻面罩去除後，使用多晶矽充 填步驟在基體102之頂表面上沈積多晶矽及到槽溝108内 .，第1圖中，所示多晶矽充煩層為多晶矽層110。為便 於在槽溝1 0 8之多晶矽材料後缠凹蝕刻及平面化多晶矽 層110之頂表面，其次可實施化學-機減拋光（C H P )。多晶 ΪΪ夕層110之CMP通常使用氮化矽層106做為CMP蝕刻停止層。 第2層中，多晶矽層1 1 0已平面化到達氟化矽層1 0 6之 -3 - 本紙张尺廋適用中固闲冷:標彳（（'NS ) Λ4规格（2IOX 297公f ) ("先閱讀背而之注意事項再楨寫本頁) 訂 ";';?'"屮 A^準局 θ-τ·消轮合 0ΐ!印？i 〜〇73 。 A7 B7五、發明説明（> ) 頂表面，：·然而，多晶矽柱材料保持在槽溝1 0 8内。隨後 ,使用反應離子蝕刻法（R I E )之鈾刻步驟來凹蝕刻在槽 溝108内之多晶矽柱。在第3圖中光阻面罩也已去除。 由第1-3圖可見，在沈積（第1圖）、化學-機械平面化（第 2圖）及凹蝕刻（第3圖）之順序後，在槽溝108内形成一 多晶砂插銷（Ρ ο 1 y s i 1 i c ο η p 1 u g )沈積化學-機械平面化 及凹蝕刻可反覆多次來便於槽溝電容器之形成。 然而，關於第1 - 3圖之沈積、化學-機械平面化及凹蝕 刻為順序有缺點。由實例來看，使用C Μ P步驟來平面化 多晶矽層0 ,偶爾會造成槽溝之凹陷（d i s hi n g )(卽撤 凹到槽溝内），其導致失去凹槽深度控制及在後缡步驟 加工之困難，凹陷效應（dishing effect)可在第2圖看 出，其顯示在槽溝108内之矽插銷的凹陷。 C Μ P步驟也對氮化物具有低選擇性，而造成填塞氮化 物層（pad nitride layer)106之腐独。如果，氮化砂層 106使用為多重CMP步驟之CMP蝕刻停止層，則會導致過 量氮化物蝕刻，可能使得元件不良。進一步，C Ρ Μ蝕刻 步驟會造成氮化矽層1 0 6之不均勻蝕刻，其他造成後續 加工步驟之困難。CMPit是眾所週知之一種昂貴加工方 法，卽其缺點在需要高成本工具及降低晶圓生産量。 CMP加工方法缺點也産生在淤泥（slurry)形式之散粒污 染（particulate contamination),其隨後需要耗時清 潔及乾燥之步驟。 習用CMP步驟不僅昂貴，而且反應離子蝕刻（RIE)步驟 -4 - --t丨-r---.-裝------訂------，麵 (誚先閱讀背而之注意事項再填寫本K〕 本紙乐尺度询州中阄围家標嘩（rNS ) Λ4規格（2I0X297公# ) 翁423073 B7 好-,;奸十决標T"-?M T,消合竹社印y 五、發明説明 ( ) 1 1 使 用 來 凹 蝕 刻 在 槽 溝 108内之多晶矽柱也需要專用昂貴 1 ! 的 R IE工具r ί Ϊ用R IE技 術 來凹 蝕 刻槽 溝1 0 8内之多晶矽 1 1 材 料 也 造 成 氮 化 矽 層 106的額外及/或非均勻之蝕刻， 1 先 1 因 為 R 1 E蝕刻趨向於· -種物理性蝕刻， 其中碰撞離子對 間 讀 I 氮 化 物 趨 向 於 具 有 低 選 擇 性。 背 1 之 1： 具 有 對 氮 化 物 良 好 m 擇 性之 習 用凹 蝕刻技術 也 有 其間 意 1 事 1 題 |> 例 如 雖 妖 riV» 各 向 同 性 蝕刻 技 術U s 〇 t r 〇 p i c e t C h 項 再 1 t e c h η ί q u e s )( 卽 使 用 反 應' 中性 物 做為 主蝕刻機 構)對 氤化 填 寫 本 έ 物 具 有 良 好 選 擇 性 » 但 是 該各 向 同性 蝕刻加工 方 法 容易 頁 、· 1 1 導 致 在 槽 溝 1 0 8内多晶矽柱之孔隙（V 0 i d)或接縫（ s e a in s ) 1 1 的 加 大 Λ 即 因 為 如 果 多 晶 矽沈 積 加工 方法沒有 小 心 設計 1 1 或 如 果 槽 溝 108之深寬比ί a s p e c t rati 〇 )超過， 第 1 圖之 1 η 多 晶 矽 層 11 0的多晶矽充镇步驟會在槽溝108内 産 生 接縫 1 或 孔 隙 〇 第 4 圖 中 所 示 接 缝及 孔 隙為 孔隙4 0 2。 如果純 1 1 或 主 要 之 各 向 同 性 工 具 使 用來 凹 蝕刻 槽溝1 0 8内之多晶石夕 1 I 柱 * 則 側 腐 鍊 (1 a t e r a 1 a 11 a c ir) (其為各向同性蝕刻之 1 1 電 漿 中 中 性 物 (η e u t r a 1 S P e c i es )存在所造成） θ 加 大孔 Ί I 隙 造 成 在 凹 蝕 刻 過 程 失 去 深度 控 制。 為說明上 述 情 形， 1 1 第 5 圖 説 明 側 腐 蝕 機 構 > 其中 孔 隙402加大是因為各向 1 同 性 蝕 刻 步 驟 之 電 漿 中 存 在反 應 中性 物的各向 同 性 蝕刻 1 作 用 〇 1 I 由 上 述 情 形 可 察 覺 有 所 期望 改 善用 於實施平 面 化 /凹 1 蝕 刻 之 順 序 的 技 術 其 優 點在 提 供高 程度蝕刻 深 度 控制 1 1 » 同 時 減 少 m 化 矽 層 之 腐 蝕。 其 改善 技術及裝 置 較 佳地 I 1 * 5 t 1 1 1 本紙張尺廋滴/fl ( ΓΝ5 ) Λ4现梠（2]OX 297公犛） B7 五、發明説明 ( 4 ) 1 1 達 成 上 述 S 的 同 時 減 少 成 本 * 降 低 因 為 充 電 之 元 件 損 m 1 1 I 及 改 善 晶 圓 生 産 率 〇 ί 1 發I丄槪1 先 1 本 發 明 在 實 施 例 中 掲 示 —^ 種 用 於 在 R F -電漿加工室 閱 讀 1 背 内 實 施 半 導 體 晶 圓 之 第 — 層 的 平 面 化 蝕 刻 及 凹 蝕 刻 0 該 1¾ 之 注 方 法 包 括 安 置 該 半 m m 晶 圓 在 電 漿 加 工 室 内 包 括 在 其 意 I 事 1 晶 圓 中 形 成 槽 溝 〇 該 方 法 包 括 在 半 導 體 表 面 上 沈 積 項 再 1 填 第 —. 層 a 到 槽 溝 内 〇 進 - 步 包 括 在 電 漿 加 工 室 内 實 施 平 % 本 裝 m 化 η 刻 來 實 質 地 使 得 第 ‘一 層 平 面 化 〇 平 面 化 蝕 刻 以 第 頁 1 1 一 離 子 密 度 來 實 施 〇 此 外 ♦ 包 括 有 利 用 電 漿 加 工 室 實 施 1 I 在 第 一 層 上 之 凹 蝕 刻 來 使 得 槽 溝 内 之 一 層 内 凹 0 凹 蝕 1 1 刻 以 第 二 離 子 密 度 在 電 漿 加 工 室 内 賁 施 — 離 子 密 度 I 訂 高 於 第 一 離 子 密 度 〇 ! I 在 % — 實 施 例 中 t 本 發 明 掲 示 __- 種 RF 電 漿 加 工 % 統 形 ! 1 構 用 於 半 導 體 晶 圓 上 之 第 —* 層 實 施 平 面 化 触 刻 及 凹 刻 I | 〇 RF 電 漿 加 工 統 包 括 一 加 工 室 形 構 用 於 容 納 電 漿 以 1 電 漿 形 構 來 蝕 刻 晶 圓 〇 RF 電 漿 加 X % 統 It 包 括 一 線 圈 I (C 〇 i I ) 設 置 在 加 X 室 外 側 〇 田 線 圈 受 激 勵 而被賦與能 1 量 時 (e n e r g i z ed)時， 線圈之形構來電感耦合在加工室 1 内 之 電 漿 ο RF 電 漿 加 工 % 統 進 — 步 包 括 設 置 在 加工室及線 f 1 圈 間 之 可 變 電 場 遮 m 柵 〇 可 3Λ± 電 場 itfe 蔽 栅 架 構 在 變 動 I 穿 透 到 加 工 室 内 之 電 場 量 9 因 而 變 動 在 加 工 室 内 電 漿 之 1 [ 離 子 密 度 〇 1 1 本 發 明 之 該 及 其 他 待 歡 6 將 在 下 文 中 以 本 發 明 的 詳 細 描 1 1 1 1 1 本紙乐尺度適用中阈®家標邛（（、NS ) /U规格（2]0κ 297公犛） 3〇 d A7 B7

";-:"'部中少样缘A舅-"消合乃.ΐ印V 五、發明説明 ( r ) 1 1 述 及 其 附 圖 更 詳 細 說 明 〇 1 I Ιϋ. .之1單i 明 1 1 本 發 明 以 附 圖 之 實 例 來 說 明 而 不 是 限 定 範 圍 ， 其 中 相 先 1 同 參 考 號 碼 指 相 同 元 件 1 而 其 中 * 閱 讀 1 - 3圖説明在槽溝電容器之製造中CMF 平 面 化 及 R [E 背 而 1 I 之 h 凹 触 刻 的 習 用 技 術 加 工 法 ； 注 意 1 事 f 第 4 画 說 明 在 多 晶 矽 沈 積 期 間 可 在 多 晶 矽 插 銷 内 形 成 項 再 1. 接 缝 及 孔 隙 » 填 寫 本 裝 第 5 圖 說 明 在 多 晶 矽 插 銷 中 之 接 缝 或 孔 隙 可 以 各 向 同 頁 1 | 性 練 刻 來 加 大 的 機 構 1 1 第 6 圖 説 明 電 感 m 合 電 漿 加 工 室 之 習 用 技 術 ί 1 第 7 圖 根 據 本 發 明 一 實 施 例 來 説 明 上 述 電 感 繙 合 之 第 I ir 6 圖 電 m 加 工 室 的 修 正 例 * 便 於 實 質 地 各 向 同 性 平 面 t> j 1 化 刻 及 離 子 輔 助 凹 蝕 刻 順 序 1 ! 第 8 圖 根 據 本 發 明 觀 點 來 說 明 蓮 用 實 質 上 各 向 同 性 蝕 1 j 刻 來 平 面 化 多 晶 矽 層 後 之 第 1 圖 的 晶 圓 及 1 第 9 圖 是 根 據 本 發 明 來 說 明 觀 點 來 說 明 在 離 子 輔 助 凹 k. ί 蝕 刻 實 施 後 在 槽 溝 内 之 多 晶 矽 插 銷 〇 ί I 發 説 明 Γ 現 在 參 照 附 圖 中 所 説 明 數 個 圖 示 實 施 例 來 詳 細 m 明 本 I 發 明 〇 在 下 文 說 明 中 » 掲 示 數 値 待 定 詳 細 說 明 實 例 以 便 1 f^rr 兀 全 理 解 本 發 明 0 然 而 顯 然 地 擅 於 本 技 術 者 不 用 一 Ifc 1 或 部 本 待 定 詳 細 說 明 例 而 會 使 用 本 發 明 〇 在 其 他 例 子 1 I 中 ， 眾 所 週 知 加 X 步 驟 及 7 / 或 構 造 没 有 詳 細 說 明 ， 以 便 1 ! 1 1 1 1 本紙張尺度適用中1¾¾家標牟（（'NS ) Λ4規格（2Ι0Χ297公楚） 秦 423 ο A7 B7 五、發明説明（ Η ' τΐ ;r: 部 ii f: Λ, i'i 卬 v. 可不不必要地楔糊本發明。 根據本發明之一觀點，提供一種用於實施平面化/凹 蝕刻顒序之改良技術，其優點在減少成本、因為充電造 成元件損壞，同時改善晶圓生産量。替代所使用兩種不 同工具，即習用技術之第1-3圖情形中的CMP工具及RIE 工具，本發明便利在單一電漿加工室之平面化蝕刻及凹 蝕刻。平面化蝕刻以實質地是以各向同性方式來實施， 而隨後凹蝕刻使用不间參數組（diffei^nt set of paraineter)而利用更多各向異性独刻（anisotropic)來 使得多晶矽柱凹陷。 根據本發明之一顬點，利用RF工具來實施平面化，其 利用具有很低離子密度之電漿來平面化多晶矽層到氮化 物層。一旦多晶矽層平面化到氮化矽層之頂表面，則也 使用相同工具但使用具有較髙離子密度之電漿來實施 離子輔助凹蝕刻。 平面化蝕刻電漿之很低離子密度確保蝕刻斷面大致平 面化，同時其對氮化物之高選擇性確保最小程度之氮化 物腐蝕。另一方面，離子輔助凹蝕刻步驟之電漿的較高 離子密度增加凹蝕刻之方向性，而使得在多晶矽凹蝕刻 過程之孔隙加大最小。因為相同R F工具使用於平面化蝕 刻及離子輔助蝕刻兩者，所以不需要購買及維護兩種不 同工具，如習用技術之第1-3圖所示情形。進一步，因為 相同RF工具使用於平面化及離子輔肋凹蝕刻兩者，所以 不需要自一加工具至次一加工地移動晶圓（如在習用技 -8 - 誚先閱讀背面之注意事項再填":?本3 訂 i i 本紙ifc几度瑀丨丨]屮汊國家標卑（CNS ) Λ4規格（210X297公麓） 魔 4230 73 A7 B7 五、發明説明（7 ) 術之第2及3圖的CMP步驟及RIE蝕刻步驟間所實施）。 因而，需要較少時間用於平面化/凹蝕刻順序，其優點 在改善晶圓生産量。 本發明之特尠及優點參照下文附圖將更清楚地理解。 第6圖說明習用技術之電感耦合電漿加工室600,表示 Mattson Technology公司之電感耦合電漿加工（ICP)室， 其可在美國加州Fremont城購買。 如第6圖所示加工室600包括一氣體入口 602,用於經 耦合為（coupler)6G6來提供反應劑源氣體（reactant source gas)到室6(H内。線圏610在激勵時威應猓合在室 604内之反應劑源氣體來形成電漿612蝕刻晶圓614。在 晶圓614及電獎612間顯不有一離子薛蔽（ion screen)616 ，其功能在防止電漿612中之離子到達晶圓6H。 所示晶圓614安置在一均勻電阻加熱台（uniform resistive heating platen)620,其功能在穩定晶圓 614 在蝕刻過程之溫度。一端開口圏柱形形成之法拉第 (Faraday)遮蔽柵622設置在線圈610及室604之外壁624 。法拉第遮蔽榈622在習用技術中通常接地，來防止線 圏610所産生電場線（electric field line)穿人室604 内。因而，僅磁場線（magnetic field line)允許穿入 室604内來耦合電漿612)。 法拉第遮蔽柵622是由導電材料所製成，通常接地來 阻檔大致全部電場線穿入室604内。因而，在電漿612中 所産生任何離子只有很少^在任何離子産生之程度而言 本紙张尺度这州屮1¾¾家掠卑（CNS ) Λ4現格（ΉΟΧ 297公#_ ) ---Γ--..----装------ίτ-------A (兌先閱讀背面之注意事項再硪寫本頁) 〇73、 A7 B7 五、發明説明（万） ,其大部份由離子屏蔽6〗6來防止到逹晶圓6 1 4。因而， 習用技術之電感餓合電漿室600隨時産生大致之各向同 性蝕刻，其中反應中和物（reaction neutrals)表示主 触刻機構（mainetching ffiechanisHi)。 第7圖表示根據本發明一實施例之上述第6圖電感耦合 電漿室M0修正例（modification)。修正例優點在允許平 面化及凹蝕刻在單電漿加工室内實施，而不需要CMP及 /或RIE蝕刻步驟。然而，必需注意，雖然蓮用Hattson Technology蝕刻裝置以便於討論，但是本發明不限定在 此一蝕刻裝置，旦事實上實際可使用任何電漿加工室， 其可在平商化蝕刻及凹蝕刻步驟間變動離子密度及/或 離子能量》 在第7圔中，可變電場遮蔽柵702配置在線圈610及室 6G4之外壁624。可變電場遮蔽栖7G2表示一可控制來變 動穿入室6Q4之電場強度的遮蔽柵。為改善蝕刻均勻性 ，一任意氣體分佈板可使用來更平均地分佈在電漿加工 室内之蝕刻劑源氣體。 在一實施例中，可變電場遮蔽柵702表示任何可適用 之可變電場遮蔽柵。較佳地，可變電場遮蔽柵7Q2以雙 法拉第遮蔽柵來實施；即兩個法拉第遮蔽柵相互嵌套在 内。至少其中一法拉第遮蔽柵（或甚至兩者 > 可提供一或 更多孔（aperture),卽縫隙（slit)或洞（hole)。以兩遮 蔽彼此相對地旋轉，外壁之可變動區624暴露受到電場 穿入。如此，可變動在室6 0 4内之電容耦合（capacity -1 0 - 本紙ίϋ尺度違;t) tW阁家i CNS〉Λ4现格（210/297公釐）

誚先閲讀背面之注意事項月禎-"本R 裝. 訂 Μ^23073 ° Α7 _ Β7 五、發明説明（9 ) coupling)及離子産生的量。 I I - JII ^^1 « - I viy* In I ml _ I. I» -56 (讀先閱讀背面之注意事項再填寫本頁) 替代地及/或額外地，可變電場遮蔽柵702也構形在 浮動（floating)或接地模式中作業。當可變電場遮蔽柵 702接地時，更多所産生電場線被吸收，而電容耦合大 幅降低，-,在浮動模式中，電容耩合增加，同時增加在室 6 0 4内所産生離子量，因而使得其蝕刻更物理性及各向 毘件. 離子屏藤（ion sc「een)704表7Γ； —兒許可變動離子量 自室β 0 4來通過到晶圓7 0 6之離子屏蔽。.在一實施例中， 在一實施例中，可變離子屏蔽7 0 4表示一可動離子屏蔽 ，其可移動來使晶圓706接觸在室604内所産生之更多離 子·， R F (射頻）功率供給器7 1 0提供R F能量到靜電夾盤 (electrostatic chuck)712。在一實施例中，FR功率供 給器710表示一 12. 56MHz (百萬赫）RF功率供給器。以變 動所供給到ESC夾盤712之RF功率量，所産生離子之能量 可以改變以增加或減少蝕刻垂直方向性，即，使得蝕刻 更多或更少各向同性。變動所供給到夾盤之RF功率是表 示一多加或替代機溝用於改變在室6 0 4内之蝕刻過程特 性.而實施曹質1:各向同性平面化蝕刻或更物理性凹蝕 刻。 根據本發明之一實施例，平面化蝕刻達以比實施離子 輔肋凹蝕刻所使用離子密度更低之離子密度來實施。以 宵例來看，可變動電場遮蔽橺702可構形（即，將法拉第遮 -1 1 - 本紙张尺度滴州中阄^家榡彳（（’NS ) Λ4規柏（210X297公釐） 知 4U〇73 A7 B7 好淖婀屮屮榜率局U-T消贽合竹乜印*'1本 五、發明説明 ( ) 1 1 蔽 柵 )彼此相對地旋轉來減小電場穿人室604 内 因 而 大 f 1 1 幅 消 除 電 容 m 合 機 構 * 且 在 平 面 化 蝕 刻 過 程 降 低 在 室 604 1 1 内 所 産 生 離 子 之 量 〇 因 為 擅 於 本 技 術 之 人 士 可 理 解 離 子 請 先 1 1 産 生 之 減 少 使 得 在 平 面 化 蝕 刻 過 程 蝕 刻 宵 質 地 各 向 同 性 閱 讀 1 背 1 替 代 地 或 額 外 地 在 電 漿 加 工 室 内 所 産 生 離 子 密 度 可 1¾ 之 I ；| 由 於 將 法 拉 第 Μ 蔽 柵 接 地 來 降 低 〇 替 代 地 或 額 外 地 平 意 I 事 1 m 化 轴 刻 可 以 tb 離 子 輔 肋 凹 蝕 刻 所 使 用 離 子 能 量 位 準 更 項 再 I 填 1 低 之 離 子 能 量 位 準 來 實 施 〇 在 平 面 化 凹 蝕 刻 期 間 低 離 子 Η 本 >1 - 能 最 位 準 » 例 如 » 可 以 改 變 所 供 ny 聽 到 ESC夾盤712之 RF功 頁 ! I 率 罱 夾 m 得 〇 1 I 第 8 - 9圖表示根據本發明- -實施例 之 本 發 明 平 面 化 / 1 1 凹 蝕 刻 順 序 〇 在 槽 溝 形 成 及 多 晶 砂 材 料 沈 積 到 槽 溝 内 及 1 訂 晶 圓 表 面 上 之 後 (如第1 圖所示） i 可 變 離 子 室 7 0 0構形， 1 1 即 利 用 低 離 子 密 度 及 / 或 離 子 能 量 位 準 來 實 施 實 質 之 各 1 1 向 同 性 蝕 刻 〇 平 面 化 蝕 刻 較 佳 地 利 用 對 下 置 氤 化 物 層 是 1 I m 擇 性 之 蝕 刻 劑 來 實 施 〇 在 實 施 例 中 9 使 用 包 含 1 CF 4 /0 2 之 蝕 刻 劑 源 氣 體 在 平 面 化 蝕 刻 及 離 子 輔 助 凹 蝕 1 刻 〇 因 為 C Μ P沒有使用於平面化， 凹蝕或不均勻性i真塞 1 I 氮 化 物 (P a c η it r i d e )腐蝕大量減少。 如果平面化/凹 i 蝕 刻 順 序 必 需 反 覆 實 施 S 即 當 製 造 深 槽 溝 電 容 器 t 則 其 1 尤 具 優 點 〇 1 在 第 8 圃 之 多 晶 矽 層 平 面 化 後 f 使 用 高 位 準 離 子 密 度 1 ! 及 / 或 能 量 之 離 子 輔 肋 凹 蝕 刻 用 於 凹 蝕 刻 在 槽 溝 内 之 多 1 1 晶 矽 柱 重 新 凹 入 〇 在 一 實 施 例 中 t 離 子 輔 助 凹 蝕 刻 之 所 1 1 -1 2- 1 1 1 1 本紙乐尺度適川中阀1¾家桴彳（rNS ) Λ4規梠U]OX 297公贫） ^423073 Α7 Β7 五、發明説明（"） ("尤閱讀背而之注意事項再填巧本頁} 増加離子密度位準及/或離子能量位準可以構形可變電 場遮蔽柵702來逹成，而允許更多電場線來穿入室604來 電容性地耦合其中之電漿。以此種方式，更多離子在電 漿中産生而給予離子輔肋凹蝕刻更多方向性。 其他機構也存在於增加電漿加工室内之離子密度及/ 或離子能量。參照第7画，RF功率供給器710可架構額 外地或替代地增加ESC夾盤712之偏壓，而增加離子能量 來使得蝕刻更各向異性。額外地或替代地，可變動離子 屏蔽704可架構來允許更多離子來到達晶圓706,即，以 移動可變動離子屏蔽7Q4離開而使得蝕刻更各向異性。 額外地或替代地，可變電場遮蔽柵702可不接地或浮動 來増加電容性耦合量，因而在室604内産生更多離子。 第9圖表示離子輔肋凹蝕刻之結果。 實例 在一實例中，一20〇!111!1晶圓，其具有3,000埃厚之多晶 矽層設置在一氮化矽層上且到8撤米深之槽溝内（其具 有深寬比為32: 1)。多晶矽凹入槽溝内到1.5撤米±0.2 撤米之深度内β 下列表1馬表示適用於在此一晶圓上實施大致各向同 性平面化蝕刻及多晶矽之離子輔肋凹蝕刻的大約值。注 意所示值被最佳化以使用於S h i b a u r a C D Ε 8 0条统，其可 購自日本Shibaura公司。適合不同工具須求之所掲露值 之最佳化是在熟悉本發明技藝之人士之技替能力範圍之 内。 -1 3 - 本紙乐尺度述州十押阄家枋卑（CNS ) Λ4規格（210X297公犮） 423〇73 A7 __B7 五、發明説明（β ) 表 1 參數 平面化蝕刻 凹蝕刻 0 2 流（seem) 420-480 490-520 CP4 ^ fseem) 6OM0O 10-40 N ?流(seem) 20-40 - Cl ?_ 流(seem) 5-10 壓力（P a ) 20-80 20-80 功率（V ) 650-750 650-750 時間（秒） 100 35 夾盤溫度（t ) 50-80 50-80 (請先閱讀背面之注意事項再填寫本頁)

11T 由上述可理解，本發明優點在消除價昂之化學-機械 抛光步驟（及其所需工具）。因而，習用技術之平面化/ 凹蝕刻步驟順序相關C Μ P的問題有利地消除。由實例可 見，當CMP步驟以大致各向同性平面化蝕刻步驟來替代 -14- 本紙张尺度进州中阐Κ家棍呤{ rNS ) Λ4規格（2Ι0Χ 297公釐） Α7 __Β7 五、發明説明（β ) 時第2圖所示CMP所導致凹陷效應消除。凹陷現象不存 在而改善了在隨後凹蝕刻之蝕刻深度控制，3 C Μ P步驟之消除也降低氮化矽層之腐蝕，因為低離子 大致各向同性平面化蝕刻比較習用技術C Μ Ρ平面化蝕刻 步驟對氤化矽具有更大選擇性。因為氮化物層不再使用 為化學-機槭拋光蝕刻步驟之停止層，所以®化矽層更 少磨耗。其在多重平面化/凹蝕刻順序必需實施之應用 中，卽在用於DRAM(勤態隨機存取記億體）之槽溝電容器 製造更軍要、 如上述，使用單電漿加工室來實施平面化蝕刻及離子 輔肋凹轴刻兩者之優點在降低晶圓加工時間，因為晶圓 不再需耍自一工具來移動到另一工具。在多重平面化/ 凹蝕刻順序應用中，時間是為重要的節省。 此外，使用離子輔助凹蝕刻步驟來凹蝕刻多晶矽柱， 優點在減少多晶矽中之接缝（s e a m )或孔隙（v 〇 i d )的加大。 在離子輔肋凹蝕刻步驟中之離子密度及/或離子能量的 增加.增加蝕刻之方向性，因而使得接縫或孔隙之側腐 蝕減小，因而産生改良之蝕刻深度控制。 因為離子輔肋凹蝕刻步驟使用離子密度及/或離子能 景比在習用RIE凹蝕刻所使用更低，所以在離子輔肋凹 蝕刻步驟中晶圓受到較少撞擊。降低撞擊優點在使得鈾 刻較少物理性且比較習用技術R I E凹蝕刻對氮化矽更有 選擇性，、進一步而言，低位準離子能量及/或離子密度 也滅少因為在輔肋凹蝕刻過程之充電造成元件損隳的機 -1 5 - 本紙張尺度试川中國拽家棍彳（（’邮）以規辂（2!0/ 297公犛） (#先閱讀背面之注意事項再填寫本頁)

-1T m4230γ3 A7 B7 五、發明説明（K ) 率 r---:---^-- (請先閱讀背而之注意事項再填寫本頁) 雖然本發明已就數値啻施例來說明，但是其所有替代 例-置換例（p e r m u t a t i ο η )及等效例&在本發明範圍内，。 當然本文所使闬平面化及凹蝕刻順序在便於説明討論， 但本發明也可應用於需要兩値連續蝕刻之任何加工順序 ,其中之一蝕刻比Β —値更向同性。以實例來.看本發明 可在單電漿加工室中使用來實施槽溝及隨後之先阻層去 除。由另一奮例，本發明也可使用來實施抗蝕劑平面化 及凹轴刻由進一步實例，本發明可使用於在晶圓上形 成多晶矽柱（polysilicon stud)。1因此，下文所附之 申請專利範圍被銓釋為包括全部其替代例、置換例及等 效例，而目_也在本發明之實際精神及範圍内。 -16- 本紙张尺度珅州中闽（rNS ) Λ4規枯（210X 297公釐） 4U〇73 : A7 B7五、發明説明（/ ) 參考符號說明 】02 . . ·.基體 1 04.....二氯化矽層 106.....氤化矽層 108.....槽溝 110.....多晶砂層 40 2 .....孔隙 60 0 . 6 0 4 …·室 602.....氣體入口 6 0 6 .....攝合器 6 10.....線圈 6 ] 2.....電漿 614.70 4..,.晶圓 6 16,7 04 .....離子屏蔽 6 2 2 .....法拉第遮蔽柵 6 24 .....外壁 702 .....可變電場遮蔽柵 710.....RF功率供給器 712.....靜電夾盤 (讀先閱讀背面之注意事項再填i:li本頁) --== 本紙乐尺度鸿川中阄|^':標呤（（-咕）八4规格（2!()/297公弟）

Claims (1)

1. 細咖73 A8 BS C8 D8

   經濟部中央標率局員工消費合作社印裝 (射頻）電漿加工室内實施在半導體晶圓 面化蝕刻及凹蝕刻的方法，包含下列步 體晶圓，包括一在其中一成的槽溝，置 理室内； 沈積該第一層在該半導體之表面上及到該槽溝内； 曹施該平面化蝕刻，在該電漿加工室内大致使得該 第一層平而化，該平面化蝕刻以第一離子密度位準來 實施； 利用該電漿加工室來實施在該第一層之凹蝕刻，使 得在該槽溝内之第一層凹人，該□蝕刻在該電漿加工 室内以第二離子密度位準來實施，該第二離子密度位 準高於該第一離子密度位準。 2. 如申請專利範圍第1項之方法，其中該第一層表不一 多晶矽層。 3. 如申請專利範圍第2項之方法，其中該表面包括一氮 化矽層，該m化矽層在其沈積後設置在該多晶矽層之 下. 4. 如申請專利範圍第2項之方法，其中該槽溝表示用於 形成一槽溝電容器之槽溝。 5. 如申請專利範圔第1項之方法，更包含下列步驟： 諏整該電漿加工室之可變電場遮蔽柵來增加電場位 準以穿入該電漿加工室内，因而産生該第二離子密度 位準。 6. 如申請專利範圍第5項之方法，其中該電漿加工室表 -18 - (請先閱讀背面之注意事項再填寫本頁) .裝- -9 iM 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） *423〇7ί 1 Ο Α8 Β8 C8 D8 穴、申請專利乾圍 電 一 申 示如 請 及 刻 蝕 化 面 平 該 中 其 法 〇 方 室之 Η 項 加 1 漿第 ίΡΤ SS 合範 s 利 感專 驟 步 列 下 含 包 更 法 方 之 項 ο 1 4 ·第 C 圍 用範 使利 刻專 蝕請 凹申 該如 8 工到 加中 漿程 電過 該刻 於蝕 露凹 暴該 圓在 晶子 該離 多多 更更 得許 使¾ 來而 蔽因 屏 .， 子漿 。 離電圓 動之晶 移内該 室達 驟來二 步 ，第 列位生 下電産 含之而 包柵因 步蔽 ， 一 遮準 進場位 ， 電之 法之内 方室室 之工工 項加加 1 _ 褒 1 S3 ·ΛΙ7 第電電 圍該該 範到入 利給穿 專供場 請加電 _ 增加 如 增 9 密 子 離 上 圓 晶 刻 蝕 凹 及 刻 蝕 化 面 平 之 準頻層 位射一 度卩第 統 条 Η 加 漿 gE AN 體 導 半 施 實 於 用 構 架 含 包 圓圈 晶線 該該 刻在 蝕構 來架 構圈及 架線； 漿該漿 1yHJgml 該倒之 ，外内 漿之室 電室該 納該在 容在合 來置耦 構設感 架，電 ，圈來 室線時 一 一 勵 激 置 設 柵 蔽 遮 場 電 變 可 1 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標率局負工消費合作社印装 該因 間量 之場 圈電 線之 該内 及室。 室該度 該入密 在穿子 動離 變的 來漿 構電 架之 柵内 蔽室 遮該 場在 電動 萝變 可而 可 該 中 其 統 条 Η D 力 漿 S 之 項 ο 第 圍 範 利 專 請 Φ 如 拉 ， 法柵 法蔽 雙遮 該第 ，拉 棚法 蔽之 遮内 第在 拉套 法嵌 法互 雙相 一 兩 表少 代至 棚含 蔽包 遮柵 場蔽 電遮 萝第 中 其 在 成 形 孔 一 有 具 1 之 柵 蔽 遮 第 拉 法 該 少 至 層 1 第 之 圓 晶 體 導 半 在 施 實 内 室 Η Ρ ί 漿 ί βΝ ρ R 在 種 本紙張尺政適用中國國家梯準（CNS ) A4说格（210X297公釐） ABCD 經濟部中央標準局員工消費合作社印装 六、申請專利範圍 之平面化蝕刻及凹蝕刻之方法，包含下列步驟： 安置該半導體晶圓在該電漿加工室内，其包括在其 中形成一槽溝； 沈稽該第一層在該半導體之表面上及在該槽溝内； 官施該平面化蝕刻，實質地使得在該電漿加工室内 之第一層平面化，該平面化蝕刻以第一離子密度位準 來奮施； 利用該電漿加工室來實施於在該第一層上之凹蝕刻 ，使得在該槽溝内之第一層凹入，該凹蝕刻在該電漿 加工室内以第二離子密度位準來實施，該第二離子密 度位準髙於該第一離子密度位準^ 13. 如申請專利範圍第12項之方法，其中該第一層代表一 多晶砂層。 14. 如申請專利範圍第13項之方法，其中該槽溝代表-用 於形成一槽溝電容器之槽溝。 15. 如申請專利範圍第12項之方法，更包含下列步驟： 調整該電漿加工室之可變電場遮蔽柵，來增加穿入 該電漿加工室内之電場位準，因而産生該第二離子密 度位準。 16. 如申請專利範圍第15項之方法.其中該電漿加工室 代表一電感餵合電漿加工室。 17. 如申請專利範圍第12項之方法，其中該平面化蝕刻 及該凹蝕刻使用CF4。 18. 如申請專利範圍第12項之方法，更包含下列步驟： "2 0 ^ (請先閱讀背面之注意事項再填寫本頁) ‘裝· 本紙張尺度適用中國國家棵準（CNS ) A4规格（210X297公鰲）