TW312842B - - Google Patents

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經濟部中央揉準局貝工消費合作杜印製 U2842 A7 B7 五、發明説明（1 發明之技術範固 本發明係ϋ於應㈣定龍電路廣泛地地至遲 輯陣列之主要建構區段之結構上。 發明之背景 微電子積禮電路可峨大略分成二個種類：標準组件和 定製组件。定製组件可魏分成三個簡：全定製、標準 單元和W電極陣列。_極_比其他二種更容易設計和 製造。它們通常只包含—種型式之建構區段。只有金屬互 連層必须根據不同的用途定製。基本的構造區段，在後文 中也稱爲單位邏輯單元，通常係鼷肋型式。 近年來較複雜的單位邏辑單元被使用在閘電極陣列上。 像這樣的單位邏輯單元係揭示於，例如後述論文中：作者 R.J· Lander，S.S. Mahant-Shetti及C. Lemonds，題目 一以多工器爲基礎之高密度、低能量閘電極陣列結構„ , 發表於 IEEE Journal of Solid-State Circuits 第 30卷第 4期第392-396頁，發表曰期爲1995年四月。 較複雜之單位遲輯單元有如下之優點：減少實行一指定 設計所需之空間及此空間所造成之能量消耗。 使用傳統單位邏輯單元之閘電極陣列，特别是那些使用 一般的雙輸入NAND單元者有許多缺點，將會在後文中概述 ，這些缺點在元件的幾何大小縮減至深層次微米狀態及元 件閘電極數目增加至百萬時會變得更加明顯。關於這一點 請參考Electronic Design中第109-122頁，名稱爲"在深 層次微米積體電路中之延遲效應定理"，作者爲C. 本紙張尺度逋用中國國家榡準（CNS ) A4规格（210.X297公釐） (請先閲讀背面之注$項再填寫本頁) •裝-- I—I II - ft，11m 1 · 312842 A7 B7 五、發明説明（ 經濟部中央標準扃員工消費合作社印製

Maxfieid，出版於1995年6月12日。 當不同之遲㈣數（㈣-画狀—臟閑）應 了包含—㈣定尺寸之電㈣之W電極陣狀單位邏輯 元時如果匕們堪動同樣的負載，它們的輸出訊號之上I 與下降時間之斜率會有極爲残之表現，如_1A所示。此 現象使得來自不同料單元之減延遲之計算與調整變得 當不同之邏輯函數在習知技術之邏輯單元實施時，它們 的輸入暫態電壓臨界値依照不-同之功能而變。例如，在〜 指定之單元文庫中，不同之邏輯單元可在Vcc電壓之〇 28 與0.5倍間轉換，如圖2A所示。連同前述之輸出訊號斜率 隨不同功能而變之現象，輸入訊號電壓臨界値之功能依存 性造成轉換時間和訊號延遲之計算變得極爲複雜。一習知 技術之閘電極陣列之吏進一步二階複雜化爲其轉換點係一 輸入訊號斜率之函數。因此假如一慢轉換訊號反應發生在 0‘3Vcc處，一快轉換訊號之反應可能發生在0 4Vcc*。此 爲知名之"取決於斜率之延遲" 在習知技術之閘電極陣列中，閘電極驅動之能力 及因此 造成之輸出訊號斜率通#取決於那一個輸入造成輸出發生 。此爲知名之"取決於路徑之驅動能力"，如圈4A所示。 同樣在習知技術之閘電極陣列中，在一發生在一輸入至 一閘電極間之轉換延遲及一在來自前述之閘電極之輸出之 相對應轉換通常係一其他到此閘電極之輸入之邏輯狀態（ 0或1)之函數。此爲知名之'取決於接脚至接腳廷遲之狀 -4 f請先閲讀背面之注意事¾再嗔寫本頁s-. -ill mu I-I—. ---、裳

m m —m In mt I 訂 Λ, 本紙張尺度適用中國國家揉準（CNS ) Μ規格（210X297公釐} 丨12842 A7 B7 經濟部中央揉準局員工消費合作社印製 五、發明説明（3 ) 態"’如圖5A所示。 由於前述現象，在深層次微米技術中，由輸入至一閘電 極且穿過前述之閘電極前進至一負載閘電極之總時間延遲 由暫態至暫態之間變化的程度可能超遇1〇0%以上。如此造 成數位ASICs之時序計算和確認變成一複雜之工作。一克 服前述困難之方法爲製造電腦輔助設計及模擬之工具，前 述之工具有噙形複雜之演算法與棋型，可以處理高度複雜 之設計工作。 發明之综合説明 ， 本發明欲提供一包含一可大體上除去前述之現象之單位 邏輯單元設計之閘電極陣列。 因此在此依照一本發明之較佳實施例提供一極高速可定 製邏輯陣列元件，包含·· 一包含至少一個閘電極層及在其上至少形成第一、第二 及第三金屬層之基底，前述之閘電辑層包含多數相同之單 位邏輯單元。 ^ 前述之可定製邏輯陣列元件包含至少三個後述之功能性 « MND、NOR、反向器、AND及OR 且更進一步地被賦予具體實現前迷之至少三個功能之邏輯 單元其上昇時間及下降時間比爲常數之特性。 較佳者爲，上昇時間及下降時間比約爲1〇 在此也同樣依照一本發明之較佳實施例提供一極高速可 定製邏輯陣列元件，包含： (請先閲讀背面之注意Ϋ項再填寫本頁) -S·-装--- 訂— -mr ml m fut · -mu t n ml 經濟部中央標準局員工消費合作社ipm A7 ______ B7 五、發明説明（4 ).. 一包含至少一個閘電極層及在其上至少形成第一、第二 及第二金屬層之基底，前迷之閘電極層包含多數相同之單 位邏輯單元。 前述之可定製邏輯陣列元件包含至少三個後述之功能性 MND、NOR、反向器、AND及 OR 且更進一步地被賦予當驅動同一電路時，前述之至少三個 功能性皆有相同之上昇時間及相同之下降時間之特性。 在此额外地依照一本發明之較佳實施例提供一極高速可 定製邏輯陣列元件，包含： 一包含至少一個閘電極層及在其上至少形成第―、第二 及第三金屬層之基底，前述之閘電極層包含多數相同之單 位邏輯單元。 前述之可定製遲輯陣列元件包含至少三個後述之功能性 〇 NAND、NOR、反向器、AND及 OR 且更進一步地被賦予前述之至少三個功能性皆在至少一大 體上相似之暫態電壓及大體上相似之時序下運作之特性。- 在此更進一步地依照一本發明之較佳實施例提供一極高 速可定製遲輯陣列元件，包含： 一包含至少一個閘電極層及在其上至少形成第一、第二 及第二金屬層之基底，前述之閘電極層包含多數相同之單 位遲輯單元。 前述之可定製遲輯陣列元件包含至少三個後述之功能性 ------f ----' 裝--- (請先閲讀.背面之注意事項再填寫本頁} • Mti —ah nlli 訂-- Α-, ί2842 kl Β7 五 鯉濟部中央樣隼局員工''消費合作社印製 '發明説明（5) NAND、ΝΟβ、反向器、AND及OR 且更進一步地被賦予當驅動同一電路時，前述之至少三個 功能性皆在大體上相似之暫態電壓下運作之特性。 較佳者爲前述之至少三個功能性皆在大體上相似之暫態 電壓下運作。 依照一本發明之較佳實施例前述之時序係獨立地描述。 較佳者爲前迷之至少三個功能性之暫態電壓相互間之差 異小於10¾。 依照一本發明之較佳實施树，前述之多數單位邏輯單元 每一個都包含至少一多工器。 較佳者爲前迷之功能性係至少在第二及第三金屬層之一 上建構。 依照一本發明之較佳實施例，當此單元驅動—相似單元 之負載時’前述之邏輯單元中至少一個的上昇時間及下降 時間在0.6微米CMOS技術下每一都少於十億分之一秒。 圖式之簡單説明 以下藉由圈式配合較佳實施例以更進一步説明如何實施 本發明。 圖1A表示在習知技術之閘電極陣列之一财汕2函數及一 N0R2函數之輸出訊號電壓之上昇時間和下降時間之差異； 圖1B顯示依照本發明之一較佳實施例建構和運作之一閘 電極陣列之一NAND2函數及一N0R2函數之輸出訊號電壓之 上昇時間和下降時間相等； 圈2A表示在習知技術之閘電極陣列中兩個不同之臨界値 7 - 本紙張尺度逋用中國國家樣準（CNS } Μ規格（210X297公釐） (請先闖讀背面之注^一^項再填寫本頁) I「装---- 訂 * twmf m —Μ • ttn tlf m. ·

V 經濟部中央標準局員工消費合作社印製 A7 ——________ B7 五、發明説明（6 ) 暫態電壓間之差異； 圖2B顯π賴本發明之—較佳實蘭建構和運作之一閉 電極_之_*同之料値暫_制之固定値。 圖3Α表示在習知技術之_極陣財輸出軸能力之狀 態依存性； 圖3Β表示依照本發明之一較佳實施例建構和運作之一閉 電極陣列中輸出堪動能力之狀態獨立性； 圖4Α表示在習知技術之閘電極陣列中一給定功能之驅動 能力之路徑依存性； ，_ 圖4Β表示依照本發明之一較佳實施例建構和運作之一閘 電極陣列中一給定功能之驅動能力之路徑獨立性； 圖5Α表示在習知技術之閘電㈣財—給定功能之接腳 對接腳延遲時間之狀態依存性； 圈5B表π依照本發明之一較佳實施例建構和運作之一閘 =極陣列中-給定雜之接腳對㈣延遲時間之狀態獨立 圏6表示依照本發明之一較佳實施例建構和運作之—單 位遲輯單元之簡化圏示實例； 圖7表示依照本發明之一較佳實施例建構和運作且和圈 6—致之一單位邏輯單元之簡化電晶體層實例； 圖8Α、8Β、8C、8D及8Ε表示五個可用圖6和圖7之單位 遲輯單元實施之不同的邏輯功能性。 較佳實施例之詳細描述 現在參考® 6，其爲-依照本發明之—較佳實施例建構 -8 - ---------f——*~丨 (請先閲讀背面之注意事項再填寫本頁) 訂---ί .0 • nfv - - -- 本紙張錢賴 t mmmicm ) AAmT2lQX297^¥)

V 312842 at B7 _____ 5 五、發明説明（7 ) 和運作之一單位邏輯單元10之簡化圈示實例。前述之單位 邏輯單元10包含第一及第二多工器12及14,其中第一多工 器12之輸出提供給第二多工器14以做爲一選擇性輸入。 第一多工器12包含第一及第二輸入16及18,同時第二多 工器14接受輸入20及22。前迷之第一多工器12包含一選擇 性輸入28且提供一反向輸出30至多工器14之選擇性輸入。 多工器14提供一反向輸出32。 現在參考圖7，其表示圖6之單位邏辑單元10之較佳實 施例之電晶體層。可看見多工器12係由總數爲10偭且有4 種不同尺寸之電晶鱧所組成。輸入28 (圖6 )係連接至P 電晶體50及N電晶體52之閘電極，前迷之P電晶體50之寬 度通常爲6.5微米，N電晶醴52之寬度通常爲2.1微未。必 需了解如圖所示之方法速接之電晶體50及52组成一CMOS反 命器，以參考記號54表示，其輸出56連接至寬度通常爲 3.6微米之N電晶體60之閘電極及寬度通常爲1〇微米之p電 晶體62之電晶體。 前文所提及之所有電晶體尺寸皆特别參考T ower

Semiconductor Ltd.(位於以色列之Migdal Haemek) — 經濟部中央榡準局員Η消費合作社印製 (請先閲讀背面之注意事項再填寫本頁)

知名的方法文件TS60T。所有記載之電晶體皆係0.6微米竭 道長度。其他尺寸適合於使用其他方法文件製造之半導艘 ，讀者應可看出兩者相對的尺寸大體上相同。 輸入28 (圖6 )亦連接至一P電晶體70及N電晶髏72之 閘電極，前述之P電晶體70之寬度通常爲1〇微米，n電晶 體72之寬度通常爲3.6微米。 -9 -本紙張尺度適用中國國家梂準（CNS ) Α4规格（210X297公釐） 經濟部中央搮準局員工消費合作社印裝 Α7 Β7 五、發明説明_( 8) 輸入18 (圖6 )連接至一P電晶體8〇及n電晶髏82之閘 電極，前述之P電晶體80之寬度通常爲1〇微米，n電晶體 82之寬度通常爲3.6微米。輪入16 (圖6 )亦同樣地連接 至一P電晶體90及N電晶體92之閘電極，前述之p電晶體 90之寬度通常爲10微米，N電晶髏92之寬度通常爲3.6微 米。 前述之電晶體配置形成一多工器，其輸出3〇連接至電晶 醴62及70之汲極輿電晶體60及72之源極。 來自多工器12之輸出30係連接至多工器14以做爲一選擇 性輸入且連接至一P電晶髏150與N電晶體152之閘電極， 前述之P電晶體150之寬度通常爲7微米，n電晶體152之 寬度通常爲2.5微米。必需了解如圈所示之方法連接之電 晶體150及152组成一CMOS反向器，以參考記號154表示， 其輸出156連接至寬度通常爲2.1微米之N電晶體160之閘 電極及寬度通常爲6.5微米之P電晶髏162之閘電極。 輸入22 (圖6 )連接至一P電晶髏170及N電晶體172之 閘電極，前述之P電晶體170之寬度通常爲6.5微米，N電 晶體172之寬度通常爲2,1微米。 輸入20 (圈6 )連接至一p電晶體18〇及n電晶體M2之 閘電極，前述之P電晶醴180之寬度通常爲6.5微米，N電 晶體182之寬度通常爲2·1微米。 輸入30 (圖6 )連接至一Ρ電晶鱧190及Ν電晶體192之 閘電極，前述之Ρ電晶體190之寬度通常爲6.5微未，Ν電 晶體192之寬度通常爲2.1微米。 -10 本紙張尺度適用中國國家標準（CNS). Α4规格（210x297公釐） (請先閲讀背面之注意事項再填寫本頁) I(装--- Η 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（9 ) 前述之電晶鱧配置形成一多工器14,其輸出32構成單位 邏辑單元之輸出且連接至電晶髏162及190之没極與電晶艘 160及192之源極。 精於此項技藝之人士將會了解，並可藉由例如在商業上 可從Meta-Software Inc.取得之HSPICE (第 95,2版）模擬 程式來證實，圖7所顯示之電路產生一包含下列有益特性 之單位邏輯單元： a.其輸出訊號有大醴上相同之上昇及下降時間，如圖^所 示； > B. 在〇.5Vcc之暫態電壓輿由單位邏輯單元所實施之邏輯函 數無關，如圖2B所示： C. 擁有和狀態無關之驅動能力，如圈3B所示； D. 擁有和路徑無關之驅動能力，如圖4B所示；及 E. 擁有和狀態無關之接腳和接脚間之延遲，如圖5B所示； 前文中所述和圈6及圖7有關之單位邏辑單元可以運作 以提供若千不同之邏輯函數，其中一部分顯示在圈8A至8E 中。 如阐8A所示，假如輸入20係邏輯1且輸入22係邏辑〇， 及輸入16係邏輯0且輸入18及28分別接受變數B和A，那 麼此單位單元係如NAND閘般運作。 如圖8B所示，假如輸入20係遲輯1且輸入22係邏輯〇， 及輸入18係遲輯1且輸入16及28分别接受變數B和A，那 麼此單位單元係如NOR閘般運作。 如圖8C所示，假如輸入20係邏輯0且輸入22係邏輯1， -11 ~ 本紙張尺度適用中國國家榡準（CNS ).如規格.（210·Χ297公釐） (請先閲讀背面之注意事項再填寫本頁)

經濟部中央樣準局員工消費合作社印製 A7 B7五、發明説明（l〇 ) 及輸入16係邏輯0且輸入18及28分别接受變數B和A，那 麼此單位單元係如AND閘般運作。 如圖8D所示，假如輸入20係邏輯0且輸入22係邏輯1， 及輸入18係邏輯1且輸入16及28分别接受變數B和A，那 麼此單位單元係如OR閘般運作。 如圖8E所示，假如輸入20係邏輯1且輸入22係邏輯0， 及輸入16係邏輯0且輸入18係邏輯1且輸入28接受變數A ，那麼此單位單元係如反向器般運作。 必需了解既然依照圖7所配置之電晶體提供前述之A至 E之特性，且统然前述之功能皆用同一個圖7之單位邏輯 單元來實施，故所有這些功能都有同樣之時序特性，同樣 之延遲特性，同樣之輸出特性，同樣之暫態電壓特性及同 樣之驅動特性。 此外，必需了解因爲圖7之單位邏輯單元係設計成與狀 態無關，故它可以在所得到之功能保留圖7之配置之特性 之情況下，藉由設定它的某些輸入爲邏輯1或邏輯0來產 生不同之功能。這些不同之函數有相同之輸出特性。 依照本發明之一較佳實施例建構和運作之一單位邏輯單 元在一基於此等單位邏輯單元之閘電極陣列之邏輯庫之建 構上特别有用。只有一包含非常簡單及可預期特性之單一 單位單元用以建構大概超過200種不同之邏輯函數（前文 中描述了其中5個例子）。此外，由於此單位單元之特殊 特性，故它的特性出現在整個文庫中。因此，例如所有之 文庫單元有相同的在Vcc/2之暫態電賡。 (請先閱讀"面之注意事項再填寫本頁) nn m 籌 裝— !

.—C 0 νϋ ml HBt i^ilf · 本紙張乂渡適用中國國家標準（CNS ) A4规格（210X297公董） A7 B7 五、發明説明（11 ) 统然已了解到較簡單之邏辑函數之實施可能無法達到最 佳效率，故較複雜之邏輯函數之實施係較簡單且高效率。 在發明詳細説明中所提出之具體的實施樣態或實施例僅 爲了易於説明本發明之技術内容，而並非將本發明狹義地 限制於該實施例，在不超出本發明之精神及以下之申請專 利範園之情況，可作種種變化實施。 (請先閱讀背面之注意事項再填寫本頁) I . : -I.. : - - . i 』-· .......... ........-- -I- - - I : - - - ...... 1=J-aJt-l-i I-------ί. - _ --- i, n -

經濟部中央樣準局員工消費合作社印II -13 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠）

Claims (1)

1. 8 8 8 8 ABCD 312842 六、申請專利範圍 1.一種極高速可定製邏輯陣列元件，包含： 一基底，包含至少一個閉電極層及在其上至少#咸第 一、第二及第三金屬層，該閘電極層包含多數相同之單 位邏輯單元， 該可定製邏輯陣列元件包含至少三個後述之功能柹： MND、NOR、反向器、AND及OR 且更進一步地被賦予具體實現該至少三個功能之遽輯單 元其上昇時間及下降時間比爲常數之特性。 2·如申請專利範圍第1項之寸定製邏輯陣列元件，其中上 昇時間及下降時間比趨近於1。 3. —極高速可定製邏輯陣列元件，包含： 一包含至少一個閘電極層及在其上至少形成第〆、第 二及第三金屬層之基底，該閘電極層包含多數相同之單 位邏輯單元， 該可定製邏輯陣列元件包含至少三個後述之功能性： NAND、NOR、反向器、AND及OR 且更進一步地被賦予當驅動同一電路時，該至少三個功 能性皆有相同之上昇時間及相同之下降時間之特性。 經濟部中央標準局員工消費合作社印製 4. 一極高速可定製遜輯陣列元件，包含： 一包含至少一個閘電極層及在其上至少形成第一、第 二及第三金屬層之基底，該閉電極層包含多數相同之單 位邏輯單元， 該可定製邏輯降列元件包含至少三侮後述之功能性： 本紙張纽邊财關__ (eNS} A4_ (2l&x297H) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 穴、申請專利範圍 NAND、NOR、反向器、AND及 OR 且更進一步地被賦予該至少三個功能性皆在至少一大體 上相似之暫態電壓及大體上相似之時序下運作之特性。 5. —極高速可定製遲輯陣列元件，包含： 一包含至少一個閘電極層及在其上至少形成第一、第 二及第三金屬層之基底，該閘電極層包含多數相同之單 位邏輯單元， 該可定製邏輯陣列元件包含至少三個後述之功能性： NAND、NOR、反向器、AiD及 OR 且更進一步地被賦予當驅動同一電路時，該至少三個功 能性皆在大體上栢似之暫態電壓下運作之特性。 6. 如申請專利範圍第1项之極高速可定製遲輯陣列元件， 且更進一步被賦予該至少三偭功能性皆在大體上相似之 暫態電壓下運作之特性。 7. 如申請專利範園第1項之可定製邏輯陣列元件，其中依 照該時序係獨立地描述。 8. 如申請專利範圍第1至第5項任一項之可定製邏輯陣列 元件，其中該至少三個功能性之暫態電壓相互間之差異 小於10¾。 9. 如申請專利範圍第1项之可定製邏輯陣列元件，其中該 多數單位邏輯單元每一個都包含至少一個多工器。 10. 如申請專利範園第1項之可定製邏輯陣列元件，其中 該功能性係至少在第二及第三金屬層之一上建構。 -15 - 本紙張尺度逍用中國國家標準（CNS )入4规格（210x297公釐） (請先閲讀背面之注$項再填寫本頁) .1 ...... ........ -1 11-1 n ----------« .........- !-» ........ η ----1 lit-....... - 1:-:-- - A8 B8 C8 D8 •申請專利範圍 11.如申請專利範圍第1項之可定製邏輯陣列元件，其中 當該邏輯單元其中一個驅動在該邏輯單元中至少另外一 個之負載時，該邏輯單元中至少一個的上昇時間及下降 時間每一都少於十億分之一秒。 ^^1 nn h n^— In mt In n ml { I In —^1· ili (請先閲讀背面之注意事項再填寫本頁) 訂 i H ί > -γΐ! 經濟部中央揉準局貝工消費合作社印製 16 本紙張尺度逋用中國國家橾率（CNS ) Α4规格（210X297公釐）