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31〇42β 經涛部中央標準局員工消費合作社印袈 Α7 Β7 五、發明説明（1· ) — 〔產業上之利用領域〕 本發明關於半導體記憶裝置，尤其是關於具備有用以調 換不良§己憶單元行或排及多餘記憶單元行或排之多餘（red undency)電路之半導體記憶裝置。 〔先前技術] 以往，如靜態随機存取記憶器（以下簡稱爲rSRAM」） 及動態隨機存取記憶器（以下簡稱爲「DRAM」）等之半導 體A憶裝置，爲提高製造率起見，具備有多餘回路。在製 造之半導體記憶裝置内之記憶部份有缺陷時，該記憶體部 份爲多餘回路之機能所救濟。該發明一般可適用於邠他及 DRAM等半導體記憶裝置，但在以下之記載中，説明適用於 SRAM時之情形成爲本發明之一例α 圖14顯示先前搂塵奎局部省略之電路方塊圖。參 考圖14，該SRAM包含記馋單元陣列5〇及多餘記憶單元陣列-52。記憶單元陣列50及多餘記憶單元陣列52，設有共同的 複數個數元線組BL，/BL.在記憶單元陣列50，與數元線組B L，/BL交又而設有複數（uXi條）之字線乳；[〜fLui，在數 元線組BL，/BL與字線WL1〜WLui之各交又點設有記憶單元5 1。字線ffLl〜WLui係以i條成一紕。多餘記憶單元陣列52 爲與數元線組BL，/BL交又而設有複數U條）備用字線SWL 1〜SWLn，在數元線組BL，/BL與備用字線SWL1〜SWLn之交 叉點設有多餘記憶單元53。 又，該SRAM包含設在數元線組BL，/BL—方端部之數元線 負荷電路54，及設在數元線組BL，/BL另一方端部之行選擇 本紙張尺度適用中國國家襁率（CNS ) A4规格（210X297公釐） —4 — (請先閲讀背面之注意事項再填寫本頁)

L 訂 3·ί〇426 Β7 經濟部_夬標隼局員工消费合作社印裝 五、發明说明（2·) 閘極55之讀出/寫入電路56，及相應外部行位址訊號ca而 驅動行閘極55用之輸入緩衝器57，行位址前解碼器群％及 行解碼器群59。 再者，該SRAM包含設在字線WL1〜WLui —方端部之列解 碼器群60 ;及設在備用字線SWL1〜SWLn—方端部之多餘列 解碼器群61 ;及接受外部列位址訊號RA之輪入緩衝器62， 及將藉輸入緩衝器62所給予之列位址訊號RA變換成爲前解 碼訊號A1〜Am而給予列解碼器群60及多餘列解碼器群61之 列位址前解碼器群63。列解碼器群60包含各別對應於一方 之字線WL1〜WLui而設之複數UX.丨個）之列解碼器D11〜I) ui，列解碼器D11〜Du丨爲對應字線WL1〜WLui而以i個成爲 一組。 前解碼訊號A1〜Am被分割成爲t+Ι個之组。例如，最初 之組爲包含丨個之訊號A1〜Ai。從各組只輸入一個訊號於-各列解碼器D11〜Dui。例如，有最初一組之訊號A1，及其 次的一組之訊號alll，及其次—組之訊號all2 ......，最 後一組訊號allt輸入列解碼器Dli。低次解碼器D11爲，當 該等訊號Al，alll;a'112…allt均成爲「H」電平（選擇 電平）時，將字線WL1上升成爲「H」電平。 個別之多餘解碼器群61各包含對應一條備用字線SWL1〜 SWLn而設之複數（n個）多餘列解碼器SD1，〜SDn，。 圖15顯示多餘列解碼器SD1’構成之電路方塊圖，圈16顯 示圖15之位址程式電路70.1構成之電路方塊圈，圖17顯示 圖16之保險絲電路80之構成之電路圖。圖15之啓動（enabl 張 紙 本 遑 準 揉 家 |釐 公 7, 9 2 X ο (請先«讀背面之注意事項再填寫本頁) -* 丁 A7 B7 五、發明説明（3.) e)電路71爲如同圖17所示之保險絲電路80。 丄7，保險絲電路80包含連接於電源線101與節點（ node)N90間之保險絲90，及並聯連接於節點卵0與接地電 位線102間之電容器91，高電阻元件92及N頻道MOS電晶醴9 3，及連接在節點N90及N頻道M0S電晶體93之閘極間之反相 器94(inverter)，反相器94之輸出成爲保險絲電路80之輸 出f 〇 保險絲90未被切斷時，藉保瞼絲90而充電電容器，節點 N90成爲「H」電平（電源電位Vcc)。因此，反相器94輸 出「L」電平（接地電位GND)頻道M0S電晶體93成爲遮 斷狀態，保持節點N90爲「H」電早。 相反地，保險絲90被切斷時，電容器91之電荷藉高電阻 元件92而被放電，節點N90成爲「L」電平。因此，反相器 94爲輸出「H」電平，N頻道MOS電晶體93成爲導電狀態， 節點N90被保持成爲「L」電平。 位址程式電路70.1爲如圖16所示，包含保險絲電路，反 相器81及轉移閘極（transfer gate)82，轉移閘極82包含 導電電極被互相連接之P頻道M0S電晶體83及N頻道MOS電晶 體84 °保險絲電路8〇之輸出f，藉反相器81而被輸入於P頻 道M0S電晶體83之閘極之同時，直接輸入於N頻道MOS電晶 體84之閘極。前解碼訊號41被輸入轉移閘極82之一方導電 電極，從轉移閘極82之另一方導電電極所輸出之訊號成爲 位址程式電路70 · 1之輸出訊號REM1。 保險絲90未被切斷而保險絲電路80之輸出f爲「L」電平 本紙張尺度逍用中國國家標本（CNS ) A4現格（210X297公釐） 一 6 ~〜‘- (請先閱讀背面之注意事項再填寫本頁)

,1T ¾ 經濟部中央標準局員工消费合作社印製 《激兮: A7 _____ B7_ 五、發明説明（4·) 時’轉移閘極82成爲遮斷狀態，前解碼訊號Αι被轉移閘82 所阻止。因此，該時之位址程式電路7〇 j之輸出邶^^成 爲浮動狀態。 相反地，保險絲90被切斷而電路go之輸出f爲「η」電平 時，轉移閘極82成爲導電狀態，前解碼訊號Αι通過轉移閘 極82。因此’該時位址程式電路70.1之輸出仳DA1爲等於 前解碼訊號A1之電平，其他之位址程式電路7〇,2〜70.1亦 同樣。 多餘歹’]解碼器SD1’爲如圖15所示包念.位足程式電路7〇. 1 〜70.ni，啓動電路71，NAND閘極72及反相器73。位址程式 電路70,1〜70.m分別受到一個前解碼訊號Ai〜Am。位址程 式電路70.1〜70‘m爲對應前解碼訊號A1〜Am而被分割成爲 t+Ι個之組，各组之位址程式電路7〇.i〜7〇丨：......之輸 !11a-. 出節點被共同連接。MND閘極72接受被成組之位址程式回 路70.1〜70. i ;......之輸出，及啓動回路71之輸出f。nan

D閘極72之輸出節點爲，藉反相器73而連接於備用字線SWL 1 0 經濟部中央榡隼局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 記憶單元陣列50之所有記憶單元51爲正常而備用字線sw L1未被使用時，保險絲go不會被切斷’啓動電路71及保臉 絲電路80之輸出f被固定於「L」電平。由於保險絲電路8〇 之輸出f被固定於「L」電平，位址程式電路70.1〜70.之 捧移閘極82成爲遮斷狀態，而位址程式電路70.1〜7〇 之 輸出REDA1〜REDAm成爲浮動狀態，但啓動電路71之輸出f 被固定在「L」電平，多餘列解砸器SD1’〜SDm，之輸出被 本紙张尺度遑用中國國家棰隼（CNS ) A4规格（210X297公釐） 一 1__ 經洚部中央標车局員工消费合作社印製 ^1〇42β 五、發明说明（5·) 固定在「L」電平。因此，無論前解碼訊號Ai〜Am成爲任 何値，不會有備用字線SWL被選擇。 另一方面，例如字線VL1被連接於不良之記憶單元51， 該字線WL1變換爲備用字線SWL1時，將指定不良字線之 前解碼訊號A1〜Am所對應之垃坡程式電路7〇. 1 ......之保 線絲電路80之保險絲90，及啓動電路71之保險絲90予以切 斷。保險絲90被切斷之啓動電路71及保險絲電路80之輸出 f成爲「H」電平，位址程式電路70.1，……之轉移閘極82 成爲導電狀態。因此，從列位址前解碼器群63輸出指定不 良字線WL1之前解碼訊號A1〜Am時，保險絲90被切斷之所 有位址程式電路70.1，·…··之輸出REDA1，...···成爲「H」 電平，多餘列解碼器SDr之輸出成爲「h」電平。其他的 多餘列解碼器SD2,〜SDV亦相同。 再者，亦有使對應不良字線札1之列解碼器D11非活性化-用之保險絲，但省略其説明。 其次’就圈14〜圖Π所示SRAM之動作説明如下。就字線 WL1及備用字線swlI之變換被程式化時之讀出動作説明如 下。 數元展農曼f整5J#乾元*绛組BL， 之電位。行位址前解碼器群63藉輸入緩衝器62所給之外部 行位址訊號RA予以事前解碼而輸出前解碼訊號么丨〜如。 當前解碼訊號A1〜Am指定正常的字線叽2〜WLui時，即 對應於該前解碼訊號A1〜Am之列解碼器D12〜Du i使其字線 WL2〜WLui升高至「H」電平。 本紙張尺度適用中國鬮家揉準（CNS ) A4规格（210><297公.；|^―" ~一~'一~~-— ----------{ ------ir------成 I (請先Μ讀背面之注意事項再填寫本頁) ,;my 經濟部中央橾準局員工消费合作社印裝 A7 _ B7___ 五、發明説明（6.) 又’當前解碼訊號A1〜Am指定不良的字線fL2〜叽ui時 ，多餘列解碼器SD1'使備用字線WL1升高至ΓΗ」電平，以 代替列解碼器D11使字線WL1升高至「Η」電平。 當字線WL2〜WLui或備用字線fLl升高至「Η」電平時， 連接於該字線WL2〜WLui或備甩字線WU之記憶單元51或多 餘記憶單元53被活性化，記憶單元51或多餘記憶單元53之 數據爲，以電位差而出現於數元線組BL，/BL。另一方面， 輸入缓衝器57，行位址前解碼器群58及行解碼器群59，相 應外部行位址訊號CA而驅動行閘極55，使對應外部行位址 訊CA之行之數元線組bl，/BL與閱讀/寫入電珞56。閲讀/ 寫入電路56爲，將數元線组BL，/BL之電位差放大作爲數據 訊號D—o而輸出。關於寫入動作就考慮其相反即可。 圖18顯示先前之其他s MM要部之局部省略之電路方塊圖 。在圖14〜圖17中説明具備有變換不良字線w:L用之備用字 線SWL之SRAM，但在此説明具備有變換不良數元線組bl，/B L用之備用數元線組（未圖示）之SRAM如下。SRAM之全體 構成爲，在圖14中所示SRAM中，只有列與行，字線與數元 線缸交替而其餘均爲相同，因此省略其説明。 參考圖18，該SRAM爲，包含互相交差而配置之數元線組 BL，/BL與字線札，及配置在數元線組BL，/BL與字線WL之各 交點之記憶單元51，及設在數元線組BL,/BL之一方端部之 數元線負荷電珞111，及設在數元線組BL，/bl之另一方端 部之行選擇閘極112。 數元線負荷電路U1包含分別連接於數元線組BL，/BL之 (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度逍用中國國家樣準（（：奶>入4规格（210><297公釐) 經濟部中央橾準局員工消費合作社印製 A7 B7 五、發明説明（7.) 一方端部與電源電位線101之間之N頻道EOS電晶體103，10 4，及電源電位線101與接地電位線102之間串聯連接之保 險絲107及高電阻元件108。保險絲107及高電阻元件108之 連接節點耵07爲被連接於1^頻道船3電晶體103，104之閘極 Ο 行選擇閘極112爲，包含數元線組BL,/BL之另一方端部 與未圖示之閱讀/窝入電路之間所連接之N頻道M0S電晶體 105,106，及其一方端部有行選擇訊號C0L输入，而其另一 方端部連接於節點109之保險絲109，及連接於節點N109與 接地電位線102之電阻110。節點N107為披連接於N頻道 MOSS 晶嫌 105，106之 Μ 極。 黨連接於數元線組BL，/BL之記憶單元51爲正常時保險絲 107,109不會切断，節點Ν107爲由於高電阻元件108,110而 被固定於「Η」電平，節點Ν109成爲與行選擇訊號C0L相同 電平。因此，Ν頻道M0S電晶髏103,104成爲經常導電狀態 ’數元線組BL，/BL爲藉Ν頻道M0S電晶體103,104而被事前 充電成爲電源電位¥(：(：。又，]^頻道1{03電晶體105，106爲， 相應行選擇訊號C0L成爲「Η」電平而成爲遮斷狀態。因此 ，數元線組BL，/BL爲只有當行選擇訊號C0L成爲「Η」電平 時被連接於未圖示之閲讀/寫入電路。 另一方面，連接於數元線組BL，/BL之記憶單元51爲不良 時’保線絲被切斷，節點N107,N109被固定於「L 」電平。因此，N頻道M0S電晶體103〜106成爲經常遮斷狀 本紙張尺度遑用中國碉家橾率（CNS ) M规格（2丨0x297公着) -10 - (請先Μ讀背面之注項再填寫本頁)

1T 經濟部中央標準局員工消費合作社印製 A7 ____ B7 __________ 五、發明説明（8·) 態，數元線組BL，/：BL成爲浮動狀態（非選擇狀態）。 又，該SRAM中亦具有使對應不良數元線組BL，/BL之行選 擇訊號COL輸入於對應備用數元線組之行選擇閘極用之保 險絲電路，但省略有闞其之説明。 〔發明所欲解決之問題〕 然而’在圖14〜圖17所示之SRAM中，保險絲90未被切斷 時，有電流iA( " A)藉保險絲9〇及高電阻元件92而從電源 電位線101流到接地電位線1〇2，與多餘列解碼器SD1，〜SD in’之數量或前解碼訊號Α1〜Am之數量成正比例而有消費電 流增加的問題存在。 又，圖18中所示之SRAM中，保險絲107,109未切斷時， 有電流iB，iC流通於高電阻元件1〇8,109，消費電流爲與數 元線組BL，/BL之數量或連接於同一之行選擇訊號c〇L之行 選擇閘極112之數成比例而增加的問題存在。 因此，本發明之主要目的，在於提供一種消費電流小的 半導體記憶裝置。 〔解決問題之手段〕 本發明之半導體記憶裝置包括：含有配置成爲行列狀之 複數個記憶單元之記憶單元唪列：前述記憶單位陣列之複 數個記憶行或列中之不良記憶單元行或列調換用之含有複 數個多餘記憶單元行或列之多餘記憶單元陣列；藉個別之 一方或另一方被切斷而選擇第丨或第2電位用之含有複數個 保險絲組，由前述第1及第2電位而將前述不良記憶單元行 或列與前述多餘記憶單元行或列調換予以程式化之程式電 本紙張尺度遴用中國國家梯奉（CNS ) A4规格丨0X297公釐） ~ 11 — (請先«讀背面之注意事項再填寫本頁) .訂 4 A7 B7 五、發明説明（9.) 路；及根據前迷程式電路之程式將前述不良記憶單元行或 列與前述多餘記憶單元行或列予以調換用之多餘電路爲其 特徵。 又，前述程式電路爲，可包含第丨之保險絲，當前述記 憶單元陣列之所有記憶單元行或列爲正常時被切斷，藉以 遮斷對前述複數保險絲組之前述第1及第2電位之供给者。 又，前述程式電路爲，可包含電極組，當前述記憶單元 陣列中只要含有一個不良之記憶單元行或列時，互相被接 合而對前述複數保險絲組供給前述第丨及第2之電位者。 又，前述程式電路之複數保除絲组爲分別被分割成爲對 應前述多餘記憶單元行或列之複數個组：前述程式電路爲 ，可包含第2保險絲，其爲，對應於各多餘單元行或列而 設’所對應之多餘記憶單元行或列未被使用時被切斷藉以 遮斷供給前述第1及第2電位於對應該多餘記憶單元行或歹 之組之保險絲組用者。 經 濟 '；部 中 央 :準 a 局 員 工 消 资 合 作 社 印 % 又’前述多餘電路爲，包含：根據前迷程式電路之程式 ，將指定前述不良記憶單元行或列之行或列位址訊號予以 選擇通過之閘極電路；及相應通過前述閘極電路之前述仟 或列位址訊號而選擇所對應之多餘記憶單元行或列之第1 選擇電路者。 又，前述多餘電路爲，包含：將根據前述程式電路之程 式，將前述不良記憶單元行或列固定成爲非選擇狀態用之 第2選擇電路者。 〔作用〕 速用中國國家棣準（CNS ) A4規肩 ( 210Χ297^ΪΤ —12 一 經濟部中央褸準局員工消費合作社印装 A7 ____ ___B7 五、發明説明'（10,) 在本發明之半導體記憶裝置中，將保險絲組中之一方或 另一方之保險絲予以切斷而選擇程式用之第1或第2電位之 關係，因此，不會有電流藉保險絲而在第^電位或第2電位 之間流通，如先前例中藉切斷一條保險絲與否而選擇第！ 或第2電位之先前例。因此，可減低消費電流。 又’設有記憶單元陣列之所有記憶單元行或列爲正常時 予以切斷以便遮斷供给第1或第2之電位用之第1保險絲時 ’當1&憶單元陣·列之所有記憶單元行或列爲正常時，切斷 第1保險絲即可而不必切斷保險絲组的關係，可簡單地程 式化。 又，設有當前述記憶單元陣列中只要有一個不良之記憶 單位行或列時，互相被接合而對前述複數保險絲組供給前 述第1或第2^jt位用之電極組，即當記憶單元唪列之所有 記憶單元行或列爲正常時不必切斷保險絲且不必接合電極、 組闞係，可簡單且確實予以程式化。 又，設有第2保險絲，其爲，將複數保險絲组分別分割 成爲對應前述多餘記憶單元行或列之複數個组，所對應之 多餘記憶單元行或列未被使用時被切斷，藉以遮斷供给前 述第1及第2電位於對應該多餘記憶單元行或列之組之保險 絲組者；只要切斷所使用之多餘記憶單元行或列用之保險 絲組，及不使用之多餘記憶單元行或列用之第2保險絲即 可，可簡單予以程式化。 又，多餘回路爲，可包含將根據程式電路之程式，指定 不良記憶單元行或列之行或列位址訊號予以選擇通過之閘 本紙張尺度適用中國國家梂舉（CNS ) A4规格（210X297公釐） —13 — ----------C------ir——:----線一 t请先閱讀背面之注意事項存填寫本育) _钧6 _% 〜 五、發明説明（α) 極電路，及相應通過前述閘極電路之行或列位址訊號而選 擇所對應之多餘記憶單元行或列之第1選擇電路，即可簡 單地構成多餘電路。 又，在多餘電路中包含將根據前述程式電路之程式，將 前述不良記憶單元行或列固定成爲非選裸狀態用之第2選 擇電路’即可確實調換不良記憶單元行或列與多餘記憶單 元行或列0 〔實施例〕 〔實施例1〕. — —. .....................................—....... 圖丄顯示本發明第1實施例SRAM要部之局部省略電路方塊 圖，圖2爲圖1之多餘列解碼器SD1構成之局部省略電路方 塊圖，圖3顯示圖2之位址程式電路5.1構成之電路方塊圖 ，圖4顯示圖3之保險絲電路10構成之電路圖。圖2之啓動 電路6與圖4所示保險絲電路相同。SRAM之全體構成爲如同 圖14所示之SRAM，因此省略説明。 參考圖4，保險絲電路1〇，包含連接在輸入節點1〇a與輸 出節點10b間之保險絲15，及連接在輸出節點丨仙與接地電 經 % 郅 中 央 標 率 局 員 工 消 f 合 作 社 印 製 位線102間之保險絲16。輸出節點l〇b之電位成爲保險絲電 路10之輸出f。 只有一方之保險絲15被切斷時，輸出節點1仙藉保險絲1 6而接地，保險絲電路1〇之輸出f被固定成爲「L」電平。 只有一方之保險絲16被切斷時，輸出節點1〇b藉保險絲1 5而被連接於輸入節點i〇a。如後述，該時輸出節點1〇a爲 賦予電源電位Vcc的關係，保險絲電路之輸出^被固定成 本紙張尺度逋用令國國家輮準（CNS ) A4洗格（Π0Χ297公釐） ~ U — 經濟部中央標準局員工消費合作社印製 A7 ____B7 _ 五、發明説明（12.〉 爲1」電平。 保險絲15,16均未被切斷時，如後述，輸入節點10a成爲 浮動狀態，保險絲電路10之輸出f被固定於「L」電平。再 者，不會有兩個保險絲15，16均被切斷的情形。 位址程式電路5.1爲如圖3所示，包含保險絲電路10，反 相器11及轉移閘極12，轉移閘極12包含導電電極互相連接 之P頻道MOS電晶體13及N頻道M0S電晶體14。保險絲電路10 之輸入節點l〇a成爲位址程式電路5.1之電源輸入節點5. la 。保險絲電路10之輸出f爲，藉反相器11而輸入P頻道MOS 電晶體13之閘極之同時，直接輸入於N頻道M0S電晶髏14之 閘極。轉移閘極12之一方導電電極有前解碼訊號A1輸入， 出現在轉移閘極12之另一方導電電極之訊號成爲位址程式 電路5.1之輸出訊號REDA1。 只有一方之保險絲15被切斷，或保險絲15，1$均未被切 斷而保險絲電路10之輸出f爲「L」電平時，轉移閘極12成 爲遮斷狀態，前解碼訊號A1被轉移閘極12所阻止。 因此，位址程式電路5.1之輸出REDA1成爲浮動狀態。 只有另一方之保險絲16被切幹而保險綵電路1〇之輸出f 成爲「Η」電平時，轉移閘極12成爲導電狀態，前解碼訊 號Α1通過轉移閘極12。因此，位址程式電路5.1之輸出 REDA1成爲與前解碼訊號Α1之電平相等。其他的位址程式 電路5.2〜5.m亦相同。 多餘列解碼器SD1爲如圖2所示，包含位址程式電路5.1 〜5.m，啓動電路6，NAND閘極7及反相器8。位址程式電路 本紙張纽適用中關家揉準（CNS )八4胁（210X297公釐)~ -15 - (請先M讀背面之注意事項再填寫本頁)

A7 A7 經濟部中央標隼局員工消费合作社印製 B7 五、發明说明（13·) 5.1〜5 .m分別接受一個前解碼訊號μ〜如。位址程式電路 5.1〜5 .m之電源輸入節黏5· la〜5 .ma爲共同連接之同時， 連接於多餘列解碼器SD1之電源輸入節點N2。位址程式電 路5.1〜5.m爲，對應前解碼訊號A1〜Am而被分割成爲t+1 的组，各組之位置程式電路5 1〜5 1丨：......之輸出節魅 爲共同連接之。NAND閘接7爲接受被成組之位址程式電路5 •1〜5.11，......之輸出，及啓動電路6之輸出f。NAND閘極 7之輸出節點爲，藉反相器8而被連接於備用字線g乳i。 記憶單元陣列50之所有記憶單元51爲正常而備用字線別 L1未被使用時，電源輸入節點K2.1成爲浮動狀態，保險絲 15,16均未被切斷，啓勤電路6及保險絲電路ι〇之輸出f被 固定於「L」電平。由於保險絲電路1〇之輸出{被固定於「 L」電平的關係，位址程式電路〜5 ffi之轉移閘極12成 爲遮斷狀態而位址程式電路5.1〜5.m之輸出REDA1〜REDAm. 成爲浮動狀態，但啓動電路6之輸出1被固定於rL」電平 的關係，多餘列解碼器SD1之輸出f被固定於「L」電平。 因此，無論前解瑪訊號A1〜Am成爲任何値但備用字線SWL1 〜SffLn不會被選择。 另一方面，例如字線WL1被速接於不良記憶單元51，而 將該字線WL1與備用字線S?L1調換時，有電源電位Vcc加在 電源輸入節點M2.1 ’且對應於指定不良字線叽1之前解碼 訊號A1〜Am之位址程式電路5.1 ......之保險絲電路之保 險絲16，及啓動電路6之保險絲16被切斷。保險絲16被切 斷之啓動電路6及保險絲電路1〇之輸出f成爲「H」電平， 本紙張又度逋用中國國家檁奉（CNS ) Α4洗格（210X297公釐} —16 — *··了 . . Τ** . …-r,m~ ' *— . ........ . ..... ., • ' .... .· . ·· ,r .·* i； ....— —...................... ....................·. ..... 广，------.訂--_-----"-— {請先閱請背面之注f項再填寫本頁) 經濟部中央櫺準局員工消費合作社印¾ Α7 Β7 五、發明説明（14.) 位址程式電路5.1，......之轉移閘極12成爲導電狀態。因 此從列位址前解碼器群63輸出指定不良字線fu之前解碼 訊號A1〜Am時，保險絲16被切斷之所有位址程式電路5 1 ，......之輸出READ 1，......成爲「Η」電平。其他多餘列解 碼器SD1之輸出成爲「Hj電平。其他之多餘列解碼器SD2 〜SDn亦相同。 多餘列解碼器群1爲如圖1所示，包含多餘列解碼器 〜SDn，及保險絲2.1〜2·η。保險絲2.1〜2.η之一方端部 分別連接於多餘列解碼器SD1〜SDn之電源輸入節點Ν2.]〜 N2. η。保險絲2.1〜2. η之另一方端部被共同連接之同時， 被連接於多餘列解碼器群1之電源輸入節點Ν3。 又，該SRAM，包含保險絲3及接合墊4。保險絲3被連接 於接合墊4與多餘列解碼器群1之電源輸入節點N3之間。接 合墊4被接合於從外部相加電源電位vcc之電源銷（来圖示、 )° 記憶單元陣列50之所有記憶單元51均爲正常而備用字線 SWL1〜SWLn完全未被使用時，保險絲3被切斷而多餘列解 碼器群1之電源輸入節點N3成爲浮動狀態。因此，所有之 多餘列解碼器SD1〜SDn之電源輸入節點N2.1〜N2. η成爲浮 動狀態，多餘列解碼器SD1〜SDn之輸出被固定於「L」電 平。又，該時，保險絲3以外之保險絲2.1〜2·η,15,16均 不會被切斷。 另一方面，例如字線fLl被連接於不良記憶單元51，將 該字線孔1與備用字線31^1調換時，保險絲2.1〜2.11被切 (請先聞請背面之注意事項再填窝本頁) 訂 本紙張尺度逋用中國國家櫺窣（CNS Μ4规格（210Χ297公釐）

經濟部t央樣嗥局貝工消費合作杜印装 A7 B7 __________ 五、發明説明（15.) 斷，多餘列解碼器SD2〜SDn之電源輸入節點N2.1〜Ν2·η成 爲浮動狀態，多餘列解碼器SD2〜SDn成爲非活性化。 又，如上述，在多餘列解碼器SD1中，對應於指定不良 字線WL1之前解碼訊號A1〜Am之位址程式電路5.1，......之 保險絲電路10之保險絲16，及啓動電路6之保險綵16被切 斷。因此，從列位址前解碼器群63輸出指定不良字線WL1 之前解碼訊號A1〜Am時，備用字線swll被多餘列解碼器SD 1升到「H」電平。又，該時，保險絲2.1〜2.η，及多餘列 解碼器SD1之該保險絲16以外之保除絲3，2.1，16爲完全未 被切斷。至於SRAM全體之動作爲如同固14〜圖17中所示之 SRAM，因此，省略説明。 在本實施例中，相加電源電位Vcc之接合墊4與接地電位 102之間連接複數個保險絲3,2.1〜2.η，15,16，與有無使 用備用字線SWL1〜SWLn無關，保險絲3,2.1〜2.n，15,16中-至少有一個保險絲一定被切辭，因此，在電源電位Vcc之 與接地電位GND之間，不會有電流經保險絲3,2.1〜2.n，15 ,16而流通。因此，備用字線SWL1〜SWLn未被使用時，與 藉保險絲90而從電源電位Vcc向接地電位GND有電流iA流通 之先前SRAM比較，可減少消费電流。 又，設有當備用字線SWL1〜SWLn未被使用時被切斷，用 以遮斷對多餘列解碼器SD1〜SDn供給電源電位Vcc之保險 絲2.1〜2·n，3的關係，可簡單且迅速地程式化。 又，只用兩個保險絲15,16構成保險絲電路10的關係， 與保險絲90，電容器91，高電阻元件92，N頻道MOS電晶體 本纸張尺度逋用中國國家揉準（CNS > A4规格（210X297公教） —18 — (請先«請背面之注$項再奏寫本夏) J 言 經涛部中央揉隼局負工消费合作·杜印製 A7 B7 1、發明説明（16.) 93及反相器94構成保險絲電路80之先前装置比較，可使保 險絲電路之配置面積爲小。 又，如在圖5中所示，除去圖1中保險絲3之同時，若在 記憶單元陣列50中完全不良記憶單元51，且未使用備用字 線SWL1〜SWLn時，可不必將接合墊4接合於電源銷。 根據該改良，在記憶單元陣列50中完全無不良記憶單元 51時完全不必切斷，且不必接合墊4接合於電源銷。因此 ，在圖1中所示之SRAM中，不會發生因保險絲3之切斷不良 所致之生產率之降低。 然而，在該改良例中，在實行接合墊4之接合之前，需 要辨別不必接合之SRAM，與需要接合之SRAM。圖1中所示 之SRAM中，將所有之SRAM之接合墊4予以接合，因此，有 可省略辨別所需作業之侵點。 〔實施例2〕 ..........-— 圖6顯示本發明第2實施例之SRAM之位址程式電路21.1構 成電路方塊圈，國7顯示圈6之保險絲電路22構成之電路圖 ，圖8顯示啓動電路23構成之電路圈。位址程式電路21.1 相當於圖2及圖3之位址程式電路5.1，保險絲22相當於圈3 及圖4之保險絲電路1〇，啓動電路23相當於圖2之啓動電路 6者。 該SRAM與第1實施例相異之點爲，電源電位Vcc與接地電 位GND被反轉之點。即，接合墊4被接合於相加接地電位GN D之接地銷（未圖示），保險絲電路22及啓動電路23之保 險絲16被連接於電源電位線1〇]。 本紙張尺度逋用中國國家梯準( CNS ) A4規格（210X297公釐） —19 一… (请先《请背面之注意事項再填窝本ν=ο ir 經洚部中央梂隼扃—工消费合作社印裝 ^10426 五、發明説明（17.) 其結果’保險絲電路22爲輸出圖2及圖4之保險絲電路10 之相反電位，位址程式電路21.1中保險絲電珞22之輸出g 藉反相器Π而被直接輸入N頻道MOS電晶體13之閘極。又， 在啓動電路23中，保除絲15及16之連接節點K16與輸出節 點N26b之間設反相器24，啓動電路23之輸出/g成爲保險 絲電路22之輸出g之反轉。其他構成及保險絲3,2,1〜2.η, 15，16之切斷方法爲如同第1實施例之SRAM相同，因此省略 説明。 在本實施例中，亦可得與第1實施例之SRAM同樣的效果 Ο 〔實施例3〕 圖9顯示本發明第3實施例之SRAM要部構成之局部省略電 路方塊圖，圖10爲圖9之記憶單元塊30.1構成之電路方塊 圖，圖11顯示圖10之數元負荷電路34.1構成之電路圈，圏 12顯示圖10之行選擇閘極35.1構成之電路圖。數元負荷電 路34.1及行選擇閘極35.1相當於圈18之數元負荷電路111 及行選擇閘極112者。 參考鷗9，該SRAM爲包含記憶單元陣列30，保險絲32， 及接合墊33，記憶單元陣列30包含複數（k個）之記憶單 元塊30.1〜30.k與複數（k條）之保險絲31.1〜31.k。 各記憶單元塊30.1〜30.k之接地節點30. la,30. lb;30.2 a,30.2b;……30.ka,30.kb爲，分別藉保險絲31.1〜31Λ 而連接於記憶單元陣列30之接地節點N32。記憶單元陣列3 〇之接地節點N32爲藉保險絲32而連接於接合墊33，接合塾 ^5^^用中钃國家操準（仁奶^4规格（210><297公釐） —20 — I--------L------iT---------線广 (請先W请背面之注意事項再填寫本頁) A7 _____B7 _—_ 五、發明説明（18.) 33被接合於有接地電位GND相加之接地銷（未國示）。 (請先聞請背面之注意事項再填寫本頁) 記憶單元陣列30.1爲如圖10所示，包含個別連接於複數 個記憶單元51之複數組（q組）之數元線组BL1,/BL1;BL2, /B L2,……；BLq，/BLq，及設在各數元線組BL1，/BL1;BL2 ,/BL2,.....;BLq,/BLq—方端部之數元線負荷電路34.1〜34 • q，及設在各數元線組BL1，/BL1;BL2，/BL2,……；BLq，/ BLq —方端部之行選擇閘極35.1〜35.q。數元線周逄電路 34.1〜34·q之接地節點34. la〜34.qa爲共同連接之同時連 接於記憶單元陣列30.1之接地節點30.1a。行選擇閘極35. 1〜35.q之接地節點35, la〜35.qa爲共同連接之同時連接 於記憶單元陣列30.1之接地節點30.1b。記憶單元塊30.2 〜30. k亦相同。 數元負荷電路34.1爲如圖11所示，包含分別連接於數元 線组BL1，/BL1之一方端部與電源電位線1〇1之間之N頻道 10$電晶體40,41，及電源電位線101與接地節點34.1&之 間_聯連接之保險絲42及高電阻元件43。保線絲42與高電 阻元件43之連接節點N42係連接於N頻道MOS電晶髏40,41之 閘極。 經脊部中央標準局員工消費合作社印袈 行選擇閘極35.1爲如圖12所示，分別速接於數元線組 BL1，/BL1之另一方端部與未圖示之閲讀/寫入電路之間之 N頻道MOS電晶體44,45，及其一方蜷部有行選撣訊號C0L輸 入，其另一方端部連接於節點N46之保險絲，及包含連接 在節點N46與接地節點35 .la之間之高電阻元件47之節點 似6爲被連接於^頻道船3電晶體44,45之閘極。 本纸張尺度逍用中國國家揉準（CNS ) A4规格（210X297公釐） —21 — 經洚部中央標隼局員工消f合作.杜印衮 A 7 ___B7 五、發明説明（19.) 圖11及圖12中，連接於數元線組BL1,/BL1之記憶單元51 爲正常保險絲42,46不會被切斷。如後述，該時接地節點 34. la，節點35. la爲被接地，或成爲浮動狀態。在任何一 種狀態中，節點N46爲由高電阻元件43,47而被固定於「H 」電平，節點N40成爲與行選擇訊號COL相同之電平。因此 ，N頻道MOS電晶體40,41經常成爲導電狀態，數元線組 BL1，/B L1爲藉N頻道MOS電晶髏40，41而被前充電成爲電源 電位¥(：(：。又，^頻道肋3電晶號44,45爲相應行選擇訊號 C0L成爲「H」電平而成爲導電狀態，相應行選择訊號c〇L 成爲「L」電平而成爲遮斷狀態。因此，數元線組BL1，/ BL1爲只有當選擇訊號COL成爲「H」電平時始連接於未圖 示之閲讀/窝入電路。 另一方面，連接於數元線組BL1，/BL1之記憶單元51爲不 良時保險絲42,46會被切斷。如後述，該時接地節點34, la ，35.1a爲被接地，而節點N42，N46被固定成爲「L」電平。 因此，N頻道M0S電晶體40,41，44,45經常成爲遮断狀態， 數元線组BL1，/BL1成爲浮動狀態（非選擇狀態）。其他之 數元線組BL2，/BL2;……；BLq，/BLq亦相同。 其次，圖9〜圖12所示之SRAM之動作説明如下。 當記憶單元30之所有記憶單元51爲正常，不必將數元線 组BL1，/BL1固定於非選擇狀態時，只有保險絲32被切斷， 所有數元線組BL1，/BL1之數元線周邊電路34.1〜34.q及行 選擇閘極35.1〜35.q之接地節點34. la〜34.qa及35, la〜3 5.qa成爲浮動狀態。因此所有數元線組BL1，/BL1爲，由所 本紙張尺度適用中國國家橾車（CNS ) A4规格（210X297公t ) 一 22 一 (請先Μ讀背面之注意事項奍填寫本II') 訂 五 _ 經濟部4-央樣準局員工消费合作社印製 A7 B7 發明説明（20.) 對應之選擇訊號COL成爲選擇狀態。 另一方面，連接於數元線組BL1，/BL1之記憶單元5ι爲不 良時，不良的數元線組BL1，/BL1之數元線周邊電路34.1及 行選擇閘極35,1之保險絲42,46，及其他記憶單元塊30.2 〜30.k用之保險絲31.2〜30.k會被切斷。 由此，不良的數元線組BL1，/BL1被固定成爲非選擇狀態 。同時，記憶單元塊30.2〜30々之所有數元線組乩1，/311 之數元線周逄電路及行選擇閘極之接地節點成爲浮動狀態 ，因此，記憶單元30.2〜30.k之所有數元線組BL，/BL爲， 由所對應之選擇訊號C0L成爲選擇狀態。又，記憶單元塊3 0.1之正常數元線組BL2，/BL2;…··;BLq，/BLq用之數元線 負荷電路34.2〜34.q及行選擇閘極35.2〜35.q之接地節點 34.23〜3443及35.23〜354&被接地，數元線組乩2，/1^2 ；……；BLq,/BLq爲由所對應之選擇訊號C0L成爲選擇狀態- 〇 在本實施例之橼成爲如上述，因此，記憶單元陣列30中 完全無不良之記憶單元51時，切斷保險絲32即可完全斷開 電源電位Vcc與接地電位GND，可防止電流藉保險絲而流通 於電源電位VCC與接地電位GND之間。 又，有不良的記憶單元51存在時，包含該記憶單元Η之 記憶單元塊（例如30.1)中如同先前會消費電流，但在未 含有不良的記憶單元51之記憶單元塊（例如30.2〜30.k) 中即可完全消除電流之消費。又，有愈增加記憶單元塊30 • 1〜30.k之數量，愈可減低消費電流之效果。 本紙張尺度逍用中國國家揉舉（CNS ) A4规格（210X297公釐） (請先Μ请背面之注意^項再填寫本頁) 訂 —23 — _ · - · · .·* · —,- 經潦部中央揉隼局負工消费合作社印裝 A7 B7 立、發明説明（21.) 又，將圖11及圖12中所示之高電阻元件43 47可用保險 絲調換。然而，該時所包含之缺點爲，需要切斷有不良記 憶單7L存在之記憶單元塊之數元線周邊電路及行選擇閘極 之一方之保險絲，會增加需要切斷之保斷絲數量。 又，如在圖23中所示，除去圈9中所示保險絲32之同時 ，記憶單元陣列50中完全無不良之記憶單元5丨而不必固定 數元線組BL,/BL成爲非選擇狀態時，不必將接合塾％接合 於接地銷亦可。 根據本改良例，記憶單元陣列5〇中完全無不良的記憶單 元51存在時元全無切斯保險絲之必要，亦無接合塾％接合 之必要。因此，在圖9〜囷12所示之邡謹，不會發生保險 絲32之切斷不良所致之生產率之降低。 然而，在本改良例中，在接合接合墊33之前，需要辨別 不需要實行接合之SRAM與需要實行接合之。在圖9〜 圖12圖所示之SRAM中，所有的SRAM爲需要實行接合现他之 接合墊33，因此，有可節省辨別所需之作業。 〔發明之效果〕 J如上述，本發明之半導體記憶裝置爲，切斯保險絲組中 之一方或另一方之保險絲藉以選擇程式用之第丨及第2電位 之關係，不像藉切斷一條保險絲與否而選擇第丨及第2電位 之先前例，不會有電流藉保險絲而流通於第丨及第2電位之 間。因此，可圖消费電流之減低。 又，設有記憶單元陣列之所有記憶單元行或列爲正常時 予以切斷以便遮斷供给第i及第2電位用之第丨保險絲時， 本紙張尺度遑用中國鬭家糅準（CMS ) A4规格（210X297公瘦） ~ 24 — (请先閎讀背面之注意事項再填寫本頁) 4· 訂 A7 A7 又 五、發明説明（22. 當記憶單元_之财記料林_絲料，切斷第 1保險絲即可而不的__組_係，可簡單地程式 ，設有當前軌鮮元㈣巾只要有—個不良之記憶 單元行或_，互減接合_前㈣數保騎組供给前 述第1及第2電位用之電極级，即當記憶單元降列之所有記 憶單元行朗征常時不的__且不祕合電極組 的關係，可簡單且確實予以程式化。 又，设有第2保險絲，其爲，將複數保險絲组分別分割 成爲對應多餘記憶單元行或列之複數個組，所對應之多餘 記憶單7G行或列未被使用時被切斷，藉以遮斷供给前述第 1及第2電位於對應該多餘記憶單元行或列之组之保除絲組 者；只要切斷所使用之多餘記憶單元行或列之保險絲組， 及不使用之多餘記憶單元行或列用之第2保險絲即可，可. 簡單予以程式化。 又，多餘回路爲，可包含將根據程式電路之程式，指定 不良記憶單元行或列之行或列位址訊號予以選擇通過之閘 極電路，及相應通過前述閘極電路之行或列位址訊號而選 擇所對應多餘記憶單元行或列之第1選擇電路，即可簡單 地構成多餘電路。 又，在多餘電路中包含將根據前述程式電路之程式，將 前述不良記憶單元行或列固定成爲非選擇狀態用之第2選 擇電路，即可確實調換不良記憶單元行或列與多餘記憶單 元行或列。 本紙張又度逋用中ϋ國家樣準（CNS ) A4规格（2l0X297公釐） -25 ________f -- (請先W讀背面之注意事項再填需本筲) 訂 經脊部中央橾準局員工消费合作社印装 經濟部中夬揉準局員工消費合作杜印装 A7 —-*---B7 _ " * . - I II …"* ' ..... -___I — 五、發明説明（23.) 〔圖示之簡單說明〕 圖1顯示本發明第1實施例之SRAM要部之局部省略之電路 方塊圖。 圖2頻示圖1中所示SRAM之多餘列解碼器構成之局部省略 之電路方塊两。 圖3顯示圖2中所示之多餘列解碼器之位址程式電路構成 之電路方塊囷。 圖4顯示圈3中所示之位址程式電路之保險絲電珞之構成 之電路圖。 圖5顯示圖1中所示SRAM之改良例之電路方塊圖。 圖6顯示本發明第2實施例之SRAM之多餘列解碼器之位址 程式電路構成之電路方塊圈。 囷7顯示囷6中所示之位址程式電路構成之電珞圈。 圖8顯示_6中所示SRAM之啓動電路構成之電路圈。 圖9顯示本發明第3實施例之SRAM要部之局部省略之電路 方塊圖。 圖10顯示圖9所示SRAM記憶單元構成之局部省略之電:路 方塊圖。 圖11顯示圖1〇所示記憶單元塊之數元線負荷電路構成之 電路圖。 囷12顯示091〇所示記憶單元塊之行選擇閘極構成之乘路 圖° 圖13顯示圖9所示SRAM之改良例之電路方塊圖。 圖14顯示先前SRAM構成之局部省略之電路方塊囷。 _^張尺度逋用中國國家檁率（(：?《)八4規格.（210\297公釐) ' ~ —26 — ··.· .. · ' . . - -·-- - ·-* ..... ............. (請先《請背面之注意事項弄填薄本頁)

經濟部中夬橾隼局員工消費合作社印製 ί〇42β 1 Α7 _ Β7 五、發明説明（24.) 圖15顯示圖Η所示SRAM之多餘列解碼器構成之局部省略 之電路方塊圖。 圖16顯示圖15所示SRAM之多餘列解碼器之位址程式電珞 構成之電路方塊圖。 圖17顯示圖16所示位址程式電路之保險絲電路構成之電 路圖。 圖18類示先前之其他SRAM之要部之局部省略之電路方塊 圖。 〔元件編號之説明〕 1 ;多餘列解碼器群，2.1 〜2.n,3，15，16,31,l〜31k,32,42 46 ;保險絲，4,33 ;接合墊，5.1〜5.m,21.1 ;位址程式 電路，6,23 ;啓動電路，7;NAND閘極，8,11,24 ;反相器 ，10,22 ;保險絲電路，12 ;轉移閘極，13 ; P頻道MOS電 晶體，14,40,41，44,45 : N頻道M0S電晶髏，30,50 ;記憶-單元陣列，30.1〜30.k ;記憶單元塊，34.1〜34,q ;數元 線負荷電路，35.1〜35.q ;行選擇閘極，43,47 :高電阻 元件，51 ;記憶單元，52 ;多餘記憶單元降列，53 ;多餘 記憶單元單元，A1〜Am :前解瑪訊號，SD1〜SDn :多餘列 解碼器，SWL1〜SWLn ;備用字線，叽；字線，BL,/BL ;數 元線。 本紙法又度遙用中國國家梂率（CNS ) A4规格（210X297公釐） —27 — ---------π------=ST丨_I---- {請先聞請背面之注意事項弄填寫本頁)

Claims (1)

1. 經濟部中央標搫局員工消费合作社印製 1 A8 B8 C8 --— D8 六、申請專利範圍 一 1. 一種半導體記憶裝置，其特徵爲，具備有： 含有配置成爲行列狀之複數個記憶單元之記億單元陣列 前述記億單元唪列之複數個記億單元行或列中之不良記 憶單元行或列跳調換用之含有複數個多餘記憶單元行或 列之多.餘記億單元陣歹,j， 藉個別炙—方或另一方被切斷而選擇第1及第2電位用之 含有複數個保險絲組，’由前述第1及第2電位而將前述不良 1記德單疋行或列與前述多餘記憶單元行或列調換予以程式 化之程式電路；及 裉據前述程式電路之程式將前述不良記億單元行或列與 前述多餘記憶單元行或列予以調換用之多餘電路者。 2·如申請專利範團第1项之半導體記憶裝置，其中，前 述程式電路係包含第1之保險絲，當前述記憶單元率列之 所有記憶單元行或列爲正常時被切断，藉以遮，斷對前述複 數保險絲組之前述第1及第2電位之供給者。 3. 如申諝專利範圍第1項或第2項之半導體記憶裝置，其 中，前述程式電路係包含電極组，當前述記憶單元陣列中 只要含有一個不良之記德單元行或列時，互相被接合而對 前述複數保險綵供給前述第1及第2電位者。 4. 如申請專利範圍第3项之半導體記憶裝置，其中， 前述程式之複數保險絲组係分別被分割成爲對應前述多 餘記憶單元行或列之複數個組， 前述程式電路爲，包含第2保險絲，其爲，對應於各多 本紙張尺度逋用中國國家棣窣（CNS > A4洗格< 210X297公釐） —28 — (請先Η讀背面之注意事項再填寫木ΪΓ) 、1T ABCD 六、申請專利範圍 餘單元行或列而設，所對應之多餘記憶單元行或列未被使 用時被切斷藉以遮斷供给前述第i及第2電位於對應該多餘 記憶單元行或列之组之保險絲組用者。 5·如命請專利範固第4項之半導髏記億裝置，其中， 前述多餘電路爲，包含：根據前述程式電路之程式，將 指定前述不良記憶單元行或列之行或列位址訊號予以選擇 通過之閘極電路；及 相應通過前述閉極電路之前·迷行或列位址訊號而選撣所 對應之多餘記憶單元行或列之第1選擇電路者。 6.如申請專利範圍第5項之半導體記憶装置，其中， 前述多餘電路爲，包含：根據前述程式雷路之裡式，將 前述不良記憶單元行或列固定成爲非選擇狀態用之第2選 擇電路者。 (請先聞請背由之注意事項再填寫本頁) 」 訂 經濟部中央標隼局工消费合作社印策 本紙張尺度適用中國國家椹準（CNS > A4规格（> -29 -