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TW307921B - - Google Patents

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Publication number
TW307921B
TW307921B TW084111471A TW84111471A TW307921B TW 307921 B TW307921 B TW 307921B TW 084111471 A TW084111471 A TW 084111471A TW 84111471 A TW84111471 A TW 84111471A TW 307921 B TW307921 B TW 307921B
Authority
TW
Taiwan
Prior art keywords
diffusion layer
film
opening
gate electrode
crystal film
Prior art date
Application number
TW084111471A
Other languages
English (en)
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Application granted granted Critical
Publication of TW307921B publication Critical patent/TW307921B/zh

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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903FET configuration adapted for use as static memory cell

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Description

經濟部中央樣準局員工消費合作社印11 307921五、發明説明(1 ) [發明背景] [發明所屬之技術領域] 本發明係有關半導禮裝置及其製造方法,具髄而言,即 具有半導鱧基板表面上所形成的擴散層與柵電極所直接連 接的里#點(buried contact)的半導體镟,g方+今 法0 [先前技術] 一般靜態RAM(以下簡稱SRAM)的等償電路如圈14所示 ’其以一對驅動M0S電晶髄Τι、T2,其中各以一端的源/ 漏極各與另一方的柵極交又相連點»並將另一對 M0S電晶雜T3、T4的源/漏極與此兩連接點^^及(:2相連 〇 上述SRAM的構造則如圖15所示,在圈15中,其在活性 區域40a的連接點C^fMOS電晶醺T3 —端的源/漏極區域 ,係由構成驅動MOS電晶體Τ2的閘電極47b、及構成直接 連接的水泥結晶接點。 關於這種結構的半導鳢裝置之製造方法,將如圖16〜圈 20之説明,又圖16〜圖20圖係以圖15中所示的A〜線截 面圈》 首先,如圈16所示之:在矽基板41上形成LOCOS氧化 率42而規定爲活性區域40a、4 0b,然後在矽基板41上全 面形成閘絕緣膜43,再在此矽基板41上全面形成膜厚約 500A的多矽晶膜44,此多矽晶膜44稱爲遮軍多晶矽,它 將爲後工程除去連接部開口所使用之保護膜時,因蘭絕緣 -4 - A7 ΒΊ (請先閲讀背面之·ϊί意事項再填寫本頁) Γ 裝· 訂 練 本紙張尺度適用中國國家橾準(CNS〉Α4規格(210X297公釐〉 307921 A7 B7 五、發明説明(2 ) 經濟部中央樣準局員工消费合作社印家 膜受污染而導致閘絕緣膜的可靠性及耐壓能力低劣的防止 效果。 接著’如圖17所示之在多矽晶朧44上全面以保護膜塗層 ’此保護膜係以光蝕工程所要形狀而形成之抗蝕圖樣46, 再以此抗蚀爲遮軍對多矽晶膜44加以鈾刻,然後將 保護膜多矽晶膜44爲遮軍對閘絕緣膜43蝕刻, 以形區域45 ’以在梦基板4〖的表面露 出。 又如圖18所示:在露出的矽基板41上爲除去自然氧化膜 (圈中無顯示)而實行溼蝕刻(Wet Etching) 3接著在形成 多梦晶膜44及水泥結晶接點c丨區域45的矽基板41上以閘 電極材料而形成多矽晶膜47,此多矽晶膜47係經通常的擴 散爐以POCI3與〇2作磷的不純物的擴散β此多梦晶旗44及 多梦晶旗4 催化後,將使不純物透過多矽晶 膜47擴散^部,而形成N +擴散層48。 然後如圈:在多矽晶膜47上全面塗伟抗飪膜,此 抗蝕膜係以光备法·工程依所要形狀而濺射形成抗蝕圖樣49。 接著如圖20所示:以此抗蝕圖樣49爲遮軍對多矽晶膜47 及多矽晶旗44依所要的形狀而形成閉電極47a、47b。另 外在水泥結晶接點C !部爲使多矽晶膜47直接與矽基板4 1 锋觸,使多矽晶膜47在圖樣成形時,將,使矽基板41部份有 過蝕刻,而使在N +擴散層48内部份形成溝50。其後再以 閘電極47a、47b爲遮軍而形成源/ 域(.圆中無麵示), 以上述的工程中,在
爲使連接阻 本.紙乐尺度適用中國國家梂準(CNS ) A4規格(210X29?公釐) (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央捸準局貝工消費合作社印製 A7 ____ B7 五、發明説明(3 ) 抗盡量減小,故在佈線時盡量加大基板輿閘電極的接觸面 積。也即如圖21所示:加大水泥結晶接點(^使閘電極47b 的端部可以在該區域内配置。如此對沒有覆蓋LOCOS氧 化膜的活性區域40a,將如顯示圖21中的B-B,線截面圖的 圖22及顯示圖21中的C-C'線截面明的圖23,其爲形成閘 電極47b的多晶梦膜的圈型(paternjng)時,以過鞋刻 (Over Etching)而形成溝50,此溝50的深度,基本上因 與遮軍矽的多晶矽膜44的厚度同一程度以上的深度,而無 法防止β 而爲防止這樣的溝的形成,如特開平4-219975號公報及 特開平4-313239號公報都有記載新刺作的方法。 其中特開平4-313239號公報中提出:因溝部的折線,爲 防止連接阻抗的加大,而對溝的底部注入不純的物質之控 制不純物的注入角度的方法》 又特開平4-219975號公報對上述之遮軍梦的多晶矽膜以 比多晶矽更細密的非晶質矽所形成,因增加遮軍矽多晶矽 的蚀刻耐性’而可發揮更佳的遮軍效過果,因遮軍矽晶矽 的薄膜化使得此溝可止於最小的限値。 然像特開平4-313239號公報從溝的底部注入不純物的方 法需以複雜的工程’同時在溝内的蚀刻容易發生損傷,一 蟑爲形成LDD型構造的電晶髏因擴散層,的離子濃度採以低 濃度’因此無法獲得相當的阻抗,另一方面,當形成高濃 度擴散層的場合,因閘電極形侧壁襯整,使溝埋入侧.壁襯 墊’因此無法很輕易的從溝的底部注入不純物質。 -6 - 本紙伕尺度適用中國國家標孪(CNS ) Α4規格(210X2^^1 -- (請先聞請背面之注意事項再填窍本頁) Τ -裝 丁 --4 線 SQ7921 at B7 經濟部中央樣準局貝工消费合作社印製 五、發明説明(4) 上述的溝50,若其深度比擴散層還深的話,將使源/漏 極分解,同時,即使沒有斷裂,但因在閘電極圈型分界處 將使擴散層受損’或是因擴散層變薄使擴散層含有水泥結 晶接點C〗部的阻抗增大。例如高阻抗型SRAM的場合中, 當其阻抗達Κ Ω時,即將產生不良的動作,而等開平4 -2199*75號公報所揭示之遮軍矽的薄膜化雖可減短此溝的 深度,但實際上已形成〇.〇5〜Ο.Ι/um程度深的溝,因此不 可能完全防止溝的發生。 具體的説明將如下所述;LOCOS氧化膜肩部的平坦部 約爲閘電極實際膜厚的20%,也即若瀾電極朧厚爲3500 A 時,則LOCOS氧化膜肩部約爲7〇〇A。又以此膜厚作爲遮 軍梦晶的膜厚,例如加上4 0 0 A,則0 · 11 # m。因此當以 閘電極材料作途型而爲閘電極加工時,其在平坦部需作 0·11 A m以上的過蝕刻,而爲於擴散層的接舍深度若爲 0.2~0.3"m時,則僅挖者,其阻抗即爲6倍。 另一方面,爲因應電晶體高速化的要求,擴散層的接合 深度就得盡量減短,具體來説,對於0.6只m製程技術的 LSI ’其擴散層的接合深度約爲0^2# m的程度;0.35# m製程者,其擴散層的接合深度在〇.ι〇μΠ1以下。因此光 以遮軍矽晶的薄膜化對此是不足夠的β •同時爲使不致有溝的產生,而以掩埋接點Ci的開口比閘 電極更小的作法’但是對於接點c !的開口比閘電極更小的 場合中,如圈24、及以D-D'線截面的圈25所示之:在水 泥結晶接點C !部若自多矽晶膜4 7到矽基板4 1所注入之不 -7 - (請先W讀背面之注意事項再填寫本I)
T -裝 線 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X2911公藶) 經濟部中央樣準局員工消费合作社印裝
AT _一____B7 _ 五、發明説明(5 ) 純物將無法很平順的擴散,且形成多矽晶艉471>後所注入 的離子而形成源/漏區域5 1及48無法連結,以致產生偏移 區域R的問題。 [圖式之簡單説明] 圖1爲本發明中半導禮裝置的掩埋接黠部構成概略平面 圖。. 圖2爲囷1中Χ·Χ·線概略截面圈。 圖3〜圖6爲説明圖1半導踫.裝置之製造工程之概略平面圈 〇 圖7〜圖10爲説明本發明中半導髗裝置之另一製造工程之 概略截面圖》 囷11本發明中半導髖裝置之另一實施例之重要部位概略 平面圈。 圖12本發明中半導體裝置之另二實施例之重要部位概略 平面圖。 圓13本發明中半導鳢裝置之另三實施例之重要部位概略 平面圖。 圈14 一般SRAM之等價電路画β 圈15爲圈14之SRAM重要部位概略平面國。 圖16〜圖20爲說明圈15之半導體裝藏的製造工程對a_a, 槔之概略截面圖。 圈2 1爲前半導體裝置之另一實施例之之重要部位概略截 面圖。 圈22爲圈21中B-B·線之概略截面圖。 -8 · 本紙浪尺度適用中國國家標準(CN’S ) A4規格(2丨0 X 公慶〉 (請先閱讀背面之注意事項再填寫本頁) •裝- ·νβ 經濟部中央橾準扃員工消费合作社印製 SC7021 at _______B7 "" ^............. 五、發明説明(6 ) 圖23爲鬮21中C-CV線之概略截面躏。 圖24爲先前半導髓裝置之另二實施例之之重要部位概略 截面圖》 圈25爲圖24中D-D'線之概略截面圖。 [適切之具體説明] 本發明之半導體裝置’需至少具有一對電.晶雅,該乘晶 禮各在其活性區域内至少形成閘絕.緣膜、閘電極及擴散層 。在本發明之半導饉裝置中,所使用的半導鱧基板雖沒有 作特別的限定,然以矽基板較爲適當。其活性區域則规定 以LOCOS氧化膜爲元件分離區域所形成者a而在活性區 域(擴教層)上所形成的閘絕綠膜雖也沒有作特別的限定, 然以膜厚70〜15 0A程度的SiO較爲適當;至於閘電極則以 多矽晶等單層膜、及多矽晶與作爲電極材料所使用的矽化 物、及這些與梦化物與多梦晶组合的聚梦化物所形成的積 層膜。此時的膜厚可針對板導嫌的裝置加以調節β又擴散 層任意爲Ν型或Ρ型的導電型,此Ν型或Ρ型可注入濃度lx 1〇19~1 X 1021 i〇ns/cm3程度的不純度離予,或是與高濃 度的多梦晶接觸的熱處理所擴散形成,於此並沒有特別限 定的方法。 其中一個電晶礅的活性區域上之閘絕緣膜形成開口部。 此開?部與相鄰的電晶體的閘電極直接,接觸而形成水泥結 晶接點’其開口部的形狀並無特別限定,其以正方形或長 方形等之四角形等,其四角形中至少有一個角、或至少有 一個邊加以凸出或陷入或予缺角而形成一個多角形,或是 -9 - 本紙伕尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本瓦)
T 裝 Α7 Β7 五、發明説明(7 ) 形成各種不同的形狀。又此開口部的大小應以可夜蓋活性 區域(擴散層)的程度較佳,但爲考慮與獷散層及閘電極的 接觸面積之接觸阻抗,則需作適當的調整。 在本發明之半導體裝置,係在一個電晶髏的擴散層上, 經由所形成的開口部,而可與另一個電晶體的閘電極的端 物連接的構造,此時閘電極的端部在擴散層上至少一個地 方使與開口部的外週緣部交又。只要滿足g條件,其交 叉的個數及位置並沒有作特別的限定》 在本發明的閘電極,在上述開口部以外 的區域備有作爲其下層的閘絕緣膜形之用 的遮軍矽晶膜》 根據本發明之製造方法的工租(i)中的活性羅域、閘絕緣 膜及碎膜可依一般習知的方法來形成,其中珍膜可利用多 梦晶膜或非晶質梦以—般習知的方法,如CVD法等形成膜 厚約200〜500A的程度’如此所形成的梦膜,可依—般習 知的方法,如光蝕法及蝕刻工程,在所要的匯域形成有開 口部的遮軍矽晶膜的佈線圖樣。 在工程(ii)則以該遮軍矽晶膜爲遮軍,以一般習知的蝕 刻方法;如氟酸等的溼飪刻或CH4、CHF3等乾蝕刻,使 閉絕緣膜自半導體基板上露出以形成開口部; •在工程(iii)中的第1擴散層的形成及多矽晶膜的積層, 可以同時進行,也可依序完成,亦即(1)從該開口部以所 要的濃度’如注入1〜3 X l〇l5cm-2程度的不純物離子使之 擴散以形成第1擴散層,並在包括上述開口部的遮罩矽晶 10 - 本紙ft尺度適财國@家觯(CNS) Α4·_ (21();< 297公4 ) (請先閱讀背面之注意事項再填寫本頁) 裝. 經濟部中央樣準局員工消費合作社印製 S07921 A7 B? 五、發明説明(8 ) ^ 膜上依一般習知的方法形成多矽晶膜之後,(2)或是在形 成之中,也可使不純物依所要的濃度擴散在多矽晶膜中, 且在對此多矽晶膜擴散的同時,將不純物自多矽晶膜經過 開口部到半導體基板而形成第1擴散層,(3)在包括開口部 的遮軍梦晶膜上以一般習知的方法形成多矽晶膜之後,或 是在形成之中,也可使不純物依所要的濃度擴散在多矽晶 膜;在此多梦晶膜的形成之後,也可如以8〇〇〜900 °C,經 10〜120分鐘的熱處理’使自多矽晶膜經開口部到半導體 基板而形成第1擴教層。 在工程(iv)中將如上述;其形成的閘電極的端部在擴散 層上至少一個地方使與開口部的外周緣部交叉,以一般習 知的方法作遮罩矽晶膜及多矽晶膜的佈線圖樣以形成閘電 極。如此可形成與第1擴散層直接接觸的閘電極β 在工程(V)中再以閘電極作遮罩並注入如濃度ι~9 X 1013 cm·2的離子,使在上述活性區域内形成與第i擴散層接觸 的第2擴散層,此時所注入的離子可以一般習知的方法爲 之。又第2擴散層的形成之後,更可在閘電極形成閘絕緣 膜’並以一般習知的方法,如RIE法作蝕刻以形成側壁概 墊,此侧壁襯墊係以所形成之閘電極作遮軍,再度注入離 子,而具有LDD構造的擴散層8。 [.具-體説明] , 以下即佐以圈式説明本發明之半導髖裝置,及製造方法 (實施例1)(半導體裝置) 圖1、圖2係本發明之半導髏裝置之一實施例,其在半導 本纸張尺度適用中國國家揉準(CNTS ) Μ規格(2丨0 X 2们公釐) | ^—裝------訂-----^線' (請先閱讀背面之注意Ϋ項再填寫本頁) 經濟部中央標準局負工消费合作社印装 經濟部中央標準局負工消费合作社印製 A7 B7 五、發明説明(9) 鱧基板1表面所形成之活性區域13上再形成擴散層8、12 ’並在此換散層8上形成閘絕緣獏3,此閘絕綠膜3中的活 性區域13上部份具有開口部5,從元件分離區域到開口部5 上以多矽膜7及WSix膜9所形成之閘電極丨丨3且在開口部 5有形成與擴散層12、閘電極U直接連接的掩埋接點。又 在此開口部5外的部.份其閘電極u下層備有遮翠矽晶(圈中 無顯示)。同時如點A1所示即爲以擴散層g、12所形成之 活性區域1 3上,由開口部5外周緣部及閘電極i丨端部所交 又者。部位爲部份,及製造方法。 又在囷1中’單次匹配設計邊界定爲0.2. :雙次匹配 設計邊界定爲0.3^ m。如圈1中所示:爲設計邊界的考慮 ’在活性區域13上的開口部5的外週緣部與閘電極η的端 部交叉之佈局時,即使因閘觉極11、活性區域;I3及開口部 5所產生之些微偏移,在點Α1所示之交叉點對半導雄基板 1並沒有被挖(沒有溝的產生),且如圈2所示之擴散層8與 擴散層12確可連接,使閘電極1 1所外加的電流可流入擴散 層(圖1及圖2中之箭頭i)»因此在該區域中其接觸阻抗將 不致明顯的增加或斷路》 (實施例2)(半導餿裝置之製造方法) 針對實施例1之半導《I裝置之製造方法將依圈4〜6來説明 。又圖4〜6係以圖3的平面圈中P - Q.- S'的,截面圖式。 首先,圖4所示者爲在半導髏基板1上所要的區域形成元 作分離用場氧化膜2而规定的活性區域13,並在此活性區 域13上再形成閘絕緣膜3。其後在此元件分離用場氧化膜2 -12 - 本紙伕尺度適用中國國家標準((:\5)八4規格(210:<29?公釐) 裝 訂 美、線. (請先閱讀背面之注意事項再填艿本頁) 經濟部中央榡準局負工消費合作社印製 A 7 _____ B7 五、發明説明() 及閘絕緣膜3上全面以C V D法(化學氣相沉積法)經6 2 51 形成膜厚約500A的遮軍矽晶作爲第1之多砂晶膜4,在此 第1之多矽晶膜4上全面作保護膜塗層,並以通常的光蝕法 工程在所要的區域形成具有開口部的抗蝕圈樣6 ^其次, 以此抗蝕圈樣6爲遮軍使第1之多矽晶膜4形成開口部5,此 時所形成開口部5,係以一般的乾蝕刻技術爲之;具體而 言,Cl2/〇2 = 75sccm/5ccm,以8O.w的電源、而第1之多 矽晶膜4與閘絕緣膜3的選擇比可確保癯續保持30的程度下 ’僅對第1之多矽晶膜4作蝕刻,然後再將抗蝕圖樣6除去 〇 接著如圖5所示之:以第1之多矽晶膜4爲遴革,使閘絕 緣膜3可以如1%的氟,經5〜10分饞的化學處理的蝕刻,使 在半導雖基板1上露出》 接著,包括開口部5的第1之多矽晶膜4上經在數小時内 全面以CVD法、在850eC下僅以十分鑪摻雜以外,同第1 之多矽晶膜4而形成膜厚約1000A的第2之多矽晶膜7。然 後再將此半導體基板1爭入一般的擴散壚,經P〇Cl3及02 ’使對第2之多矽晶膜7及第1之多矽晶膜4作不純物的擴散 ’並在充滿氮氣的環境中,加注? 5分鐘的退火,於是随著 對第2之多矽晶膜7及第1之多矽晶膜4有不純物離子的擴散 ,.使不純物離子從第2之多矽晶膜7揍散到與第2之多矽晶 膜7直接接觸的半導體基板1内,並使開口部5附近形成n + 擴散層8,甚至在第2之多矽晶膜7上全面形成膜厚約 2000A的WSix膜9(鎢矽)積層。並在此WSix膜9上作阻抗 -13- 本纸尜尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) « -- I 1 - -- m i I - —ϋ If ..-.-in*i—-I I _ 一. (请先閱该背面之Vi意事項再填寫本I) 訂 .4線- 經濟部中央標準局員工消费合作社印裝 本紙张尺度適用中國國家樣準(CNS ) A4規格(21〇 307921 A7 -------------- B7 _ 五、發明説明(11 ) 塗層’以一般的光蝕法工程形成具有所要的國型的抗蝕團 樣10 » 其次’又如圖6所示之:以抗蝕圖樣10爲遮軍對wsix膜 9、第2之多矽晶膜7、第丨之多矽晶膜4及閘絕緣膜3作乾 姓刻加以除去,而形成閘電極Π。此時蝕刻的條件將如對 第1之多矽晶膜4蝕刻的條件相同〇同時在點A1的閘電極 11的端部爲使與開口部5的外週緣部相疊,故不對半導禮 基板1表面加以姓刻。 又再以閘電極1 1爲遮軍,如注入2 X l〇13 i〇ns/ein2的 嘴,而形成LDD用η-擴散層12。 (實施例3 )(半導體裝置之製造方法) 以下再就另一半導髋裝置之製造方法的實施例如以説明 〇 如圖7’其與實施例2同樣在半導醴基板21表面所要的區 域形成元件分離用場氧化膜22而規定的活性區域21a,並 在再形成閘絕緣膜23。其後如同實施例2形成第it多矽晶 膜24 ’且以所要的區域形成具有開口部的抗蝕圖樣26爲遮 軍在第1之多矽晶膜24形成開口部。 其次’如圈8所示之:以第1之多矽晶膜24爲遮軍對閘絕 緣23蝕刻,使從半導體基板21表面露出而形成開口部。 -接著’再以實施例2同樣旳方法在包括開口部的第1之多 矽晶膜24上全面形成第2之多矽晶膜27、以不純物的滲雜 及退火處理使對半導髄基板21形成擴散層29。 接著如圖9’以31爲遮軍,對Si〇2膜3〇、wSix膜28、 -14 - xl975in ---^-----*,!丨裝------訂-----^線 (請先閱讀背面之注意事項再填艿本頁) 經濟部中央標準局貝工消費合作社印製 A 7 __B7 五、發明説明(12 ) 第2之多矽晶膜27、第1之多矽晶膜24及閘絕緣膜23以 RIE法相繼加以蝕刻而形成閘電極32a、32b。此時、在點 A2的因閘電極32b的端郜與開口部的外周緣部相疊,故半 導雄基板21的表面_就不_致於被勉刻。 接著如圖10,以閘電極32a、32b爲遮軍,再注入LDN ’使對閘電極32a、32b可自我整合而形成LDN用η*擴散 層33 ^並再對包括閘電極32a、3 2b的半導禮基板2 1上全 面形成Si02膜,其後可再以RIE法從半導鳢基板21的表面 以垂直方向作蝕刻,使閘電極3 2 a、3 2 b分別形成側壁襯 墊34 ^再以此閉電極32a、32b及側壁襯墊34作遮軍,經 注入As離子而形成n +擴散層33 » (實施例4〜6)(半導鱧裝置) 在實施例1中的構造,因比先前掩埋接點部的接觸面積 小,但如圖1 1 ’因以開口部5 A缺角的形狀,使能繼續確 保其接觸面積,並在活性區域13a上使開口部5a的外遇緣 部與閘電極11的端部交叉,如此的交叉點B,因不致使丰 導禮基板被挖,使得閘電極111也可與其下的擴散層接觸 ’而閘電極11a所外加的電流也可流入擴散層,且接觸阻 技不致於顯著的增加。 同時’爲使半導體裝置所佔的面積更爲縮小,則如® 12 、1 3 ;可在活性區域1 3 b、1 3 c上,限定開口部5 b、5 c的 外週緣部與閘電極Ub、11c端部的交又僅在(點C、D)等 種種佈局。 根據本發明之半導髏裝置,其在活性區域内的擴散層所 -15- 本紙法尺度適用中賴家橾辛(CNs丨从規格⑺公廣) —^J—裝------訂-----《線 (許先聞讀背面之注意事項再填寫本頁) A7 B? 五、發明説明(13 形成的閘電極的端部,因爲在擴散層上至少有—處可與開 口部的外遇緣部交又,使得交又的部份附近的半導髏基板 可防止溝的形成。如此對於其它部份的丰導礅基板即使有 溝的形成’其擴層也不致於有偏移形成,而可防止短路。 又根據本發明之半導體裝置之製造方法,其在活性區域 内的擴散層所形成的閘電極的端部,因爲在擴散層上至少 有一處可與開口部的外週緣部交叉而作閘電極的佈線圖型 ’以調節開口部的配置及形狀的簡單方法,可以防止在該 交叉部份附近半導體基板的過蝕刻,而可抑制短路及半導 殖基板與閘電極的接觸阻抗的增加《使有高速、以低耗電 而有高動作的範圍,且高可信度的半導體裝置。 I. ^----1 —裝------訂 (請先閲讀背面之注意事項再填芎本頁) 經濟部中央棟準局員工消费合作社印製 > n^n m tuMa— 本紙伕尺度適用中國國家標準(CN’S ) A4規格(:!丨Ox 291公釐)

Claims (1)

  1. 3Q7Q21 I ________ D8 六、申請專利範圍 1. 一種半導《裝置,係具有: 在丰導饉基板上所形成的活性區域、及 在該活性區域上所形成的閘絕緣膜、及 在該閘絕緣膜上所形成的閘電極、及 以上述活性區域内所形成之擴散層等所形成的—對 •電晶體;其特徵爲: 其中的一個電晶體係以除去該活性匾域上的部份 所形成的開口部,其擴敢I介於上述開口部,而與另 一個電晶《I的直接連接,其閘電極的端部至少與上述 擴散層上一個開口部的外遇緣部交又。 2. 根據申請專利範面第1項之半導體裝置,其中上述在開 口部底下所形成的擴散層,係以濃度1 X 1 〇 1 9〜1 X 1〇21 ions/cm3的不純物離子爲之。 3. 根據申請專利範圍第1项之半導髄裝置,其中上述在開 口部底下所形成的擴散層,係以注入離子及因與該擴 散層直接接觸的閘電極作熱擴散而形成者》 4. 一種半導體裝置的製造方法,其特歡應爲: 經濟部中央標隼局負工消費合作社印製 (i)在半導體基板表面上的活性區域、閘絕緣膜、矽 晶膜等依次加以積層,且使該矽晶膜在上述活性 區域内具有遮軍矽晶膜的佈線圖型,及 .(ii)以該遮軍矽晶膜爲遮革使閘絕绛膜自半導髏基板 上露出以形成開口部; (iii)從該開口部對上述活性區域内注入不純物使之擴 散以形成第1擴散層,並以包括上迷開口部的遮罩 -17 - 本紙張尺度逋用中國國家橾牟(CNS ) A4規格(;Μ0Χ297公釐〉
    申請專利範圍 A8 B8 C8 經濟部中央標準局貝工消费合作社印装 梦晶膜上形成多麥晶膜; (iv) 對該多矽晶膜及遮軍妙晶膜作佈線_型,使上述 活性區域上以至少一處的端部與開口部的外遇緣 部交又,使在上述開口部直接與半導髓基板接觸 ’以形成相鄰的電晶體的閘電極; (v) 再以該閘電極作遮軍並注入離予使形成與上述第1 擴散層連接的第2擴散層》 5.根據申請專利範園第4¾之製造方法,其中上述工程 (iii)之第1擴散層的不純物濃度以在包括開口部在内 的上述遮罩碎晶膜形成多破晶膜後,以不純物注入上 述多碎晶媒中使之加以擴散,其自該多梦晶膜通到上 述開口部的上述活性區域内因不純物的擴散以形成第i 擴散層。 6·根據申請專利範園第4項之半導體裝置之製造方法,其 中上述工程(iii)第1擴散層的不純物濃度以1 X iOB—i X 1021 i〇ns/cm3的程度爲.之。 7·根據申請專利範園第4項之製造方法,其中上述工程 (v)在第2擴散層形成之後,再在該半導鳢基板上全面 堆積絕緣腹,再予以蚀刻,使上述閘電極形成侧壁襯 墊,甚至再以上述閘電極及侧壁襯墊爲遮軍而注入離 〇 -18 - 本紙浪尺度適用中國國家橾準(CNS )八4現格(2!0X297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝 訂
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440753B1 (en) * 2001-01-24 2002-08-27 Infineon Technologies North America Corp. Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines
AU2003234817A1 (en) * 2002-05-17 2003-12-02 Matsushita Electric Industrial Co., Ltd. Semiconductor device and its manufacturing method
JP2007066958A (ja) * 2005-08-29 2007-03-15 Nec Electronics Corp 半導体装置の製造方法
US8716081B2 (en) * 2007-03-15 2014-05-06 Globalfoundries Singapore Pte. Ltd. Capacitor top plate over source/drain to form a 1T memory device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04334054A (ja) * 1991-05-09 1992-11-20 Mitsubishi Electric Corp 半導体装置、電界効果トランジスタおよびその製造方法
US5404326A (en) * 1992-06-30 1995-04-04 Sony Corporation Static random access memory cell structure having a thin film transistor load
US5422296A (en) * 1994-04-25 1995-06-06 Motorola, Inc. Process for forming a static-random-access memory cell

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