TW202431953A

TW202431953A - 使用半導體元件的記憶裝置

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Publication number: TW202431953A
Application number: TW112148571A
Authority: TW
Inventors: 各務正一; 作井康司; 原田望
Original assignee: 新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date: 2022-12-13
Filing date: 2023-12-13
Publication date: 2024-08-01
Also published as: WO2024127518A1; US20240196591A1

Abstract

在基板20上的p層1上形成n層3a，且在其一部分之朝垂直方向延伸之n層3b及其上部具有柱狀的p層4，且具有覆蓋n層3a、3b之一部分的絕緣層2，且以與其相接之方式具有閘極絕緣層5，且以與閘極絕緣層5和絕緣層2相接之方式具有閘極導體層22，且以與其接觸之方式具有絕緣層6，且具有由在p層4之上的p層8、在其上部的閘極絕緣層9、位於兩端的n+層7a、n+層7b和閘極導體層10所構成的MOSFET。此外，將n+層7a、n+層7b、閘極絕緣層5、10、n層3a分別連接於源極線SL、位元線BL、板線PL、字元線WL、控制線CDC。再者，控制施加於各者的電壓而進行：資料保持操作，係將在MOSFET的通道區域藉由撞擊游離化現象或閘極引發汲極洩漏電流所產生的電洞群保持於閘極絕緣層附近；及資料抹除操作，係將該電洞群從n層3、n+層7a、n+層7b去除蓄積於p層4之電洞的一部分。

Description

使用半導體元件的記憶裝置

本發明係關於一種使用半導體元件的記憶裝置。

近年來，在LSI(Large Scale Integration，大型積體電路)技術開發上，已要求使用半導體元件的記憶裝置的高積體化、高性能化、低消耗電力化、和高功能化。

使用半導體元件的記憶裝置的高密度化和高性能化已獲得了進展。有使用SGT(Surrounding Gate Transistor(環繞閘極電晶體)，參照專利文獻1、非專利文獻1)作為選擇電晶體並連接有電容器之DRAM(Dynamic Random Access Memory(動態隨機存取記憶體)，例如參照非專利文獻2)、連接有電阻變化元件的PCM(Phase Change Memory，相變化記憶體。例如參照非專利文獻3)、RRAM(Resistive Random Access Memory(電阻式隨機存取記憶體)，例如參照非專利文獻4)及藉由電流使磁自旋的方向變化而使電阻變化的MRAM(Magnetoresistive Random Access Memory(磁阻式隨機存取記憶體)，例如參照非專利文獻5)等。

此外，有不具有電容器之由一個MOS電晶體所構成的DRAM記憶單元(參照非專利文獻6至非專利文獻10)等。例如藉由N通道MOS電晶體之源極、汲極間電流而使在通道內藉由撞擊游離化現象所產生之電洞群、電子群中之電洞群的一部分或全部保持於通道內而進行邏輯記憶資料“1”寫入。再者，從通道內去除電洞群而進行邏輯記憶資料“0”寫入。在此記憶單元中，有如下課題：因浮體通道電壓變動所致之動作餘裕之降低的改善；以及因屬於積存於通道之信號電荷之電洞群之一部分被去除所產生之資料保持特性之降低的改善。

此外，在SOI(Silicon on Insulator，絕緣層覆矽)層上，有使用二個MOS電晶體來形成一個記憶單元而成的Twin-Transistor MOS電晶體記憶元件(例如參照專利文獻2、3、非專利文獻11)。在此等元件中，係以區分二個MOS電晶體的浮體通道之成為源極或汲極之N+層與位於基板側之絕緣層相接之方式形成。在此記憶單元中，亦由於屬於信號電荷的電洞群積存於一個MOS電晶體的通道，故與前述之由一個MOS電晶體所構成的記憶單元有著相同的課題，亦即動作餘裕之降低的改善，或因積存於通道之屬於信號電荷之電洞群之一部分被去除所產生之資料保持特性之降低的改善。

此外，具有圖8所示之不具有電容器之由MOS電晶體所構成的記憶體(參照專利文獻2、非專利文獻12)。此係為動態快閃記憶體(dynamic flash memory)。如圖8(a)所示，在SOI基板的SiO2層101上具有浮體半導體基體102。在浮體半導體基體102的兩端具有連接於源極線SL的n+層103和連接於位元線BL的N+層104。再者，具有與n+層 103相連，而且覆蓋著浮體半導體基體102的第一閘極絕緣層109a，以及與N+層104相連而且覆蓋著浮體半導體基體102的第二閘極絕緣層109b。再者，具有覆蓋著第一閘極絕緣層109a而與板線PL相連的第一閘極導體層105a，且具有覆蓋著第二閘極絕緣層109b而與字元線WL相連的第二閘極導體層105b。再者，在第一閘極導體層105a與第二閘極導體層105b之間具有絕緣層110。藉此，形成DFM(Dynamic Flash Memory，動態快閃記憶體)的記憶單元111。另外，亦可構成為源極線SL連接於N+層104，且位元線BL連接於n⁺層103。

再者，如圖8(a)所示，例如，對於n+層103施加零電壓，對於N+層104施加正電壓，使由被第一閘極導體層105a覆蓋之浮體半導體基體102所構成的第一N通道MOS電晶體區域在飽和區域動作，且使由被第二閘極導體層105b覆蓋之浮體半導體基體102所構成的第二N通道MOS電晶體區域在線形區域動作。結果，在第二N通道MOS電晶體區域中，不存在夾止點(pinch off)而於與第二閘極絕緣層109b相接的表面整體形成反轉層107b。在該字元線WL所連接之第二閘極導體層105b之下側形成的反轉層107b，係作為第一N通道MOS電晶體區域之實質的汲極而產生作用。結果，在第一N通道MOS電晶體區域與第二N通道MOS電晶體區域之間之通道區域的交界區域，電場成為最大，在此區域產生撞擊游離化現象。再者，如圖8(b)所示，將因為撞擊游離化現象所產生之電子、電洞群中之電子群從浮體半導體基體102予以去除，再藉由將電洞群106之一部分或全部保持於浮體半導體基體102，以進行記憶體寫入操作。

再者，如圖8(c)所示，例如對於板線PL施加正電壓，對於字元線WL和位元線BL施加零電壓，對於源極線SL施加負電壓，而將電洞群106從浮體半導體基體102予以去除以進行抹除操作。此狀態成為邏輯記憶資料“0”。再者，在資料讀取中，藉由將對於與板線PL相連之第一閘極導體層105a施加的電壓，設定為比邏輯記憶資料“1”時的臨限值電壓更高，而且設定為比邏輯記憶資料“0”時的臨限值電壓更低，可如圖8(d)所示獲得即使在邏輯記憶資料“0”讀取中將字元線WL的電壓設為較高時電流亦不流動的特性。藉由此特性，可比不具有電容器之由MOS電晶體所構成的記憶單元更大幅地謀求動作餘裕的擴大。在此記憶單元中，係藉由以與板線PL相連之第一閘極導體層105a和與字元線WL相連之第二閘極導體層105b作為閘極之第一、第二N通道MOS電晶體區域的通道在浮體半導體基體102相連，而大幅地抑制選擇脈衝電壓被施加於字元線WL時之浮體半導體基體102的電壓變動。藉此，大幅地改善在前述的記憶單元中成為問題之動作餘裕的降低，或是因積存於通道之屬於信號電荷之電洞群之一部分被去除所產生之資料保持特性之降低的問題。

[先前技術文獻]

[專利文獻]

【0001】

專利文獻1：日本特開平2-188966號公報

專利文獻2：US2008/0137394A1

專利文獻3：US2003/0111681A1

專利文獻4：日本特許第7057032號公報

[非專利文獻]

非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

非專利文獻2：H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y. C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)

非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)

非專利文獻4：K. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)

非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)

非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)

非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)

非專利文獻8：Takashi Ohasawa and Takeshi Hamamoto, “Floating Body Cell -a Novel Body Capacitorless DRAM Cell”, Pan Stanford Publishing (2011).

非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama:“Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).

非專利文獻10：E. Yoshida and T. Tanaka: “A Design of a Capacitorless 1T-DRAM Cell Using Gate-induced Drain Leakage (GIDL) Current for Low-power and High-speed Embedded Memory,” IEEE IEDM, pp. 913-916 (2003).

非專利文獻11：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)

非專利文獻12：K.Sakui, N. Harada,” Dynamic Flash Memory with Dual Gate Surrounding Gate Transistor (SGT),”Proc. IEEE IMW, pp.72-75(2021)

非專利文獻13：Yuan Taur and Tak. H. Ning, “Fundamentals of Modern VLSI Devices” (2021).

本發明之目的為提供一種可進行屬於記憶裝置之動態快閃記憶體之穩定之記憶體資訊的寫入、抹除、讀取之使用半導體元件的記憶裝置。

為了解決上述的問題，本發明之第一態樣之使用半導體元件的記憶裝置係具有：

基板；

第一半導體層，係位於前述基板上；

第一雜質層，係位於前述第一半導體層之一部分的表面；

第二雜質層，係與第一雜質層相接而朝垂直方向延伸；

第二半導體層，係與前述第二雜質層的柱狀部分相接而朝垂直方向延伸；

第一絕緣層，係覆蓋前述第一半導體層的一部分和前述第二雜質層的一部分；

第一閘極絕緣層，係與前述第一絕緣層相接，而且包圍前述第二雜質層和第二半導體層；

第一閘極導體層，係與前述第一絕緣層和第一閘極絕緣層相接；

第二絕緣層，係形成為接觸前述第一閘極導體層、和前述第一閘極絕緣層；

第三半導體層，係接觸前述第二半導體層；

第二閘極絕緣層，係包圍前述第三半導體層之上部的一部分或全部；

第二閘極導體層，係覆蓋前述第二閘極絕緣層之上部的一部分或全部；

第三雜質層和第四雜質層，係在前述第三半導體層所延伸的水平方向上，接觸位於前述第二閘極導體層之一端之外側之第三半導體層的側面；

第一配線導體層，係連接於前述第三雜質層：

第二配線導體層，係連接於前述第四雜質層；

第三配線導體層，係連接於前述第二閘極導體層；

第四配線導體層，係連接於前述第一閘極導體層；及

第五配線導體層，係連接於前述第一雜質層；

且前述記憶裝置係控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層、前述第四配線導體層、和前述第五配線導體層的電壓，而進行：藉由流動於前述第三雜質層與前述第四雜質層之間的電流所造成之撞擊游離化現象或閘極引發汲極漏電流而使電子群和電洞群產生於前述第三半導體層和前述第二半導體層的動作、將所產生之前述電子群和前述電洞群中之屬於前述第三半導體層和前述第二半導體層中之少數載子的前述電子群和前述電洞群的任一者予以去除的動作、及使屬於前述第三半導體層和前述第二半導體層中之多數載子之前述電子群和前述電洞群之任一者的一部分或全部予以殘存於前述第三半導體層和前述第二半導體層的動作，以進行記憶體寫入操作；及

控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層、前述第四配線導體層、和前述第五配線導體層的電壓，而從前述第一雜質層、前述第二雜質層、前述第三雜質層、和前述第四雜質層的至少一處，將所殘存之屬於前述第二半導體層或第三半導體層中之多數載子之前述電子群和前述電洞群之任一者，藉由與前述第一雜質層、前述第二雜質層、前述第三雜質層、和前述第四雜質層的多數載子再結合從而予以移除，以進行記憶體抹除操作。

第二發明係如上述的第一發明，其中，與前述第三雜質層相連的前述第一配線導體層係源極線，與前述第四雜質層相連的前述第二配線導體層係位元線，與前述第二閘極導體層相連的前述第三配線導體層係字元線，與前述第一閘極導體層相連的前述第四配線導體層係板線，前述第五配線導體層係控制線，對於源極線、位元線、板線、字元線、和控制線分別提供電壓，以進行前述記憶體寫入操作、和前述記憶體抹除操作。

第三發明係如上述的第一發明，在前述記憶體寫入操作中，施加電壓以在前述第三和第四雜質層產生電位差，當在前述第二閘極導體層中前述第二半導體層的多數載子為電洞時，施加正的電壓，

當前述第二半導體層的多數載子為電子時對於前述第二閘極導體層施加負的電壓，對於前述第一閘極導體層則施加與第二閘極導體層不同的極性的電壓、或0V的電壓。

第四發明係如上述的第一發明，在前述記憶體抹除操作中，對於前述第一閘極導體層施加與前述記憶體寫入操作時不同之極性的電壓、或0V的電壓。

第五發明係如上述的第一發明，在記憶體讀取操作中，對於前述第一閘極導體層施加與前述記憶體寫入操作時相同極性的電壓、或0V的電壓，以可在前述第三和第四雜質層產生電位差的方式施加電壓，而且對於前述第二閘極導體層施加與前述記憶體寫入操作時相同極性的電壓。

第六發明係如上述的第一發明，在記憶體待機操作時，對於前述第一閘極導體層和第二閘極導體層，施加與前述記憶體寫入操作時所施加之電壓不同之極性的電壓、或0V的電壓。

第七發明係如上述的第一發明，藉由改變對於前述第一閘極導體層施加的電壓，從而調整操作前之由第三半導體層、第二雜質層、第三雜質層、第二閘極絕緣層、第二閘極導體層所構成之MOS電晶體的臨限值。

第八發明係如上述的第一發明，其中，前述第一雜質層的多數載子係與前述第一半導體層的多數載子不同。

第九發明係如上述的第一發明，其中，前述第二雜質層的多數載子係與前述第一半導體層的多數載子不同。

第十發明係如上述的第一發明，其中，前述第二半導體層的多數載子係與前述第一半導體層的多數載子相同。

第十一發明係如上述的第一發明，其中，前述第三雜質層和前述第四雜質層的多數載子係與前述第一雜質層的多數載子相同。

第十二發明係如上述的第一發明，其中，前述第二雜質層的濃度係比前述第三雜質層、前述第四雜質層低。

第十三發明係如上述的第一發明，其中，從前述第三半導體層的底部至前述第二雜質層之上部為止的垂直距離，係比從前述第三半導體層的底部至前述第一閘極導體層的底部為止的垂直距離短。

第十四發明係如上述的第一發明，其中，前述第一雜質層的底部係位於比前述第一絕緣層的底部深的位置，前述第一雜質層係由複數個單元所共有。

第十五發明係如上述的第一發明，其中，前述第二雜質層的上表面係位於比前述第一絕緣層的上表面淺的位置。

1:第一半導體層(p層)

2:第一絕緣層

3a:第一雜質層(n層)

3b:第二雜質層(n層)

3:n層

4:第二半導體層(p層)

5:第一閘極絕緣層

6:第二絕緣層

7a,7c:n+層

7b:n+層

8:第三半導體層(p層)

9:第二閘極絕緣層

10:第二閘極導體層

11:電洞群

12:反轉層

13:夾止點

14:反轉層

20:基板

22:第一閘極導體層

101:SiO2層

102:浮體半導體基體

103:n+層

104:N+層

106:電洞群

107,107b:反轉層

109b:第二閘極絕緣層

110:絕緣層

111:記憶單元

BL:位元線

CDC:控制線

SL:源極線

T1:第一時刻

T2:第二時刻

T3:第三時刻

T4:第四時刻

T5:第五時刻

T6:第六時刻

T7:第七時刻

T8:第八時刻

T9:第九時刻

T10:第十時刻

T11:第十一時刻

T12:第十二時刻

T13:第十三時刻

T14:第十四時刻

PL:板線

VBL-R:讀取時之位元線WL的電壓

VBL-W:寫入時之位元線WL的電壓

VPL:抹除時以外之板線PL的電壓

VPL-E:抹除時之板線PL的電壓

VPL-W:寫入時之字元線WL的電壓

VWL-E:抹除時之字元線WL的電壓

VWL-Pause:待機時之字元線WL的電壓

VWL-R:讀取時之字元線WL的電壓

VWL-W:寫入時之字元線WL的電壓

WL:字元線

圖1係顯示第一實施型態之使用半導體元件的記憶裝置的剖面構造和鳥瞰圖。

圖2係用以說明第一實施型態之使用半導體元件的記憶裝置之寫入操作時之電洞載子的蓄積、單元電流的圖。

圖3係用以說明第一實施型態之使用半導體元件的記憶裝置之寫入操作時之動作波形的圖。

圖4係用以說明第一實施型態之使用半導體元件的記憶裝置之抹除操作的圖。

圖5係用以說明第一實施型態之使用半導體元件的記憶裝置之抹除操作時之動作波形的圖。

圖6係用以說明第一實施型態之使用半導體元件的記憶裝置之讀取操作時之動作波形的圖。

圖7係第一實施型態之使用半導體元件的記憶裝置之追加例的剖面構造。

圖8係顯示習知例之動態快閃記憶體裝置之剖面構造、動作的圖。

以下參照圖式來說明本發明之一實施型態之使用半導體元件的記憶裝置的構造、驅動方式、蓄積載子的動作。

(第一實施型態)

茲使用圖1至圖6來說明本實施型態之使用半導體元件的記憶裝置的單元構造。使用圖1來說明本實施型態之使用半導體元件的記憶裝置的單元構造，使用圖2來說明使用半導體元件的記憶裝置之寫入操作機制和載子的動作，使用圖3來說明記憶體寫入操作時的動作波形，使用圖4來說明資料抹除操作的機制，使用圖5來說明記憶體抹除操作時的動作波形，使用圖6來說明記憶體讀取操作時的動作波形。

圖1(a)係顯示本發明之第一實施型態之使用半導體元件的記憶裝置的垂直剖面構造。在基板20(申請專利範圍之「基板」的一例)上具備含有受體雜質之具有p型導電型的矽的p層1(申請專利範圍之「第一半導體層」的一例)。以與p層1相接之方式具備具有含有供體雜質的n層3a(申請專利範圍之「第一雜質層」的一例)的半導體，且以與其一部分相接之方式，具備具有朝垂直方向豎立之柱狀之含有供體雜質之n層3b(申請專利範圍之「第二雜質層」的一例)的半導體，再者在其上部具有含有受體雜質之水平剖面為矩形之柱狀的p層4(申請專利範圍之「第二半導體層」的一例)。以與覆蓋n層3a、n層3b之一部分之第一絕緣層2(申請專利範圍之「第一絕緣層」的一例)和第一絕緣層2相接之方式，具有覆蓋p層4之一部分的第一閘極絕緣層5(申請專利範圍之「第一閘極絕緣層」的一例)。此外，第一閘極導體層22(申請專利範圍之「第一閘極導體層」的一例)係與第一絕緣層2、第一閘極絕緣層5相接。具有與閘極絕緣層5和閘極導體層22相接的第二絕緣層6(申請專利範圍之「第二絕緣層」的一例)。具有與p層4相接之含有受體雜質的p層8(申請專利範圍之「第三半導體層」的一例)。

圖1(b)係顯示本實施型態之記憶單元構造的鳥瞰圖。在此圖中係以易於理解為目的，在去除了p層1和第一絕緣層2後，顯示了n層 3a、n層3b、p層4、n+層7a、n+層7b、p層8、閘極絕緣層5、閘極導體層22、閘極絕緣層9、和閘極導體層10。另外，為易於理解，將第二閘極絕緣層9、第二閘極導體層10以從p層8稍微偏移之方式圖示。

在p層8的單側具有含有高濃度供體雜質之n+層7a(申請專利範圍之「第三雜質層」的一例)(以下將含有高濃度供體雜質的半導體區域稱為「n+層」)。n+層7a之相反側的單側具有n+層7b(申請專利範圍之「第四雜質層」的一例)。

在p層8的上表面具有第二閘極絕緣層9(申請專利範圍之「第二閘極絕緣層」的一例)。該第二閘極絕緣層9係分別與n+層7a、7b相接或接近n+層7a、7b，在垂直方向上，接觸於該閘極絕緣層9，而隔著閘極絕緣層9在p層8的相反側具有第二閘極導體層10(申請專利範圍之「第二閘極導體層」的一例)。

藉此形成使用半導體元件的記憶裝置，該半導體元件係由基板20、p層1、絕緣層2、閘極絕緣層5、閘極導體層22、絕緣層6、n層3a、n層3b、p層4、n+層7a、n+層7b、p層8、閘極絕緣層9、閘極導體層10所構成。再者，n+層7a係連接於屬於第一配線導體層的源極線SL(申請專利範圍之「源極線」的一例)，n+層7b係連接於屬於第二配線導體層的位元線BL(申請專利範圍之「位元線」的一例)，閘極導體層10係連接於屬於第三配線導體層的字元線WL(申請專利範圍之「字元線」的一例)，閘極導體層22係連接於屬於第四配線導體層的板線PL(申請專利範圍之「板線」的一例)，n層3a係連接於屬於第五配線導體層的控制線CDC(申請專利範圍之「控制線」的一例)。藉由操作源極線SL、位元線BL、板線PL、字元線WL、控制線CDC的施加電壓，從而使記憶體動作。以下將此記憶裝置稱為動態快閃記憶體。

在實際之本實施型態的記憶裝置中，係於基板20上配置一個或呈二維狀地配置複數個上述的動態快閃記憶單元。

此外，在圖1中，p層1雖設為p型的半導體，但亦可於雜質的濃度中存在輪廓(profile)。此外，亦可在n層3a、n層3b、p層4、p層8的雜質的濃度中存在輪廓。此外，p層4和p層8亦可獨立地設定雜質的濃度、輪廓。此外，p層4和p層8亦可由不同的半導體材料層所形成。此外，亦可俯視觀察時，p層4的剖面在p層4與p層8的連接面為相同的形狀。此外，亦可在p層8、n+層7a、7b之間設置LDD(Lightly Doped Drain，輕摻雜汲極)。

此外，在圖1中，第一半導體層1雖設為p型的半導體，但在基板20中使用n型的半導體基板，形成p阱，且將其作為第一半導體層1，而配置本發明的記憶單元，亦可進行動態快閃記憶體的動作。

此外，在圖1中雖分別顯示了n層3a和n層3b，但亦可為連續的半導體層。因此，在圖1中雖圖示為n層3a與n層3b的交界線與絕緣層2的底部一致，但該交界線未必要與絕緣層2的底部一致，若n層3a的底部位於比閘極導體層22的底部深的位置，n層3b的上部位於比閘極導體層22的底部淺的位置即可。此外，在圖1中n層3a雖形成於p層1的整面，但若在記憶單元的下方存在有n層3a，則無需形成於整面。再者，n層3a亦可藉由p層1之中的n阱來形成。另外，以下有統稱為n層3的情形。

此外，在圖1中雖將絕緣層2和閘極絕緣層5予以區別顯示，但亦可形成為一體。以下亦將絕緣層2和閘極絕緣層5統稱為閘極絕緣層5。

此外，在圖1中第三半導體層8雖設為p型的半導體，但取決於p層4的多數載子濃度、第三半導體層8的厚度、閘極絕緣層9的材料、厚度、閘極導體層10的材料，第三半導體層8亦可使用p型、n型、i型任一者的型態。

此外，在圖1中雖圖示為p層8的底部與絕緣層6的上表面一致，但若p層4與p層8接觸，而且p層4的底部比絕緣層6的底部深，則p層4與p層8的界面亦可不與絕緣層6的上表面一致。

此外，基板20亦可為絕緣體、半導體、導體，只要可支撐p層1者，可使用任意的材料。

此外，第一至第五的配線導體層若各者未接觸，亦可由多層來形成。

此外，在閘極絕緣層5、9中，亦可使用例如SiO2膜、SiON膜、HfSiO膜或SiO2/SiN的積層膜等在通常的MOS製程中所使用的任何的絕緣膜。

此外，第一閘極導體層22若為隔著閘極絕緣層5使記憶單元之一部分的電位變化者，或者第二閘極導體層10若為隔著閘極絕緣層9而使記憶單元之一部分的電位變化者，則亦可為例如W、Pd、Ru、Al、TiN、TaN、WN之類的金屬、金屬的氮化物或其合金(含矽化物)，例如TiN/W/TaN之類的積層構造，亦可由高濃度摻雜的半導體所形成。

此外，在圖1中雖已說明了記憶單元相對於紙面為垂直剖面構造為矩形，但亦可為梯形或多角形，此外，在俯視觀察時，p層4剖面亦可為圓形。

此外，在圖1中，第一閘極導體層22係可於俯視觀察時包圍p層4的整體，或者覆蓋一部分。第一閘極導體層22係可於俯視觀察時分割為複數個。此外，第一閘極導體層22係可在垂直方向上分割為複數個。此外，在剖面構造上，於圖1中第一閘極導體層22雖存在於p層4的兩側，但只要存在於任一方，亦可藉此進行動態快閃記憶體的動作。

此外，在將n+層7a和n+層7b以電洞為多數載子的p+層(以下將含有高濃度受體雜質的半導體區域稱為「p+層」)形成時，若使用n型半導體於p層1、p層4、p層8、使用p型半導體於n層3a、n層3b，則可進行以寫入之載子作為電子的動態快閃記憶體的動作。

茲參照圖2來說明本發明之第一實施型態之動態快閃記憶體之寫入操作時之載子動作、蓄積、單元電流。首先，說明n層3a、n層3b、n+層7a和n+層7b的多數載子為電子，例如在連接於板線PL的第一閘極導體層22和連接於字元線WL的閘極導體層10使用含有高濃度供體雜質的poly Si(以下將含有高濃度供體雜質的poly Si稱為「n+poly」)，且使用p型半導體作為第三半導體層8的情形。如圖2(a)所示，該記憶單元之中的MOSFET係以成為源極的n+層7a、成為汲極的n+層7b、閘極絕緣層9、成為閘極的閘極導體層10、成為基板的p層8作為構成要素而動作。對於p層1例如施加0V，對於控制線CDC所連接的n層3a施加例如0V，對於源極線SL所連接的n+層7a輸入例如0V，對於位元線BL所連接的n+層7b輸入例如1.2V，對於板線PL所連接的閘極導體層22施加例如-1V。在此，將寫入前之閘極導體層10設為閘極電極之MOSFET的臨限值，係於板線PL的電壓為-1V時，例如設為1.2V。接著，當對於字元線WL所連接的閘極導體層10輸入例如1.5V，則在位於閘極導體層10之下方之閘極絕緣層9的正下方係部分形成有反轉層12，且存在有夾止點13。因此，具有閘極導體層10的MOSFET係在飽和區域動作。

結果，在具有閘極導體層10的MOSFET之中於夾止點13與n+層7b之間的交界區域電場成為最大，且在此區域產生撞擊游離化現象。藉由此撞擊游離化現象，從源極線SL所連接的n+層7a朝向位元線BL所連接的n+層7b加速後的電子與Si的晶格撞擊，且藉由該運動能量而產生電子、電洞對。所產生之電洞係因應該濃度梯度而朝向電洞濃度更薄的方向擴散而去。此外，所產生之電子的一部分雖流動於閘極導體層10，但大半係流動於連接於位元線BL的n+層7b。結果，在p層4或p層8蓄積電洞群11。

在上述之例中雖設板線PL為-1V，但此係使空乏層不會擴散至p層之中，有助於蓄積因為撞擊游離化所產生之電洞，以及藉由基板偏壓效應而調整記憶單元之中之MOSFET的臨限值電壓。

此外，在上述之例中雖顯示了使用n+poly於閘極導體層22，且使負電壓偏壓之例，但相較於閘極導體層10的材料，使用功函數較高的材料亦可獲得與施加負電壓時相同的功效。

另外，亦可使閘極引發汲極洩漏電流(GIDL)電流流動來產生電洞群，以取代使上述的撞擊游離化現象產生(例如參照非專利文獻7)。

在圖2(b)中係顯示在剛寫入之後，字元線WL、板線PL成為-1V，源極線SL、位元線BL、控制線CDC的偏壓成為0V時的位於p層4、p層8的電洞群11。所產生的電洞群11雖為p層4和p層8的多數載子，但所產生的電洞濃度係暫時地在p層8的區域成為高濃度，且因應其濃度的梯度而朝p層4的方向擴散而移動。再者，由於對於第一閘極導體層22施加負電位，故更高濃度地蓄積於p層4之第一閘極絕緣層5的附近。結果，p層4的電洞濃度係成為比p層8的電洞濃度更高濃度。由於p層4與p層8電性連接著，故實質地將具有閘極導體層10之MOSFET之基板的p層8充電為正偏壓。此外，空乏層內之電洞雖朝字元線WL側、位元線BL側或n層3方向移動，且逐漸與電子再結合，但具有閘極導體層10之MOSFET的臨限值電壓，係因為暫時蓄積於p層4和p層8之電洞而藉由正的基板偏壓效應而變低。以本例的情形而言，寫入後之MOSFET的臨限值係成為0.6V。藉此，如圖2(c)所示，具有字元線WL所連接之閘極導體層10之MOSFET的臨限值電壓係成為約0.6V，相較於寫入前變更低。茲將此寫入狀態分配給邏輯記憶資料“1”。

依據本實施型態的構造，具有字元線WL所連接之閘極導體層10之MOSFET的p層8係電性連接於p層4，故可藉由調整p層4的體積而自由地變更能夠蓄積所產生之電洞的電容。亦即，為了要增長保持時間，例如加深p層4的深度即可。因此，要求p層4的底部位於比p層8之底部更深的位置。此外，藉由提高p層4的雜質濃度，亦可增加所蓄積之電洞的量。此外，相較於蓄積有電洞載子的部分，在此係相較於p層4、p層8的體積，可意圖性地縮小與電子再結合相關之n層3、n+層7a、 n+層7b所接觸的面積，故可抑制與電子的再結合，且可增長所蓄積之電洞的保持時間。再者，為了對於閘極導體層22施加負電壓所蓄積的電洞，係蓄積在屬於與第一閘極絕緣層5相接之第二半導體層之p層4的界面附近，再者，關於導致成為資料消失的原因之電子與電洞之再結合的pn接合部分，亦即n+層7a、n+層7b與p層8之接觸部分，電洞能夠蓄積於自該接觸部分離開的位置，故可穩定地蓄積電洞。再者，若對於閘極導體層22施加負電位，則於p層4中不會形成空乏層，故此亦在電洞的蓄積上具有功效。因此，作為該半導體元件來說在基板上整體之基板偏壓的效應提升，保持記憶的時間變長，“1”寫入的電壓餘裕擴大。

圖3中係顯示了該記憶體之寫入操作中之對於位元線BL、源極線SL、字元線WL、板線PL、控制線CDC施加之動作波形的一例。從第一時刻T1至第二時刻T2，位元線BL從接地電壓Vss上升至VBL-W。在此，接地電壓Vss係例如為0V，VBL-W係例如為1.2V。此外，板線PL的電壓VPL係例如為-1V。對於板線PL施加負電位的理由如前所述，係為了使藉由寫入操作所產生的電洞積極地蓄積於p層4。此外，有助於將寫入前之MOSFET的臨限值電壓，調整為比VPL=0V時更高，以使洩漏電流變低。接著，從第二時刻T2至第三時刻T3，使字元線從屬於負電壓的VWL-Pause例如從-1V上升至第二電壓VWL-W。VWL-W的電壓係使記憶單元的MOSFET導通，且其為用以供電流流動之充分高的電壓，例如為1.5V。此係取決於板線PL的電壓VPL，若降低VPL，則需要更高的VWL-W，若提高VPL，則所需的VWL-W可降低。如此一來，具有字元線WL所連接之第二閘極導體層10的MOSFET係在飽和區域動作，在 MOSFET內可形成電場高的狀態，撞擊游離化率上升，可提供可產生基板電流的電壓施加條件(例如非專利文獻13)。再者，在寫入結束之後，各端子的電壓係恢復為寫入前的電壓。

除了上述之例外，而且例如上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件，亦可設SL為0V，且1.0V(VBL-W)/-1V(VPL)/2.0V(VWL-W)或1.0V(VBL-W)/-0.5V(VPL)/1.2V(VWL-W)、1.5V(VBL-W)/-1V(VPL)/2.0V(VWL-W)等的組合。亦可替換位元線BL與源極線SL的電壓關係。惟，當對於位元線BL施加1.0V，對於源極線SL施加0V，對於字元線WL施加2V，對於板線PL施加-1V時，亦有臨限值於寫入中下降，夾止點13逐漸地往n+層7b的方向位移，MOSFET進行線形動作的情形。

另外，在圖3所示的波形圖中，若存在位元線BL或字元線WL的電壓均被施加為正電位的時間，則其上升的順序、下降的順序不會成為問題。

接著使用圖4來說明抹除操作機制。圖4(a)係顯示了在抹除操作前，於先前的周期藉由撞擊游離化所產生的電洞群11剛蓄積於p層4和p層8之後的狀態。源極線SL、位元線BL、控制線CDC的電壓係0V，字元線WL之板線PL的電壓係-1V。

如圖4(b)所示，於抹除操作時，係將源極線SL、位元線BL、字元線WL、控制線CDC的電壓設為0V。此外，板線PL的電壓係例如設為2V。結果，與p層8之初始電位的值無關，而於第一閘極絕緣層5與p層4的界面形成電子的反轉層14。因此，蓄積於p層4的電洞係從p層 4流動至反轉層14，且與電子再結合。一部分的電洞亦流動於n層3b、n+層7、n+層7b，仍與電子再結合。結果，p層4與p層8的電洞濃度係隨著時間變低，且MOSFET的臨限值電壓係比寫入操作“1”時更高，恢復為初始的狀態。例如，在此，若板線PL電壓為-1V，則MOSFET的臨限值成為1.2V。藉此，如圖3(c)所示，具有該字元線WL所連接之閘極導體層10的MOSFET係恢復為原本的臨限值。此動態快閃記憶體的抹除狀態係成為邏輯記憶資料“0”。

依據本實施型態，於資料抹除時，相較於資料蓄積時，可使電子、電洞的再結合面積有效地增加。因此，可在短時間內達成邏輯資訊資料“0”之穩定的狀態，使該動態快閃記憶體元件的動作速度提升。此外，資料抹除時所消耗的電力係大致等於蓄積於p層4或p層8之電洞的總量，其以外的電流不會流動，故可達成大幅之消耗電力的降低。

圖5係顯示了該記憶體之抹除操作中之施加於位元線BL、源極線SL、字元線WL、板線PL的動作波形圖。在第七時刻T7中，板線PL從VPL上升至電壓VPL-E。在此，VPL-Pause係例如為-1V，VPL-E係2V。VPL-E係可在與連接於板線PL之閘極導體層22相接之閘極絕緣層5的正下方形成反轉層14之充分高的電壓。結果，n層3b與反轉層14接觸，電洞與電子的再結合面積增加。此外，字元線WL係從第七時刻T7，自電壓VPL-Pause上升至電壓VWL-W。在此，例如VWL-Pause係-V，VWL-W的電壓係0V。藉由此等動作，空乏層在p層4或p層8之中更為伸展，減少電洞的蓄積體積，於抹除操作上具有功效。

此外，作為所列舉之以外之資料的抹除方法來說，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件，亦可為將VWL-E設為與VWL-Pause相同，源極線SL設為0V，且0V(VBL-E)/2V(WPL-E)/1V(VWL-E)或0.4V(VBL-E)/2V(VPL-E)/0.5V(VWL-E)或1V(VBL-E)/1.5V(VPL-E)/0V(VWL-E)等的組合，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件係用以進行記憶體抹除操作的一例，亦可為可進行記憶體抹除操作的其他操作條件。

此外，若將絕緣層2、和絕緣層6的膜厚設為與閘極絕緣層5相同程度的膜厚，於資料的抹除時若對於閘極導體層22施加例如1.5V則可藉由反轉層14連接n+層7a、7b和n層3a，且可縮短資料的抹除時間。此外，藉由調整閘極絕緣層5和絕緣層2、6的膜厚，亦可使施加於閘極導體層22的電壓更為降低。

此外，在圖5中雖顯示了使板線PL和字元線WL以相同的時序上升或下降的波形圖，此係即便彼此之波形的相位偏移，只要於資料抹除時對於VPL-E施加正的電位，則完全無問題。

接著使用圖6的動作波形圖來說明圖1中所示之動態快閃記憶體的讀取操作。在第十一時刻T11中，位元線BL從接地電壓Vss上升至電壓VBL-R。在此，接地電壓Vss係例如為0V，VBL-R係例如為0.5V。接著，在第十二時刻T12至時刻T13，使字元線WL從VWL-Pause上升至電壓VWL-R，且可依據電流是否流動一定值以上至位元線BL，而決定記憶體的記憶資訊是“1”還是“0”。此時，VWL-Pause係例如為-1V，VWL-R係1V。於讀取了資訊之後，在第十四時刻T14，使字元線WL從電壓 VWL-R下降至VWL-Pause，接著從第十五時刻T15使位元線BL在時刻T16從電壓VBL-R下降至接地電壓Vss。另外，在讀取操作中，VWL-R係以在對於板線PL施加電壓的狀態下，比單元之寫入時之MOSFET的臨限值電壓高，且比抹除時之MOSFET的臨限值電壓低作為條件。

另外，從圖3、圖5、圖6可明瞭，在該記憶體待機時係對於字元線WL施加VWL-Pause，例如-1V，對於板線PL施加VPL，例如-1V，對於其以外的位元線BL、源極線SL、控制線CDC施加0V。如此，藉由固定對於p層4、p層8影響之第一閘極導體層22、第二閘極導體層10的電位，從而產生保護記憶體內之資訊不受到外部之雜訊信號影響的作用。

此外，雖已說明了記憶體的寫入時、抹除時、讀取時、待機時的任一情形控制線CDC皆為接地電壓亦即0V的情形，但亦可對於控制線CDC施加正的電壓。尤其於待機時係對於控制線CDC施加正的電壓，從而使p層4與n層3b之間的pn接合朝相反方向偏壓，具有可使所蓄積的電洞不易從記憶單元消失的作用。此外，亦可藉由控制線CDC的電壓來調整記憶單元之MOSFET的臨限值。

此外，依據本實施型態，屬於讀寫資訊之MOSFET之構成要素之一的p層8，係與p層1、n層3、p層4電性連接。再者，可對於閘極導體層22施加某電壓。因此，在寫入操作中或在抹除操作中，均不會有如SOI構造般於MOSFET動作中基板偏壓在浮動狀態變得不穩定，或閘極絕緣層9之下方之半導體部分完全空乏化的情形。因此，MOSFET的臨限值、驅動電流等不易被動作狀況影響。因此，MOSFET的特性可藉由調整p層8的厚度、雜質的種類、雜質濃度、輪廓、p層4的雜質濃度、輪廓、閘極絕緣層9的厚度、材料、閘極導體層10、22的功函數而廣泛地設定所希望之記憶體動作的電壓。此外，由於在MOSFET的下方不會完全空乏化，空乏層往p層4的深度方向擴展，故幾乎不會被屬於不具電容器之DRAM之缺點之浮體與屬於字元線之閘極電極的耦合影響。亦即，依據本實施型態，可將作為動態快閃記憶體之動作電壓的餘裕設計為較廣。

此外，依據本實施型態，具有防止記憶單元之誤動作的功效。在記憶單元的動作中，因為目的單元的電壓操作而對於位於單元陣列內之目的以外之單元之一部分的電極施加無用的電壓而導致誤動作之情形乃極大的問題(例如非專利文獻9)。換言之，作為現象來說，為寫入“1”之單元因為其他的單元動作而變為“0”，或寫入“0”的單元因為其他的單元動作成為“1”(以下將該誤動作所導致的現象標示為干擾不良)。依據本實施型態，當原本“1”被寫作為資料資訊時，相較於因為電晶體動作所產生之電子與電洞的再結合量，所蓄積之電洞的量係可藉由調整p層4的深度來增加，且即使是在習知的記憶體中會引起干擾不良的條件下，對於MOSFET之臨限值電壓變動造成的影響亦較少，不易引起不良。此外，當原本“0”被寫作為資料資訊時，即使因為讀取之際之電晶體動作而產生未預期的電洞，亦會立刻擴散至p層4，故只要同樣地加深p層4的深度，p層4與p層8整體之電洞濃度的變化率即變小，此時對於MOSFET之臨限值造成的影響亦較少，可比以往更減少干擾不良所產生的機率。因此，依據本實施型態，成為了可承受記憶體之干擾不良的構造。

此外，當資料資訊為“0”的情形下，雖有可能於保持時在單元內的空乏層中所產生之電洞與電子對的電洞蓄積於p層8而使資料從“0”變化為“1”，但依據本發明的構造，會有更多的電洞蓄積於p層4，故對於位於MOSFET正下方之p層8之電洞濃度的變化不會造成極大影響，可保持穩定的“0”資料資訊。

此外，依據本實施型態，即使於抹除時將板線PL施加為正的電壓，亦可進行記憶體的抹除，故可一次抹除共有閘極導體層22的複數個單元的資訊，此為其特徵。

此外，從圖1的構造可明瞭，由p層8、n+層7a、7b、閘極絕緣層9、閘極導體層10所構成的元件構造，不僅為該記憶單元，亦可與其以外之包含一般之CMOS構造的MOS電路共通地形成。因此，此記憶單元係可易於進行與習知之CMOS電路的組合。

此外，本發明之記憶單元係俯視觀察時以MOSFET的一個面積形成，故可藉由將其源極線、位元線與鄰接的記憶單元共有，從而實現比習知之動態RAM更高密度的記憶單元陣列。

此外，使用圖7來說明本發明之動態快閃記憶體的追加例。在圖7中，對於與圖1相同或類似的構成部分係附上了數字相同的部分。

此外，如圖7(a)所示，圖1中之n層3的底部位於比閘極絕緣層2更淺的位置，而且不存在控制線CDC。除此之外均與圖1相同。此時，閘極絕緣層2可與p層1相接亦可不相接。

此外，如圖7(b)所示，未由複數個單元共有n層3，而在各記憶單元中分別將n層配置於p層4之底部的構造，亦可進行動態快閃記憶體的動作。

此外，在圖7(a)、(b)任一個構造中，亦對於除控制線CDC外之源極線SL、板線PL、字元線WL、位元線BL施加與第一實施型態相同的電壓，從而可進行動態快閃記憶體之寫入操作、抹除操作、讀取操作。

此外，相較於圖1，配線構造之一不再需要，雖需稍許調整動作，但從製造的觀點而言，製程更為簡便化。

此外，由n+層7a、7b、p層8、閘極絕緣層9、閘極導體層10構成的MOSFET亦可為平面型，亦可為Fin型的FET。此外，屬於通道之p層8的形狀亦可為屬於U字形的FET。

此外，在本實施型態中，雖使用將p層4、8相對於基板20垂直地形成之例作了說明，但本發明亦可適用於將p層4、8相對於基板20朝水平方向形成的情形。

本實施型態係具有下列特徵。

(特徵一)

本發明之第一實施型態的動態快閃記憶體，其MOSFET之通道所形成的基板區域係由絕緣層2及被閘極絕緣層5、n層3、n+層7a、7b所包圍的p層4和p層8所構成。由於此構造，在邏輯資料“1”寫入時產生的多數載子係可蓄積於p層8和p層4，且可使該數量增加。再者，由於對於閘極導體層22施加負電壓，而可將寫入之際所產生之電洞蓄積於閘極導體層22附近之p層4的界面附近，而且，在p層4中未形成有空乏層，故電洞的蓄積量可增加，且資訊保持時間變長。此外，在資料抹除時係藉由對於閘極導體層22施加正電壓而形成反轉層或空乏層，且使電洞與電子的再結合面積有效地增加，從而增加與電子的再結合面積，抹除變為短時間。因此，可擴大記憶體的動作餘裕，且可降低消耗電力，有助於記憶體的高速動作。

(特徵二)

本發明之第一實施型態之動態快閃記憶體之中之MOSFET之構成要素之一的p層8係與p層4、n層3a、3b、p層1連接，再者藉由調整施加於閘極導體層22的電壓，從而閘極絕緣層9之下方之p層8或p層4不會完全空乏化，而且可自由地設定MOSFET之臨限值。因此，MOSFET的臨限值、驅動電流等不易被記憶體的動作狀況影響。再者，MOSFET的下方不會完全空乏化，故幾乎不會被屬於不具電容器之DRAM之缺點之浮體之來自字元線之閘極電極的耦合大幅影響。亦即，依據本實施型態，可將作為動態快閃記憶體之動作電壓的餘裕設計為較廣。

(特徵三)

本發明之第一實施型態之動態快閃記憶體之中之MOSFET之構成要素之一的p層8係與p層4連接，寫入資訊資料“1”之際的電洞蓄積量，係例如可比習知的零電容器DRAM(非專利文獻6、9)設大為10倍以上。因此，施加於讀寫之目的以外之記憶單元之電壓即使發生干擾要因，被寫入的資訊資料“1”的資料亦不易消失。此外，在記憶體被寫入了資訊資料“0”時，即使施加於讀寫之目的以外之記憶單元的電壓產生干擾要因，而在記憶單元內發生了目的以外之電洞，亦不會發生讓該資訊在短時間內轉換為 “1”的電洞量。作為此等結果來說，本發明係不易受干擾不良影響的記憶單元構造。

(特徵四)

在本發明之第一實施型態的動態快閃記憶體中，若於n層3之中配置複數個單元，而且共有化閘極導體層22，則可藉由一次的操作針對複數個單元進行某抹除操作。

(特徵五)

在本發明之第一實施型態的動態快閃記憶體中，係在資料抹除時，流動之電流為相當於蓄積於記憶單元之電洞的總量的程度，故消耗電力極低。

(特徵六)

在本發明之第一實施型態之動態快閃記憶體中，係可提供高密度的記憶單元陣列和具有CMOS相容性的構造。

[產業上的可利用性]

若使用本發明之半導體元件，可提供比習知之半導體元件密度更高，而且更高速，而且動作餘裕更高的半導體記憶裝置。

1:第一半導體層